JPH04343524A - Ｐｌｌ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、Ｒ−ＤＡＴ（回転ヘッ
ド型デジタルオーディオテープレコーダ）などのように
ＰＣＭオーディオデータを再生するためのクロックを抽
出する場合に用いて好適なＰＬＬ回路に関する。

【０００２】

【従来の技術】例えばＲ−ＤＡＴにおいてデジタルオー
ディオデータを読み取るには、再生データからクロック
成分を抽出する必要がある。このクロックは、例えば図
９に示すように、位相比較器１と、ループフィルタ２と
、電圧制御発振器（ＶＣＯ）３とにより構成されるＰＬ
Ｌ回路により抽出される。位相比較器１は、入力される
再生データとＶＣＯ３より出力されるクロックとの位相
を比較し、その位相誤差を出力する。この位相誤差はル
ープフィルタ２により所定の周波数特性に補償された後
、ＶＣＯ３に制御電圧として供給される。ＶＣＯ３は、
ループフィルタ２より入力された制御電圧に対応する周
波数と位相のクロックを発生する。このようにして、再
生データに対応するクロックが抽出される。

【０００３】ループフィルタ２は、例えば図１０に示す
ように演算増幅器１１と、抵抗１３，１４と、コンデン
サ１２により構成される。抵抗１３と１４の値をそれぞ
れＲ１，Ｒ２、コンデンサ１２の値をＣとすると、その
ローパスフィルタとしての周波数特性は図１１に示すよ
うになる。このときのカットオフ点の角周波数ωは１／
（ＣＲ２）で、その際の利得Ａは（Ｒ２／Ｒ１）となる
。

【０００４】ところでＶＣＯ３は、その発振周波数が温
度に対応して変化する。ＶＣＯ３の発振周波数（中心周
波数）が温度に対応して変化すると、入力される再生デ
ータとの周波数のずれが大きくなる。従って、ＶＣＯ３
の位相を入力される再生データの位相に引き込ませるた
めには、ループフィルタ２の高域通過帯域を伸ばすこと
が必要になる。

【０００５】

【発明が解決しようとする課題】従来の装置においては
、このようにループフィルタ２の高域通過帯域を広くし
て温度変化に対応するようにしているため、通過帯域を
広げる分だけノイズの通過帯域も広がり、結局、ＶＣＯ
３より出力されるクロックのジッタが増加する課題があ
った。

【０００６】本発明はこのような状況に鑑みてなされた
ものであり、ジッタ量を増加することなく、広い帯域の
周波数を引き込むことができるようにするものである。

【０００７】

【課題を解決するための手段】本発明のＰＬＬ回路は、
制御信号に対応するクロックを発生する発振回路と、ク
ロックと、入力信号との位相誤差を検出する位相比較回
路と、位相比較回路の出力を所定の周波数特性に補償す
るループフィルタと、入力信号とクロックの周波数誤差
を検出する周波数比較回路と、ループフィルタの出力と
周波数比較回路の出力を加算して制御信号を生成する加
算回路とを備えることを特徴とする。

【０００８】

【作用】上記構成のＰＬＬ回路においては、入力信号と
クロックの周波数誤差が検出され、その周波数誤差がル
ープフィルタを介さずに制御信号として発振回路に供給
される。従って、ループフィルタの高域周波数特性を伸
ばすことなく、広い範囲の周波数の入力信号に対応する
クロックを生成することが可能となる。

【０００９】

【実施例】図１は、本発明のＰＬＬ回路の一実施例の構
成を示すブロック図である。位相検出回路２１には電圧
制御発振器（ＶＣＯ）２５より出力されるクロックと、
図示せぬ回路から供給されるデータ入力信号とが供給さ
れている。位相検出回路２１は入力信号とクロックの位
相誤差を検出し、位相誤差に対応してアップ（ＵＰ）信
号またはダウン（ＤＯＷＮ）信号を出力する。抵抗３１
が並列に接続されているスイッチ３３と、抵抗３２が並
列に接続されているスイッチ３４には、このアップ信号
またはダウン信号が切り換え信号として入力されている
。このように、スイッチ３３，３４と抵抗３１，３２を
有する生成回路２２は、位相検出回路２１より出力され
るアップ信号とダウン信号に対応してデータ入力信号と
クロック信号の位相誤差に対応する信号を生成する。 この位相誤差信号は、ループフィルタ２３を介して加算
器２４に入力されている。

【００１０】一方、位相検出回路２１はデータ入力信号
とクロック信号に対応してＣＨＧ信号を生成し、これを
周波数検出回路２６に出力している。周波数検出回路２
６は、入力されたＣＨＧ信号からデータ入力信号とクロ
ック信号の周波数誤差を検出し、その周波数誤差信号を
加算器２４に出力している。加算器２４は、ループフィ
ルタ２３の出力と周波数検出回路２６の出力とを加算し
、ＶＣＯ２５に制御信号として出力している。

【００１１】位相検出回路２１は、例えば図２に示すよ
うに構成される。この実施例においては、データ入力（
ＲＥＦ）信号がラッチ回路４１により、ＶＣＯ２５より
供給されるクロックを基準としてラッチされる。また、
ラッチ回路４１の出力は、ＶＣＯ２５が出力するクロッ
ク（ＶＡＲ）をインバータ４３により反転したクロック
によりラッチ回路４２にラッチされる。イクスクルーシ
ブオア回路４４はデータ入力信号とラッチ回路４１の出
力の排他的論理和を演算し、これをＣＨＧ信号（ｉ信号
）として出力する。また、イクスクルーシブオア回路４
５は、ラッチ回路４１とラッチ回路４２の出力の排他的
論理和（ｉ信号）を演算している。

【００１２】イクスクルーシブオア回路４４と４５の出
力は、ナンド回路４６に入力され、ナンド回路４６の出
力（ｋ信号）がアンド回路４７と４８に入力されている
。アンド回路４７と４８の他方の入力には、イクスクル
ーシブオア回路４４と４５の出力がそれぞれ供給されて
いる。そして、アンド回路４７の出力がアップ信号とし
て、アンド回路４８の出力がダウン信号として、それぞ
れ生成回路２２に出力されるようになっている。

【００１３】また、周波数検出回路２６は、例えば図７
に示すように構成されている。この実施例においては、
インバータ６７とアンド回路６９によりＣＨＧ信号の立
上りエッジ（ＨＥ）が検出されるようになっている。ま
た、インバータ６８とノア回路７２よりＣＨＧ信号の立
下がりエッジ（ＬＥ）が検出されるようになっている。 定電流源５１が出力する定電流は、スイッチ５２を介し
てコンデンサ５５をチャージするようになっている。コ
ンデンサ５５に充電された電荷は、スイッチ５４を介し
てコンデンサ５６に転送されるか、またはスイッチ５３
を介して放電されるようになされている。

【００１４】比較器５７は、コンデンサ５５と５６に充
電された電圧を比較し、その比較結果がラッチ回路５８
によりラッチされ、ラッチ回路５８の出力がさらにラッ
チ回路５９にラッチされるようになっている。ラッチ回
路５８の出力と５９の出力は、アンド回路６０に入力さ
れ、アンド回路６０の出力がカウンタ６２の正入力端子
に供給されている。また、ラッチ回路５８と５９の出力
はノア回路６１に入力され、ノア回路６１の出力はカウ
ンタ６２の負入力端子に供給されている。カウンタ６２
の出力はＰＷＭ回路６３に供給され、ＰＷＭ回路６３の
出力が抵抗６４とコンデンサ６５からなるローパスフィ
ルタ６６を介して、図１の加算器２４に供給されるよう
になっている。

【００１５】次に、その動作について説明する。最初に
、図３乃至図５のタイミングチャートを参照して図２に
示す位相検出回路２１の動作について説明する。ラッチ
回路４１は、データ入力信号ＲＥＦ（図３（Ａ））をＶ
ＣＯ２５が出力するクロックＶＡＲ（図３（Ｂ））の立
上りエッジに同期してラッチする（図３（Ｃ））。この
ラッチ回路４１にラッチされた信号ｇ（図３（Ｃ））は
ラッチ回路４２に供給され、インバータ４３により反転
されたクロックの立上りエッジ（インバータ４３により
反転されていないクロックＶＡＲの立下がりエッジ）に
同期してラッチされる（図３（Ｄ））。

【００１６】排他的論理和回路４４は、データ入力信号
（図３（Ａ））とラッチ回路４１によりラッチされたデ
ータｇ（図３（Ｃ））との排他的論理和を演算する（図
３（Ｅ））。このイクスクルーシブオア回路４４の出力
ｉ（図３（Ｅ））がＣＨＧ信号として周波数検出回路２
６に供給されるとともに、アンド回路４７とナンド回路
４６に供給されている。

【００１７】また、イクスクルーシブオア回路４５はラ
ッチ回路４１の出力ｇ（図３（Ｃ））とラッチ回路４２
によりラッチされた信号ｈ（図３（Ｄ））との排他的論
理和を演算する（図３（Ｆ））。

【００１８】ナンド回路４６は、排他的論理和回路４４
の出力ｉ（図３（Ｅ））と排他的論理和回路４５の出力
ｊ（図３（Ｆ））との否定論理積ｋを演算する（図３（
Ｇ））。アンド回路４７は、排他的論理和回路４４の出
力ｉ（図３（Ｅ））とナンド回路４６の出力ｋ（図３（
Ｇ））との論理積を演算し、これをアップ信号（図３（
Ｈ））として生成回路２２のスイッチ３３の切り換え信
号として出力する。

【００１９】また、アンド回路４８は、排他的論理和回
路４５の出力ｊ（図３（Ｆ））とナンド回路４６の出力
ｋ（図３（Ｇ））との論理積を演算し、これをダウン信
号（図３（Ｉ））として生成回路２２のスイッチ３４の
切り換え信号として出力する。

【００２０】図３に示すように、入力信号ＲＥＦ（図３
（Ａ））のエッジとクロックＶＡＲ（図３（Ｂ））の立
上りエッジの位相がＴ／２（ＴはクロックＶＡＲの周期
）（データ入力信号の最低周波数の信号の位相の９０度
）だけずれていると、アップ信号（図３（Ｈ））とダウ
ン信号（図３（Ｉ））の長さ（高レベルである期間）は
等しくなる。

【００２１】これに対して図４に示すように、データ入
力信号ＲＥＦ（図４（Ａ））に対してクロックＶＡＲ（
図４（Ｂ））の位相が進むと、アップ信号（図４（Ｈ）
）の幅が狭くなる。

【００２２】逆に、データ入力信号ＲＥＦ（図５（Ａ）
）に対してクロックＶＡＲ（図５（Ｂ））の位相が遅れ
ると、アップ信号（図５（Ｈ））の長さが長くなり、ダ
ウン信号（図５（Ｉ））の長さが短くなる。

【００２３】排他的論理和回路４４の出力信号ｉは、デ
ータ入力信号ＲＥＦの立上りエッジからクロックＶＡＲ
の立上りエッジまでの期間に対応している。信号ｉ（Ｃ
ＨＧ信号）の幅について考察すると、図６に示すように
信号ｉの幅は位相差が９０度のときＴ／２となり、１８
０度のときＴとなる。そして、０度から１８０度の間に
位相差に正比例して、その幅が変化する。さらに、１８
０度から３６０度の間においても０度から１８０度にお
ける場合と同様に変化する。即ち、信号ｉ（ＣＨＧ信号
）の幅は位相差が１８０度を周期として鋸歯状波的に変
化することになる。

【００２４】アップ信号が高レベルのとき、スイッチ３
３がオンされる。このとき、ループフィルタ２３には所
定の電圧ＶＤＤが出力される。ダウン信号が高レベルの
ときスイッチ３４がオンされる。このとき、ループフィ
ルタ２３には零レベルの信号が入力される。アップ信号
およびダウン信号の両方が低レベルのとき、所定の電圧
ＶＤＤを２つの抵抗３１と３２により分圧した電圧ＶＤ
Ｄ／２がループフィルタ２３に供給される。このように
して、ループフィルタ２３にはデータ入力信号ＲＥＦと
クロック信号ＶＡＲとの位相誤差に対応した電圧が入力
される。この位相誤差信号は、ループフィルタ２３によ
り所定の周波数特性に処理された後、加算器２４に入力
される。

【００２５】次に、図７の周波数検出回路２６の動作に
ついて説明する。ＣＨＧ信号は、インバータ６７により
その極性が反転された後、アンド回路６９に供給されて
いる。インバータ６７は、その反転処理のため入力信号
を若干遅延した後、出力する。その結果、アンド回路６
９よりＣＨＧ信号の立上りエッジに同期したパルスが出
力される。また、同様にインバータ６８はＣＨＧ信号を
若干遅延して反転出力を発生するため、ノア回路７０は
ＣＨＧ信号の立下がりエッジに同期したパルスを出力す
る。

【００２６】ＣＨＧ信号が高レベルであるとき、スイッ
チ５２がオンされ、定電流回路５１より出力される定電
流によりコンデンサ５５が充電される。そして、ＣＨＧ
信号が高レベルから低レベルに立下がったとき、その立
下がりエッジに同期してスイッチ５２がオフされるとと
もに、スイッチ５４がオンし、コンデンサ５５に充電さ
れている電荷がコンデンサ５６に転送される。その後、
ＣＨＧ信号が再び低レベルから高レベルに反転すると、
その立上りエッジに同期してスイッチ５３が一瞬だけオ
ンされ、コンデンサ５５に充電されている電荷が放電さ
れる。そして、ＣＨＧ信号が高レベルである期間スイッ
チ５２がオンされるため、定電流源５１より出力される
定電流によりコンデンサ５５が再び充電される。

【００２７】即ち、コンデンサ５５にはＣＨＧ信号の高
レベルである期間に対応する電圧が充電され、コンデン
サ５６にはその直前のＣＨＧ信号の高レベルの期間に対
応する電圧が充電されていることになる。その結果、比
較器５７はコンデンサ５５と５６の電圧を比較すること
により、ＣＨＧ信号の高レベルの期間とその直前の高レ
ベルの期間との比較をしていることになる。

【００２８】比較器５７は、現在のＣＨＧ信号の期間が
その直前のＣＨＧ信号の期間の長さより長いとき論理１
を出力し、短いとき論理０を出力する。ラッチ回路５８
と５９はＣＨＧ信号の立下がりエッジに同期して、比較
器５７より入力された信号をラッチする。即ちラッチ回
路５８は、そのとき比較器５７より出力された論理をラ
ッチし、ラッチ回路５９はラッチ回路５８より出力され
たその直前のＣＨＧ信号の期間に対応するデータをラッ
チする。

【００２９】いま、もしデータ入力信号の周波数がクロ
ックの周波数より高くなっているとすると、ＣＨＧ信号
の長さは徐々に長くなる傾向が生じる。その結果、比較
器５７の出力は、連続して論理１を出力するようになる
。ラッチ回路５８と５９の出力が共に論理１であるとき
、アンド回路６０が導通し、カウンタ６２に論理１が入
力される。

【００３０】これに対してデータ入力信号の周波数がク
ロック信号の周波数より低くなっているとき、ＣＨＧ信
号の長さは次第に短くなる傾向が発生する。その結果、
比較器５７の出力は連続して論理０を出力するようにな
る。ラッチ回路５８と５９の出力が共に論理０であると
き、ノア回路６１の出力は論理１となる。このノア回路
６１の出力は、カウンタ６２の負入力端子に供給される
。

【００３１】カウンタ６２は、正入力端子に論理１が入
力されたとき、カウント値を１だけカウントアップさせ
る。また、負入力端子に論理１が入力されたとき、カウ
ント値を１だけカウントダウンする。ＰＷＭ回路６３は
、カウンタ６２のカウント値に対応する幅のパルスを出
力する。このＰＷＭ回路６３より出力されるパルスは、
ローパスフィルタ６６により平滑され、加算器２４に出
力される。

【００３２】即ち、データ入力信号がクロックより周波
数が高くなる傾向にあるとき、カウンタ６２のカウント
値は増加され、ＰＷＭ回路６３より出力されるパルスの
高レベルの期間が長くなる。その結果、ローパスフィル
タ６６を介して出力される制御電圧は大きくなる。これ
に対して、入力信号の周波数がクロック信号の周波数よ
り小さくなる傾向にあるとき、カウンタ６２のカウント
値は低くなり、ＰＷＭ回路６３より出力されるパルスの
高レベルの幅は小さくなる。その結果、ローパスフィル
タ６６より出力される制御電圧のレベルも小さくなる。

【００３３】一方、データ入力信号とクロック信号の周
波数が等しい場合、アップ信号とダウン信号の発生頻度
はほぼ等しくなる。このとき、ＣＨＧ信号の幅はほぼ前
回の場合と同一となることが多くなる。その結果、比較
器５７より同一の論理が連続的に何回も出力されるよう
なことが少なくなり、論理１と論理０の発生回数はほぼ
等しくなる。その結果、カウンタ６２のカウント値はほ
ぼ一定となる。その結果、ＰＷＭ回路６３より出力され
るパルスの幅も一定となる。これにより、加算器２４に
出力される制御電圧もほぼ一定となる。

【００３４】加算器２４はループフィルタ２３より供給
される位相誤差に対応する制御電圧と、周波数検出回路
２６より供給される周波数誤差に対応する制御電圧とを
加算し、最終的な制御電圧としてＶＣＯ２５に供給する
。ＶＣＯ２５は、この入力される制御電圧に対応する周
波数と位相のクロックを発生することになる。

【００３５】温度変化に対応してＶＣＯ２５の中心周波
数が変動すると、周波数検出回路２６より出力される制
御電圧が変化する。これにより、ＶＣＯ２５が出力する
クロックの周波数が補正されることになる。この周波数
誤差に対応する制御電圧は、ループフィルタ２３を介さ
ずにＶＣＯ２５に供給される。従って、ループフィルタ
２３を温度変化に対応する周波数変動を考慮して、広い
通過帯域に設定する必要がなくなる。

【００３６】位相誤差に対応する制御電圧は、ループフ
ィルタ２３により所定の周波数（位相）特性に補償され
た後、加算器２４を介してＶＣＯ２５に供給される。従
って、データ入力信号とクロックの位相誤差に対応する
補正は、ループフィルタ２３の特性に対応して設定され
る。

【００３７】このように、データ入力信号と予め設定さ
れた固定周波数の基準信号とを比較するようにせず、Ｖ
ＣＯ２５より出力されるクロックの周波数と比較するよ
うにすると、データ入力信号の周波数が予め設定した標
準値より相当に離れた場合においても良好にその周波数
に追従させることが可能になる。

【００３８】図８は、周波数検出回路２６の他の実施例
の構成を示すブロック図である。この実施例においては
、ＣＨＧ信号が高レベルである期間、アンド回路８１よ
り入力される所定の計時動作用のクロック（ＶＣＯ２５
より出力されるクロックではない）をカウンタ８２でカ
ウントし、そのカウント値をＣＨＧ信号の立上りエッジ
に同期してリセットするようになっている。また、カウ
ンタ８２のカウント値は、ＣＨＧ信号の立下がりエッジ
に同期してラッチ回路８３にラッチされるようになって
いる。即ちラッチ回路８３は、直前のＣＨＧ信号の高レ
ベルの期間に対応するカウント値を記憶している。

【００３９】比較回路８４は、ラッチ回路８３にラッチ
されている直前のＬＨＧ信号の高レベルの期間に対応す
るカウント値と、カウンタ８２にカウントされている現
在のＣＨＧ信号の高レベルの期間に対応するカウント値
とを比較する。そして、カウンタ８２の出力の方がラッ
チ回路８３の出力より大きいとき、ラッチ回路８５に論
理１を出力する。また、カウンタ８２の出力の方がラッ
チ回路８３の出力より小さいとき、ラッチ回路８７に論
理１を出力する。

【００４０】ラッチ回路８５と８７は、ＬＨＧ信号の立
下がりエッジに同期して比較回路８４の出力をラツチす
る。また、ラッチ回路８６と８８は、やはりＣＨＧ信号
の立下がりエッジに同期してラッチ回路８５または８７
の出力をラッチする。即ち、ラッチ回路８６と８８は直
前のＣＨＧ信号の期間に対応するカウント値をラッチす
る。

【００４１】アンド回路８９は、ラッチ回路８５と８６
の出力が共に論理１であるとき、カウンタ９１に論理１
を出力する。また同様に、アンド回路９０はラッチ回路
８７と８８の出力が共に論理１であるとき、カウンタ９
１の負入力端子に論理１を出力する。カウンタ９１は、
アンド回路８９より論理１が入力されたときカウント値
を１だけカウントアップし、アンド回路９０より論理１
が入力されたとき、カウント値を１だけカウントダウン
する。ＰＷＭ回路９２は、カウンタ９１の出力に対応す
る幅のパルスを出力する。ＰＷＭ回路９２より出力され
たパルスは、ローパスフィルタ９３により平滑され、加
算器２４に出力される。

【００４２】この場合においても、データ入力信号とク
ロックの周波数誤差に対応する制御電圧を生成すること
ができる。なお、この実施例の場合においても、ＣＨＧ
信号の立上りエッジと立下がりエッジは、図７における
場合と同様に、インバータとアンド回路またはインバー
タとノア回路により検出することができる。

【００４３】

【発明の効果】以上の如く本発明のＰＬＬ回路によれば
、入力信号とクロックの周波数誤差に対応する制御信号
をループフィルタを介さずに発振回路に供給するように
したので、ループフィルタの高域周波数特性を伸ばすこ
となく、広い周波数範囲の入力信号に対応してクロック
を生成することが可能になる。その結果、クロックのジ
ッタの増加が防止される。また、温度に対して不安定な
発振回路を用いることも可能になり、ＬＳＩ化に有利と
なる。さらに、コストも低減することが可能になる。

【図面の簡単な説明】

【図１】本発明のＰＬＬ回路の一実施例の構成を示すブ
ロック図である。

【図２】図１の実施例における位相検出回路２１の一実
施例の構成を示すブロック図である。

【図３】図２の実施例の位相差が９０度である場合の動
作を説明するタイミングチャートである。

【図４】図２の実施例の位相差が９０度より小さい場合
の動作を説明するタイミングチャートである。

【図５】図２の実施例の位相差が９０度より大きい場合
の動作を説明するタイミングチャートである。

【図６】図２の実施例におけるＣＨＧ信号の性質を説明
する図である。

【図７】図１の実施例における周波数検出回路２６の一
実施例の構成を示すブロック図である。

【図８】図１の実施例における周波数検出回路２６の他
の実施例の構成を示すブロック図である。

【図９】従来のＰＬＬ回路の一例の構成を示すブロック
図である。

【図１０】図９の例におけるループフィルタ２の一例の
構成を示す図である。

【図１１】図１０におけるループフィルタの周波数特性
を示す図である。

【符号の説明】 ２１　　位相検出回路 ２２　　生成回路 ２３　　ループフィルタ ２４　　加算器 ２５　　電圧制御発振器 ２６　　周波数検出回路 ４１，４２　　ラッチ回路 ４４，４５　　排他的論理和回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　制御信号に対応するクロックを発生す
   る発振回路と、前記クロックと入力信号との位相誤差を
   検出する位相比較回路と、前記位相比較回路の出力を所
   定の周波数特性に補償するループフィルタと、前記入力
   信号とクロックの周波数誤差を検出する周波数比較回路
   と、前記ループフィルタの出力と前記周波数比較回路の
   出力を加算して前記制御信号を生成する加算回路とを備
   えることを特徴とするＰＬＬ回路。