JPH0363769B2 - - Google Patents

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JPH0363769B2
JPH0363769B2 JP58042119A JP4211983A JPH0363769B2 JP H0363769 B2 JPH0363769 B2 JP H0363769B2 JP 58042119 A JP58042119 A JP 58042119A JP 4211983 A JP4211983 A JP 4211983A JP H0363769 B2 JPH0363769 B2 JP H0363769B2
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JP
Japan
Prior art keywords
processing unit
program
cpu
communication control
pkt
Prior art date
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JP58042119A
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Japanese (ja)
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JPS59168537A (en
Inventor
Kazuyuki Hayashi
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Hitachi Ltd
Original Assignee
Hitachi Ltd
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Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
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Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、データ通信システム用通信制御装置
の制御方式に関するものである。
DETAILED DESCRIPTION OF THE INVENTION [Field of Application of the Invention] The present invention relates to a control method for a communication control device for a data communication system.

〔発明の背景〕[Background of the invention]

第1図は中央処理装置CPUと主記憶装置MM
と通信制御装置CCP及びCPUとCCPを接続する
データチヤネル装置DCHから構成されるデータ
通信システムを示すものである。CCPは通信回
線を制御する複数の処理装置PUi(i=0,1,
……,n−1)と、PUiを接続するデータバス
BUS及びこのBUSとDCH間の接続制御を行なう
インタフエース制御部BCを有し、さらに処理装
置PUi対応に回線制御部LCi及び記憶装置Miを有
する。第2図と第3図はそれぞれ、CPUから
CCPにプログラムのローデイングを行なう従来
技術による方式を示している。
Figure 1 shows the central processing unit CPU and main memory MM
This shows a data communication system consisting of a communication control device CCP, and a data channel device DCH connecting the CPU and CCP. CCP consists of multiple processing units PUi (i=0, 1,
..., n-1) and the data bus that connects PUi
It has an interface control unit BC that controls the BUS and the connection between the BUS and DCH, and further includes a line control unit LCi and a storage device Mi corresponding to the processing device PUi. Figures 2 and 3 are from the CPU, respectively.
A method according to the prior art for loading a program onto a CCP is shown.

以下、第1,2,3図を使用して、従来技術の
問題点を説明する。
The problems of the prior art will be explained below using FIGS. 1, 2, and 3.

CPUからPUiにローデイングするプログラム
は、BUS上での誤り発生確率を考慮して、適当
な長さに分割してローデイングする必要がある。
この分割したプログラムの1単位をパケツト
PKTと呼ぶことにすると、PKTを送信するCPU
と受信するPUiとの間で、PKTの誤り検出制御
と誤り発生時の再送制御が必要である。また、ロ
ーデイング時間の短縮のために、CPUか送信さ
れた1つのPKTが同時に全PUで受信される一斉
ローデイング方式が一般に採用されている。
The program to be loaded from the CPU to the PUi must be divided into appropriate lengths and loaded, taking into account the probability of error occurrence on the BUS.
One unit of this divided program is written as a packet.
Let's call it PKT, the CPU that sends the PKT
PKT error detection control and retransmission control when an error occurs is required between the PKT and the receiving PUi. Furthermore, in order to reduce loading time, a simultaneous loading method is generally adopted in which one PKT sent from the CPU is received by all PUs at the same time.

まず第2図について説明する。 First, FIG. 2 will be explained.

第2図において、ローデイングされるプログラ
ムは、CPUにおいてm個のPKTに分割され、誤
り検出用の符号を付与されてCPUから送信され
る。第2図で示すように、まず第1番目のPKT
0がCPUから送信されると、DCH,BC及び
BUSを経て全PUに同時に受信される。このと
き、各PUはPKT0に付与された誤り検出用符号
をチエツクし、誤り発生の有無を記憶しておく。
次に、CPUはPKT0が正しく受信されたか否か
を全てのPUに問合せるために、まずPU0に対し
て問合せ信号POL0を送信する。このPOL0をPU0
が受信すると、先に記憶しておいた誤り発生の有
無の記録に基づいて、誤りがなければ肯定応答
ACK0をCPUに送信する。このACK0をCPUが受
信すると、次にPU1に対してPOL1を送信し、同
じくこのPOL1に対してPU1からACK1を受信す
ると、CPUは次のPUにPOLを送信する。この動
作を順次行なつていき、PUo-1からACKo-1を受
信すると、PKT0が全てのPUに正しく受信され
たことになる。次いで、CPUが次のPKT1を送
信と、前記同様PU0に対してPOL0を送信したと
ころ、PU0ではPKT1を正しく受信できなかつ
たとして、否定応答NAK0を送信することがあ
る。このNAK0をCPUが受信すると、全てのPU
に対してPKT1再送信する。このようにして順
次PKTを送信し、最終PKT(n-1)に対する最終応
答であるPUo-1からのACKo-1を受信して、全て
のプログラムのローデイングが終了する。
In FIG. 2, the program to be loaded is divided into m PKTs by the CPU, assigned an error detection code, and transmitted from the CPU. As shown in Figure 2, the first PKT
When 0 is sent from CPU, DCH, BC and
It is received simultaneously by all PUs via BUS. At this time, each PU checks the error detection code assigned to PKT0 and stores whether or not an error has occurred.
Next, the CPU first transmits an inquiry signal POL 0 to PU 0 in order to inquire all PUs whether PKT0 has been correctly received. This POL 0 to PU 0
If there is no error, an acknowledgment will be sent based on the previously memorized record of whether or not an error has occurred.
Send ACK 0 to CPU. When the CPU receives this ACK 0 , it next sends POL 1 to PU 1 , and when it receives ACK 1 from PU 1 in response to this POL 1 , the CPU sends POL to the next PU. When this operation is performed in sequence and ACK o-1 is received from PU o-1 , it means that PKT0 has been correctly received by all PUs. Next, when the CPU transmits the next PKT1 and POL 0 to PU 0 as described above, PU 0 may not be able to correctly receive PKT1 and transmit a negative response NAK 0 . When the CPU receives this NAK 0 , all PUs
PKT1 is retransmitted. In this way, the PKTs are sequentially transmitted, and the final response to the final PKT (n-1), ACK o-1, from PU o- 1 is received, and the loading of all programs is completed.

この第2図の方式では、全てのPUに対して遂
一POLによりパケツトの受信状態を問合せるた
め、プログラムのローデイング時間が長くなると
いう問題がある。
The method shown in FIG. 2 has the problem that the program loading time becomes long because all PUs are inquired about the packet reception status by POL once and for all.

次に第3図について説明する。 Next, FIG. 3 will be explained.

この方法は、全てのPUに対して第2図と同様
にプログラムの一斉ローデイングを行なう方式で
あるが、PKT0からPKT(n-1)までの全てのPKT
を順次送信し、次いでPOLを遂一全てのPUに対
して送信し、PKTの受信状態を問合せる。全て
のPUからACKを受信するとプログラムのローデ
イングが完了する方式である。しかし、例えば
PU1がPKT0からPKT(n-1)までのいずれかのPK
を誤つて受信していた場合、CPUからのPOL1
対してNAK1を送信する。このNAK1を受信する
とCPUは、最後のPUo-1に対してPOLo-1を送信
し、PUo-1から応答を受信した後、今後はPU1
対してのみ全てのプログラムを再ローデイングす
る。
In this method, programs are loaded simultaneously to all PUs as shown in Figure 2, but all PKTs from PKT0 to PKT (n-1) are loaded simultaneously.
, and then finally sends POL to all PUs to inquire about the reception status of PKT. This method completes program loading when ACK is received from all PUs. But for example
PU 1 is any PK from PKT0 to PKT (n-1)
is received by mistake, NAK 1 is sent in response to POL 1 from the CPU. When the CPU receives this NAK 1 , it sends POL o-1 to the last PU o-1 , and after receiving the response from PU o-1 , it restarts all programs only for PU 1 from now on. Loading.

この方式では、誤り発生PUに対する再ローデ
イングが著しく遅くなることと、再送プログラム
によりデータチヤネル及びCCP内のBUSが専有
され、その他のPUの通信動作を妨害することに
なる。
In this method, reloading for the error-generated PU is significantly delayed, and the retransmission program monopolizes the data channel and the BUS in the CCP, interfering with the communication operations of other PUs.

以上のように、従来方式では、プログラムのロ
ーデイング時間が長いことや、ローデイング中の
誤り発生時に問題があつた。特に大規模システム
用CCPでPU数が多い場合には、大きな問題とな
つている。
As described above, the conventional method has problems in that it takes a long time to load a program and when an error occurs during loading. This is a big problem, especially when the number of PUs is large in CCPs for large-scale systems.

〔発明の目的〕[Purpose of the invention]

本発明の目的は、上記した従来技術の欠点をな
くし、中央制御装置から通信制御装置へのプログ
ラムの初期ローデイング時間を短縮し、かつプロ
グラムのローデイング誤り発生時の速やかな再ロ
ーデイングを実現する通信制御装置の制御方式を
提供することにある。
An object of the present invention is to provide communication control that eliminates the drawbacks of the prior art described above, shortens the initial loading time of a program from a central control unit to a communication control unit, and realizes prompt reloading when a program loading error occurs. The objective is to provide a control method for the device.

〔発明の概要〕[Summary of the invention]

本発明では、プログラムローデイングに対する
肯定応答を、一定時間いずれの処理装置からも否
定応答を受信しないことによつて確認し、一定時
間内に否定応答を受信したときに再ローデイング
するようにしたものである。
In the present invention, a positive response to program loading is confirmed by not receiving a negative response from any processing device for a certain period of time, and reloading is performed when a negative response is received within a certain period of time. It is.

〔発明の実施例〕[Embodiments of the invention]

以下、第4図に従つて本発明を説明する。 The present invention will be explained below with reference to FIG.

CPUは、DCH,BCを経由してPKT0を全て
のPUに対して送信すると一定の時間々隔tの間
次のPKT1の送信を見合せる。このtの間に、
どのPUからも何も信号を受信しなければ、PKT
0が全てのPUに正しく受信されたものと解釈す
る。そして次のPKT1を送信する。同様にして
PKT(o-1)までの送信を順次に行なつていくが、
例えばPKT2を送信したところPU1に誤まつて
受信されたとすると、PU1はその旨を表わす
NAKをCPUに送信する。CPUはPKT2送信後
のtの時間内にこのNAKを受信すると、再度
PKT2を全てのPUに送信する。その後t経過し
ても全てのPUからNAKを受信しなければ、次
のPKT3を送信する。
After transmitting PKT0 to all PUs via DCH and BC, the CPU postpones transmission of the next PKT1 for a fixed time interval t. During this t,
If no signal is received from any PU, PKT
0 is interpreted as correctly received by all PUs. Then, the next PKT1 is sent. in the same way
Transmission is performed sequentially up to PKT (o-1) ,
For example, if you send PKT2 and it is received by PU 1 by mistake, PU 1 will indicate that.
Send NAK to CPU. If the CPU receives this NAK within the time t after sending PKT2, it will receive the NAK again.
Send PKT2 to all PUs. After that, if NAK is not received from all PUs even after t has elapsed, the next PKT3 is transmitted.

以上のように、本発明はPKTに対する肯定応
答を、一定時間いずれのPUからもNAKを受信
しないことによつて確認するものである。
As described above, the present invention confirms a positive response to a PKT by not receiving a NAK from any PU for a certain period of time.

第1図で示したように、BUSが全てのPUに共
有されているため、各PUが同時に応答すること
はできない。これは、従来方式では応答を送信し
たPUを識別するために、応答形式を一定の形式
を規定しているためであり、このため第2図や第
3図のように、CPUからの問合せにより、指定
されたPUから順次応答を送信するポーリング方
式が必要となる。一方、本発明による方式では、
肯定応答をPKT送信後全てのPUからCPUに対し
て、一定時間何らの信号も送信されないことによ
り表示し、また、否定応答は、PKTに誤りを検
出したPUが不定形の何らかの信号をこの一定時
間内にCPUに送信することにより表示するため
に実現できるものである。
As shown in FIG. 1, since the BUS is shared by all PUs, each PU cannot respond at the same time. This is because the conventional method stipulates a certain response format in order to identify the PU that sent the response, so as shown in Figures 2 and 3, when an inquiry from the CPU , a polling method is required in which responses are sent sequentially from specified PUs. On the other hand, in the method according to the present invention,
A positive response is indicated by not transmitting any signal from all PUs to the CPU for a certain period of time after transmitting the PKT, and a negative response is indicated by the PU detecting an error in the PKT transmitting some amorphous signal to the CPU. This can be realized by sending it to the CPU in time for display.

なお、PKT送信後の応答表示用の一定時間t
が長いと、ローデイング時間の短縮効果はない
が、否定応答の表示には数バイト分の信号を送信
すれば良く、一方1つのPKTの長さは最低数百
バイトであるため、PKTの長さに比べtの長さ
は十分に短くできる。
In addition, there is a certain time t for displaying the response after sending the PKT.
If the PKT length is long, there will be no effect of reducing the loading time, but it is sufficient to send a signal of several bytes to indicate a negative response, and on the other hand, the length of one PKT is at least several hundred bytes, so the length of the PKT The length of t can be made sufficiently short compared to .

〔発明の効果〕〔Effect of the invention〕

最近、データ通信システムはますます大規模化
してきており、通信制御装置も処理能力向上が図
られてきているが、これをマルチプロセツサ方式
で実現する場合、プロセツサ数を増加させると、
プログラムの初期ローデイング時間が多大とな
り、システムの立上げ時間が長時間になるという
問題があるが、本発明によれば、プロセツサ数に
関係なく、ローデイング時間はプログラムの量に
のみ左右されるため、システムの大規模化が容易
に行なえるという効果がある。
Recently, data communication systems have become larger and larger, and efforts have been made to improve the processing power of communication control devices. However, when implementing this using a multiprocessor system, increasing the number of processors
There is a problem that the initial loading time of the program is large and the system start-up time is long. However, according to the present invention, the loading time depends only on the amount of the program, regardless of the number of processors. This has the effect of easily increasing the scale of the system.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は、中央処理装置と通信制御装置からな
るデータ通信システムを示す図、第2図及び第3
図は従来方式による中央処理装置から通信制御装
置内のプロセツサへのプログラムの初期ローデイ
ングを示すシステムフロー図、第4図が本発明に
よる制御方式の一実施例を示すシステムフロー図
である。 CPU……中央処理装置、CCP……通信制御装
置、MM……主記憶装置、DCH……データチヤ
ネル装置、BC……バス制御部、BUS……データ
バス、PUi……処理装置、Mi……記憶装置、LCi
……回線制御部、PKT……パケツト、POL……
問合せ信号、ACK……肯定応答、NAK……否定
応答、t……応答監視時間。
Figure 1 is a diagram showing a data communication system consisting of a central processing unit and a communication control unit, Figures 2 and 3 are
FIG. 4 is a system flow diagram showing the initial loading of a program from a central processing unit to a processor in a communication control device according to a conventional method, and FIG. 4 is a system flow diagram showing an embodiment of a control method according to the present invention. CPU...Central processing unit, CCP...Communication control unit, MM...Main memory, DCH...Data channel device, BC...Bus control unit, BUS...Data bus, PUi...Processing unit, Mi... Storage device, LCi
...Line control unit, PKT...Packet, POL...
Inquiry signal, ACK...affirmative response, NAK...negative response, t...response monitoring time.

Claims (1)

【特許請求の範囲】[Claims] 1 複数の蓄積プログラム制御の処理装置を同一
のバスで結合するマルチプロセツサ方式で構成さ
れた通信制御装置と、この通信制御装置をデータ
チヤンネルを介して制御する中央処理装置で構成
されるデータ通信システムにおいて、中央処理装
置から通信制御装置内の各処理装置に初期プログ
ラム・ローデイングを行なう際に、プログラムが
正常に全処理装置にローデイングされた場合は、
各処理装置は中央処理装置に応答を送信せず、プ
ログラムが誤つてローデイングされた場合に、そ
の誤まつてローデイングされた処理装置から一定
時間内に否定応答を送信し、中央処理装置に誤ま
りの発生したプログラムの再ローデイングを促す
ことを特徴とする通信制御装置の制御方式。
1 Data communication consisting of a communication control device configured using a multiprocessor system that connects multiple storage program control processing devices via the same bus, and a central processing unit that controls this communication control device via a data channel. In the system, when performing initial program loading from the central processing unit to each processing unit in the communication control unit, if the program is successfully loaded to all processing units,
Each processing unit does not send a response to the central processing unit, but if a program is loaded by mistake, the incorrectly loaded processing unit sends a negative response within a certain period of time to send a negative response to the central processing unit. A control method for a communication control device characterized by prompting reloading of a program in which a problem has occurred.
JP58042119A 1983-03-16 1983-03-16 Control system of communication controller Granted JPS59168537A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP58042119A JPS59168537A (en) 1983-03-16 1983-03-16 Control system of communication controller

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JP58042119A JPS59168537A (en) 1983-03-16 1983-03-16 Control system of communication controller

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Publication Number Publication Date
JPS59168537A JPS59168537A (en) 1984-09-22
JPH0363769B2 true JPH0363769B2 (en) 1991-10-02

Family

ID=12627061

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JPS59168537A (en) 1984-09-22

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