JPH0363769B2 - - Google Patents
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- Publication number
- JPH0363769B2 JPH0363769B2 JP58042119A JP4211983A JPH0363769B2 JP H0363769 B2 JPH0363769 B2 JP H0363769B2 JP 58042119 A JP58042119 A JP 58042119A JP 4211983 A JP4211983 A JP 4211983A JP H0363769 B2 JPH0363769 B2 JP H0363769B2
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- JP
- Japan
- Prior art keywords
- processing unit
- program
- cpu
- communication control
- pkt
- Prior art date
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- 230000004044 response Effects 0.000 claims description 22
- 238000004891 communication Methods 0.000 claims description 18
- 238000012545 processing Methods 0.000 claims description 18
- 238000000034 method Methods 0.000 claims description 11
- 238000011068 loading method Methods 0.000 description 11
- 229920002451 polyvinyl alcohol Polymers 0.000 description 7
- 238000007796 conventional method Methods 0.000 description 3
- 238000001514 detection method Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 230000002452 interceptive effect Effects 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
Landscapes
- Information Transfer Between Computers (AREA)
- Computer And Data Communications (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Communication Control (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、データ通信システム用通信制御装置
の制御方式に関するものである。
の制御方式に関するものである。
第１図は中央処理装置CPUと主記憶装置MM
と通信制御装置CCP及びCPUとCCPを接続する
データチヤネル装置DCHから構成されるデータ
通信システムを示すものである。CCPは通信回
線を制御する複数の処理装置PUi（ｉ＝０，１，
……，ｎ−１）と、PUiを接続するデータバス
BUS及びこのBUSとDCH間の接続制御を行なう
インタフエース制御部BCを有し、さらに処理装
置PUi対応に回線制御部LCi及び記憶装置Miを有
する。第２図と第３図はそれぞれ、CPUから
CCPにプログラムのローデイングを行なう従来
技術による方式を示している。
と通信制御装置CCP及びCPUとCCPを接続する
データチヤネル装置DCHから構成されるデータ
通信システムを示すものである。CCPは通信回
線を制御する複数の処理装置PUi（ｉ＝０，１，
……，ｎ−１）と、PUiを接続するデータバス
BUS及びこのBUSとDCH間の接続制御を行なう
インタフエース制御部BCを有し、さらに処理装
置PUi対応に回線制御部LCi及び記憶装置Miを有
する。第２図と第３図はそれぞれ、CPUから
CCPにプログラムのローデイングを行なう従来
技術による方式を示している。
以下、第１，２，３図を使用して、従来技術の
問題点を説明する。
問題点を説明する。
CPUからPUiにローデイングするプログラム
は、BUS上での誤り発生確率を考慮して、適当
な長さに分割してローデイングする必要がある。
この分割したプログラムの１単位をパケツト
PKTと呼ぶことにすると、PKTを送信するCPU
と受信するPUiとの間で、PKTの誤り検出制御
と誤り発生時の再送制御が必要である。また、ロ
ーデイング時間の短縮のために、CPUか送信さ
れた１つのPKTが同時に全PUで受信される一斉
ローデイング方式が一般に採用されている。
は、BUS上での誤り発生確率を考慮して、適当
な長さに分割してローデイングする必要がある。
この分割したプログラムの１単位をパケツト
PKTと呼ぶことにすると、PKTを送信するCPU
と受信するPUiとの間で、PKTの誤り検出制御
と誤り発生時の再送制御が必要である。また、ロ
ーデイング時間の短縮のために、CPUか送信さ
れた１つのPKTが同時に全PUで受信される一斉
ローデイング方式が一般に採用されている。
まず第２図について説明する。
第２図において、ローデイングされるプログラ
ムは、CPUにおいてｍ個のPKTに分割され、誤
り検出用の符号を付与されてCPUから送信され
る。第２図で示すように、まず第１番目のPKT
０がCPUから送信されると、DCH，BC及び
BUSを経て全PUに同時に受信される。このと
き、各PUはPKT０に付与された誤り検出用符号
をチエツクし、誤り発生の有無を記憶しておく。
次に、CPUはPKT０が正しく受信されたか否か
を全てのPUに問合せるために、まずPU0に対し
て問合せ信号POL0を送信する。このPOL0をPU0
が受信すると、先に記憶しておいた誤り発生の有
無の記録に基づいて、誤りがなければ肯定応答
ACK0をCPUに送信する。このACK0をCPUが受
信すると、次にPU1に対してPOL1を送信し、同
じくこのPOL1に対してPU1からACK1を受信す
ると、CPUは次のPUにPOLを送信する。この動
作を順次行なつていき、PUo-1からACKo-1を受
信すると、PKT０が全てのPUに正しく受信され
たことになる。次いで、CPUが次のPKT１を送
信と、前記同様PU0に対してPOL0を送信したと
ころ、PU0ではPKT１を正しく受信できなかつ
たとして、否定応答NAK0を送信することがあ
る。このNAK0をCPUが受信すると、全てのPU
に対してPKT１再送信する。このようにして順
次PKTを送信し、最終PKT(n-1)に対する最終応
答であるPUo-1からのACKo-1を受信して、全て
のプログラムのローデイングが終了する。
ムは、CPUにおいてｍ個のPKTに分割され、誤
り検出用の符号を付与されてCPUから送信され
る。第２図で示すように、まず第１番目のPKT
０がCPUから送信されると、DCH，BC及び
BUSを経て全PUに同時に受信される。このと
き、各PUはPKT０に付与された誤り検出用符号
をチエツクし、誤り発生の有無を記憶しておく。
次に、CPUはPKT０が正しく受信されたか否か
を全てのPUに問合せるために、まずPU0に対し
て問合せ信号POL0を送信する。このPOL0をPU0
が受信すると、先に記憶しておいた誤り発生の有
無の記録に基づいて、誤りがなければ肯定応答
ACK0をCPUに送信する。このACK0をCPUが受
信すると、次にPU1に対してPOL1を送信し、同
じくこのPOL1に対してPU1からACK1を受信す
ると、CPUは次のPUにPOLを送信する。この動
作を順次行なつていき、PUo-1からACKo-1を受
信すると、PKT０が全てのPUに正しく受信され
たことになる。次いで、CPUが次のPKT１を送
信と、前記同様PU0に対してPOL0を送信したと
ころ、PU0ではPKT１を正しく受信できなかつ
たとして、否定応答NAK0を送信することがあ
る。このNAK0をCPUが受信すると、全てのPU
に対してPKT１再送信する。このようにして順
次PKTを送信し、最終PKT(n-1)に対する最終応
答であるPUo-1からのACKo-1を受信して、全て
のプログラムのローデイングが終了する。
この第２図の方式では、全てのPUに対して遂
一POLによりパケツトの受信状態を問合せるた
め、プログラムのローデイング時間が長くなると
いう問題がある。
一POLによりパケツトの受信状態を問合せるた
め、プログラムのローデイング時間が長くなると
いう問題がある。
次に第３図について説明する。
この方法は、全てのPUに対して第２図と同様
にプログラムの一斉ローデイングを行なう方式で
あるが、PKT０からPKT(n-1)までの全てのPKT
を順次送信し、次いでPOLを遂一全てのPUに対
して送信し、PKTの受信状態を問合せる。全て
のPUからACKを受信するとプログラムのローデ
イングが完了する方式である。しかし、例えば
PU1がPKT０からPKT(n-1)までのいずれかのPK
を誤つて受信していた場合、CPUからのPOL1に
対してNAK1を送信する。このNAK1を受信する
とCPUは、最後のPUo-1に対してPOLo-1を送信
し、PUo-1から応答を受信した後、今後はPU1に
対してのみ全てのプログラムを再ローデイングす
る。
にプログラムの一斉ローデイングを行なう方式で
あるが、PKT０からPKT(n-1)までの全てのPKT
を順次送信し、次いでPOLを遂一全てのPUに対
して送信し、PKTの受信状態を問合せる。全て
のPUからACKを受信するとプログラムのローデ
イングが完了する方式である。しかし、例えば
PU1がPKT０からPKT(n-1)までのいずれかのPK
を誤つて受信していた場合、CPUからのPOL1に
対してNAK1を送信する。このNAK1を受信する
とCPUは、最後のPUo-1に対してPOLo-1を送信
し、PUo-1から応答を受信した後、今後はPU1に
対してのみ全てのプログラムを再ローデイングす
る。
この方式では、誤り発生PUに対する再ローデ
イングが著しく遅くなることと、再送プログラム
によりデータチヤネル及びCCP内のBUSが専有
され、その他のPUの通信動作を妨害することに
なる。
イングが著しく遅くなることと、再送プログラム
によりデータチヤネル及びCCP内のBUSが専有
され、その他のPUの通信動作を妨害することに
なる。
以上のように、従来方式では、プログラムのロ
ーデイング時間が長いことや、ローデイング中の
誤り発生時に問題があつた。特に大規模システム
用CCPでPU数が多い場合には、大きな問題とな
つている。
ーデイング時間が長いことや、ローデイング中の
誤り発生時に問題があつた。特に大規模システム
用CCPでPU数が多い場合には、大きな問題とな
つている。
本発明の目的は、上記した従来技術の欠点をな
くし、中央制御装置から通信制御装置へのプログ
ラムの初期ローデイング時間を短縮し、かつプロ
グラムのローデイング誤り発生時の速やかな再ロ
ーデイングを実現する通信制御装置の制御方式を
提供することにある。
くし、中央制御装置から通信制御装置へのプログ
ラムの初期ローデイング時間を短縮し、かつプロ
グラムのローデイング誤り発生時の速やかな再ロ
ーデイングを実現する通信制御装置の制御方式を
提供することにある。
本発明では、プログラムローデイングに対する
肯定応答を、一定時間いずれの処理装置からも否
定応答を受信しないことによつて確認し、一定時
間内に否定応答を受信したときに再ローデイング
するようにしたものである。
肯定応答を、一定時間いずれの処理装置からも否
定応答を受信しないことによつて確認し、一定時
間内に否定応答を受信したときに再ローデイング
するようにしたものである。
以下、第４図に従つて本発明を説明する。
CPUは、DCH，BCを経由してPKT０を全て
のPUに対して送信すると一定の時間々隔ｔの間
次のPKT１の送信を見合せる。このｔの間に、
どのPUからも何も信号を受信しなければ、PKT
０が全てのPUに正しく受信されたものと解釈す
る。そして次のPKT１を送信する。同様にして
PKT(o-1)までの送信を順次に行なつていくが、
例えばPKT２を送信したところPU1に誤まつて
受信されたとすると、PU1はその旨を表わす
NAKをCPUに送信する。CPUはPKT２送信後
のｔの時間内にこのNAKを受信すると、再度
PKT２を全てのPUに送信する。その後ｔ経過し
ても全てのPUからNAKを受信しなければ、次
のPKT３を送信する。
のPUに対して送信すると一定の時間々隔ｔの間
次のPKT１の送信を見合せる。このｔの間に、
どのPUからも何も信号を受信しなければ、PKT
０が全てのPUに正しく受信されたものと解釈す
る。そして次のPKT１を送信する。同様にして
PKT(o-1)までの送信を順次に行なつていくが、
例えばPKT２を送信したところPU1に誤まつて
受信されたとすると、PU1はその旨を表わす
NAKをCPUに送信する。CPUはPKT２送信後
のｔの時間内にこのNAKを受信すると、再度
PKT２を全てのPUに送信する。その後ｔ経過し
ても全てのPUからNAKを受信しなければ、次
のPKT３を送信する。
以上のように、本発明はPKTに対する肯定応
答を、一定時間いずれのPUからもNAKを受信
しないことによつて確認するものである。
答を、一定時間いずれのPUからもNAKを受信
しないことによつて確認するものである。
第１図で示したように、BUSが全てのPUに共
有されているため、各PUが同時に応答すること
はできない。これは、従来方式では応答を送信し
たPUを識別するために、応答形式を一定の形式
を規定しているためであり、このため第２図や第
３図のように、CPUからの問合せにより、指定
されたPUから順次応答を送信するポーリング方
式が必要となる。一方、本発明による方式では、
肯定応答をPKT送信後全てのPUからCPUに対し
て、一定時間何らの信号も送信されないことによ
り表示し、また、否定応答は、PKTに誤りを検
出したPUが不定形の何らかの信号をこの一定時
間内にCPUに送信することにより表示するため
に実現できるものである。
有されているため、各PUが同時に応答すること
はできない。これは、従来方式では応答を送信し
たPUを識別するために、応答形式を一定の形式
を規定しているためであり、このため第２図や第
３図のように、CPUからの問合せにより、指定
されたPUから順次応答を送信するポーリング方
式が必要となる。一方、本発明による方式では、
肯定応答をPKT送信後全てのPUからCPUに対し
て、一定時間何らの信号も送信されないことによ
り表示し、また、否定応答は、PKTに誤りを検
出したPUが不定形の何らかの信号をこの一定時
間内にCPUに送信することにより表示するため
に実現できるものである。
なお、PKT送信後の応答表示用の一定時間ｔ
が長いと、ローデイング時間の短縮効果はない
が、否定応答の表示には数バイト分の信号を送信
すれば良く、一方１つのPKTの長さは最低数百
バイトであるため、PKTの長さに比べｔの長さ
は十分に短くできる。
が長いと、ローデイング時間の短縮効果はない
が、否定応答の表示には数バイト分の信号を送信
すれば良く、一方１つのPKTの長さは最低数百
バイトであるため、PKTの長さに比べｔの長さ
は十分に短くできる。
最近、データ通信システムはますます大規模化
してきており、通信制御装置も処理能力向上が図
られてきているが、これをマルチプロセツサ方式
で実現する場合、プロセツサ数を増加させると、
プログラムの初期ローデイング時間が多大とな
り、システムの立上げ時間が長時間になるという
問題があるが、本発明によれば、プロセツサ数に
関係なく、ローデイング時間はプログラムの量に
のみ左右されるため、システムの大規模化が容易
に行なえるという効果がある。
してきており、通信制御装置も処理能力向上が図
られてきているが、これをマルチプロセツサ方式
で実現する場合、プロセツサ数を増加させると、
プログラムの初期ローデイング時間が多大とな
り、システムの立上げ時間が長時間になるという
問題があるが、本発明によれば、プロセツサ数に
関係なく、ローデイング時間はプログラムの量に
のみ左右されるため、システムの大規模化が容易
に行なえるという効果がある。
第１図は、中央処理装置と通信制御装置からな
るデータ通信システムを示す図、第２図及び第３
図は従来方式による中央処理装置から通信制御装
置内のプロセツサへのプログラムの初期ローデイ
ングを示すシステムフロー図、第４図が本発明に
よる制御方式の一実施例を示すシステムフロー図
である。 CPU……中央処理装置、CCP……通信制御装
置、MM……主記憶装置、DCH……データチヤ
ネル装置、BC……バス制御部、BUS……データ
バス、PUi……処理装置、Mi……記憶装置、LCi
……回線制御部、PKT……パケツト、POL……
問合せ信号、ACK……肯定応答、NAK……否定
応答、ｔ……応答監視時間。
るデータ通信システムを示す図、第２図及び第３
図は従来方式による中央処理装置から通信制御装
置内のプロセツサへのプログラムの初期ローデイ
ングを示すシステムフロー図、第４図が本発明に
よる制御方式の一実施例を示すシステムフロー図
である。 CPU……中央処理装置、CCP……通信制御装
置、MM……主記憶装置、DCH……データチヤ
ネル装置、BC……バス制御部、BUS……データ
バス、PUi……処理装置、Mi……記憶装置、LCi
……回線制御部、PKT……パケツト、POL……
問合せ信号、ACK……肯定応答、NAK……否定
応答、ｔ……応答監視時間。
Claims (1)
- １ 複数の蓄積プログラム制御の処理装置を同一
のバスで結合するマルチプロセツサ方式で構成さ
れた通信制御装置と、この通信制御装置をデータ
チヤンネルを介して制御する中央処理装置で構成
されるデータ通信システムにおいて、中央処理装
置から通信制御装置内の各処理装置に初期プログ
ラム・ローデイングを行なう際に、プログラムが
正常に全処理装置にローデイングされた場合は、
各処理装置は中央処理装置に応答を送信せず、プ
ログラムが誤つてローデイングされた場合に、そ
の誤まつてローデイングされた処理装置から一定
時間内に否定応答を送信し、中央処理装置に誤ま
りの発生したプログラムの再ローデイングを促す
ことを特徴とする通信制御装置の制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58042119A JPS59168537A (ja) | 1983-03-16 | 1983-03-16 | 通信制御装置の制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58042119A JPS59168537A (ja) | 1983-03-16 | 1983-03-16 | 通信制御装置の制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59168537A JPS59168537A (ja) | 1984-09-22 |
| JPH0363769B2 true JPH0363769B2 (ja) | 1991-10-02 |
Family
ID=12627061
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58042119A Granted JPS59168537A (ja) | 1983-03-16 | 1983-03-16 | 通信制御装置の制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59168537A (ja) |
-
1983
- 1983-03-16 JP JP58042119A patent/JPS59168537A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59168537A (ja) | 1984-09-22 |
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