JPH0363849A - セットアソシアティブ方式キャッシュメモリ - Google Patents
セットアソシアティブ方式キャッシュメモリInfo
- Publication number
- JPH0363849A JPH0363849A JP1200627A JP20062789A JPH0363849A JP H0363849 A JPH0363849 A JP H0363849A JP 1200627 A JP1200627 A JP 1200627A JP 20062789 A JP20062789 A JP 20062789A JP H0363849 A JPH0363849 A JP H0363849A
- Authority
- JP
- Japan
- Prior art keywords
- way
- memory
- address tag
- selector
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、キャッシュ・システムに含まれるアドレス
タグメモリおよびＬ ＲＵ （Ｌｅａｓｔ Ｒｅｃｅｎ
ｔ−１ｙ Ｕｓｅｄ）ビットメモリのテストを容易に行
うことが可能なセットアソシアティブ方式キャッシュメ
モリに関するものである。
タグメモリおよびＬ ＲＵ （Ｌｅａｓｔ Ｒｅｃｅｎ
ｔ−１ｙ Ｕｓｅｄ）ビットメモリのテストを容易に行
うことが可能なセットアソシアティブ方式キャッシュメ
モリに関するものである。
第３図は従来のセットアソシアティブ方式キャッシュメ
モリの診断方法を説明するためのアドレス構成図および
４ウ工イセツトアソシアテイブ方式キャッシュメモリの
ブロック図である。この４ウ工イセツトアソシアテイブ
方式キャッシュメモリは、ＣＱ出版社の「インタフェー
スＪ １９８７年９月号の２０５頁に記載されたもので
ある。
モリの診断方法を説明するためのアドレス構成図および
４ウ工イセツトアソシアテイブ方式キャッシュメモリの
ブロック図である。この４ウ工イセツトアソシアテイブ
方式キャッシュメモリは、ＣＱ出版社の「インタフェー
スＪ １９８７年９月号の２０５頁に記載されたもので
ある。
第３図において、１はキャッシュメモリにアクセスしよ
うとするアドレス、２は前記アドレス１の一部であるア
ドレスタグ、３は前記アドレス１の一部であるセットセ
レクト、４は前記アドレス１の一部であるワードセレク
ト、５はキャッシュメモリ内にあるアドレスタグを保持
するアドレスタグ２そり、６は後記データブロックメモ
リ７の保持しているデータが有効であるか無効であるか
を示すバリッドビットメモリ、７はキャッシュメモリ内
にあるデータを保持するデータブロックメモリ、８は各
ウェイのデータの置き換え優先準位記憶手段としてのＬ
ＲＵビットメモリであり、ＬＲＵビットメモリ８はデー
タの置き換えをＬＲＵ（１，ｇａｓｔ Ｒｅｃｅｎｔｌ
ｙ Ｕｓｅｄ）アルゴリズムによって制御される状態レ
ジスタである。さらに、９は前記アドレスタグ２と前記
アドレスタグメモリ５に保持しているアドレスのデータ
を比較して一致しているか否かを調べるアドレスタグ比
較器、１０は前記アドレス１の前記ワードセレクト４に
よって選択される第１のセレクタ、１１は前記アドレス
タグ比較器９によって選択される第２のセレクタであり
、ａは第２のセレクタ１１から出力される出力データで
ある。
うとするアドレス、２は前記アドレス１の一部であるア
ドレスタグ、３は前記アドレス１の一部であるセットセ
レクト、４は前記アドレス１の一部であるワードセレク
ト、５はキャッシュメモリ内にあるアドレスタグを保持
するアドレスタグ２そり、６は後記データブロックメモ
リ７の保持しているデータが有効であるか無効であるか
を示すバリッドビットメモリ、７はキャッシュメモリ内
にあるデータを保持するデータブロックメモリ、８は各
ウェイのデータの置き換え優先準位記憶手段としてのＬ
ＲＵビットメモリであり、ＬＲＵビットメモリ８はデー
タの置き換えをＬＲＵ（１，ｇａｓｔ Ｒｅｃｅｎｔｌ
ｙ Ｕｓｅｄ）アルゴリズムによって制御される状態レ
ジスタである。さらに、９は前記アドレスタグ２と前記
アドレスタグメモリ５に保持しているアドレスのデータ
を比較して一致しているか否かを調べるアドレスタグ比
較器、１０は前記アドレス１の前記ワードセレクト４に
よって選択される第１のセレクタ、１１は前記アドレス
タグ比較器９によって選択される第２のセレクタであり
、ａは第２のセレクタ１１から出力される出力データで
ある。
次に動作について説明する。
外部からアドレス１が与えられると、セットセレクト３
で選ばれた各ウェイのアドレスタグメモリ５の内容をア
ドレスタグ比較器９に送るとともに、データブロックメ
モリ７の内容も第１のセレクタ１０に送り、ワードセレ
クト４で選ばれたワードデータを第２のセレクタ１１に
送る。そして、アドレスタグ比較器９で選ばれたアドレ
スタグメモリ５の内容とアドレスタグ２とが一致してい
るか否かを調べ、一致しているウェイが存在していれば
第２のセレクタ１１よりそのウェイのデータを出力デー
タａとして出力する。しかし、アドレスタグ比較器９で
不一致となれば、キャッシュメモリ外のメインメモリ、
（図示せず）にデータを読みにいき、ＭＰＵにデータを
送るとともに、キャッシュメモリ内のデータブロックメ
モリ７にデータを格納する。この時、どのウェイにデー
タを格納するかを決めるのがＬＲＵアルゴリズムで、そ
の情報がＬＲＵビットメモリ８に格納されている。
で選ばれた各ウェイのアドレスタグメモリ５の内容をア
ドレスタグ比較器９に送るとともに、データブロックメ
モリ７の内容も第１のセレクタ１０に送り、ワードセレ
クト４で選ばれたワードデータを第２のセレクタ１１に
送る。そして、アドレスタグ比較器９で選ばれたアドレ
スタグメモリ５の内容とアドレスタグ２とが一致してい
るか否かを調べ、一致しているウェイが存在していれば
第２のセレクタ１１よりそのウェイのデータを出力デー
タａとして出力する。しかし、アドレスタグ比較器９で
不一致となれば、キャッシュメモリ外のメインメモリ、
（図示せず）にデータを読みにいき、ＭＰＵにデータを
送るとともに、キャッシュメモリ内のデータブロックメ
モリ７にデータを格納する。この時、どのウェイにデー
タを格納するかを決めるのがＬＲＵアルゴリズムで、そ
の情報がＬＲＵビットメモリ８に格納されている。
次にこのキャッシュメモリシステムのアドレスタグメモ
リ５の診断方法について述べる。
リ５の診断方法について述べる。
基本的な手法は、まず、任意のアドレスでキャッシュシ
ステムをアクセスし、そのセットセレクト３でアクセス
を受けたエントリのタグメモリに対しての先のアドレス
の一部であるアドレスタグを書き込み、次に、先と同ル
キャッシュエントリでキャッシュシステムをアクセスし
た際、キャッシュヒツト判定、キャッシュよスヒット判
定が正しく行われるか否かを調べることである。すなわ
ち、先にアドレスタグメモリ５に書き込んだアドレスタ
グ２と同一のビットパターン列を持ったアドレスでアク
セスした場合には、キャツシュヒツトと判定してデータ
メモリの内容を出力し、書き込んだアドレスタグ２と異
なるビットバタン列群を持ったアドレスに対してはキャ
ッシュくスと判定し、データブロックメモリ７に対して
データを取り込むべく、外部メモリアクセスサイクルが
発生することを調べることである。
ステムをアクセスし、そのセットセレクト３でアクセス
を受けたエントリのタグメモリに対しての先のアドレス
の一部であるアドレスタグを書き込み、次に、先と同ル
キャッシュエントリでキャッシュシステムをアクセスし
た際、キャッシュヒツト判定、キャッシュよスヒット判
定が正しく行われるか否かを調べることである。すなわ
ち、先にアドレスタグメモリ５に書き込んだアドレスタ
グ２と同一のビットパターン列を持ったアドレスでアク
セスした場合には、キャツシュヒツトと判定してデータ
メモリの内容を出力し、書き込んだアドレスタグ２と異
なるビットバタン列群を持ったアドレスに対してはキャ
ッシュくスと判定し、データブロックメモリ７に対して
データを取り込むべく、外部メモリアクセスサイクルが
発生することを調べることである。
この時、注意すべきはアドレスタグ２の書き込まれるウ
ェイは、その時点においての各エントリのＬＲＵビット
が示す優先準位に従う点である。
ェイは、その時点においての各エントリのＬＲＵビット
が示す優先準位に従う点である。
したがって、テストバタンの作成に当ってはこの点を考
慮にいれ、各テストベクトルを与える時点でのＬＲＵビ
ットの状態を把握している必要がある。
慮にいれ、各テストベクトルを与える時点でのＬＲＵビ
ットの状態を把握している必要がある。
次に、このキャッシュメモリのＬＲＵビットメモリ８の
診断方法について述ヘル。
診断方法について述ヘル。
この従来例では、ＬＲＵビットメモリ８に外部から直接
データを書き込むことができないため、ＬＲＵビットメ
モリ８を診断すべき値に設定するためには、メインメモ
リのデータをキャッシュメモリに複数回書き込むという
動作が必要である。
データを書き込むことができないため、ＬＲＵビットメ
モリ８を診断すべき値に設定するためには、メインメモ
リのデータをキャッシュメモリに複数回書き込むという
動作が必要である。
その上で、ＬＲＵビットメモリ８が所望の値に設定され
ていることを確認するためには、キャッシュメモリより
の複数回の読み出し動作とメインメモリのデータをキャ
ッシュメモリに複数回書き込むという動作が必要である
。この場合にも先と同じ理由で、テストバタンの作成に
当っては各時点におけるＬＲＵの状態を把握している必
要がある。
ていることを確認するためには、キャッシュメモリより
の複数回の読み出し動作とメインメモリのデータをキャ
ッシュメモリに複数回書き込むという動作が必要である
。この場合にも先と同じ理由で、テストバタンの作成に
当っては各時点におけるＬＲＵの状態を把握している必
要がある。
従来のセットアソシアティブ方式キャッシュメモリにお
けるアドレスタグメモリ５およびＬＲＵビットメモリ８
のテストは上記のような手法で行われているため、アド
レスタグメモリ５へ書き込むテストバタン、すなわち、
タグアドレスをどのウェイに書き込むかを外部から簡単
に制御することができない。したがって、テストバタン
の作成においてはＬＲＵビットの状態、すなわち、各エ
ントリに対してのウェイのアクセスの履歴を知る必要が
あり、テストバタンの作成を困難にする問題点がある。
けるアドレスタグメモリ５およびＬＲＵビットメモリ８
のテストは上記のような手法で行われているため、アド
レスタグメモリ５へ書き込むテストバタン、すなわち、
タグアドレスをどのウェイに書き込むかを外部から簡単
に制御することができない。したがって、テストバタン
の作成においてはＬＲＵビットの状態、すなわち、各エ
ントリに対してのウェイのアクセスの履歴を知る必要が
あり、テストバタンの作成を困難にする問題点がある。
また、第３図から明らかなように、ＬＲＵビットメモリ
８自身も外部から直接にアクセスすることができないた
め、そのテストバタンを作成する場合にも上記と同様の
問題点が存在する。
８自身も外部から直接にアクセスすることができないた
め、そのテストバタンを作成する場合にも上記と同様の
問題点が存在する。
この発明は、上記の問題点を解決するためになされたも
ので、タグメモリおよびＬＲＵのテストを容易に行うこ
とが可能なセットアソシアティブ方式キャッシュメモリ
を得ることを目的とする。
ので、タグメモリおよびＬＲＵのテストを容易に行うこ
とが可能なセットアソシアティブ方式キャッシュメモリ
を得ることを目的とする。
（課題を解決するための手段）
この発明の請求項０）記載のセットアソシアティブ方式
キャッシュメモリは、特定のウェイを指示する外部から
のウェイ選択信号を受けてウェイヒツト信号を生成する
デコード回路と、診断モード信号を受けてデコード回路
からのウェイヒツト信号と優先順位記憶手段からのウェ
イヒツト信号のうちの一方を選択して出力する第３のセ
レクタとを設けたものである。
キャッシュメモリは、特定のウェイを指示する外部から
のウェイ選択信号を受けてウェイヒツト信号を生成する
デコード回路と、診断モード信号を受けてデコード回路
からのウェイヒツト信号と優先順位記憶手段からのウェ
イヒツト信号のうちの一方を選択して出力する第３のセ
レクタとを設けたものである。
この発明の請求項（２）記載のセットアソシアティブ方
式キャッシュメモリは、特定のウェイな指示する外部か
らのウェイ選択信号を受けてウェイヒツト信号を生成す
るデコード回路と、診断モード信号を受けてデコード回
路からのウェイヒツト信号と優先順位記憶手段からのウ
ェイヒツト信号のうちの一方を選択して出力する第３の
セレクタと、診断モード信号によりデコード回路からの
ウェイヒツト信号が選択された時に、そのウェイヒツト
信号に従って優先順位記憶手段の内容を更新する制御回
路とを設けたものである。
式キャッシュメモリは、特定のウェイな指示する外部か
らのウェイ選択信号を受けてウェイヒツト信号を生成す
るデコード回路と、診断モード信号を受けてデコード回
路からのウェイヒツト信号と優先順位記憶手段からのウ
ェイヒツト信号のうちの一方を選択して出力する第３の
セレクタと、診断モード信号によりデコード回路からの
ウェイヒツト信号が選択された時に、そのウェイヒツト
信号に従って優先順位記憶手段の内容を更新する制御回
路とを設けたものである。
請求項 （１）のセットアソシアティブ方式キャッシュ
メモリ定おいては、診断モード信号により診断モードと
すれば、外部から入力するウェイ選択信号によってウェ
イが選択される。
メモリ定おいては、診断モード信号により診断モードと
すれば、外部から入力するウェイ選択信号によってウェ
イが選択される。
請求項（２）のセットアソシアティブ方式キャッシュメ
モリにおいては、診断モード信号により診断モードとす
れば、外部から入力するウェイ選択信号によってウェイ
が選択されるほか、その選択結果に従って優先順位記憶
手段の内容が更新される。
モリにおいては、診断モード信号により診断モードとす
れば、外部から入力するウェイ選択信号によってウェイ
が選択されるほか、その選択結果に従って優先順位記憶
手段の内容が更新される。
以下、この発明の実施例を図について説明する。
第１図はアドレスタグメモリ５のテストに最適な請求項
（１）記載のセットアソシアティブ方式キャッシュメ
モリの一実施例を示すブロック図である。この図におい
て、第３図と同一符号は同一のものを示し、１２は診断
モード信号、１３はウェイ選択信号、１４はデコード回
路、１５は第３のセレクタとしてのセレクタ回路、１６
は前記ウェイ選択信号１３を前記デコード回路１４でデ
コードすることによって得られるウェイヒツト信号、１
７は優先順位記憶手段としての前記ＬＲＵビットメモリ
８の発生するウェイヒツト信号である。
（１）記載のセットアソシアティブ方式キャッシュメ
モリの一実施例を示すブロック図である。この図におい
て、第３図と同一符号は同一のものを示し、１２は診断
モード信号、１３はウェイ選択信号、１４はデコード回
路、１５は第３のセレクタとしてのセレクタ回路、１６
は前記ウェイ選択信号１３を前記デコード回路１４でデ
コードすることによって得られるウェイヒツト信号、１
７は優先順位記憶手段としての前記ＬＲＵビットメモリ
８の発生するウェイヒツト信号である。
次に動作について説明する。
第１図に示す４ウ工イセツトアソシアテイブ方式キャッ
シュメモリの通常動作は、第３図で示した従来例のキャ
ッシュメモリの動作と全く同じで、診断モードの動作の
みが異なる。以下に診断モードにおけるアドレスタグメ
モリのテストの手順について述べる。
シュメモリの通常動作は、第３図で示した従来例のキャ
ッシュメモリの動作と全く同じで、診断モードの動作の
みが異なる。以下に診断モードにおけるアドレスタグメ
モリのテストの手順について述べる。
まず、診断モード信号１２を“１”に、ウェイ選択信号
１３を選択すべきウェイに対応したレベルに設定する。
１３を選択すべきウェイに対応したレベルに設定する。
ウェイ選択信号１３はキャッシュシステムの備えるウェ
イ数に対応するビット数を持ち、例えば４ウエイであれ
ば２ビツトとなる。
イ数に対応するビット数を持ち、例えば４ウエイであれ
ば２ビツトとなる。
次に各ウェイのアドレスタグメモリ５の内容をクリアし
ておき、任意アドレスでキャッシュシステムをアクセス
する。アクセスを受けたエントリには、いずれのウェイ
にもヒツトすべきアドレスタグ２が存在しないから、外
部メモリに対してデータを取り込むべく、外部バスサイ
クルが発生し、先のアドレスの一部がアドレスタグとし
てアドレスタグメモリ５に格納される。この時診断モー
ド信号１２が″′１ｎレベルにある場合には、セレクタ
回路１５はウェイヒット信号１６を選択するので、アド
レスタグ２の書き込まれるウェイはウェイ選択信号１３
によって決定されることになる。
ておき、任意アドレスでキャッシュシステムをアクセス
する。アクセスを受けたエントリには、いずれのウェイ
にもヒツトすべきアドレスタグ２が存在しないから、外
部メモリに対してデータを取り込むべく、外部バスサイ
クルが発生し、先のアドレスの一部がアドレスタグとし
てアドレスタグメモリ５に格納される。この時診断モー
ド信号１２が″′１ｎレベルにある場合には、セレクタ
回路１５はウェイヒット信号１６を選択するので、アド
レスタグ２の書き込まれるウェイはウェイ選択信号１３
によって決定されることになる。
この操作を全エントリの全ウェイに対して繰り返し行う
ことによって、アドレスタグメモリ５の全ビットに所望
のテストバタンを書き込むことができる。
ことによって、アドレスタグメモリ５の全ビットに所望
のテストバタンを書き込むことができる。
この時に注意すべきは、各エントリのアドレスタグメモ
リ５に対してテストバタンを書き込んでいく際、バタン
の書き込まれるべきウェイはＬＲＵビットメモリ８の内
容には依存せず、常にウェイ選択信号１３のレベルのみ
に従う点である。したがって、ＬＲＵビットメモリ８の
内容を知ることなく、任意のエントリの任意のウェイに
対してテストバタンを必ず１サイクルで書き込むことが
できる。
リ５に対してテストバタンを書き込んでいく際、バタン
の書き込まれるべきウェイはＬＲＵビットメモリ８の内
容には依存せず、常にウェイ選択信号１３のレベルのみ
に従う点である。したがって、ＬＲＵビットメモリ８の
内容を知ることなく、任意のエントリの任意のウェイに
対してテストバタンを必ず１サイクルで書き込むことが
できる。
したがって、このキャッシュシステムの全エントリを適
当なアドレスバタン群、すなわち、キャッシュがヒツト
すべきアドレスバタン群及びヒツトせざるべきアドレス
バタン群で順次アクセスして、キャッシュがヒツト、ミ
スヒツトの判定な正しく行うか否かを調べることにより
、アドレスタグメモリ５のテストを行うことができる。
当なアドレスバタン群、すなわち、キャッシュがヒツト
すべきアドレスバタン群及びヒツトせざるべきアドレス
バタン群で順次アクセスして、キャッシュがヒツト、ミ
スヒツトの判定な正しく行うか否かを調べることにより
、アドレスタグメモリ５のテストを行うことができる。
また、第２図はＬＲＵビットメモリ８のテストに最適な
請求項 （２）記載のセットアソシアティブキャッシュ
メモリの一実施例を示すブロック図である。この図にお
いて、第１図と同一符号は同一のものを示し、１８は制
御回路で、診断モード時にはウェイ選択信号１３をデコ
ードして得られるウェイヒツト信号１６で指定されたウ
ェイが、アクセスされたものとしてＬＲＵビットメモリ
８を更新する機能を持つ。
請求項 （２）記載のセットアソシアティブキャッシュ
メモリの一実施例を示すブロック図である。この図にお
いて、第１図と同一符号は同一のものを示し、１８は制
御回路で、診断モード時にはウェイ選択信号１３をデコ
ードして得られるウェイヒツト信号１６で指定されたウ
ェイが、アクセスされたものとしてＬＲＵビットメモリ
８を更新する機能を持つ。
したがって、この実施例によれば、アドレスタグメモリ
５のテストを先の手順で実施する際、各時点におけるＬ
ＲＵビットメモリ８のビット内容を非常に簡単な論理か
ら把握できる。ＬＲＵビットメモリ８が所望の値に設定
されているか否かはその後の数回にわたる読み出し操作
で間接的に知る必要があるが、その設定操作は上記のよ
うに簡単に行うことができる。
５のテストを先の手順で実施する際、各時点におけるＬ
ＲＵビットメモリ８のビット内容を非常に簡単な論理か
ら把握できる。ＬＲＵビットメモリ８が所望の値に設定
されているか否かはその後の数回にわたる読み出し操作
で間接的に知る必要があるが、その設定操作は上記のよ
うに簡単に行うことができる。
以上説明したように、この発明の請求項 （１）記載の
セットアソシアティブ方式キャッシュメモリは、特定の
ウェイを指示する外部からのウェイ選択信号を受けてウ
ェイヒツト信号を生成するデコード回路と、診断モード
信号を受けてデコード回路からのウェイヒツト信号と優
先順位記憶手段からのウェイヒツト信号のうちの一方を
選択して出力する第３のセレクタとを設けたので、ウェ
イの選択を外部から直接行うことが可能になり、アドレ
スタグメモリの診断のためのテストバタン作成のアルゴ
リズムが非常に簡単化されるという効果がある。
セットアソシアティブ方式キャッシュメモリは、特定の
ウェイを指示する外部からのウェイ選択信号を受けてウ
ェイヒツト信号を生成するデコード回路と、診断モード
信号を受けてデコード回路からのウェイヒツト信号と優
先順位記憶手段からのウェイヒツト信号のうちの一方を
選択して出力する第３のセレクタとを設けたので、ウェ
イの選択を外部から直接行うことが可能になり、アドレ
スタグメモリの診断のためのテストバタン作成のアルゴ
リズムが非常に簡単化されるという効果がある。
また、請求項 （２）記載のセットアソシアティブ方式
キャッシュメモリは、特定のウェイを指示する外部から
のウェイ選択信号を受けてウェイヒツト信号を生成する
デコード回路と、診断モード信号を受けてデコード回路
からのウェイヒツト信号と優先順位記憶手段からのウェ
イヒツト信号のうちの一方を選択して出力する第３のセ
レクタと、診断モード信号によりデコード回路からのウ
ェイヒツト信号が選択された時に、そのウェイヒツト信
号に従って優先順位記憶手段の内容を更新する制御回路
とを設けたので、ウェイの選択を外部から直接行うこと
が可能になるほか、その選択結果に従って優先順位記憶
手段の内容を更新でき、優先順位記憶手段の診断のため
のテストパターン作成のアルゴリズムも非常に簡単化さ
れるという効果がある。
キャッシュメモリは、特定のウェイを指示する外部から
のウェイ選択信号を受けてウェイヒツト信号を生成する
デコード回路と、診断モード信号を受けてデコード回路
からのウェイヒツト信号と優先順位記憶手段からのウェ
イヒツト信号のうちの一方を選択して出力する第３のセ
レクタと、診断モード信号によりデコード回路からのウ
ェイヒツト信号が選択された時に、そのウェイヒツト信
号に従って優先順位記憶手段の内容を更新する制御回路
とを設けたので、ウェイの選択を外部から直接行うこと
が可能になるほか、その選択結果に従って優先順位記憶
手段の内容を更新でき、優先順位記憶手段の診断のため
のテストパターン作成のアルゴリズムも非常に簡単化さ
れるという効果がある。
第１図は請求項 （１）記載のセットアソシアティブ方
式キャッシュメモリの一実施例を示すブロック図、第２
図は請求項（２）記載のセットアソシアティブ方式キャ
ッシュメモリの一実施例を示すブロック図、第３図は従
来の４ウ工イセツトアソシアテイブ方式キャッシュメモ
リのブロック図である。 図において、１はアドレス、２はアドレスタグ、３はセ
ットセレクト、４はワードセレクト、５はアドレスタグ
メモリ、６はバリッドビットメモリ、７はデータブロッ
クメモリ、８はＬＲＵビットメモリ、９はアドレスタグ
比較器、１０゜１１は第１．第２のセレクタ、１２は診
断モード信号、１３はウェイ選択信号、１４はデコード
回路、１５はセレクタ回路、１６．１７はウェイヒツト
信号、１８は制御回路である。 なお、各図中の同一符号は同一または相当部分を示す。
式キャッシュメモリの一実施例を示すブロック図、第２
図は請求項（２）記載のセットアソシアティブ方式キャ
ッシュメモリの一実施例を示すブロック図、第３図は従
来の４ウ工イセツトアソシアテイブ方式キャッシュメモ
リのブロック図である。 図において、１はアドレス、２はアドレスタグ、３はセ
ットセレクト、４はワードセレクト、５はアドレスタグ
メモリ、６はバリッドビットメモリ、７はデータブロッ
クメモリ、８はＬＲＵビットメモリ、９はアドレスタグ
比較器、１０゜１１は第１．第２のセレクタ、１２は診
断モード信号、１３はウェイ選択信号、１４はデコード
回路、１５はセレクタ回路、１６．１７はウェイヒツト
信号、１８は制御回路である。 なお、各図中の同一符号は同一または相当部分を示す。
Claims (2)
- （１）アドレスタグ、セットセレクト、ワードセレクト
からなるアドレスを入力とし、キャッシュメモリ内にあ
るデータを保持するデータブロックメモリと、前記アド
レスタグを前記データブロックメモリの内容に対応させ
て記憶するアドレスタグメモリと、前記データブロック
内のメモリが有効であるか無効であるかを示すバリッド
ビットメモリと、各ウェイのデータの置き換え優先順位
を記憶する優先順位記憶手段と、前記アドレスタグと前
記アドレスタグメモリ内のデータを比較するアドレスタ
グ比較器と、前記ワードセレクトによりワードデータを
選択する第１のセレクタと、前記アドレスタグ比較器の
出力によって前記第１のセレクタからのワードデータを
選択して出力する第２のセレクタとを有するセットアソ
シアティブ方式キャッシュメモリにおいて、特定のウェ
イを指示する外部からのウェイ選択信号を受けてウェイ
ヒット信号を生成するデコード回路と、診断モード信号
を受けて前記デコード回路からのウェイヒット信号と前
記優先順位記憶手段からのウェイヒット信号のうちの一
方を選択して出力する第３のセレクタとを設けたことを
特徴とするセットアソシアティブ方式キャッシュメモリ
。 - （２）アドレスタグ、セットセレクト、ワードセレクト
からなるアドレスを入力とし、キャッシュメモリ内にあ
るデータを保持するデータブロックメモリと、前記アド
レスタグを前記データブロックメモリの内容に対応させ
て記憶するアドレスタグメモリと、前記データブロック
内のメモリが有効であるか無効であるかを示すバリッド
ビットメモリと、各ウェイのデータの置き換え優先順位
を記憶する優先順位記憶手段と、前記アドレスタグと前
記アドレスタグメモリ内のデータを比較するアドレスタ
グ比較器と、前記ワードセレクトによりワードデータを
選択する第１のセレクタと、前記アドレスタグ比較器の
出力によって前記第１のセレクタからのワードデータを
選択して出力する第２のセレクタとを有するセットアソ
シアティブ方式キャッシュメモリにおいて、特定のウェ
イを指示する外部からのウェイ選択信号を受けてウェイ
ヒット信号を生成するデコード回路と、診断モード信号
を受けて前記デコード回路からのウェイヒット信号と前
記優先順位記憶手段からのウェイヒット信号のうちの一
方を選択して出力する第３のセレクタと、前記診断モー
ド信号により前記デコード回路からのウェイヒット信号
が選択された時に、そのウェイヒット信号に従って前記
優先順位記憶手段の内容を更新する制御回路とを設けた
ことを特徴とするセットアソシアティブ方式キャッシュ
メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1200627A JPH0795309B2 (ja) | 1989-08-02 | 1989-08-02 | セットアソシアティブ方式キャッシュメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1200627A JPH0795309B2 (ja) | 1989-08-02 | 1989-08-02 | セットアソシアティブ方式キャッシュメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0363849A true JPH0363849A (ja) | 1991-03-19 |
| JPH0795309B2 JPH0795309B2 (ja) | 1995-10-11 |
Family
ID=16427525
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1200627A Expired - Lifetime JPH0795309B2 (ja) | 1989-08-02 | 1989-08-02 | セットアソシアティブ方式キャッシュメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0795309B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006072168A (ja) * | 2004-09-06 | 2006-03-16 | The Pack Corp | 変化するモアレにより立体的視覚効果の得られるシート体及びその製造方法並びに袋体 |
-
1989
- 1989-08-02 JP JP1200627A patent/JPH0795309B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006072168A (ja) * | 2004-09-06 | 2006-03-16 | The Pack Corp | 変化するモアレにより立体的視覚効果の得られるシート体及びその製造方法並びに袋体 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0795309B2 (ja) | 1995-10-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4168541A (en) | Paired least recently used block replacement system | |
| US4996641A (en) | Diagnostic mode for a cache | |
| US4357656A (en) | Method and apparatus for disabling and diagnosing cache memory storage locations | |
| US5388104A (en) | Semiconductor integrated circuit capable of testing memory blocks | |
| US4686621A (en) | Test apparatus for testing a multilevel cache system with graceful degradation capability | |
| US5125085A (en) | Least recently used replacement level generating apparatus and method | |
| US20040193831A1 (en) | Memory management in a data processing system | |
| US8589630B2 (en) | Methods and apparatus for handling a cache miss | |
| US5511180A (en) | Method and circuit for determining the size of a cache memory | |
| JPH0524540B2 (ja) | ||
| US6240532B1 (en) | Programmable hit and write policy for cache memory test | |
| US8230277B2 (en) | Storage of data in data stores having some faulty storage locations | |
| JP3407808B2 (ja) | コンピュータシステム | |
| US5463760A (en) | Break function in-circuit emulator for a microprocessor with a cache memory | |
| JPS61180347A (ja) | 物理アドレス及び仮想アドレスによりアドレス指定可能なキヤツシユ・メモリ | |
| JPH0363849A (ja) | セットアソシアティブ方式キャッシュメモリ | |
| JP2002312252A (ja) | メモリ診断装置及び診断方法 | |
| US6968427B1 (en) | Built-in self test circuit for testing cache tag array and compare logic | |
| JP3060825B2 (ja) | 半導体集積回路およびその検査方法 | |
| US20090055687A1 (en) | RAM diagnosis device and RAM diagnosis method | |
| JPH01233638A (ja) | セットアソシアティブ方式のキャッシュメモリ | |
| JPH0235545A (ja) | セツトアソシアテイブ方式キヤツシユメモリの診断方法 | |
| JP2824853B2 (ja) | パターンデータ書込み方式 | |
| JPH11250698A (ja) | 半導体記憶装置の並列テスト回路装置およびテスト回路 装置 | |
| JP2845762B2 (ja) | 階層バッファメモリ装置 |