JPH0364209A - クロック回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はクロック回路に関し、特にマイクルコンピュー
タ等のＬＳＩにおいて複数の相数の内部クロックを発生
するクロック回路に関する。

〔従来の技術〕

通常マイクロコンピュータ等のＬＳＩでは、内部信号を
クロックに同期させて制御している。

このクロ、りの生成方法としては、水晶発振回路を内蔵
したＬＳＩでは水晶振動子を接続して原発振クロックを
発生させたり、外部クロック入力端子を持ち原クロック
を入力する等の方法がある。

ＬＳＩ内部で使用するクロックは、′これらの原クロッ
クをそのまま使用するか、分周して１相又は２相のクロ
ックとして使用するのが一般的である。

この従来の２相のクロック回路の一例を第６図に示す。

この回路は、外部クロックＣＫから２相のクロックＣＫ
Ｉ、ＯＫ２を生成する回路である。

外部クロックＣＫは、デユーティ５０％で遅延回路Ｄｉ
に入力される。

遅延回路Ｄｌは、外部クロックＣＫからタイミングがｔ
ｅｌだけ遅れた信号を出力する。

ＡＮＤゲー）Ａｌ　ｌは、外部クロック回路が“ｌ”に
なりかつ遅延回路Ｄｌの出力が遅延時間ｔＤｌだけ遅れ
て“１”になった時１″のレベルのクロックＣＫＩを出
力する。又、外部クロックＧＫが“０″になると“Ｏ”
となる。

ＮＯＲゲートＮＲＩＩはクロック回路が“０″になりか
つ遅延回路Ｄｌの出力が遅延時間ｔＤｌだけ遅れて“０
”になった時“１″のレベルのクロックＣＫ２を出力す
る。又、外部クロックＧＫが“ｌ”になると“０”とな
る。

このように、クロックＣＫＩ、ＣＫ２は互いに位相が１
８０度ずれており、かつアクティブレベルである“１″
が互いに重複して出力されることはない。

クロックＣＫＩ、ＣＫ２はＬＳＩ内部全体で必要になる
が、抵抗Ｒ１１，Ｒ１２、コンデンサＣ１１，０１２は
クロックＣＫＩ、ＣＫ２をＬＳＩ全体に伝播させるため
に必要な配線に寄生的に発生する抵抗、容量及び負荷容
量を示している。

〔発明が解決しようとする課題〕

上述した従来のクロック回路は、寄生的な抵抗Ｒ１１，
Ｒ１２と容量Ｃ１ｌ、Ｃ１２がＬＳＩ自体の大規模化等
により配線長が長くなるにつれて大きくなるため、配線
の末端部においてはクロックＣＫＩ、ＣＫ２は遅れるだ
けでなく立上り、立下りの波形がゆるやかになり、アク
ティブレベル“１″に重なりが発生し、内部回路が誤動
作するという欠点がある。このような状態はクロックＣ
Ｋｌ、ＣＫ２の負荷がアンバランスな時により起き易く
なる。

本発明の目的は、２つのクロックのアクティブレベルの
重なりを防止し内部回路の誤動作を防止することができ
るクロ、り回路を提供することにある。

〔課題を解決するための手段〕

本発明のクロック回路は、外部からのクロックに対しそ
れぞれ異なる遅延時間をもつ複数の遅延信号を出力する
遅延回路と、制御信号により前記複数の遅延信号のうち
の一つを選択して出力する選択切換手段と、それぞれこ
の選択切換手段の出力信号と前記クロ、りとから、互い
に位相の異なる第１及び第２のクロックを出力する第１
及び第２のゲート回路と、前記第１及び第２のクロック
の７クテイブレベルの重なりを検出し前記制御信号を出
力する検出回路とを有している。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の第１の実施例の回路図である。

第１図において、ＲＥＳはリセット信号、ＯＫは外部か
らのクロック、ＣＫＩはＬＳＩ内部に供給される第１の
クロック、ＣＫ２は同じく第２のクロックである。

Ｒ３ＦＩはＲ−Ｓフリップフロップで、リセット信号Ｒ
ＥＳがリセット側端子（Ｒ）に入力される。Ｄｌは遅延
時間ｔＤＩの遅延回路、Ｄｌは遅延時間ｔ２の遅延回路
で、共に外部からのり□ツクＣＫを入力とする。

５ＥＬＬはセレクタで、Ａ端子側に遅延回路Ｄｌの出力
信号を入力しＢ端子側に遅延回路Ｄ２の出力信号を入力
する。又選択人力ＳにはＲ−ＳフリップフｐツブＲ８Ｆ
１の出力信号が入力され、選択人力Ｓが“０″の時Ａ端
子入力を選択し、選択人力Ｓが“１”の時はＢ端子入力
を選択する。

Ａ２はＡＮＤゲート、ＮＲＩはＮＯＲゲートで、それぞ
れ外部からのクロック回路とセレクタ５ＥＬ１の出力信
号を入力する。

Ｒ１は第１のクロ、りＣＫ１の配線の抵抗〈Ｃ１は第１
のクロ、りＣＫＩの配線の寄生容量と負荷容量を合わせ
た容量を示す。Ｒ２は第２クロツクＣＫ２の配線抵抗、
Ｃ２は第２のクロックＣＫ２の配線の寄生容量と負荷容
量を合わせた容量を示す。

Ａ１はＡＮＤゲートで第１のクロックＣＫＩと第２のク
ロックＣＫ２を入力とし、その出力はＲ−Ｓフリップフ
ロップＲ８ＦＩのセット側端子（Ｓ）に入力される。Ａ
ＮＤゲー）Ａｌは第１のクロックＣＫＩと第２のクロッ
クＣＫ２が共に“１″、即ちアクティブレベルが重なっ
ていることを検出する。

次に、この実施例の動作について説明する。

第２図はこの実施例の動作を説明するための各部信号の
タイミング図である。

第２図において、期間Ｔｏではリセット信号ＲＥＳが“
１″で、Ｒ−ＳフリップフロップＲ８Ｆ１はリセットさ
れ、セレクタ５ＥＬＩはＡ端子側を選択し、遅延回路Ｄ
ｌの出力信号が選択される。

期間Ｔ１でクロックＣＫが１周期入力され、セレクタ５
ＥＬｌは、遅延時間ｔＤｌだけ遅れた信号を出力する。

ＡＮＤゲートＡ２はクロックＣＫとセレクタ５ＥＬ１が
共に“１”の時１”のレベルを出力し、ＮＯＲゲートＮ
ＲＩはクロックＣＫとセレクタ５ＥＬ１が共に“０”の
時“１”のレベルを出力する。しかし、第１のクロック
ＣＫ１と第２のクロックＣＫ２は抵抗Ｒ１，Ｒ２及び容
ｔｃ１．Ｃ２により第２図のような波形に変形する。こ
こ抵抗Ｒ１は抵抗Ｒ２より大きく又容量Ｃ１は容量Ｃ２
より大きいものとしている。

期間Ｔ１の第２のクロックＣＫ２の立上りにおいて、第
１のクロックＣＫＩはまだ十分立下っておらず共に“１
″の状態が発生する。これによりＡＮＤゲートＡ１は“
１”を出力し、Ｒ−ＳフリップフロップＲ８ＦＩはセッ
トされ、セレクタ５ＥＬ１は遅延回路Ｄ２の出力信号を
選択する。

期間Ｔ２において、セレクタ５ＥＬ１はりμツクＣＫに
対して遅延時間ｔ２だけ遅れた信号を出力する。遅延時
間ｔＤ２は遅延時間ｔＤｌより十分長いため、期間Ｔ２
における第２のクロックＣＫ２の立上りでは第１のクロ
ックＣＫＩは既に立下っており、従って共に“１″のレ
ベル、すなわちアクティブレベルになることはない。

期間Ｔ３以降は期間Ｔ２と同様の動作を繰返す。

第３図は本発明の第２の実施例の回路図である。

第３図において、ＩＮＶＩはインバータ、ＮＲ２及びＮ
Ｒ３はＮＲゲート、Ｄｌａ、Ｄｌｂは遅延回路、Ｄ３ａ
、Ｄ３ｂは選択遅延回路で選択入力が“０”の時遅延せ
ず選択入力が“１″の時遅延時間はｔ！、３となる。

外部からのクロックＣＫはＮＯＲゲー）ＮＲ３とインバ
ータＩＮＶＩに入力される。インバータＩＮＶＩの出力
はＮＯＲゲートＮＲ２に入力される。

ＮＯＲゲートＮＲ２，ＮＲ３は遅延回路Ｄ１ａ、Ｄｌｂ
と選択遅延回路Ｄ３ａ、Ｄ３ｂを介してそれぞれの出力
と入力を接続したフリップフロップを構成しており、第
１図のＡＮＤゲー）Ａ２及びＮＯＲゲー）ＮＩＲＩと同
様、同時に“１”（アクティブ）になることはない。

他の部分は第１の実施例と同じである。

この実施例はリセット時のフリップフロップＲ８Ｆ１が
“Ｏ″の時に選択遅延回路Ｄ３ａ、Ｄ３ｂの遅延時間が
ないため、ＮＯＲゲー）ＮＲ２゜ＮＲ３は遅延回路Ｄｌ
ａ、Ｄｌｂによる遅延時間ｔＤｌだけアクティブ期間が
重ならなＣ・ようにそれぞれの出力の立上りを遅らせて
いる。

もし第１のクロックＣＫＩと第２のクロックＣＫ２のア
クティブ期間が重なり、ＡＮＤゲートＡｌの出力が１″
になると、Ｒ−ＳフリップフロップＲ３ＦＩがセットさ
れ、選択遅延回路Ｄ３ａ、Ｄ３ｂの遅延時間はｔＤｌに
なり、それ以後、ＮＯＲゲートＮＲ２，ＮＲ３の出力の
立上りは遅延時間ｔｏ＋＋ｔｎｓだけ遅れることになり
、第１のクロックＣＫ１と第２のりｐワクＣＫ２のアク
ティブ期間の重なりはなくなる。

第４図は本発明の第３の実施例の回路図である。

第４図において、ＳＲ１は３ビツトのシフトレジスタで
あり、シフト信号ＳＨ，リセット信号ＲＥＳを入力しシ
フトレジスタの内容Ｑ、、Ｑ２゜Ｑ３を出力する。

リセッ）信号ＲＥｓが１″となるとシフレジスタＳＲＩ
の出力Ｑｌは“１”にセットされ、出力Ｑ！、Ｑｓは“
０″にリセットされる。シフト信号ＳＨの立上りエツジ
で各段の内容は１ビツトシフトし、出力Ｑｌは“０”に
又出力Ｑ２は“１”になる。

Ｄ４ａ、Ｄ４ｂ、Ｄ５ａ、Ｄ５ｂ、Ｄ６ａ、Ｄ６ｂは選
択遅延回路で選択入力が“０”の時は選択されず、選択
入力が１″の時それぞれの遅延時間公達れた信号が出力
される。その遅延時間はｔ　Ｄ４７　ｔ　Ｄｌｌｒ　ｔ
　ｏｓで、遅延時間の関係はｔｎ、＜ｔｏｓ＜ｔｎｅで
ある。

他の回路は第２の実施例と同じである。

次に、この実施例の動作について説明する。

第５図はこの実施例の動作を説明するための各部信号の
タイミング図である。

第５図において、期間ＴＯではリセット信号ＲＥＳが“
１″でシフトレジスタＳＲＩは出力Ｑｌが“１″にセッ
ト、出力Ｑ２．Ｑｓがリセットされ遅延回路Ｄ４ａ、Ｄ
４ｂが選択される。

期間Ｔ１において、クロック回路の立上りで第２のクロ
ックＣＫ２は“０″となり、それからｔｎ４だけ遅れて
第１のクロックＣＫＩが“１”となる。しかし抵抗Ｒ１
，Ｒ２及び容量ＣＩ、Ｃ２により第１のクロックＣＫ１
と第２のクロックＣＫ２は第５図のような変形した波形
となり、第２のクロックＣＫ２の立上りで第１のクロッ
クＣＫ１と第２のクロ、りＣＫ２とが共に“１″となり
、ＡＮＤゲー）Ａｌが“１”となるためその立上りエツ
ジでシフトレジスタＳＲＩが１ビツトシフトし、選択遅
延回路Ｄ５ａ、Ｄ５ｂが選択されＮ。

Ｒゲー）ＮＲ２，ＮＲ３の出力の立上りは遅延時間ｔ４
たけ遅れる。

期間Ｔ２で再び第１のクロックＣＫＩと第２のクロック
ＣＫ２のアクティブ期間が重なるとシフトレジスタＳＲ
Ｉはさらに１ビツトシフトし、出力Ｑ、、Ｑ２は“０”
になり出力Ｑ、は“１″となる。これにより選択遅延回
路Ｄ６ａ、Ｄ６ｂが選択され、ＮＯＲゲートＮＲ２，Ｎ
Ｒ３の立上りは遅延時間ｔｎ８だけ遅れることとなり、
第１のクロックＣＫＩと第２のクロックＣＫ２のアクテ
ィブ期間への重なりはなくなる。

〔発明の効果〕

以上説明したように本発明は、第１及び第２のクロック
信号のアクティブレベルが重なったとき、遅延時間を切
換える構成とすることにより、第１及び第２クロツクの
アクティブレベルの重なりを除去することができ、ＬＳ
Ｉ内部回路の誤動作を未然にかつ自動的に防止すること
ができる効果がある。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示す回路図、第２図は
第１図に示された実施例の動作を説明するための各部信
号のタイミング図、第３図及び第４図はそれぞれ本発明
の第２及び第３の実施例を示す回路図、第５図は第４図
に示された実施例の動作を説明するための各部信号のタ
イミング図、第６図は従来のクロック回路の一例を示す
回路図である。 Ａｌ、Ａ２．Ａｌ　ｌ・・・・・・ＡＮＤゲート、ＤＩ
。 ＤＩ　ａ、ＤＩ　ｂ、Ｄ２−遅延回路、Ｄ３ａ、Ｄ３ｂ
、〜Ｄ６ａ、Ｄ６ｂ・・・・・・選択遅延回路、ＩＮｖ
ｌ・・・・・・インバータ、ＮＲＩ　〜ＮＲ３，ＮＲ１
１・・・・・・ＮＯＲゲート、Ｒ８ＦＩ・・・・・・Ｒ
−Ｓフリップフロラフ、５ＥＬ１・・・・・・セレクタ
、ＳＲＩ・・・・・・シフトレジスタ。

Claims (1)

【特許請求の範囲】
1. 外部からのクロックに対しそれぞれ異なる遅延時間をも
   つ複数の遅延信号を出力する遅延回路と、制御信号によ
   り前記複数の遅延信号のうちの一つを選択して出力する
   選択切換手段と、それぞれこの選択切換手段の出力信号
   と前記クロックとから、互いに位相の異なる第１及び第
   ２のクロックを出力する第１及び第２のゲート回路と、
   前記第１及び第２のクロックのアクティブレベルの重な
   りを検出し前記制御信号を出力する検出回路とを有する
   ことを特徴とするクロック回路。