JPH0786883A - クロック発生回路 - Google Patents

Abstract

(57)【要約】 【目的】 クロック信号を入力し、そのクロック信号を
逓倍した高速クロック信号を出力信号として発生するク
ロック発生回路を得る。 【構成】 ｎ倍クロック発生回路３は、クロック入力端
子１０１〜１０ｎを介してクロック信号ＳＣＫ１〜ＳＣ
Ｋｎを入力し、クロック信号ＳＣＫ１〜ＳＣＫｎはすべ
て同一周波数で位相がＳＣＫ１〜ＳＣＫｎにかけて１／
（２＊ｎ）周期ずつ異なるｎ相のクロック信号である場
合、クロック信号ＳＣＫ１〜ＳＣＫｎのそれぞれの位相
差を検出して、その周波数をｎ倍した周波数の内部クロ
ック信号ＩＣＫを出力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、入力するクロック信
号の周波数を逓倍した高速クロック信号を発生するクロ
ック発生回路に関する。

【０００２】

【従来の技術】図１９は半導体集積回路内に内蔵される
従来のクロック発生回路の構成を示すブロック図であ
る。同図に示すように、クロック信号ＳＣＫはクロック
入力端子１を介してクロック発生回路１３の入力部に付
与される。クロック発生回路１３の出力部は、内部ロジ
ック回路６のクロック入力部ＣＫに接続される。また、
データ入力信号ＤＩＮは、データ入力端子５を介して内
部ロジック回路６のデータ入力部ＤＩに付与される。

【０００３】次に、図１９の従来のクロック発生回路の
動作を図２０のタイミング図を用いて説明する。

【０００４】クロック発生回路１３は、クロック信号Ｓ
ＣＫを入力し、内部クロック信号ＩＣＫを出力する。内
部クロック信号ＩＣＫは、図２０に示すように、クロッ
ク信号ＳＣＫを単にバッファリングした信号であり、ク
ロック信号ＳＣＫの正転あるいは反転信号である。内部
クロック信号ＩＣＫは、内部ロジックを動作させるため
のクロック信号として、内部ロジック回路６のクロック
入力部ＣＫに入力する。また、データ入力信号ＤＩＮ
は、クロック信号ＳＣＫの立ち上がり（または立ち下が
り）に同期して、内部ロジック回路６に入力する。

【０００５】

【発明が解決しようとする課題】従来のクロック発生回
路は以上のように構成され、外部から入力するクロック
信号の周波数と内部ロジックを動作させるための内部ク
ロック信号の周波数は同じである。

【０００６】内部ロジックをテストする場合のクロック
周波数を考えると、テストできる最高クロック周波数は
テスタが供給できる最高周波数で決まる。したがって、
低価格なテスタでは、テストできる周波数が低く、高い
周波数で動作するロジックを実使用の周波数でテストで
きないという問題点があった。

【０００７】また、近年ＬＳＩプロセスの微細化に伴
い、ロジックの動作周波数は数十ＭＨZ 〜数百ＭＨZ ま
で高くなってきており、かなり高価なテスタを使用しな
いと実使用時の周波数でテストできなくなってきてい
る。

【０００８】この発明は、上記のような問題点を解決す
るためになされたもので、テスタが供給するクロック等
の入力クロック信号の周波数以上の高速クロック信号が
出力可能なクロック発生回路を得ることを目的とする。

【０００９】

【課題を解決するための手段】この発明にかかる請求項
１のクロック発生回路は、共通の基準周波数を有する第
１〜第ｎ（ｎ≧２）のクロック信号を受ける第１〜第ｎ
のクロック入力端子と、前記第１〜第ｎのクロック入力
端子を介して得られる前記第１〜第ｎのクロック信号を
受け、前記第１〜第ｎのクロック信号それぞれに周期の
１／２ｎずつの位相差が存在するとき、前記第１〜第ｎ
のクロック信号それぞれの前記位相差に基づき、前記基
準周波数のｎ倍の周波数の高速クロック信号を出力信号
として出力する周波数逓倍手段とを備えて構成される。

【００１０】望ましくは、請求項２記載のクロック発生
回路のように、前記周波数逓倍手段は、前記第２〜前記
第ｎのクロック信号がそれぞれ所定の固定値を呈すると
き、前記基準周波数で前記第１のクロック信号に基づく
信号を前記出力信号として出力するする構成でもよい。

【００１１】望ましくは、請求項３記載のクロック発生
回路のように、各々がその一方入力及び他方入力に、前
記第１〜第ｎのクロック信号のうち、第１及び第２、第
２及び第３、…、第（ｎ−１）及び第ｎ、第ｎ及び第１
の関係にある２つのクロック信号の組の一を受ける第１
〜第ｎの論理積ゲートと、前記第１〜第ｎの論理積ゲー
トの出力信号を第１〜第ｎの入力に受け、その出力が前
記出力信号となるｎ入力論理和ゲートとを備えてもよ
い。

【００１２】

【作用】この発明における請求項１〜請求項３記載のク
ロック発生回路において、周波数逓倍手段は、第１〜第
ｎのクロック入力端子を介して得られる第１〜第ｎのク
ロック信号を受け、第１〜第ｎのクロック信号それぞれ
に周期の１／２ｎずつの位相差が存在するとき、第１〜
第ｎのクロック信号それぞれの位相差に基づき、基準周
波数のｎ倍の周波数の高速クロック信号を出力信号とし
て出力する。

【００１３】したがって、第１〜第ｎのクロック信号と
して、基準周波数を有し、第１〜第ｎにかけて位相が周
期の１／２ｎずつ異なる信号を周波数逓倍手段に付与す
れば、基準周波数のｎ倍の周波数の高速クロック信号を
出力させることができる。

【００１４】

【実施例】＜第１の実施例（総論）＞図１はこの発明の
代表実施例である第１の実施例のクロック発生回路の周
辺構成を示すブロック図である。同図に示すように、ｎ
倍クロック発生回路３は内部ロジック回路６ともに１つ
の集積回路に内蔵される。ｎ個のクロック信号ＳＣＫ１
〜ＳＣＫｎはそれぞれクロック入力端子１０１〜１０ｎ
を介してｎ倍クロック発生回路３の入力部に付与され
る。ｎ倍クロック発生回路３の出力部は、内部ロジック
回路６のクロック入力部ＣＫに接続される。また、デー
タ入力信号ＤＩＮは、データ入力端子５を介して内部ロ
ジック回路６のデータ入力部ＤＩに付与される。

【００１５】次に動作について説明する。

【００１６】図２はｎ倍クロック発生回路３の動作を示
すタイミング図であり、テスト時の動作タイミングを示
している。

【００１７】テスト時、ｎ倍クロック発生回路３は、ク
ロック信号ＳＣＫ１〜ＳＣＫｎを入力し、内部クロック
信号ＩＣＫを出力する。クロック信号ＳＣＫ１〜ＳＣＫ
ｎはすべて同一周期Ｔで、デューティが５０％で、位相
がＳＣＫ１〜ＳＣＫｎにかけてＴ／（２＊ｎ）ずつ異な
るｎ相のクロック信号である。また、内部クロック信号
ＩＣＫは、クロック信号ＳＣＫ１〜ＳＣＫｎのそれぞれ
の位相差を検出して生成される信号であり、クロック信
号ＳＣＫ１〜ＳＣＫｎの周波数をｎ倍した信号となる。

【００１８】内部クロック信号ＩＣＫの周波数は、クロ
ック信号ＳＣＫの周波数のｎ倍である。内部クロック信
号ＩＣＫは、内部ロジックを動作させるためのクロック
信号として、内部ロジック回路６のクロック入力部ＣＫ
に入力する。また、データ入力信号ＤＩＮは、クロック
信号ＳＣＫの立ち上がりと立ち下がりに同期して、内部
ロジック回路６のデータ入力部ＤＩに入力する。

【００１９】通常動作時、クロック信号ＳＣＫ１を通常
のクロック信号として用い、クロック信号ＳＣＫ２〜Ｓ
ＣＫｎを、“Ｈ”あるいは”Ｌ”に固定する。この場
合、内部クロック信号ＩＣＫとして、クロック信号ＳＣ
Ｋ１と同じ周波数で、クロック信号ＳＣＫ１に基づく位
相の信号が出力される。この時、データ入力信号ＤＩＮ
はクロック信号ＳＣＫの立ち上がり（または立ち下が
り）に同期して変化する。

【００２０】このような第１の実施例では、テスト時、
内部クロック信号ＩＣＫは、クロック信号ＳＣＫのｎ倍
の周波数の信号となるため、テスタが発生する信号の周
波数以上でかつｎ倍という正確な周波数で内部ロジック
をテストできる。また、クロック信号ＳＣＫとデータ入
力信号ＤＩＮの最小変化時間は同じである。したがっ
て、テスタが発生する信号の最高周波数は、クロック信
号のみで決定するのではなく、テスタが発生するすべて
の信号の周波数で決定する。

【００２１】＜第２の実施例（ｎ＝２）その１＞図３は
この発明の第２の実施例の第１の態様であるクロック発
生回路及びその周辺構成を示すブロック図である。これ
は第１の実施例におけるｎ＝２の場合の例である。同図
に示すように、ｎ倍クロック発生回路３は内部ロジック
回路６ともに１つの集積回路に内蔵される。そして、２
個のクロック信号ＳＣＫ１及びＳＣＫ２はそれぞれクロ
ック入力端子１０１及び１０２を介してｎ倍クロック発
生回路３の入力部に付与される。ｎ倍クロック発生回路
３の出力部は、内部ロジック回路６のクロック入力部Ｃ
Ｋに接続される。また、データ入力信号ＤＩＮは、デー
タ入力端子５を介して内部ロジック回路６のデータ入力
部ＤＩに付与される。

【００２２】ｎ倍クロック発生回路３は、１つの２入力
ＥＸＯＲゲート７で構成され、ＥＸＯＲゲート７の一方
入力及び他方入力にクロック信号ＳＣＫ１及びＳＣＫ２
がそれぞれ付与される。

【００２３】図４は図３で示したｎ倍クロック発生回路
３の動作を示すタイミング図であり、テスト時の動作タ
イミングを示している。

【００２４】テスト時、ｎ倍クロック発生回路３は、ク
ロック信号ＳＣＫ１及びＳＣＫ２を入力し、内部クロッ
ク信号ＩＣＫを出力する。クロック信号ＳＣＫ１及びＳ
ＣＫ２は共に周期が同じＴで、デューティが５０％で、
位相がＴ／４異なる２相のクロック信号である。また、
内部クロック信号ＩＣＫは、クロック信号ＳＣＫ１及び
ＳＣＫ２のそれぞれの位相差を検出して生成される信号
であり、クロック信号ＳＣＫ１及びＳＣＫ２の周波数の
２倍の周波数となる。

【００２５】通常動作時、クロック信号ＳＣＫ１を通常
のクロック信号として用い、クロック信号ＳＣＫ２を
“Ｈ”または“Ｌ”に固定する。クロック信号ＳＣＫ２
が“Ｌ”の場合、内部クロック信号ＩＣＫとして、クロ
ック信号ＳＣＫ１と同じ周波数、同じ位相の信号が出力
され、クロック信号ＳＣＫ２が“Ｈ”の場合、クロック
信号ＳＣＫ１と周波数が同じで、位相が逆相の信号が出
力される。

【００２６】このような第２の実施例の第１の態様で
は、テスト時、内部クロック信号ＩＣＫの１周期がデー
タ入力部ＤＩの１つに対応しており、最も実用的な例と
なる。

【００２７】＜第２の実施例（ｎ＝２）その２＞図５は
この発明の第２の実施例の第２の態様であるクロック発
生回路の構成を示す回路図である。同図に示すように、
ｎ倍クロック発生回路３は、２つの２入力ＡＮＤゲート
８１及び８２と１つの２入力ＯＲゲート９２から構成さ
れる。

【００２８】ＡＮＤゲート８１の一方入力及び他方入力
にクロック信号ＳＣＫ１及びクロック信号ＳＣＫ２の反
転信号がそれぞれ付与され、ＡＮＤゲート８２の一方入
力及び他方入力にクロック信号ＳＣＫ１の反転信号及び
クロック信号ＳＣＫ２がそれぞれ付与され、ＡＮＤゲー
ト８１及び８２の出力がＯＲゲート９２の一方入力及び
他方入力となり、ＯＲゲート９２の出力が内部クロック
信号ＩＣＫとなる。

【００２９】図６は図５で示したｎ倍クロック発生回路
３の動作を示すタイミング図であり、テスト時の動作タ
イミングを示している。

【００３０】テスト時、ｎ倍クロック発生回路３は、ク
ロック信号ＳＣＫ１及びＳＣＫ２を入力し、内部クロッ
ク信号ＩＣＫを出力する。クロック信号ＳＣＫ１及びＳ
ＣＫ２は共に周期が同じＴで、デューティが５０％で、
位相がＴ／４異なる２相のクロック信号である。また、
内部クロック信号ＩＣＫは、クロック信号ＳＣＫ１及び
ＳＣＫ２のそれぞれの位相差を検出して生成される信号
であり、クロック信号ＳＣＫ１及びＳＣＫ２の周波数を
２倍の周波数となる。

【００３１】通常動作時、クロック信号ＳＣＫ１を通常
のクロック信号として用い、クロック信号ＳＣＫ２を
“Ｈ”または“Ｌ”に固定する。クロック信号ＳＣＫ２
が“Ｌ”の場合、内部クロック信号ＩＣＫとして、クロ
ック信号ＳＣＫ１と同じ周波数、同じ位相の信号が出力
され、クロック信号ＳＣＫ２が“Ｈ”の場合、クロック
信号ＳＣＫ１と周波数が同じで、位相が逆相の信号が出
力される。

【００３２】このような第２の実施例の第２の態様で
は、テスト時、内部クロック信号ＩＣＫの１周期がデー
タ入力部ＤＩの１つに対応しており、最も実用的な例と
なる。

【００３３】＜第３の実施例（ｎ＝３）＞図７はこの発
明の第３の実施例のクロック発生回路の構成を示す回路
図である。これは第１の実施例におけるｎ＝３の場合の
例である。同図に示すように、ｎ倍クロック発生回路３
は、３つの２入力ＡＮＤゲート８１〜８３と１つの３入
力ＯＲゲート９３から構成される。

【００３４】ＡＮＤゲート８１の一方入力及び他方入力
にクロック信号ＳＣＫ１及びクロック信号ＳＣＫ２の反
転信号がそれぞれ付与され、ＡＮＤゲート８２の一方入
力及び他方入力にクロック信号ＳＣＫ１及びクロック信
号ＳＣＫ３がそれぞれ付与され、ＡＮＤゲート８３の一
方入力及び他方入力にクロック信号ＳＣＫ２の反転信号
及びクロック信号ＳＣＫ３がそれぞれ付与される。そし
て、ＡＮＤゲート８１〜８３の出力がＯＲゲート９３の
第１入力〜第３入力となり、ＯＲゲート９３の出力が内
部クロック信号ＩＣＫとなる。

【００３５】図８は図７で示したｎ倍クロック発生回路
３の動作を示すタイミング図であり、テスト時の動作タ
イミングを示している。

【００３６】テスト時、ｎ倍クロック発生回路３は、ク
ロック信号ＳＣＫ１〜ＳＣＫ３を入力し、内部クロック
信号ＩＣＫを出力する。クロック信号ＳＣＫ１〜ＳＣＫ
３は共に周期が同じＴで、デューティが５０％で、位相
がＳＣＫ１〜ＳＣＫ３にかけてＴ／６ずつ異なる３相の
クロック信号である。また、内部クロック信号ＩＣＫ
は、クロック信号ＳＣＫ１〜ＳＣＫ３のそれぞれの位相
差を検出して生成される信号であり、クロック信号ＳＣ
Ｋ１〜ＳＣＫ３の周波数を３倍した周波数となる。

【００３７】通常動作時、クロック信号ＳＣＫ１を通常
のクロック信号として用い、クロック信号ＳＣＫ２及び
ＳＣＫ３をそれぞれ“Ｈ”または“Ｌ”に固定する。例
えば、クロック信号ＳＣＫ２を“Ｈ”、クロック信号Ｓ
ＣＫ３を“Ｌ”に固定することにより、内部クロック信
号ＩＣＫとしてクロック信号ＳＣＫ１と同じ周波数、同
じ位相の信号が出力される。

【００３８】このような第３の実施例のクロック発生回
路では、テスト時、内部クロック信号ＩＣＫの３周期が
データ入力部ＤＩの２つのデータに対応している。

【００３９】＜第４の実施例（ｎ＝４）その１＞図９は
この発明の第２の実施例の第１の態様であるクロック発
生回路及びその周辺構成を示すブロック図である。これ
は第１の実施例におけるｎ＝４の場合の例である。同図
に示すように、ｎ倍クロック発生回路３は内部ロジック
回路６ともに１つの集積回路に内蔵される。４個のクロ
ック信号ＳＣＫ１〜ＳＣＫ４はそれぞれクロック入力端
子１０１〜１０４を介してｎ倍クロック発生回路３の入
力部に付与される。ｎ倍クロック発生回路３の出力部
は、内部ロジック回路６のクロック入力部ＣＫに接続さ
れる。また、データ入力信号ＤＩＮは、データ入力端子
５を介して内部ロジック回路６のデータ入力部ＤＩに付
与される。

【００４０】ｎ倍クロック発生回路３は、２つの２入力
ＥＸＯＲゲート７１及び７２及び１つのＯＲゲート９か
ら構成され、ＥＸＯＲゲート７１の一方入力及び他方入
力にクロック信号ＳＣＫ１及びＳＣＫ２がそれぞれ付与
され、ＥＸＯＲゲート７２の一方入力及び他方入力にク
ロック信号ＳＣＫ３及びＳＣＫ４がそれぞれ付与され、
ＥＸＯＲゲート７１及び７２の出力がそれぞれＯＲゲー
ト９の一方入力及び他方入力となり、ＯＲゲート９の出
力が内部クロック信号ＩＣＫとなる。

【００４１】図１０は図９で示したｎ倍クロック発生回
路３の動作を示すタイミング図であり、テスト時の動作
タイミングを示している。

【００４２】テスト時、ｎ倍クロック発生回路３は、ク
ロック信号ＳＣＫ１〜ＳＣＫ４を入力し、内部クロック
信号ＩＣＫを出力する。クロック信号ＳＣＫ１〜ＳＣＫ
４は共に周期が同じＴで、デューティが５０％で、位相
がＳＣＫ１〜ＳＣＫ４にかけてＴ／８ずつ異なる４相の
クロック信号である。また、内部クロック信号ＩＣＫ
は、クロック信号ＳＣＫ１〜ＳＣＫ４のそれぞれの位相
差を検出して生成される信号であり、クロック信号ＳＣ
Ｋ１〜ＳＣＫ４の周波数を４倍の周波数となる。

【００４３】通常動作時、クロック信号ＳＣＫ１を通常
のクロック信号として用い、クロック信号ＳＣＫ２〜Ｓ
ＣＫ４それぞれを“Ｈ”または“Ｌ”に固定する。例え
ば、ＳＣＫ２〜ＳＫＣ４をすべて“Ｌ”に固定すること
により、内部クロック信号ＩＣＫとして、クロック信号
ＳＣＫ１と同じ周波数、同じ位相の信号が出力される。

【００４４】このような第４の実施例の第１の態様のク
ロック発生回路では、テスト時、内部クロック信号ＩＣ
Ｋの２周期がデータ入力部ＤＩの１つのデータに対応し
ている。

【００４５】＜第４の実施例（ｎ＝４）その２＞図１１
はこの発明の第４の実施例の第２の態様のクロック発生
回路の構成を示す回路図である。同図に示すように、ｎ
倍クロック発生回路３は、４つの２入力ＡＮＤゲート８
１〜８４と１つの４入力ＯＲゲート９４から構成され
る。

【００４６】ＡＮＤゲート８１の一方入力及び他方入力
にクロック信号ＳＣＫ１及びクロック信号ＳＣＫ２の反
転信号がそれぞれ付与され、ＡＮＤゲート８２の一方入
力及び他方入力にクロック信号ＳＣＫ３及びクロック信
号ＳＣＫ４の反転信号がそれぞれ付与され、ＡＮＤゲー
ト８３の一方入力及び他方入力にクロック信号ＳＣＫ１
の反転信号及びクロック信号ＳＣＫ２がそれぞれ付与さ
れ、ＡＮＤゲート８４の一方入力及び他方入力にクロッ
ク信号ＳＣＫ３の反転信号及びクロック信号ＳＣＫ４が
それぞれ付与される。このように、クロック信号ＳＣＫ
１〜ＳＣＫ４のうち、位相差が小さい２つのクロック信
号（ＳＣＫ１とＳＣＫ２、ＳＣＫ３とＳＣＫ４等）がＡ
ＮＤゲート８１〜８４の一の入力となる。

【００４７】そして、ＡＮＤゲート８１〜８４の出力が
ＯＲゲート９４の第１入力〜第４入力となり、ＯＲゲー
ト９４の出力が内部クロック信号ＩＣＫとなる。

【００４８】図１２は図１１で示したｎ倍クロック発生
回路３の動作を示すタイミング図であり、テスト時の動
作タイミングを示している。

【００４９】テスト時、ｎ倍クロック発生回路３は、ク
ロック信号ＳＣＫ１〜ＳＣＫ４を入力し、内部クロック
信号ＩＣＫを出力する。クロック信号ＳＣＫ１〜ＳＣＫ
４はすべて周期が同じＴで、デューティが５０％で、位
相がＳＣＫ１〜ＳＣＫ４にかけてＴ／８周期ずつ異なる
４相のクロック信号である。また、内部クロック信号Ｉ
ＣＫは、クロック信号ＳＣＫ１〜ＳＣＫ４のそれぞれの
位相差を検出して生成される信号であり、クロック信号
ＳＣＫ１〜ＳＣＫ４の周波数を４倍した周波数となる。

【００５０】通常動作時、クロック信号ＳＣＫ１を通常
のクロック信号として用い、クロック信号ＳＣＫ２〜Ｓ
ＣＫ４をそれぞれ“Ｈ”または“Ｌ”に固定する。例え
ば、クロック信号ＳＣＫ２〜ＳＣＫ４をすべて“Ｌ”に
固定することにより、内部クロック信号ＩＣＫとしてク
ロック信号ＳＣＫ１と同じ周波数、同じ位相の信号が出
力される。

【００５１】このような第４の実施例の第２の態様のク
ロック発生回路では、テスト時、内部クロック信号ＩＣ
Ｋの２周期がデータ入力部ＤＩの１つのデータに対応し
ている。

【００５２】＜第５の実施例（ｎ＝５）＞図１３はこの
発明の第５の実施例のクロック発生回路の構成を示す回
路図である。これは第１の実施例におけるｎ＝５の場合
の例である。同図に示すように、ｎ倍クロック発生回路
３は、５つの２入力ＡＮＤゲート８１〜８５と１つの５
入力ＯＲゲート９５から構成される。

【００５３】ＡＮＤゲート８１の一方入力及び他方入力
にクロック信号ＳＣＫ１及びクロック信号ＳＣＫ２の反
転信号がそれぞれ付与され、ＡＮＤゲート８２の一方入
力及び他方入力にクロック信号ＳＣＫ３及びクロック信
号ＳＣＫ４の反転信号がそれぞれ付与され、ＡＮＤゲー
ト８３の一方入力及び他方入力にクロック信号ＳＣＫ１
及びクロック信号ＳＣＫ５がそれぞれ付与され、ＡＮＤ
ゲート８４の一方入力及び他方入力にクロック信号ＳＣ
Ｋ２の反転信号及びクロック信号ＳＣＫ３がそれぞれ付
与され、ＡＮＤゲート８５の一方入力及び他方入力にク
ロック信号ＳＣＫ４の反転信号及びクロック信号ＳＣＫ
５がそれぞれ付与される。このように、クロック信号Ｓ
ＣＫ１〜ＳＣＫ５のうち、位相差が小さい２つのクロッ
ク信号（ＳＣＫ１とＳＣＫ２、ＳＣＫ１とＳＣＫ２）と
がＡＮＤゲート８１〜８４の一の入力となる。

【００５４】そして、ＡＮＤゲート８１〜８５の出力が
ＯＲゲート９５の第１入力〜第５入力となり、ＯＲゲー
ト９５の出力が内部クロック信号ＩＣＫとなる。

【００５５】図１４は図１３で示したｎ倍クロック発生
回路３の動作を示すタイミング図であり、テスト時の動
作タイミングを示している。

【００５６】テスト時、ｎ倍クロック発生回路３は、ク
ロック信号ＳＣＫ１〜ＳＣＫ５を入力し、内部クロック
信号ＩＣＫを出力する。クロック信号ＳＣＫ１〜ＳＣＫ
５は共に周期が同じＴで、デューティが５０％で、位相
がＳＣＫ１〜ＳＣＫ５にかけてＴ／１０ずつ異なる５相
のクロック信号である。また、内部クロック信号ＩＣＫ
は、クロック信号ＳＣＫ１〜ＳＣＫ５のそれぞれの位相
差を検出して生成される信号であり、クロック信号ＳＣ
Ｋ１〜ＳＣＫ５の周波数を５倍した周波数となる。

【００５７】通常動作時、クロック信号ＳＣＫ１を通常
のクロック信号として用い、クロック信号ＳＣＫ２〜Ｓ
ＣＫ５をそれぞれ“Ｈ”または“Ｌ”に固定する。例え
ば、クロック信号ＳＣＫ２、ＳＣＫ３及びＳＣＫ５をす
べて“Ｌに固定する（ＳＣＫ４は任意）ことにより、内
部クロック信号ＩＣＫとしてクロック信号ＳＣＫ１と同
じ周波数、同じ位相の信号が出力される。

【００５８】このような第５の実施例のクロック発生回
路では、テスト時、内部クロック信号ＩＣＫの５周期が
データ入力部ＤＩの２つのデータに対応している。

【００５９】＜第６の実施例（ｎ＝６）＞図１５はこの
発明の第６の実施例のクロック発生回路の構成を示す回
路図である。これは第１の実施例におけるｎ＝６の場合
の例である。同図に示すように、ｎ倍クロック発生回路
３は、６つの２入力ＡＮＤゲート８１〜８６と１つの６
入力ＯＲゲート９６から構成される。

【００６０】ＡＮＤゲート８１の一方入力及び他方入力
にクロック信号ＳＣＫ１及びクロック信号ＳＣＫ２の反
転信号がそれぞれ付与され、ＡＮＤゲート８２の一方入
力及び他方入力にクロック信号ＳＣＫ３及びクロック信
号ＳＣＫ４の反転信号がそれぞれ付与され、ＡＮＤゲー
ト８３の一方入力及び他方入力にクロック信号ＳＣＫ５
及びクロック信号ＳＣＫ６の反転信号がそれぞれ付与さ
れ、ＡＮＤゲート８４の一方入力及び他方入力にクロッ
ク信号ＳＣＫ１の反転信号及びクロック信号ＳＣＫ２が
それぞれ付与され、ＡＮＤゲート８５の一方入力及び他
方入力にクロック信号ＳＣＫ３の反転信号及びクロック
信号ＳＣＫ４がそれぞれ付与され、ＡＮＤゲート８６の
一方入力及び他方入力にクロック信号ＳＣＫ５の反転信
号及びクロック信号ＳＣＫ６がそれぞれ付与される。こ
のように、クロック信号ＳＣＫ１〜ＳＣＫ６のうち、位
相差が小さい２つのクロック信号（ＳＣＫ１とＳＣＫ
２、ＳＣＫ３とＳＣＫ４等）がＡＮＤゲート８１〜８６
の一の入力となる。

【００６１】そして、ＡＮＤゲート８１〜８６の出力が
ＯＲゲート９６の第１入力〜第６入力となり、ＯＲゲー
ト９６の出力が内部クロック信号ＩＣＫとなる。

【００６２】図１６は図１５で示したｎ倍クロック発生
回路３の動作を示すタイミング図であり、テスト時の動
作タイミングを示している。

【００６３】テスト時、ｎ倍クロック発生回路３は、ク
ロック信号ＳＣＫ１〜ＳＣＫ６を入力し、内部クロック
信号ＩＣＫを出力する。クロック信号ＳＣＫ１〜ＳＣＫ
６はすべて周期が同じＴで、デューティが５０％で、位
相がＳＣＫ１〜ＳＣＫ６にかけてＴ／１２ずつ異なる６
相のクロック信号である。また、内部クロック信号ＩＣ
Ｋは、クロック信号ＳＣＫ１〜ＳＣＫ６のそれぞれの位
相差を検出して生成される信号であり、クロック信号Ｓ
ＣＫ１〜ＳＣＫ６の周波数を６倍した周波数となる。

【００６４】通常動作時、クロック信号ＳＣＫ１を通常
のクロック信号として用い、クロック信号ＳＣＫ２〜Ｓ
ＣＫ６をそれぞれ“Ｈ”または“Ｌ”に固定する。例え
ば、クロック信号ＳＣＫ２〜ＳＣＫ６をすべて“Ｌ”に
固定することにより、内部クロック信号ＩＣＫとしてク
ロック信号ＳＣＫ１と同じ周波数、同じ位相の信号が出
力される。

【００６５】このような第６の実施例のクロック発生回
路では、テスト時、内部クロック信号ＩＣＫの３周期が
データ入力部ＤＩの１つのデータに対応している。

【００６６】＜第７の実施例（ｎ＝７）＞図１７はこの
発明の第７の実施例のクロック発生回路の構成を示す回
路図である。これは第１の実施例におけるｎ＝７の場合
の例である。同図に示すように、ｎ倍クロック発生回路
３は、７つの２入力ＡＮＤゲート８１〜８７と１つの７
入力ＯＲゲート９７から構成される。

【００６７】ＡＮＤゲート８１の一方入力及び他方入力
にクロック信号ＳＣＫ１及びクロック信号ＳＣＫ２の反
転信号がそれぞれ付与され、ＡＮＤゲート８２の一方入
力及び他方入力にクロック信号ＳＣＫ３及びクロック信
号ＳＣＫ４の反転信号がそれぞれ付与され、ＡＮＤゲー
ト８３の一方入力及び他方入力にクロック信号ＳＣＫ５
及びクロック信号ＳＣＫ６の反転信号がそれぞれ付与さ
れ、ＡＮＤゲート８４の一方入力及び他方入力にクロッ
ク信号ＳＣＫ１及びクロック信号ＳＣＫ７がそれぞれ付
与され、ＡＮＤゲート８５の一方入力及び他方入力にク
ロック信号ＳＣＫ２の反転信号及びクロック信号ＳＣＫ
３がそれぞれ付与され、ＡＮＤゲート８６の一方入力及
び他方入力にクロック信号ＳＣＫ４の反転信号及びクロ
ック信号ＳＣＫ５がそれぞれ付与され、ＡＮＤゲート８
７の一方入力及び他方入力にクロック信号ＳＣＫ６の反
転信号及びクロック信号ＳＣＫ７がそれぞれ付与され
る。このように、クロック信号ＳＣＫ１〜ＳＣＫ７のう
ち、位相差が小さい２つのクロック信号（ＳＣＫ１とＳ
ＣＫ２、ＳＣＫ３とＳＣＫ４等）がＡＮＤゲート８１〜
８４の一の入力となる。

【００６８】そして、ＡＮＤゲート８１〜８７の出力が
ＯＲゲート９７の第１入力〜第７入力となり、ＯＲゲー
ト９７の出力が内部クロック信号ＩＣＫとなる。

【００６９】図１８は図１７で示したｎ倍クロック発生
回路３の動作を示すタイミング図であり、テスト時の動
作タイミングを示している。

【００７０】テスト時、ｎ倍クロック発生回路３は、ク
ロック信号ＳＣＫ１〜ＳＣＫ７を入力し、内部クロック
信号ＩＣＫを出力する。クロック信号ＳＣＫ１〜ＳＣＫ
７は共に周期が同じＴで、デューティが５０％で、位相
がＳＣＫ１〜ＳＣＫ７にかけてＴ／１４ずつ異なる７相
のクロック信号である。また、内部クロック信号ＩＣＫ
は、クロック信号ＳＣＫ１〜ＳＣＫ７のそれぞれの位相
差を検出して生成される信号であり、クロック信号ＳＣ
Ｋ１〜ＳＣＫ７の周波数を７倍した周波数となる。

【００７１】通常動作時、クロック信号ＳＣＫ１を通常
のクロック信号として用い、クロック信号ＳＣＫ２〜Ｓ
ＣＫ７をそれぞれ“Ｈ”または“Ｌ”に固定する。例え
ば、クロック信号ＳＣＫ２、ＳＣＫ３、ＳＣＫ５及びＳ
ＣＫ７をすべて“Ｌに固定する（ＳＣＫ４及びＳＣＫ６
は任意）ことにより、内部クロック信号ＩＣＫとしてク
ロック信号ＳＣＫ１と同じ周波数、同じ位相の信号が出
力される。

【００７２】このような第７の実施例のクロック発生回
路では、テスト時、内部クロック信号ＩＣＫの７周期が
データ入力部ＤＩの２つのデータに対応している。

【００７３】＜その他＞第２の実施例〜第７の実施例の
ｎ倍クロック発生回路は、それぞれ第１の実施例でｎ＝
２〜７の場合の例を示したが、これらの実施例からわか
るように、本発明のｎ倍クロック発生回路は、２段以内
の直列接続構成の論理ゲート群で実現することができ
る。

【００７４】その結果、ｎ倍クロック発生回路の入力か
ら出力に至る信号伝播遅延時間はほとんど無視できるレ
ベルに抑えることができるため、本発明のｎ倍クロック
発生回路を内部に有する半導体集積回路に対し、テスタ
を用いてテストする場合、ｎの大小に関係なく、テスタ
が発生するｎ個のクロック信号のｎ倍周波数で、信号伝
播遅延を無視できるレベルに抑えながら内部ロジック回
路６のテストを行うことができる。

【００７５】また、上記実施例では、内部ロジック回路
６とともに半導体集積回路内に内蔵されるｎ倍クロック
発生回路を示したが、これに限定されず、ｎ倍クロック
発生回路単体で存在しても、テスタ内に内蔵されていて
もよい。

【００７６】また、上記実施例ではクロック信号ＳＣＫ
１〜ＳＣＫｎとして、デューティが５０％のものを示し
たが、内部クロック信号ＩＣＫのデューティを変化させ
てもよい場合、クロック信号ＳＣＫ１〜ｎの個々のデュ
ーティは厳密に５０％に設定する必要はない。

【００７７】

【発明の効果】以上説明したように、この発明における
請求項１〜請求項３記載のクロック発生回路によれば、
周波数逓倍手段により、第１〜第ｎのクロック信号それ
ぞれに周期の１／２ｎずつの位相差が存在するとき、第
１〜第ｎのクロック信号それぞれの位相差に基づき、基
準周波数のｎ倍の周波数の高速クロック信号が出力信号
として出力される。

【００７８】その結果、第１〜第ｎのクロック信号とし
て、基準周波数を有し、第１〜第ｎにかけて位相が周期
の１／２ｎずつ異なる信号を周波数逓倍手段に付与すれ
ば、基準周波数のｎ倍の周波数の高速クロック信号を出
力させることができ、テスタが供給する入力クロック信
号等の比較的低い基準周波数を整数倍に高速することが
できる。

【００７９】また、請求項２記載のクロック発生回路の
周波数逓倍手段は、第２〜第ｎのクロック信号がそれぞ
れ所定の固定値を呈するとき、基準周波数で第１のクロ
ック信号に基づく信号を出力信号として出力するため、
テスタが供給する入力クロック信号等の基準周波数のま
ま出力信号を供給することもできる。

【００８０】加えて、請求項３記載のクロック発生回路
の周波数逓倍手段は、各々がその一方入力及び他方入力
に、第１〜第ｎのクロック信号のうち、第１及び第２、
第２及び第３、…、第（ｎ−１）及び第ｎ、第ｎ及び第
１の関係にある２つのクロック信号の組の一を受ける第
１〜第ｎの論理積ゲートと、第１〜第ｎの論理積ゲート
の出力信号を第１〜第ｎの入力に受け、その出力が周波
数逓倍手段の出力信号となるｎ入力論理和ゲートとを備
えて構成することにより、２段の直列接続構成の論理ゲ
ート群で実現する。

【００８１】その結果、ｎの大小に関係なく、周波数逓
倍手段の入力から出力に至る信号伝播遅延時間はほとん
ど無視できるレベルに抑えることができる効果を奏す
る。

【図面の簡単な説明】

【図１】この発明の第１の実施例であるクロック発生回
路の周辺構成を示すブロック図である。

【図２】図１のクロック発生回路の動作を示すタイミン
グ図である。

【図３】この発明の第２の実施例の第１の態様であるク
ロック発生回路及びその周辺構成を示す説明図である。

【図４】図３のクロック発生回路の動作を示すタイミン
グ図である。

【図５】この発明の第２の実施例の第２の態様であるク
ロック発生回路の構成を示す回路図である。

【図６】図５のクロック発生回路の動作を示すタイミン
グ図である。

【図７】この発明の第３の実施例であるクロック発生回
路の構成を示す回路図である。

【図８】図７のクロック発生回路の動作を示すタイミン
グ図である。

【図９】この発明の第４の実施例の第１の態様であるク
ロック発生回路及びその周辺構成を示す説明図である。

【図１０】図９のクロック発生回路の動作を示すタイミ
ング図である。

【図１１】この発明の第４の実施例の第２の態様である
クロック発生回路の構成を示す回路図である。

【図１２】図１１のクロック発生回路の動作を示すタイ
ミング図である。

【図１３】この発明の第５の実施例であるクロック発生
回路の構成を示す回路図である。

【図１４】図１３のクロック発生回路の動作を示すタイ
ミング図である。

【図１５】この発明の第６の実施例であるクロック発生
回路の構成を示す回路図である。

【図１６】図１５のクロック発生回路の動作を示すタイ
ミング図である。

【図１７】この発明の第７の実施例であるクロック発生
回路の構成を示す回路図である。

【図１８】図１７のクロック発生回路の動作を示すタイ
ミング図である。

【図１９】従来のクロック発生回路の周辺構成を示すブ
ロック図である。

【図２０】図１９のクロック発生回路の動作を示すタイ
ミング図である。

【符号の説明】

１０１〜１０ｎ クロック入力端子 ３ ｎ倍クロック発生回路 ６ 内部ロジック回路 ＳＣＫ１〜ＳＣＫｎ クロック信号

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【手続補正書】

【提出日】平成５年１２月２１日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】００３７

【補正方法】変更

【補正内容】

【００３７】通常動作時、クロック信号ＳＣＫ１を通常
のクロック信号として用い、クロック信号ＳＣＫ２及び
ＳＣＫ３をそれぞれ“Ｈ”または“Ｌ”に固定する。例
えば、クロック信号ＳＣＫ２を“Ｌ”、クロック信号Ｓ
ＣＫ３を“Ｌ”に固定することにより、内部クロック信
号ＩＣＫとしてクロック信号ＳＣＫ１と同じ周波数、同
じ位相の信号が出力される。

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】００７１

【補正方法】変更

【補正内容】

【００７１】通常動作時、クロック信号ＳＣＫ１を通常
のクロック信号として用い、クロック信号ＳＣＫ２〜Ｓ
ＣＫ７をそれぞれ“Ｈ”または“Ｌ”に固定する。例え
ば、クロック信号ＳＣＫ２、ＳＣＫ３、ＳＣＫ５、ＳＣ
Ｋ６及びＳＣＫ７をすべて“Ｌに固定する（ＳＣＫ４は
任意）ことにより、内部クロック信号ＩＣＫとしてクロ
ック信号ＳＣＫ１と同じ周波数、同じ位相の信号が出力
される。

【手続補正３】

【補正対象書類名】図面

【補正対象項目名】図１９

【補正方法】変更

【補正内容】

【図１９】

Claims (3)

【特許請求の範囲】
1. 【請求項１】 共通の基準周波数を有する第１〜第ｎ
   （ｎ≧２）のクロック信号を受ける第１〜第ｎのクロッ
   ク入力端子と、 前記第１〜第ｎのクロック入力端子を介して得られる前
   記第１〜第ｎのクロック信号を受け、前記第１〜第ｎの
   クロック信号それぞれに周期の１／２ｎずつの位相差が
   存在するとき、前記第１〜第ｎのクロック信号それぞれ
   の前記位相差に基づき、前記基準周波数のｎ倍の周波数
   の高速クロック信号を出力信号として出力する周波数逓
   倍手段とを備えたクロック発生回路。
2. 【請求項２】 前記周波数逓倍手段は、 前記第２〜前記第ｎのクロック信号がそれぞれ所定の固
   定値を呈するとき、前記基準周波数で前記第１のクロッ
   ク信号に基づく信号を前記出力信号として出力する請求
   項１記載のクロック発生回路。
3. 【請求項３】 前記周波数逓倍手段は、 各々がその一方入力及び他方入力に、前記第１〜第ｎの
   クロック信号のうち、第１及び第２、第２及び第３、
   …、第（ｎ−１）及び第ｎ、第ｎ及び第１の関係にある
   ２つのクロック信号の組の一を受ける第１〜第ｎの論理
   積ゲートと、 前記第１〜第ｎの論理積ゲートの出力信号を第１〜第ｎ
   の入力に受け、その出力が前記出力信号となるｎ入力論
   理和ゲートとを備える請求項２記載のクロック発生回
   路。