JPH0364877B2 - - Google Patents

Description

【発明の詳細な説明】 本発明はドツトパターンの縮小装置に関する。

コンピユータシステム内の端末装置としてドツ
ト式プリンタ装置あるいはドツト式デイスプレイ
装置が設置される場合が多い。この場合、いずれ
の装置に対しても同一のドツトパターンが与えら
れるとは限らない。すなわち、例えばプリント装
置には24×24ドツトパターンを供給し、デイスプ
レイ装置には16×16ドツトパターンを供給したい
という要請がしばしば生ずる。パターンサイズを
適当に設定するためである。そうすると、１つの
パターン（漢字等の文字）についてそれぞれのサ
イズ毎にメモリを準備しなければならないことに
なる。然しそれでは余りにも不経済であり、その
ために前記端末装置から要求されるドツトパター
ンサイズのうち最大のものに合せて１つだけドツ
トパターン・メモリ（各ドツトパターン毎に）を
準備しておき、この最大ドツトパターンを任意の
サイズに縮小することにより所望のサイズのドツ
トパターンを得るということが行われている。

このための縮小方法として従来から種々提案が
なされているが、その代表例として、：行およ
び列を処理単位とした行・列選択法、：各ドツ
トを単位とした比例配置法（いずれも、電子通信
学会論文誌’77／10Vol.J60−Ｄ No.10第801頁〜
第808頁参照）がある。又、：との方法を
併用したもの、：修正処理を追加することによ
りもとの字形品質を保存する方法等がある。しか
しながら、上記の方法は文字のバランスにやや
難点があり、上記の方法は線幅がやや不統一に
なりがちであり、又、上記およびの方法は処
理が複雑化してしまう難点がある。

従つて本発明の目的は、上述した諸難点を緩和
すると共にハードウエア化が容易で高速処理を可
能なドツトパターン縮小装置を提供することであ
る。

上記目的に従い本発明は、ｎ×n′（ｎ、n′は自
然数）ドツトマトリクスで表された基本ドツトパ
ターンをｍ×m′（ｍ、m′は自然数でｎ＞ｍ、n′＞
m′）ドツトマトリクスで表された縮小ドツトパ
ターンに変換する場合において、前記ｎ×n′ドツ
トマトリクスを複数個の第１サブマトリクス群に
分割し且つ前記ｍ×m′ドツトマトリクスを同数
の第２サブマトリクス群に分割した上で、該第１
および第２サブマトリクス群間の対応するサブマ
トリクス同士で予め定めた一定の論理関数に従い
ドツト変換するようにしたことを特徴とするもの
である。

以下図面を参照しながら本発明を説明する。

第１Ａ図は本発明に基づき縮小されるべき24×
24ドツトパターンの一例を示す図である。また、
第１Ｂ図は本発明に従つて第１Ａ図のドツトパタ
ーンを16×16ドツトパターンに縮小した場合を示
す図である。これら第１Ａ図および第１Ｂ図から
明らかなとおり、漢字ドツトパターン“鵬”が、
字形品質を劣化させることなく縮小されている。
このような縮小変換を可能としたのは基本のドツ
トパターン（第１Ａ図）を第１サブマトリクス群
に分割し、縮小ドツトパターン（第１Ｂ図）を同
数の第２サブマトリクス群に分割した上で、これ
らサブマトリクス対応で変換を図つたからに他な
らない。これを図解的に説明する。第２Ａ図は第
１Ａ図のドツトパターンを分割した場合の任意の
第１サブマトリクスを示す図であり、第２Ｂ図
は第１Ｂ図のドツトパターンを分割した場合の任
意の第２サブマトリクスを示す図である。すな
わち、第２Ａ図は第１Ａ図のドツトパターンを
24×24／３×３個に均等分割したものの１つを示す。第 ２Ｂ図は第２Ａ図のサブマトリクスを4/9（これ
に限らない）に縮小したサブマトリクスである。
なお第１サブマトリクスのa₁₁〜a₃₃はそれぞれ基
本の単位ドツトデータを示し、第２サブマトリク
スのb₁₁〜b₂₂も縮小後の単位ドツトデータを示
す。

このようにサブマトリクス群を定義してから、
a₁₁〜a₃₃の基本ドツトデータをb₁₁〜b₂₂の基本ド
ツトデータに移し換える。この場合、９個のドツ
トデータを、字形品質の保存ということを考慮し
て４個のドツトデータに変換するのであるから、
ある一定の規則も又定義しておかなけばならな
い。この一定の規則として本発明では次の条件１
〜５を定める。つまり、第１サブマトリクスの
黒白パターンをみて、第２サブマトリクスの黒
白パターンを決定する条件は、 条件１：縦・横の直線の直線性および傾きを保存
する。

条件２：対角線方向（45°、135°）の直線の直線
性および傾きを保存する。

条件３：１ドツト幅の直線が２ドツト幅以上の太
さにならないこと。

条件４：１本の直線（太さは問わない）が２本以
上の離れた直線（間に白線部分を含むこと）に
ならないこと。

条件５：線（曲線も含む）の連続性を保存するこ
と。（なお、“線”とは３ドツト以上黒が繋つた
ものをいう） 第３図は縮小変換の際の各種条件を図解的に例
示したパターン図であり、図中の矢印↓は変換を
意味する。また、３×３サブマトリクスが第１サ
ブマトリクス（第２Ａ図）であり、２×２サブ
マトリクスが第２サブマトリクス（第２Ｂ図）
である。また、黒白パターンのうち黒ドツトは×
印を付している。第３図中３の点線の×印は、上
下どちから一方のいずれかであることを意味す
る。また、同５は、他の隣接サブマトリクスの×
も描いてある。

そこで、上記条件１〜５を満足する論理関数(f)
について説明する。その一般式は、基本の単位ド
ツトデータa₁₁〜a₃₃を変数として第(1)式で表せ
る。

b₁₁＝f₁₁（a₁₁、a₁₂、a₂₁、a₂₂） b₁₂＝f₁₂（a₁₂、a₁₃、a₂₂、a₂₃） b₂₁＝f₂₁（a₂₁、a₂₂、a₃₁、a₃₂） b₂₂＝f₂₂（a₂₂、a₂₃、a₃₂、a₃₃） …(1) さらに前記条件１〜５を考慮して詳細に論理関
数を定めると次の如くである。

先ず、前記条件１、３、４および５を満足する
ための関係は、縦の直線に関し第(2)式で表せる。

b₁₁←a₁₁・a₂₁＋a₁₂・a₂₂ b₁₂←a₁₃・a₂₃ b₂₁←a₂₁・a₃₁＋a₂₂・a₃₂ b₂₂←a₂₃・a₃₃ …(2) 第(2)式において、「・」は論理積を、「＋」は論
理和を意味し、「←」は変換を意味する。例えば
ドツトデータb₁₁は次の場合に論理“１”（黒）と
なる。つまりa₁₁およびa₂₁のいずれも黒、また
は、a₁₂およびa₂₂のいずれもが黒、またはa₁₁〜
a₂₂が全て黒の場合である。以下、b₁₂、b₂₁および
b₂₂の場合も同様である。ただし、第１サブマト
リクスの中央の縦線に対しては、第２サブマト
リクスの左側縦線に変換されるものとする（逆
に定めても勿論構わない）。

同様に条件１、３、４および５を、横の直線に
関して満足させるための式は第(3)式で表せる。

b₁₁←a₁₁・a₁₂＋a₂₁・a₂₂ b₁₂←a₁₂・a₁₃＋a₂₂・a₂₃ b₂₁←a₃₁・a₃₂ b₂₂←a₃₂・a₃₃ …(3) 次に条件２を満足させるための式は第(4)および
(5)式で表せる。第(4)式はサブマトリクス内での対
角線方向の直線の直線性と傾きを保存するための
式であり、第(5)式は隣接したサブマトリクス間で
の対角線方向（45°、135°）の直線の直線性およ
び傾きを保存するための式である。

b₁₁←a₁₁・a₁₂＋a₁₂・a₂₁ b₁₂←a₁₂・a₂₃＋a₁₃・a₂₂ b₂₁←a₂₁・a₃₂＋a₂₂・a₃₁ b₂₂←a₂₂・a₃₃＋a₂₃・a₃₂ …(4) b₁₁←a₁₁ b₁₂←a₁₃ b₂₁←a₃₁ b₂₂←a₃₃ …(5) 以上の第(2)〜(5)式の関係をまとめると、第(6)式
となる。逆に言えば、第(6)式を満たすことは、上
記条件１〜５を満たすことになり、結局、第(6)式
が求める最終的な論理関数となる。

b₁₁＝a₁₁＋a₁₂（a₂₁＋a₂₂）＋a₂₁・a₂₂ b₁₂＝a₁₃＋a₂₃（a₁₂＋a₂₂） b₂₁＝a₃₁＋a₃₂（a₂₁＋a₂₂） b₂₂＝a₃₃＋a₂₃a₃₂ …(6) この第(6)式が上記第(2)〜(5)式を満足すること
を、ドツトデータb₁₁について（他も同様である）
証明しておく。

b₁₁←a₁₁・a₂₁＋a₁₂・a₂₂ （第(2)式より） b₁₁←a₁₁・a₁₂＋a₂₁・a₂₂ （第(3)式より） b₁₁←a₁₁・a₂₂＋a₁₂・a₂₁ （第(4)式より）＋）b₁₁←a₁₁ （第(5)式より） b₁₁←a₁₁＋a₁₁・a₂₁＋a₁₂・a₂₂ ＋a₁₁・a₁₂＋a₂₁・a₂₂＋a₁₁・a₂₂ ＋a₁₂・a₂₁ ＝a₁₁（１＋a₂₁＋a₁₂＋a₂₂） ＋a₁₂（a₂₂＋a₂₁）＋a₂₁・a₂₂ ＝a₁₁＋a₁₂（a₂₂＋a₂₁）＋a₂₁・a₂₂
（第(6)式と同じ） （注： a₁₁（１＋a₂₁＋a₁₂＋a₂₂）は、１の存在に
よりa₂₁、a₁₂、a₂₂に拘らずa₁₁である。） すなわち例えばドツトデータb₁₁についていえ
ば、a₁₁が黒、a₁₂が黒でありかつa₂₁または
a₂₂が黒であること、a₁₂およびa₂₂がともに黒で
あることの何れかの条件がみたされたときに黒と
されるものであり、他のドツトデータb₁₂、b₂₁、
およびb₂₂についてもそれぞれ上記(6)式に示され
る論理関数に従つてドツト変換される。

以上述べた論理関数は第２Ａ図および第２Ｂ図
に示した構成のサブマトリクスについて言及した
ものであるから、これをさらに一般化して説明す
ると次のようになる。例えばｎ×n′ドツトパター
ンをｍ×m′ドツトパターンに変換する場合であ
る。ただし、ｎ＝n′（正方形）、ｍ＝m′（正方形）
であり、且つｎ＝n′＝ｌ・（ｋ＋１）、ｍ＝m′＝
ｌ・ｋ（ｎ、n′、ｍ、m′、ｌ・ｋは全て自然数）
の場合とする。つまりｌ（ｋ＋１）×ｌ（ｋ＋１）
の基本ドツトパターンマトリクスをｌ・ｋ×ｌ・
ｋの縮小ドツトパターンマトリクスに変換する場
合である。この場合に、上記条件１〜５を満足さ
せるための式は、ｋが２以上の偶数として、第(7)
式となる。

上記(7)式において、サフイツクスｉ、ｊはマト
リクス上の任意の位置（第２Ａ，２Ｂ図の１１〜
３３に担当）を示す。また、同(7)式中の右欄のか
つこ書きは、同左欄を設定する際の位置的条件を
定めている。その考え方は概略次のとおりであ
る。

まず、前述の条件１、３、４および５を満足す
るための関係は、縦の直線に関し、第(8)式で表せ
る。

これは、基本ドツトパターンマトリクスの中央
の２本の直線を１本に縮小し、他は、そのまま写
像しようとするものである。

同様に条件１、３、４および５を横の直線に関
して満足させるための式は第(9)式で表せる。

次に、条件２を満足させるための式は第(10)およ
び（11）式で表せる。第(10)式はサブマトリクス内
での対角線方向の直線の直線性と傾きを保存する
ための式であり、第（11）式は隣接したサブマト
リクス間での対角線方向（45°、135°）の直線の
直線性および傾きを保存するための式である。

(10)式は、基本ドツトマトリクス上で対角線方向
に隣接した２つのドツトがともに黒ければ、縮小
ドツトマトリクス上の対応するドツトを黒くしよ
うとするものである。また、第（11）式は基本ド
ツトマトリクス上の４つの角（頂点のみならず、
角を三角形に切りとつた全体）においては、１つ
のドツトが黒ければ、縮小ドツトマトリクス上の
対応するドツトを黒くしてやろうとするものであ
る。

かくして第(7)式は、第(8)、(9)、(10)および（11）
式をまとめたものとなる。

第（12）式は上記第(7)式の変形別解を示す。た
だし、ｋは上記と同様に２以上の偶数である。

さらにｋが３以上の奇数については、第（13）
式のように表わせる。

なお、12行・12列のドツトパターンを第（13）
式をもとにして縮小変換した一例について後述
（第６図を参照して）する。

第４Ａ図は本発明に基づき縮小されるべき20×
15ドツトパターンの一例を示す図である。また、
第４Ｂ図は本発明に従つて第４Ａ図のドツトパタ
ーンを15×10ドツトパターンに縮小した場合を示
す図である。これら第４Ａ図および第４Ｂ図から
明らかなとおり、漢字ドツトパターン“富”が、
字形品質を劣化させることなく縮小されている。
この縮小変換の手法は既述のとおりサブマトリク
ス群に対する論理関数の適用が基本となつてい
る。

第５Ａ図は第４Ａ図のドツトパターンを分割し
た場合の任意の第１サブマトリクス′を示す図
であり、第５Ｂ図は第４Ｂ図のドツトパターンを
分割した場合の任意の第２サブマトリクス′を
示す図である。すなわち、第５Ａ図は第４Ａ図の
ドツトパターンを20×15／３×４個に均等分割したもの の１つを示す。第５Ｂ図は第５Ａ図のサブマトリ
クスを1/2（これに限らない）に縮小したサブマ
トリクスである。なお、第１サブマトリクスの
c₁₁〜c₄₃はそれぞれ基本の単位ドツトデータを示
し、第２サブマトリクスのd₁₁〜d₃₂も縮小後の単
位ドツトデータを示す。この場合、12個のドツト
データを、字形品質の保存ということを考慮して
６個のドツトデータに変換するのであるから、前
述した条件１〜５と類似の条件を要す。

条件１：縦・横の直線の直線性および傾きを保存
すること。

条件２：１ドツト幅の直線が２ドツト幅以上の太
さになることがないこと。

条件３：１本の直線（太さは問わない）が２本以
上の離れた直線（間に白線部分を含むこと）に
変換されることはないこと。

条件４：線（曲線も含む）の連続性を保存するこ
と。

（なお、“線”とは３ドツト以上黒が繋つた
ものをいう） そこで条件１〜３を、縦の直線に関し、満足さ
せる式を定めると、第（14）式となる。

d₁₁←c₁₁・c₂₁＋C₁₂・c₂₂ d₁₂←c₁₃・c₂₃ d₂₁←c₂₁・c₃₁＋c₂₂・c₃₂ d₂₂←c₂₃・c₃₃ d₃₁←c₃₁・c₄₁＋c₃₂c₄₂ d₃₂←c₃₃・c₄₃ …(14) 又、横の直線に関し条件１〜３を満足させる式
は第（15）式となる。

d₁₁←c₁₁・c₁₂ d₁₂←c₁₂・c₁₃ d₂₁←c₂₁・c₂₂＋c₃₁・c₃₂ d₂₂←c₂₂・c₂₃＋c₃₂・c₃₃ d₃₁←c₄₁・c₄₂ d₃₂←c₄₂・c₄₃ …(15) 次にサブマトリクス内および隣接する相異るサ
ブマトリクス間での曲線の連続性、すなわち上記
条件４を満足させる式は第（16）式となる。

d₁₁←c₁₁＋c₁₂・c₂₁ d₁₂←c₁₃＋c₁₂・c₂₃ d₂₁←c₂₁＋c₃₁ d₂₂←c₂₂・c₃₃＋c₂₃・c₃₂ d₃₁←c₄₁＋c₃₁・c₄₂ d₃₂←c₄₃＋c₃₃・c₄₂ …(16) かくして上記第（14）〜（16）式から最終的に
求める論理関数は第（17）式となる。

d₁₁＝c₁₁＋c₁₂（c₂₁＋c₂₂） d₁₂＝c₁₃＋c₁₂・c₂₃ d₂₁＝c₂₁＋c₃₁＋c₂₂・c₃₂ d₂₂＝c₂₃（c₂₂＋c₃₂＋c₃₃）＋c₃₃（c₂₂＋c₃₂） d₃₁＝c₄₁＋c₄₂（c₃₁＋c₃₂） d₃₂＝c₄₃＋c₃₃・c₄₂ …(17) 例えばドツトパターンd₁₁についてみると、以
下の展開により第（17）式のd₁₁が得られること
が分かる。

d₁₁←c₁₁・c₂₁＋c₁₂・c₂₂ （第（14）式より） d₁₁←c₁₁・c₁₂ （第（15）式より） ＋）d₁₁←c₁₁＋c₁₂c₂₁ （第（16）式より） d₁₁←c₁₁・c₂₁・c₁₂・c₂₂＋c₁₁・c₁₂＋c₁₁ ＋c₁₂・c₂₁ ＝c₁₁（c₂₁＋c₁₂＋１）＋c₁₂（c₂₂＋c₂₁） ＝c₁₁＋c₁₂（c₂₂＋c₂₁） （第(17)式に同じ） 第６図は、12行・12列のドツトパターン（なお
×印を付したドツトは黒ドツトを示す）を９行・
９列のドツトパターンに縮小するにあたり、該12
行・12列のドツトパターンを９個のサブマトリク
ス群（したがつて各サブマトリクスは４行・４列
すなわちa₁₁乃至a₄₄のドツトデータからなる）に
分割し、上記第（13）式をもとに下記の論理式を
作成し、該論理式に従つて上記各サブマトリクス
を、３行・３列すなわちb₁₁乃至b₃₃のドツトデー
タからなる第２サブマトリクスにドツト変換する
ことにより上記ドツトパターンを縮小変換した場
合の変換結果を示すものである。

ここで本例においては上記第（13）式において
b_ijを構成するｉ、ｊはともに１乃至３であり、ま
たｎ：ｍ＝ｌ・（ｋ＋１）：ｌ・ｋ＝12：９であつ
てｋ＝３となることを考慮すれば、下記の論理式
が成立する。

すなわち b₁₁←a₁₁＋a₁₂・a₂₁＋a₁₁・a₂₂＋a₁₁・a₂₁ ＋a₁₁・a₁₂ b₁₂←a₁₃＋a₁₃・a₂₂＋a₁₂・a₂₃＋a₁₂・a₂₂ ＋a₁₃・a₂₃＋a₁₂・a₁₃ b₁₃←a₁₄＋a₁₄・a₂₃＋a₁₄・a₂₄＋a₁₃・a₁₄ b₂₁←a₂₂・a₃₁＋a₂₁・a₃₂＋a₂₁・a₃₁ ＋a₂₁・a₂₂＋a₃₁・a₃₂ b₂₂←a₂₃・a₃₂＋a₂₂・a₃₃＋a₂₂・a₃₂ ＋a₂₃・a₃₃＋a₂₂・a₂₃＋a₃₂・a₃₃ b₂₃←a₃₄＋a₂₄・a₃₃＋a₂₃・a₃₄＋a₂₄・a₃₄ ＋a₂₃・a₂₄＋a₃₃・a₃₄ b₃₁←a₄₁＋a₃₂・a₄₁＋a₃₁・a₄₂＋a₃₁.a₄₁ a₄₁・a₄₂ b₃₂←a₄₃＋a₃₃・a₄₂＋a₃₂・a₄₃＋a₃₂・a₄₂ ＋a₃₃・a₄₃＋a₄₂・a₄₃ b₃₃←a₄₄＋a₃₃・a₄₄＋a₃₄・a₄₄＋a₄₃・a₄₄ すなわち例えば上記b₁₁についていえば、ｉ＝
１、ｊ＝１、ｋ＝３であることから上記第（13）
式中、かつこ内の条件を満たすa_ij（すなわちa₁₁）、
a_i,j+1・a_i+1,j（すなわちa₁₂・a₂₁）、a_ij・a_i+1,j+1
（す
なわちa₁₁・a₂₂）、a_ij・a_i+1,j（すなわちa₁₁・a₂₁）
またはa_ij・a_i,j+1（すなわちa₁₁・a₁₂）が黒である
場合に黒とされるものであり、以下b₁₂乃至b₃₃に
ついても同様にして上記論理式が導かれる。

ここで上記論理式を整理すると、 b₁₁←a₁₁＋a₁₂・a₂₁ b₁₂←a₁₃＋a₁₂・（a₂₃＋a₂₂） b₁₃←a₁₄ b₂₁←a₂₁・a₃₁＋（a₂₂＋a₃₂）・（a₂₁＋a₃₁） b₂₂←a₂₃・a₃₂＋（a₂₃＋a₃₂）・（a₂₂＋a₃₃） ＋a₂₂・a₃₃ b₂₃←a₃₄＋a₂₄・（a₂₃＋a₃₃） b₃₁←a₄₁＋a₃₁・a₄₂ b₃₂←a₄₃＋a₄₂・（a₃₂＋a₃₃） b₃₃←a₄₄ となり、上記論理式にしたがつて上記９個に分割
した各対応するサブマトリクス同士でのドツト変
換を行うことによつて、上記第６図に示されるよ
うなきわめて品質のすぐれた、すなわち相似のパ
ターン形状（この例では45°の傾きを有する直線
形状）が保証された一様なドツトパターンの縮小
を行うことができる。なお、上記論理式を実現す
る論理ゲート回路の構成例については後述（第８
図）する。

第７図は本発明に基づくドツトパターン縮小装
置の実施例を示すブロツク図である。本図におい
て、ドツトパターン縮小装置１は大きく分けて、
基本ドツトパターン・メモリ２と、ドツトパター
ン変換部３と、縮小ドツトパターン・メモリ４か
らなる。この中で本発明を特徴づける部分はドツ
トパターン変換部３である。

まず、基本ドツトパターン・メモリ２はｎ行
n′列（ｎ、n′は自然数）のドツトマトリクスで表
された基本ドツトパターンを記憶するものであ
り、第１Ａ図、第４Ａ図および第６図の上欄にそ
れぞれ例示されたパターンデータを記憶する。

次に、縮小ドツトパターン・メモリ４はｍ行
m′列（ｍ、m′は自然数でｎ＞ｍ、n′＞m′）のド
ツトマトリクスで表される縮小ドツトパターンを
保持するものであり、第１Ｂ図、第４Ｂ図および
第６図の下欄にそれぞれ例示されたパターンデー
タを保持する。

さて、ドツトパターン変換部３は、前記基本ド
ツトパターンを前記縮小ドツトパターンに変換す
るものであるが、本発明の実施例によれば、パタ
ーンデータ分割５と、Ｎ（簡略化のために図では
Ｎ＝４の例を示す）個の論理ゲート回路６と、各
論理ゲート回路６対応に設けられたＮ（Ｎ＝４の
例を示す）個の第２サブマトリクス保持メモリ７
と、パターンデータ分配書込み部８とから構成さ
れる。まず、パターンデータ分割部５は、前記基
本ドツトパターン・メモリ２からの前記基本ドツ
トパターンを入力とし、該基本ドツトパターン
を、各々がｎ×n′／Ｎ（Ｎはｎ×n′およびｍ×m′の 公約数）個のドツトからなるドツトマトリクスで
構成されるＮ個の第１サブマトリクスに分割して
出力するものである。第６図の例を参照すると、
ｎ×n′＝12×12（＝144）、ｍ×m′＝９×９（＝81）
であり、その公約数ＮとしてＮ＝９を設定するこ
とができる。つまり、第６図の上欄（基本ドツト
パターン）を９個の第１サブマトリクスに分割す
る（第６図の上欄において点線で四角に囲んだ９
つと部分）。したがつて、第１サブマトリクスの
各々は12×12／９（＝16）個のドツトからなるドツ トマトリクスで構成される。

Ｎ個の論理ゲート回路６は相互に同一の論理ゲ
ート構成を有し、パターンデータ分割部５により
分割されたＮ個の第１サブマトリクスをそれぞれ
入力とする。上述の第６図の例によれば９個の第
１サブマトリクスを入力とすることになる。

Ｎ個の第２サブマトリクス保持メモリ７は、Ｎ
個の論理ゲート回路６の各々に対応して設けら
れ、かつ、各々がｍ×m′／Ｎ個のドツトからなるド ツトマトリクスをなすＮ個の第２サブマトリクス
を構成して、対応する各該論理ゲート回路６の出
力を一旦保持する。上述の第６図の例によれば、
９個の論理ゲート回路６が設けられ、９個の第２
サブマトリクスが構成される（第６図の下欄にお
いて点線で四角に囲んだ９つの部分）。そしてそ
の９個の第２サブマトリクスはｍ×m′／Ｎ個、すな わち９×９／９（＝９）個のドツトからなるドツト マトリクスで構成される。

パターンデータ分配書込み部８は、各第２サブ
マトリクス保持メモリ７から読出した各前記第２
サブマトリクスをなすパターンデータを、縮小パ
ターン・メモリ４内の所定位置に分配し、かつ、
書込む。すなわち、第６図の下欄を参照すると、
例えば、同図内の左上に位置する第２サブマトリ
クスのパターンデータとしては、第１番目の第２
サブマトリクス保持メモリ７から読出して縮小パ
ターン・メモリ４内の当該位置に分配して書込
み、同図内の上部中央に位置する第２サブマトリ
クスのパターンデータとしては、第２番目の第２
サブマトリクス保持メモリ７から読出して縮小パ
ターン・メモリ４内の当該位置に分配して書込
み、同様にして、同図内の右下に位置する第２サ
ブマトリクスのパターンデータとしては、第９番
目の第２サブマトリクス保持メモリ７から読出し
て縮小パターン・メモリ４内の当該位置に分配し
て書込む。

ここに各前記論理ゲート回路６は、各前記第２
サブマトリクスをなすｍ×m′／Ｎ個のドツトからな るドツトパターンが、対応する前記第１サブマト
リクスをなすｎ×n′／Ｎ個のドツトからなるドツト パターンとほぼ相似形になるような予め定めた一
定の規則をもとに論理ゲートを構成する。予め定
めた一定の規則については、既に各種の具体例を
数式をもつて詳細に説明したがその狙いは、第３
図あるいは第６図に示すとおり、各第２サブマト
リクスのドツトパターンが、対応する各第１サブ
マトリクスのドツトパターンとほぼ相似形になる
ようにすることである。一例を第８図に示す。

第８図は論理ゲート回路の一例を示す図であ
り、特に第６図を参照して説明した例について具
体化した論理ゲート回路６を示す。なお、いずれ
の論理ゲート回路６も同一の規則のもとでドツト
変換をするので、全て同一の論理ゲート構成であ
る。本図において、a₁₁〜a₄₄はパターンデータ分
割部５から供給され、b₁₁〜b₃₃は９個の第２サブ
マトリクス保持メモリ７にそれぞれ出力される。
本図の論理ゲート部１１〜１７は、それぞれ第６
図の例で説明した論理式を形成するものであり、
下記の“１”〜“７”に対応する。なお、“０”
としたところは単なる配線であり、論理ゲート部
を構成するには及ばない。

“１” b₁₁←a₁₁＋a₁₂・a₂₁ “２” b₁₂←a₁₃＋a₁₂・（a₂₃＋a₂₂） “０” b₁₃←a₁₄ “３” b₂₁←a₂₁・a₃₁＋（a₂₂＋a₃₂）・（a₂₁＋a₃₁） “４” b₂₂←a₂₃・a₃₂＋（a₂₃＋a₃₂）・（a₂₂＋a₃₃）
＋a₂₂・a₃₃ “５” b₂₃←a₃₄＋a₂₄・（a₂₃＋a₃₃） “６” b₃₁←a₄₁＋a₃₁・a₄₂ “７” b₃₂←a₄₃＋a₄₂・（a₃₂＋a₃₃） “０” b₃₃←a₄₄ なお、「・」はAND論理、「＋」はOR論理であ
る。

かくの如く本発明によれば、同一の論理関数
（上記第(6)式又は第（17）式）を複数個用いて、
複数個のサブマトリクス同士を同時に並列処理可
能であるから、高速処理が行えることは明白であ
る。また、縮小変換に対しては該論理関数に当て
はめるだけであるから、論理ゲート回路でこれを
実現でき、ハードウエア化が容易である。さらに
また、少なくとも一定のパターン（横一直線又は
縦一直線）については厳密に相似形が保障され
る。

以上説明したように本発明によれば、既述した
従来技術の諸難点を克服し、ハードウエア化も容
易で、また並列同時処理だから高速処理も可能と
いう諸利点を有するドツトパターン縮小装置が実
現される。

【図面の簡単な説明】

第１Ａ図は本発明に基づき縮小されるべき24×
24ドツトパターンの一例を示す図、第１Ｂ図は本
発明に従つて第１Ａ図のドツトパターンを16×16
ドツトパターンに縮小した場合を示す図、第２Ａ
図は第１Ａ図のドツトパターンを分割した場合の
任意の第１サブマトリクスを示す図、第２Ｂ図
は第１Ｂ図のドツトパターンを分割した場合の任
意の第２サブマトリクスを示す図、第３図は縮
小変換の際の各種条件を図解的に例示したパター
ン図、第４Ａ図は本発明に基づき縮小されるべき
20×15ドツトパターンの一例を示す図、第４Ｂ図
は本発明に従つて第４Ａ図のドツトパターンを15
×10ドツトパターンに縮小した場合を示す図、第
５Ａ図は第４Ａ図のドツトパターンを分割した場
合の任意の第１サブマトリクス′を示す図、第
５Ｂ図は第４Ｂ図のドツトパターンを分割した場
合の任意の第２サブマトリクス′を示す図、第
６図は12行・12列のドツトパターンを９個のサブ
マトリクスに分割し、９行・９列のドツトパター
ンに縮小変換した場合の変換結果を示す図、第７
図は本発明に基づくドツトパターン縮小装置の実
施例を示すブロツク図、第８図は論理ゲート回路
の一例を示す図である。 １…ドツトパターン縮小装置、２…基本ドツト
パターン・メモリ、３…ドツトパターン変換部、
４…縮小ドツトパターン・メモリ、５…パターン
データ分割部、６…論理ゲート回路、７…第２サ
ブマトリクス保持メモリ、８…パターンデータ分
配書込み部、，′…第１サブマトリクス、，
′…第２サブマトリクス。

Claims (1)

1. 【特許請求の範囲】 １ ｎ行n′列（ｎ、n′は自然数）のドツトマトリ
   クスで表された基本ドツトパターンを記憶する基
   本ドツトパターン・メモリ２と、 ｍ行m′列（ｍ、m′は自然数でｎ＞ｍ、n′＞m′）
   のドツトマトリクスで表される縮小ドツトパター
   ンを保持する縮小ドツトパターン・メモリ４と、 前記基本ドツトパターンを前記縮小ドツトパタ
   ーンに変換するドツトパターン変換部３とを有し
   てなるドツトパターン縮小装置１において、 前記ドツトパターン変換部３が、 前記基本ドツトパターン・メモリ２からの前記
   基本ドツトパターンを入力とし、該基本ドツトパ
   ターンを、各々がｎ×n′／Ｎ（Ｎはｎ×n′およびｍ ×m′の公約数）個のドツトからなるドツトマト
   リクスで構成されるＮ個の第１サブマトリクスに
   分割して出力するパターンデータ分割部５と、 相互に同一の論理ゲート構成を有し、前記パタ
   ーンデータ分割部５により分割された前記Ｎ個の
   第１サブマトリクスをそれぞれ入力とするＮ個の
   論理ゲート回路６と、 前記Ｎ個の論理ゲート回路６の各々に対応して
   設けられ、かつ、各々がｍ×m′／Ｎ個のドツトから なるドツトマトリクスをなすＮ個の第２サブマト
   リクスを構成して、対応する各該論理ゲート回路
   ６の出力を一旦保持するＮ個の第２サブマトリク
   ス保持メモリ７と、 各該第２サブマトリクス保持メモリ７から読出
   した各前記第２サブマトリクスをなすパターンデ
   ータを、前記縮小ドツトパターン・メモリ４内の
   所定位置に分配し、かつ、書込むパターンデータ
   分配書込み部８とから構成され、 ここに各前記論理ゲート回路６は、各前記第２
   サブマトリクスをなすｍ×m′／Ｎ個のドツトからな るドツトパターンが、対応する前記第１サブマト
   リクスをなすｎ×n′／Ｎ個のドツトからなるドツト パターンとほぼ相似形になるような予め定めた一
   定の規則をもとに論理ゲートを構成することを特
   徴とするドツトパターン縮小装置。