JPH0364890B2 - - Google Patents
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- JPH0364890B2 JPH0364890B2 JP57001082A JP108282A JPH0364890B2 JP H0364890 B2 JPH0364890 B2 JP H0364890B2 JP 57001082 A JP57001082 A JP 57001082A JP 108282 A JP108282 A JP 108282A JP H0364890 B2 JPH0364890 B2 JP H0364890B2
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/161—Computing infrastructure, e.g. computer clusters, blade chassis or hardware partitioning
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- G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
- G06F3/0608—Saving storage space on storage systems
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- G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
- G06F3/0629—Configuration or reconfiguration of storage systems
- G06F3/0631—Configuration or reconfiguration of storage systems by allocating resources to storage systems
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- G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
- G06F3/0671—In-line storage system
- G06F3/0673—Single storage device
- G06F3/0674—Disk device
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- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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- Computer Hardware Design (AREA)
- Mathematical Physics (AREA)
- Software Systems (AREA)
- Information Retrieval, Db Structures And Fs Structures Therefor (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Memory System (AREA)
Description
【発明の詳細な説明】
本発明の分野
本発明はデータ処理に関し、更に具体的には、
システム動作を改善しかつメモリ装置の動作を均
衡化するため、メモリ装置を制御することに関す
る。
システム動作を改善しかつメモリ装置の動作を均
衡化するため、メモリ装置を制御することに関す
る。
本発明の背景
中央処理ユニツト、マルチプロセツサ、及びプ
ロセツサ・ネツトワークのようななデータ処理ユ
ニツト（ホスト）へ直接又は通信リンクを介して
取付けることができるるメモリ装置は、パフオー
マンス及び他のパラメータに従つて階層的に編成
されることが多い。このようなメモリ装置はしば
しばコンピユータ・プログラムによつて制御され
る。コンピユータ・プログラムは、高速アクセス
記憶装置の上でアクチブなデータ・セツトを維持
し、低価格の記憶装置の上ではそれほどアクチブ
でないデータ・セツトを維持する。１つの例とし
て、IBM社の周辺記憶装置を使用する場合、ア
クチブなデータ・セツトはIBM3380磁気デイス
ク装置の上で維持されることが多く、それほどア
クチブでないデータ・セツトはIBM3850大容量
記憶装置の中に記憶される。更に、デイスク記憶
装置はコストに基いて階層的に分割される。例え
ば、IBM3380磁気デイスク装置はホストのデー
タ処理システムと直接に動作する主たる記憶装置
として使用される。IBM3330磁気デイスク装置
のような旧型のデイスク記憶装置は、従たるデイ
スク記憶装置として使用され、IBM3380磁気デ
イスク装置の上に記憶されているデータ・セツト
よりもアクチブでないデータ・セツトを記憶する
２次的ボリユームとして使用される。
ロセツサ・ネツトワークのようななデータ処理ユ
ニツト（ホスト）へ直接又は通信リンクを介して
取付けることができるるメモリ装置は、パフオー
マンス及び他のパラメータに従つて階層的に編成
されることが多い。このようなメモリ装置はしば
しばコンピユータ・プログラムによつて制御され
る。コンピユータ・プログラムは、高速アクセス
記憶装置の上でアクチブなデータ・セツトを維持
し、低価格の記憶装置の上ではそれほどアクチブ
でないデータ・セツトを維持する。１つの例とし
て、IBM社の周辺記憶装置を使用する場合、ア
クチブなデータ・セツトはIBM3380磁気デイス
ク装置の上で維持されることが多く、それほどア
クチブでないデータ・セツトはIBM3850大容量
記憶装置の中に記憶される。更に、デイスク記憶
装置はコストに基いて階層的に分割される。例え
ば、IBM3380磁気デイスク装置はホストのデー
タ処理システムと直接に動作する主たる記憶装置
として使用される。IBM3330磁気デイスク装置
のような旧型のデイスク記憶装置は、従たるデイ
スク記憶装置として使用され、IBM3380磁気デ
イスク装置の上に記憶されているデータ・セツト
よりもアクチブでないデータ・セツトを記憶する
２次的ボリユームとして使用される。
メモリ装置の使用にあたつては、常に割振り
（allocation）及び割振解除（deallocation）の手
法が用いれる。即ち、メモリ装置のアドレス可能
なレジスタは、割振りをされた場合、データ処理
システムの指定されたホスト又はホスト内のプロ
セスによつてのみ、又は１群のプロセス又はホス
トのためにのみ、使用可能であると表示される。
割振りとは、割当てられていないレジスタ（自由
スペースと呼ばれる）をプロセス又はホストのた
めに選定することである。
（allocation）及び割振解除（deallocation）の手
法が用いれる。即ち、メモリ装置のアドレス可能
なレジスタは、割振りをされた場合、データ処理
システムの指定されたホスト又はホスト内のプロ
セスによつてのみ、又は１群のプロセス又はホス
トのためにのみ、使用可能であると表示される。
割振りとは、割当てられていないレジスタ（自由
スペースと呼ばれる）をプロセス又はホストのた
めに選定することである。
例えば、メイン・メモリ（ホストが主たる動作
メモリとして使用するメモリ）において、空のレ
ジスタは、割振りを早く実行させるため待ち行列
の中で指定される。米国特許第3241125号はその
ような手法を開示している。この手法は、メモリ
の適用業務には適当であるが、デイスク記憶装置
のように非常に多数の周辺記憶装置が使用される
場合、記憶容量が大き過ぎるため複雑なものとな
る。本明細書で使用する周辺記憶装置とは、比較
的大きな記憶容量を有する記憶装置を意味してい
る。このような記憶装置はホストの周辺部で使用
することができ、またホストと一体的に使用する
ことができる。本発明はいずれの場合にも適用で
きる。
メモリとして使用するメモリ）において、空のレ
ジスタは、割振りを早く実行させるため待ち行列
の中で指定される。米国特許第3241125号はその
ような手法を開示している。この手法は、メモリ
の適用業務には適当であるが、デイスク記憶装置
のように非常に多数の周辺記憶装置が使用される
場合、記憶容量が大き過ぎるため複雑なものとな
る。本明細書で使用する周辺記憶装置とは、比較
的大きな記憶容量を有する記憶装置を意味してい
る。このような記憶装置はホストの周辺部で使用
することができ、またホストと一体的に使用する
ことができる。本発明はいずれの場合にも適用で
きる。
概して、新しい技術に基づく記憶装置（例え
ば、IBM3330磁気デイスク装置と比較した場合
のIBM3380磁気デイスク装置）は、従来よりも
大きな記憶容量及び早いアクセス時間を有する。
従つて、記憶装置の効率は、記憶装置の容量に関
連づけることができる。これは、特に、記憶装置
相互間及びホストと記憶装置との間でデータ通信
リンクを介して大量のデータを転送するため、デ
ータ・ストリーミング手法を使用する場合にそう
である。概して、システム全体の効率は、デー
タ・ストリーミング手法が使用される時に改善さ
れる。従つて、最大の確率で多数の記憶装置へデ
ータ・ストリーミング転送を成功裏に完了させる
ことが望まれる。また、コストをかけない効率的
な方法で全ての記憶装置のスペースを管理するこ
とが望まれる。
ば、IBM3330磁気デイスク装置と比較した場合
のIBM3380磁気デイスク装置）は、従来よりも
大きな記憶容量及び早いアクセス時間を有する。
従つて、記憶装置の効率は、記憶装置の容量に関
連づけることができる。これは、特に、記憶装置
相互間及びホストと記憶装置との間でデータ通信
リンクを介して大量のデータを転送するため、デ
ータ・ストリーミング手法を使用する場合にそう
である。概して、システム全体の効率は、デー
タ・ストリーミング手法が使用される時に改善さ
れる。従つて、最大の確率で多数の記憶装置へデ
ータ・ストリーミング転送を成功裏に完了させる
ことが望まれる。また、コストをかけない効率的
な方法で全ての記憶装置のスペースを管理するこ
とが望まれる。
大部分の記憶装置は登録簿又はボリユーム目録
（VTOC）を使用する。これらは、メモリ装置又
はボリユームの中に記憶されたデータ、自由スペ
ースの量及び装置の管理に関連した他の制御情報
を表示する。これらの表示に基づく管理手法は、
例えば米国特許第4047160号に示されるように、
割振りされていない（即ち自由の）レジスタを示
すビツトを有するメイン・メモリで使用される。
自由スペースの各単単位ごとに、別個のインデイ
ケータを設けることは、メイン・メモリの適用業
務では効率的であり、迅速性の要請に答えるもの
であるが、複数の大容量記憶装置のVTOCを走
査することは、非常に時間がかかり、能率的でな
い。従つて、この種の記憶装置のスペースを管理
するためには制御機構が望まれる。
（VTOC）を使用する。これらは、メモリ装置又
はボリユームの中に記憶されたデータ、自由スペ
ースの量及び装置の管理に関連した他の制御情報
を表示する。これらの表示に基づく管理手法は、
例えば米国特許第4047160号に示されるように、
割振りされていない（即ち自由の）レジスタを示
すビツトを有するメイン・メモリで使用される。
自由スペースの各単単位ごとに、別個のインデイ
ケータを設けることは、メイン・メモリの適用業
務では効率的であり、迅速性の要請に答えるもの
であるが、複数の大容量記憶装置のVTOCを走
査することは、非常に時間がかかり、能率的でな
い。従つて、この種の記憶装置のスペースを管理
するためには制御機構が望まれる。
更に、複数の記憶装置の間で負荷を均衡化させ
ることによつて記憶装置の効率を最大にすること
が望まれる。これは、特に、複数のメイン・メモ
リの場合だけでなく、周辺入出力型の記憶装置
（通常、周辺記憶装置と呼ばれる）の場合に重要
である。米国特許第3702006号は、周辺記憶装置
の負荷を均衡化する手法を開示している。この手
法は、本発明と直接の関連を有しないが、周辺記
憶装置の動作を均衡化する１つの方法を示してい
る。現在、データ・ストリーミング（即ち、複数
の装置間における大量のデータ転送）に対して特
に適した負荷均衡化装置が望まれるとともに、そ
のような拡張されたデータ転送が成功裏に完了す
るように保証する装置が望まれる。
ることによつて記憶装置の効率を最大にすること
が望まれる。これは、特に、複数のメイン・メモ
リの場合だけでなく、周辺入出力型の記憶装置
（通常、周辺記憶装置と呼ばれる）の場合に重要
である。米国特許第3702006号は、周辺記憶装置
の負荷を均衡化する手法を開示している。この手
法は、本発明と直接の関連を有しないが、周辺記
憶装置の動作を均衡化する１つの方法を示してい
る。現在、データ・ストリーミング（即ち、複数
の装置間における大量のデータ転送）に対して特
に適した負荷均衡化装置が望まれるとともに、そ
のような拡張されたデータ転送が成功裏に完了す
るように保証する装置が望まれる。
データ・ストリーミングを含む多くの適用例に
おいて、前述した技術的要請に応える簡単な制御
機構が実現されれば、大きな利点をもたらすであ
ろう。そのようなデータ・ストリーミング制御の
例として、周辺記憶装置の間でデータ・セツトを
移動させることが考えられる（例えば、データ・
セツトがアクチブでなくなつた時、IBM3380磁
気デイスク装置からIBM3850大容量記憶装置へ
そのデータ・セツトを移動させる）。
おいて、前述した技術的要請に応える簡単な制御
機構が実現されれば、大きな利点をもたらすであ
ろう。そのようなデータ・ストリーミング制御の
例として、周辺記憶装置の間でデータ・セツトを
移動させることが考えられる（例えば、データ・
セツトがアクチブでなくなつた時、IBM3380磁
気デイスク装置からIBM3850大容量記憶装置へ
そのデータ・セツトを移動させる）。
本発明の要約
記憶容量が大きくしかも高速アクセス可能なデ
ータ記憶装置を含む複数のデータ記憶装置を有す
るデータ処理システムにおいて、本発明の記憶ス
ペース割振方法は、これらの複数のデータ記憶装
置各々の記憶容量とは無関係に最大の未使用記憶
スペースを有するデータ記憶装置に次の記憶スペ
ースの割振りを行うようにしたことを特徴として
いる。
ータ記憶装置を含む複数のデータ記憶装置を有す
るデータ処理システムにおいて、本発明の記憶ス
ペース割振方法は、これらの複数のデータ記憶装
置各々の記憶容量とは無関係に最大の未使用記憶
スペースを有するデータ記憶装置に次の記憶スペ
ースの割振りを行うようにしたことを特徴として
いる。
本発明は複数のデータ記憶装置の活動を均衡化
することを目的とする。各データ記憶装置は複数
の割振可能なメモリ・セグメント又はメモリ・セ
クシヨンを有し、割振りされていないメモリ・セ
グメント（自由スペース）の数を示す計数値を保
持する手段が設けられている。新しい作業は自由
スペースの計数値に基づいてデータ記憶装置へ割
振りされ、作業の割振りの全ては、最大の割振り
されていない自由スペース計数値を有するデータ
記憶装置へ片寄せされるようになつている。この
ような動作はデータ記憶装置の容量と独立して達
成される。各データ記憶装置において現在使用さ
れていない記憶スペースが測定され、最大の未使
用記憶スペースを有するデータ記憶装置が、デー
タ信号を記憶する装置として使用される。
することを目的とする。各データ記憶装置は複数
の割振可能なメモリ・セグメント又はメモリ・セ
クシヨンを有し、割振りされていないメモリ・セ
グメント（自由スペース）の数を示す計数値を保
持する手段が設けられている。新しい作業は自由
スペースの計数値に基づいてデータ記憶装置へ割
振りされ、作業の割振りの全ては、最大の割振り
されていない自由スペース計数値を有するデータ
記憶装置へ片寄せされるようになつている。この
ような動作はデータ記憶装置の容量と独立して達
成される。各データ記憶装置において現在使用さ
れていない記憶スペースが測定され、最大の未使
用記憶スペースを有するデータ記憶装置が、デー
タ信号を記憶する装置として使用される。
本発明の他の局面に従えば、単一ホスト又は多
重ホスト環境において、単一の中央レコードが設
定され、この中央レコードは、全てのデータ記憶
装置についてその識別情報及び自由スペース情報
を含んでいる。予測されるスペース割振りのため
に、上記中央レコードが走査され、最大の自由ス
ペースを有するデータ記憶装置が決定される。そ
のようなデータ記憶装置が決定されると、それに
ついて割振りがなされる。即ち、多数のデータ記
憶装置のスペース割振りを容易にするため、全て
のホストのために１つの中央レコードが維持され
る。実際の割振り又は割振解除が生じる場合、割
振り又は割振解除されたスペースのサイズに従つ
て、自由スペースが調節される。
重ホスト環境において、単一の中央レコードが設
定され、この中央レコードは、全てのデータ記憶
装置についてその識別情報及び自由スペース情報
を含んでいる。予測されるスペース割振りのため
に、上記中央レコードが走査され、最大の自由ス
ペースを有するデータ記憶装置が決定される。そ
のようなデータ記憶装置が決定されると、それに
ついて割振りがなされる。即ち、多数のデータ記
憶装置のスペース割振りを容易にするため、全て
のホストのために１つの中央レコードが維持され
る。実際の割振り又は割振解除が生じる場合、割
振り又は割振解除されたスペースのサイズに従つ
て、自由スペースが調節される。
実施例の説明
第１図は複数のホスト１０を使用するデータ処
理システムを示す。各々のホスト１０は、１つ又
はそれ以上の中央処理ユニツト、又は仮想計算機
環境における仮想プロセツサであつてよい。それ
ぞれのホスト１０には、メイン・メモリ１１が設
けられている。それぞれのメイン・メモリ１１は
唯１つのホストへ奉仕するか（第１図の場合）、
又は２つ以上のホストによつて共用されてよい。
仮想計算機であるホストについいては、メイン・
メモリ１１は、その仮想計算機へ割振りされた中
央処理ユニツトにおける実際のメイン・メモリの
部分である。
理システムを示す。各々のホスト１０は、１つ又
はそれ以上の中央処理ユニツト、又は仮想計算機
環境における仮想プロセツサであつてよい。それ
ぞれのホスト１０には、メイン・メモリ１１が設
けられている。それぞれのメイン・メモリ１１は
唯１つのホストへ奉仕するか（第１図の場合）、
又は２つ以上のホストによつて共用されてよい。
仮想計算機であるホストについいては、メイン・
メモリ１１は、その仮想計算機へ割振りされた中
央処理ユニツトにおける実際のメイン・メモリの
部分である。
概して、多重ホスト・データ処理システムにお
いて、共用周辺メモリ・システムが使用される。
共用周辺メモリ・システムは各種のメモリ装置を
使用することができる。典型的な多重ホスト・デ
ータ処理システムにおいて、直接アクセス記憶装
置（DASD）が共用された態様で使用される。も
つとも、本発明は多重ホスト環境に制限されるも
のではない。複数のDASD１２は、周辺接続線１
３を介して複数のホスト１０へ接続されている。
接続線１３は、データ処理技術分野で知られてい
るように、バス又は入出力チヤネルであつてよ
い。典型的には、コンピユータ・プログラムは１
つ又はそれ以上のDASD１２へ記憶され、所与の
ホスト１０のメイン・メモリ１１へページインさ
れる。アスタリスク１７は、コンピユータ・プロ
グラムがメイン・メモリ１１に存在していること
を示す。後述するように、そのようなコンピユー
タ・プログラムは、本発明の或る局面で使用され
るプログラム・ステツプを含むことができる。勿
論、第２図に示されるような電子回賂が、本発明
を成功裏に実施するため使用されてよい。
いて、共用周辺メモリ・システムが使用される。
共用周辺メモリ・システムは各種のメモリ装置を
使用することができる。典型的な多重ホスト・デ
ータ処理システムにおいて、直接アクセス記憶装
置（DASD）が共用された態様で使用される。も
つとも、本発明は多重ホスト環境に制限されるも
のではない。複数のDASD１２は、周辺接続線１
３を介して複数のホスト１０へ接続されている。
接続線１３は、データ処理技術分野で知られてい
るように、バス又は入出力チヤネルであつてよ
い。典型的には、コンピユータ・プログラムは１
つ又はそれ以上のDASD１２へ記憶され、所与の
ホスト１０のメイン・メモリ１１へページインさ
れる。アスタリスク１７は、コンピユータ・プロ
グラムがメイン・メモリ１１に存在していること
を示す。後述するように、そのようなコンピユー
タ・プログラムは、本発明の或る局面で使用され
るプログラム・ステツプを含むことができる。勿
論、第２図に示されるような電子回賂が、本発明
を成功裏に実施するため使用されてよい。
それぞれのDASD１２はVTOC１６を有する。
VTOC１６は記憶装置上の自由スペースを指定
する制御情報を含む。実施例において、自由スペ
ースはDASDのトラツク単位で示される。記憶装
置上のトラツクの容量は、本発明に従つてスペー
スを割振りする場合に考慮されない。本発明を実
施するに当つて、そのような容量を考慮に入れて
もよいが、本明細書では、そのような変更例につ
いて説明しないことにする。本発明は、全ての２
次的記憶装置（DASD１２）の全てのVTOC１
６を走査して、どのDASD１２が最大数の割振り
されていないトラツクを有するかを決定するよう
に、実施されることができる。これは時間を費
し、従つて非効率的である。かくて、１つの
DASDを中央記録（CR）受信記憶装置として指
定し、DASD１２に対応する全てのボリユーム識
別情報（VOLID）を累積させるとともに、各記
憶装置のトラツク数で表現された自由スペースの
数を累積させるようにする。そのためには、ラン
ダム・アクセス・メモリを使用することができ、
また第２図に示されるように、中央制御装置を使
用して、本発明で使用されるプログラム・ステツ
プ（第３図乃至第５図を参照）に代えてもよい。
VTOC１６は記憶装置上の自由スペースを指定
する制御情報を含む。実施例において、自由スペ
ースはDASDのトラツク単位で示される。記憶装
置上のトラツクの容量は、本発明に従つてスペー
スを割振りする場合に考慮されない。本発明を実
施するに当つて、そのような容量を考慮に入れて
もよいが、本明細書では、そのような変更例につ
いて説明しないことにする。本発明は、全ての２
次的記憶装置（DASD１２）の全てのVTOC１
６を走査して、どのDASD１２が最大数の割振り
されていないトラツクを有するかを決定するよう
に、実施されることができる。これは時間を費
し、従つて非効率的である。かくて、１つの
DASDを中央記録（CR）受信記憶装置として指
定し、DASD１２に対応する全てのボリユーム識
別情報（VOLID）を累積させるとともに、各記
憶装置のトラツク数で表現された自由スペースの
数を累積させるようにする。そのためには、ラン
ダム・アクセス・メモリを使用することができ、
また第２図に示されるように、中央制御装置を使
用して、本発明で使用されるプログラム・ステツ
プ（第３図乃至第５図を参照）に代えてもよい。
第１図において、数字１４は中央レコード・コ
ントロールを示し、数字１５は中央レコードそれ
自体を示す。中央レコード１５は２つの欄を有す
る。左方の欄はDASD１２のボリユーム識別情報
を含む。ボリユーム識別情報は数字０から始まる
ように示されるが、数字０は必ずしもオール・ゼ
ロの数によつて表わされるのではなく、ゼロに対
応する或るコードによつて表わされることに注意
されたい。中央レコード１５の第２の欄は、ボリ
ユーム識別情報によつて指定されたDASD１２に
おいて、現在割振りされていないトラツクの数を
含む。後に明らかになるように、第１図の多重ホ
スト・システムが本発明を使用するため起動され
る時、VTOC１６の全てが走査されて各DASD
１２の自由トラツクの数が求められ、これが各
DASDのボリユームム識別情報と共に中央レコー
ド１５の中に記憶される。中央レコード１５が
DASD上に記憶される時、１回だけ初期設定が行
われる。DASD１２が多重ホスト環境へ付加され
る時、新しいエントリイが中央レコード１５へ入
れられ、DASD１２が除去される時、対応するエ
ントリイが消去される。
ントロールを示し、数字１５は中央レコードそれ
自体を示す。中央レコード１５は２つの欄を有す
る。左方の欄はDASD１２のボリユーム識別情報
を含む。ボリユーム識別情報は数字０から始まる
ように示されるが、数字０は必ずしもオール・ゼ
ロの数によつて表わされるのではなく、ゼロに対
応する或るコードによつて表わされることに注意
されたい。中央レコード１５の第２の欄は、ボリ
ユーム識別情報によつて指定されたDASD１２に
おいて、現在割振りされていないトラツクの数を
含む。後に明らかになるように、第１図の多重ホ
スト・システムが本発明を使用するため起動され
る時、VTOC１６の全てが走査されて各DASD
１２の自由トラツクの数が求められ、これが各
DASDのボリユームム識別情報と共に中央レコー
ド１５の中に記憶される。中央レコード１５が
DASD上に記憶される時、１回だけ初期設定が行
われる。DASD１２が多重ホスト環境へ付加され
る時、新しいエントリイが中央レコード１５へ入
れられ、DASD１２が除去される時、対応するエ
ントリイが消去される。
中央レコード１５を使用して、DASD１２から
スペースを割振りする時、メイン・メモリ１１の
各々はレジスタ１９を有する。レジスタ１９は最
大数の割振りされていないトラツクを有する
DASD１２のボリユーム識別情報を含む。第１図
に示されるように、ボリユーム識別情報２を有す
るDASDは400個のトラツクを有し、従つて中央
レコード１５が走査された後、今後の割振りを要
求しているホスト１０はそのレジスタ１９にボリ
ユーム識別情報２を含む。次に実際の割振りが起
り、割振りを実行しているホストは中央レコード
１５へアクセスして、自由スペースのトラツク・
カウントを割振サイズ（AS）だけ減少させて、
現在の中央レコード１５がDASD１２において自
由な（即ち、割振りされていない）トラツクの数
を真に表わすようにする。レジスタ１９は異つた
ボリユーム識別情報を有してよい。即ち、複数の
ホスト１０が複数のDASD１２を求めて中央レコ
ード１５を連続的に走査してよい。同様に、割振
解除を起ると、割振解除されたトラツクの数が、
中央レコード１５の自由トラツク数へ加えられ
る。第１図において、ボリユーム識別情報０は
DASD−０に対応し、ボリユーム識別情報１は
DASD−１に対応し、以下同様である。
スペースを割振りする時、メイン・メモリ１１の
各々はレジスタ１９を有する。レジスタ１９は最
大数の割振りされていないトラツクを有する
DASD１２のボリユーム識別情報を含む。第１図
に示されるように、ボリユーム識別情報２を有す
るDASDは400個のトラツクを有し、従つて中央
レコード１５が走査された後、今後の割振りを要
求しているホスト１０はそのレジスタ１９にボリ
ユーム識別情報２を含む。次に実際の割振りが起
り、割振りを実行しているホストは中央レコード
１５へアクセスして、自由スペースのトラツク・
カウントを割振サイズ（AS）だけ減少させて、
現在の中央レコード１５がDASD１２において自
由な（即ち、割振りされていない）トラツクの数
を真に表わすようにする。レジスタ１９は異つた
ボリユーム識別情報を有してよい。即ち、複数の
ホスト１０が複数のDASD１２を求めて中央レコ
ード１５を連続的に走査してよい。同様に、割振
解除を起ると、割振解除されたトラツクの数が、
中央レコード１５の自由トラツク数へ加えられ
る。第１図において、ボリユーム識別情報０は
DASD−０に対応し、ボリユーム識別情報１は
DASD−１に対応し、以下同様である。
実施例の動作において、最大容量を有する
DASD１２は、最初に最大数の自由トトラツクを
有する。従つて、容量の大きい記憶装置は最初に
大部分の割振りを受取る。概して、新しいデザイ
ンの装置は早いアクセスを有するので、そのよう
な新しい装置へオペレーシヨンを片寄らせること
によつて、全体のシステム効率を高めることがで
きる。このようにして、容量を無視し自由スペー
スに基づいて割振りを行うことは、新しい装置を
使用する傾向を生じ、旧い装置が排除されること
になる。従つて、このような割振りは、旧い装置
を排除する準備として新しい装置を使用するデデ
ータ理上の影響を最小にする安価な方法である。
DASD１２は、最初に最大数の自由トトラツクを
有する。従つて、容量の大きい記憶装置は最初に
大部分の割振りを受取る。概して、新しいデザイ
ンの装置は早いアクセスを有するので、そのよう
な新しい装置へオペレーシヨンを片寄らせること
によつて、全体のシステム効率を高めることがで
きる。このようにして、容量を無視し自由スペー
スに基づいて割振りを行うことは、新しい装置を
使用する傾向を生じ、旧い装置が排除されること
になる。従つて、このような割振りは、旧い装置
を排除する準備として新しい装置を使用するデデ
ータ理上の影響を最小にする安価な方法である。
ホスト１０の任意のものに本発明の動作で使用
されるプログラムを実行させる外に、単一の中央
レコード・コントロール１４を設け、そこに本発
明の動作で使用される中央レコード１５を格納す
ることができる。第２図には、そのような中央レ
コード・コントロール１４の詳細が記載される。
ホスト１０から出る割振バス２０は、ボリユーム
識別情報及び割振サイズを示す信号を搬送する。
割振りを実行しているホスト１０はバス２１を介
してVTOC１６へアクセスし、それぞれの
VTOC１６にある自由スペース標識２２を更新
する。１つの例として、DASD０に対する
VTOC１６の自由スペース標識２２は、所与の
割振リクエストによつてリセツトされる。ここで
注意すべきは、この割振リクエストは、後に説明
する中央レコードの走査の後に生じることであ
る。割振リクエストは、VTOC１６に影響を与
えるのみでなく、バス２３を介して受信回路２４
へ達する。VTOC１６は、DASD２へアクセス
し、VTOCをフエツチし、それを更新し、更新
されたVTOCをDASDへ戻す既知の手法に従つ
て変更される。受信回路２４は、アクセス回路２
８によつて受取られるバス２６上の装置アドレス
（DADDR）信号によつて能動化されるゲート回
路である。受信回路２４は、受取られた割振リク
エスト信号をレジスタ２５へゲートし、中央レコ
ード・コントロール１４中に記憶される。この信
号（ボリユーム識別信号及び割振サイズ）は、後
述するようにバス４３を介してプラス／マイナス
加算器４２へ与えられる。更に、バス２６上の装
置アドレス信号はバス２７を介してDASD１２へ
達し、どのDASDが割振リクエストを受取るべき
かを選択する。アクセス回路２８は、受取られた
装置アドレス信号をバス２６からレジスタ２９へ
転送し、上記信号をそこに記憶させる。レジスタ
２５及びレジスタ２９にある信号は中央レコー
ド・コントロールル１４を能動化して、割振リク
エストに従つて中央レコード１５を更新させる。
同様の動作は、ボリユーム識別情報及び割振解除
サイズを含む割振解除リクエスト信号（バス３０
上を転送される）についても生じる。バス３１は
適当なVTOC１６の自由スペース標識２２の変
更を示す。レジスタ３２は、中央レコード・コン
トロール１４で使用するための割振解除情報を記
憶する。
されるプログラムを実行させる外に、単一の中央
レコード・コントロール１４を設け、そこに本発
明の動作で使用される中央レコード１５を格納す
ることができる。第２図には、そのような中央レ
コード・コントロール１４の詳細が記載される。
ホスト１０から出る割振バス２０は、ボリユーム
識別情報及び割振サイズを示す信号を搬送する。
割振りを実行しているホスト１０はバス２１を介
してVTOC１６へアクセスし、それぞれの
VTOC１６にある自由スペース標識２２を更新
する。１つの例として、DASD０に対する
VTOC１６の自由スペース標識２２は、所与の
割振リクエストによつてリセツトされる。ここで
注意すべきは、この割振リクエストは、後に説明
する中央レコードの走査の後に生じることであ
る。割振リクエストは、VTOC１６に影響を与
えるのみでなく、バス２３を介して受信回路２４
へ達する。VTOC１６は、DASD２へアクセス
し、VTOCをフエツチし、それを更新し、更新
されたVTOCをDASDへ戻す既知の手法に従つ
て変更される。受信回路２４は、アクセス回路２
８によつて受取られるバス２６上の装置アドレス
（DADDR）信号によつて能動化されるゲート回
路である。受信回路２４は、受取られた割振リク
エスト信号をレジスタ２５へゲートし、中央レコ
ード・コントロール１４中に記憶される。この信
号（ボリユーム識別信号及び割振サイズ）は、後
述するようにバス４３を介してプラス／マイナス
加算器４２へ与えられる。更に、バス２６上の装
置アドレス信号はバス２７を介してDASD１２へ
達し、どのDASDが割振リクエストを受取るべき
かを選択する。アクセス回路２８は、受取られた
装置アドレス信号をバス２６からレジスタ２９へ
転送し、上記信号をそこに記憶させる。レジスタ
２５及びレジスタ２９にある信号は中央レコー
ド・コントロールル１４を能動化して、割振リク
エストに従つて中央レコード１５を更新させる。
同様の動作は、ボリユーム識別情報及び割振解除
サイズを含む割振解除リクエスト信号（バス３０
上を転送される）についても生じる。バス３１は
適当なVTOC１６の自由スペース標識２２の変
更を示す。レジスタ３２は、中央レコード・コン
トロール１４で使用するための割振解除情報を記
憶する。
中央レコード１５はランダム・アクセス・メモ
リに設けられる。メモリ・アクセス回路３５は、
ランダム・アクセス・メモリのための既知のメモ
リ・アクセス手法を使用して、中央レコード１５
へのアクセスを制御する。アクセスされるべきア
ドレススはレジスタ２９の信号によつて示され
る。この信号は、バス３６上を搬送され、ダツシ
ユ線３８によつて示されるようにメモリ・アクセ
ス回路３５によつて解読される。実際のレジスタ
選択信号は、バス３７を介して中央レコード１５
へ達する。ボリユーム識別情報は、どのレジスタ
がアクセスされるべきかを指定する。代替方法と
して、内容アドレス可能メモリが使用されてよ
く、その場合、ボリユーム識別情報がレジスタの
内容と比較され、そのボリユーム識別情報と関連
したトラツクが自動的に読出される。メモリ・ア
クセス回路３５がレジスタ２９から装置アドレス
を受取つた時、その回路は更新を行うリクエスト
として装置アドレスを解釈する。従つて、回路３
５がバス３６からら装置アドレスを受取ると、付
勢信号が線３９を介してレジスタ４１へ転送さ
れ、中央レコード１５から読出された自由トラツ
ク数を受取らせる。レジスタ４１は、１つのボリ
ユーム識別情報について自由スペースを記憶し、
それをプラス／マイナス加算器４２へ被加算数／
被減数信号として与える。加算器４２への他の入
力は、それぞれバス４３，４４を介してレジスタ
２５又は３２から受取られる。バス４３，４４は
加数信号及び減数信号を加算器４２へ与え、加算
器４２はバス４５を介して結果の信号を中央レコ
ード１５へ戻す。メモリ・アクセス回路３５は、
バス３７上でドレス選択信号を維持している。従
つて、結果の信号は、中央レコード１５からフエ
ツチされた元の被加算数／被減数と置換される。
代替手段として、加算器４２は２つのカスケード
形にされた加算器であつてよく、その場合、割振
り及び割振解除は、所与の装置アドレスのために
同時に処理されることができる。中央レコード・
コントロール１４への複数のアクセスを禁止する
通常のルツクアツプ回路は、説明を簡略にするた
め図示されていない。これまでの説明は、割振り
及び割振解除に基いて自由スペースが加算的及び
減算的に行われる場合を示す。
リに設けられる。メモリ・アクセス回路３５は、
ランダム・アクセス・メモリのための既知のメモ
リ・アクセス手法を使用して、中央レコード１５
へのアクセスを制御する。アクセスされるべきア
ドレススはレジスタ２９の信号によつて示され
る。この信号は、バス３６上を搬送され、ダツシ
ユ線３８によつて示されるようにメモリ・アクセ
ス回路３５によつて解読される。実際のレジスタ
選択信号は、バス３７を介して中央レコード１５
へ達する。ボリユーム識別情報は、どのレジスタ
がアクセスされるべきかを指定する。代替方法と
して、内容アドレス可能メモリが使用されてよ
く、その場合、ボリユーム識別情報がレジスタの
内容と比較され、そのボリユーム識別情報と関連
したトラツクが自動的に読出される。メモリ・ア
クセス回路３５がレジスタ２９から装置アドレス
を受取つた時、その回路は更新を行うリクエスト
として装置アドレスを解釈する。従つて、回路３
５がバス３６からら装置アドレスを受取ると、付
勢信号が線３９を介してレジスタ４１へ転送さ
れ、中央レコード１５から読出された自由トラツ
ク数を受取らせる。レジスタ４１は、１つのボリ
ユーム識別情報について自由スペースを記憶し、
それをプラス／マイナス加算器４２へ被加算数／
被減数信号として与える。加算器４２への他の入
力は、それぞれバス４３，４４を介してレジスタ
２５又は３２から受取られる。バス４３，４４は
加数信号及び減数信号を加算器４２へ与え、加算
器４２はバス４５を介して結果の信号を中央レコ
ード１５へ戻す。メモリ・アクセス回路３５は、
バス３７上でドレス選択信号を維持している。従
つて、結果の信号は、中央レコード１５からフエ
ツチされた元の被加算数／被減数と置換される。
代替手段として、加算器４２は２つのカスケード
形にされた加算器であつてよく、その場合、割振
り及び割振解除は、所与の装置アドレスのために
同時に処理されることができる。中央レコード・
コントロール１４への複数のアクセスを禁止する
通常のルツクアツプ回路は、説明を簡略にするた
め図示されていない。これまでの説明は、割振り
及び割振解除に基いて自由スペースが加算的及び
減算的に行われる場合を示す。
どのDASDが最大数の割振りされていないトラ
ツクを有するかを決定するため、リクエストを出
しているホスト１０は中央レコード・コントロー
ル１４の走査比較回路５０を作動させて、中央レ
コード１５を走査させるとともにレジスタ１９
（第１図）の１つに記憶されている現在の値と比
較させる。この点に関し、走査比較回路５０のレ
ジスタ６６は、リクエストを出しているホスト１
０のレジスタ１９に記憶されるべき信号を含む。
ホスト１０は、線５１を介してボリユーム識別情
報アドレス走査器５２へ信号を与えることによつ
て走査比較機能を開始する。
ツクを有するかを決定するため、リクエストを出
しているホスト１０は中央レコード・コントロー
ル１４の走査比較回路５０を作動させて、中央レ
コード１５を走査させるとともにレジスタ１９
（第１図）の１つに記憶されている現在の値と比
較させる。この点に関し、走査比較回路５０のレ
ジスタ６６は、リクエストを出しているホスト１
０のレジスタ１９に記憶されるべき信号を含む。
ホスト１０は、線５１を介してボリユーム識別情
報アドレス走査器５２へ信号を与えることによつ
て走査比較機能を開始する。
線５１は別個の物理的線であるか、又はIBM
システム／370で使用されるような典型的入出力
接続線であつてよい。いずれにせよ、線５１上の
リクエスト信号はアドレス走査器５２を能動化し
て、中央レコード１５のすべてのエントリイ（レ
ジスタ）を走査せしめる。走査器５２はバス５３
を介して連続的なアドレスをメモリ・アクセス回
路３５へ与える。それは中央レコード１５の中に
ある全てのレジスタにアクセスするためである。
ここで注意すべきは、メモリ・アクセス回路３５
は、ランダム・アクセス・メモリのアクセスに関
連した通常のロツク機構（図示せず）を有するこ
とである。走査比較回路５０へ戻つて、アドレス
走査器５２は、連続的ななアドレスを発生するた
めの２進カウンタ５４を含む。発生されたアドレ
スは、ダツシユ線５５によつて示されるように、
メモリ・アクセス回路３５を介して転送され、バ
ス５４を介して中央レコード１５へ与えられる選
択信号を発生する。実際の実施例では、バス３７
とバス５４は組合せられてよい。DASD１２の選
択されたアドレス（ボリユーム識別信号）はバス
６０を介して中央レコード１５から転送され、自
由スペースはバス６１を介して中央レコード１５
から走査比較回路５０へ転送される。走査比較回
路５０の比較回路５７は、線５６を介してカウン
タ５４から与えられる端部繰上げ又は借り信号に
よつて能動化される。
システム／370で使用されるような典型的入出力
接続線であつてよい。いずれにせよ、線５１上の
リクエスト信号はアドレス走査器５２を能動化し
て、中央レコード１５のすべてのエントリイ（レ
ジスタ）を走査せしめる。走査器５２はバス５３
を介して連続的なアドレスをメモリ・アクセス回
路３５へ与える。それは中央レコード１５の中に
ある全てのレジスタにアクセスするためである。
ここで注意すべきは、メモリ・アクセス回路３５
は、ランダム・アクセス・メモリのアクセスに関
連した通常のロツク機構（図示せず）を有するこ
とである。走査比較回路５０へ戻つて、アドレス
走査器５２は、連続的ななアドレスを発生するた
めの２進カウンタ５４を含む。発生されたアドレ
スは、ダツシユ線５５によつて示されるように、
メモリ・アクセス回路３５を介して転送され、バ
ス５４を介して中央レコード１５へ与えられる選
択信号を発生する。実際の実施例では、バス３７
とバス５４は組合せられてよい。DASD１２の選
択されたアドレス（ボリユーム識別信号）はバス
６０を介して中央レコード１５から転送され、自
由スペースはバス６１を介して中央レコード１５
から走査比較回路５０へ転送される。走査比較回
路５０の比較回路５７は、線５６を介してカウン
タ５４から与えられる端部繰上げ又は借り信号に
よつて能動化される。
バス６０から来たボリユーム識別情報信号は、
比較回路５７のレジスタ６２へ入れれられる。ボ
リユーム識別情報信号と同じように、バス６１上
の信号によつて示された自由トラツクの数もレジ
スタ６２に入れられる。比較回路６３は、バス６
１からのの信号とレジスタ６６からの信号とを比
較して、どちらの数が大きいかを決定する。この
ようにして、レジスタ６６は常にDASD１２のた
めにボリユーム識別情報と自由トラツク数とを含
むが、このDASD１２は、カウンタ５４によつて
表示された走査地点に至るまで中央レコード１５
の中で決定された最大数の自由トラツク（割振解
除されているトラツク）を有するDASDである。
比較回路５７のレジスタ６２へ入れれられる。ボ
リユーム識別情報信号と同じように、バス６１上
の信号によつて示された自由トラツクの数もレジ
スタ６２に入れられる。比較回路６３は、バス６
１からのの信号とレジスタ６６からの信号とを比
較して、どちらの数が大きいかを決定する。この
ようにして、レジスタ６６は常にDASD１２のた
めにボリユーム識別情報と自由トラツク数とを含
むが、このDASD１２は、カウンタ５４によつて
表示された走査地点に至るまで中央レコード１５
の中で決定された最大数の自由トラツク（割振解
除されているトラツク）を有するDASDである。
比較回路６３によつて、バス６１上の信号によ
つて表わされる数が、レジスタ６６によつて表示
される自由トラツクの数より大きいことが決定さ
れると、能動信号が線６８を介してAND回路６
７へ与えられる。それは、レジスタ６２の信号内
容を転送して、レジスタ６６にある現在の信号内
容と置換するためである。このようにして、中央
レコード１５から最後に読取られたエントリイ
が、前に走査された全てのエントリイより大きい
自由トラツク数を有する時、レジスタ６６は自動
的に更新される。走査が終了すると（カウンタ５
４からの端部繰上りによつて示される）、中央レ
コード１５によつて表示されるところに従い、レ
ジスタ６６はボリユーム識別情報及びそれに対す
る自由トラツク数を含む。AND回路７０は、線
５６上の端部繰上り信号によつて開かれ、レジス
タ６６からバス７１を介してバス７２へボリユー
ム識別情報信号を送る。AND回路７０から与え
られた信号は、クリア信号となつて、線７３を介
してレジスタ６６の内容をゼロへクリアする。そ
れは次の走査の準備を行うためである。カツコ記
号７４で示されるように、中央レコード・コント
ロール１４は全てのホスト１０へ接続されてい
る。複数のホスト１０の間にはロツク回路（図示
せず）が設けられているが、このロツク回路は、
データ処理技術分野で広く実施されるように、共
用資源へアクセスするため通常の設計思想に従つ
て設計されている。
つて表わされる数が、レジスタ６６によつて表示
される自由トラツクの数より大きいことが決定さ
れると、能動信号が線６８を介してAND回路６
７へ与えられる。それは、レジスタ６２の信号内
容を転送して、レジスタ６６にある現在の信号内
容と置換するためである。このようにして、中央
レコード１５から最後に読取られたエントリイ
が、前に走査された全てのエントリイより大きい
自由トラツク数を有する時、レジスタ６６は自動
的に更新される。走査が終了すると（カウンタ５
４からの端部繰上りによつて示される）、中央レ
コード１５によつて表示されるところに従い、レ
ジスタ６６はボリユーム識別情報及びそれに対す
る自由トラツク数を含む。AND回路７０は、線
５６上の端部繰上り信号によつて開かれ、レジス
タ６６からバス７１を介してバス７２へボリユー
ム識別情報信号を送る。AND回路７０から与え
られた信号は、クリア信号となつて、線７３を介
してレジスタ６６の内容をゼロへクリアする。そ
れは次の走査の準備を行うためである。カツコ記
号７４で示されるように、中央レコード・コント
ロール１４は全てのホスト１０へ接続されてい
る。複数のホスト１０の間にはロツク回路（図示
せず）が設けられているが、このロツク回路は、
データ処理技術分野で広く実施されるように、共
用資源へアクセスするため通常の設計思想に従つ
て設計されている。
従つて、本発明によれば、メモリ装置の自由な
メモリ・セグメントの数に従つて、数のメモリ装
置におけるメモリ領域の割振りを制御する中央制
御装置が実現される。中央レコード・コントロー
ル１４によつて実効化される制御は、複数のホス
ト１０によつて独立的に実行されるコンピユー
タ・プログラムによつて、ホスト１０の全てへ分
配される。割振り／割振解除に基づく更新機能の
全て、及び走査比較機能の全ては、第３図乃至第
５図を参照して説明するように、ホスト１０によ
るコンピユータ・プログラムの実行によつて達成
される。
メモリ・セグメントの数に従つて、数のメモリ装
置におけるメモリ領域の割振りを制御する中央制
御装置が実現される。中央レコード・コントロー
ル１４によつて実効化される制御は、複数のホス
ト１０によつて独立的に実行されるコンピユー
タ・プログラムによつて、ホスト１０の全てへ分
配される。割振り／割振解除に基づく更新機能の
全て、及び走査比較機能の全ては、第３図乃至第
５図を参照して説明するように、ホスト１０によ
るコンピユータ・プログラムの実行によつて達成
される。
第３図は本発明の装置で実行される４ステツプ
の処理を示す。多重ホスト環境を初期設定するた
め、先ず制御レコード作成ステツプ８５が実行さ
れる。制御レコードの作成は、オペレータによつ
て与えられた制御ステートメントが、本発明の装
置によつて管理されるべき全ての記憶装置のリス
トを有することを必要とする。更に、ステツプ８
５は制御ステートメントの中で指定されたDASD
１２の全てのVTOC１６を走査する。それは指
定されたDASDのVTOC１６の全てから自由ス
ペース標識２２の内容をフエツチするためであ
る。次に中央レコード１５が作られる。それぞれ
のボリユーム識別情報は中央レコードの１部とな
り、VTOC１６から与えられた自由スペース表
示は各ボリユーム識別情報に対応するエントリイ
となる。中央レコード１５は、多重ホスト環境に
おけるDASDの全て又はDASDの選択された１部
の識別情報を含んでよい。制御レコードはDASD
の中に作られるが、このDASDは本発明の装置に
よつて管理されても管理されなくてもよい。しか
しこのDASDは、ホスト１０の任意のもの又は全
てによつてアクセス可能である。１つの実施例に
おいて、中央レコード１５は使用頻度の多いデー
タ・セツトを有する接続線１８に接続された
DASD（図示されず）に記憶されてよい。他の実
施例において、中央レコード１５は複数のホスト
によつて共用されるランダム・アクセス・メモリ
に記憶される。レコードの作成が終ると、レコー
ドを作成したホストは、矢印８６で示されるよう
に、他のプロセス又はプログラムへ戻る。他のプ
ロセス又はプログラムはカツコ８７で表わされ
る。
の処理を示す。多重ホスト環境を初期設定するた
め、先ず制御レコード作成ステツプ８５が実行さ
れる。制御レコードの作成は、オペレータによつ
て与えられた制御ステートメントが、本発明の装
置によつて管理されるべき全ての記憶装置のリス
トを有することを必要とする。更に、ステツプ８
５は制御ステートメントの中で指定されたDASD
１２の全てのVTOC１６を走査する。それは指
定されたDASDのVTOC１６の全てから自由ス
ペース標識２２の内容をフエツチするためであ
る。次に中央レコード１５が作られる。それぞれ
のボリユーム識別情報は中央レコードの１部とな
り、VTOC１６から与えられた自由スペース表
示は各ボリユーム識別情報に対応するエントリイ
となる。中央レコード１５は、多重ホスト環境に
おけるDASDの全て又はDASDの選択された１部
の識別情報を含んでよい。制御レコードはDASD
の中に作られるが、このDASDは本発明の装置に
よつて管理されても管理されなくてもよい。しか
しこのDASDは、ホスト１０の任意のもの又は全
てによつてアクセス可能である。１つの実施例に
おいて、中央レコード１５は使用頻度の多いデー
タ・セツトを有する接続線１８に接続された
DASD（図示されず）に記憶されてよい。他の実
施例において、中央レコード１５は複数のホスト
によつて共用されるランダム・アクセス・メモリ
に記憶される。レコードの作成が終ると、レコー
ドを作成したホストは、矢印８６で示されるよう
に、他のプロセス又はプログラムへ戻る。他のプ
ロセス又はプログラムはカツコ８７で表わされ
る。
多重ホスト・データ処理システムが各種のデー
タ処理機能を実行する時、本発明の装置によつて
管理されるDASDの上でスペース割振りの必要性
が生じる。従つて、数字８８で表わされるよう
に、装置を選択して割振りを実行するため、制御
レコード走査ステツプ８９が実行される。ステツ
プ８９は、第４図を参照して詳細に説明するよう
に、最大の自由スペースを有するボリユーム識別
情報を決定する。最大数の割振解除されたトラツ
クを有するDASDを表わすボリユーム識別情報が
決定されると、割振りを処理しているホスト１０
は、矢印９０を介して他のプログラムへ戻る。他
のプログラムはカツコ９１によつて表わされる。
そのような他のプログラムは既知の割振ルーチン
を有し、この割振ルーチンは割振ステツプ９３を
能動化して、中央レコード１５を更新新させる。
この更新は中央レコード１５の自由スペース計数
値を減少させる。それが終ると、ホスト１０は矢
印９６で示されるように他のプログラム９７へ戻
る。割振りは、実際に、能動化プログラム（図示
されず）の必要に従つて使用されているスペース
についてなされる。或る時点では、管理されてい
るDASD１２の或るスペースが割振解除（即ち、
データ・セツトが消去される）されることになる
かも知れない。その場合、矢印９８によつて示さ
れるように、ステツプ９９が能動化され、割振解
除サイズに従つて、中央レコード１５の自由スペ
ースが増加される。他のプログラムへの戻りは矢
印１００によつて示される。第５図は、割振り及
び割振解除について、それぞれステツプ９３，９
９の中で実行されるレコード更新機能を示す。
タ処理機能を実行する時、本発明の装置によつて
管理されるDASDの上でスペース割振りの必要性
が生じる。従つて、数字８８で表わされるよう
に、装置を選択して割振りを実行するため、制御
レコード走査ステツプ８９が実行される。ステツ
プ８９は、第４図を参照して詳細に説明するよう
に、最大の自由スペースを有するボリユーム識別
情報を決定する。最大数の割振解除されたトラツ
クを有するDASDを表わすボリユーム識別情報が
決定されると、割振りを処理しているホスト１０
は、矢印９０を介して他のプログラムへ戻る。他
のプログラムはカツコ９１によつて表わされる。
そのような他のプログラムは既知の割振ルーチン
を有し、この割振ルーチンは割振ステツプ９３を
能動化して、中央レコード１５を更新新させる。
この更新は中央レコード１５の自由スペース計数
値を減少させる。それが終ると、ホスト１０は矢
印９６で示されるように他のプログラム９７へ戻
る。割振りは、実際に、能動化プログラム（図示
されず）の必要に従つて使用されているスペース
についてなされる。或る時点では、管理されてい
るDASD１２の或るスペースが割振解除（即ち、
データ・セツトが消去される）されることになる
かも知れない。その場合、矢印９８によつて示さ
れるように、ステツプ９９が能動化され、割振解
除サイズに従つて、中央レコード１５の自由スペ
ースが増加される。他のプログラムへの戻りは矢
印１００によつて示される。第５図は、割振り及
び割振解除について、それぞれステツプ９３，９
９の中で実行されるレコード更新機能を示す。
第４図はステツプ８９の詳細を示す。８８から
入つた時、レジスタ１９は１０５でゼロへセツト
される。レジスタ１９は、割振りを実行しようと
しているホスト１０に関連したレジスタである。
次に、ループ１０６が実行される。このループ
は、最大数の自由な（即ち、割振られていない）
トラツクを有するボリユーム識別情報を決定する
ため、中央レコード１５の内容を走査する。ステ
ツプ１０７は、ループ１０６によつて実行された
走査の数（Ｋ）と、実行されるべきステツプの数
（全てのエントリイの数（Ｋ））とを比較する。も
し前者が後者より小であれば、１０８でループ１
０６によつて中央レコード１５から読取られたば
かりのエントリイの内容が、レジスタ１９の内
容と比較される。もしそのエントリイがレジスタ
１９の内容より大きい自由トラツク・スペースを
有すれば、１０９で、エントリイの内容がレジ
スタ１９へ転送され、前のエントリイと置換され
る。他方、レジスタ１９の自由スペースがと等
しいか又はそれより大ならば、ホスト１０のプロ
グラムは通路１１０を通り、レジスタ１９への転
送がバイパスされる。ステツプ１１１において、
Ｋが１だけ増加され、通路１１２を介してステツ
プ１０７へのリターンが生じる。走査の反復回数
が中央レコード１５におけるエントリイの数に等
しい時、通路１１３を介してループ１０６からの
外出が生じる。１１５で、レジスタ１９の信号内
容が検査される。もしそれがゼロでなければ、１
１６でレジスタ１９のボリユーム識別情報がユー
ザ・プログラムへ転送される。他方、レジスタ１
９の内容がゼロであれば（即ち、自由スペースが
存在しなければ）、１１７で、オール０の表示が
ユーザ・プログラムへ与えられる。これはスペー
スが割振りされ得ないことを示す。ルーチンから
の外出は９０を介して実行される。
入つた時、レジスタ１９は１０５でゼロへセツト
される。レジスタ１９は、割振りを実行しようと
しているホスト１０に関連したレジスタである。
次に、ループ１０６が実行される。このループ
は、最大数の自由な（即ち、割振られていない）
トラツクを有するボリユーム識別情報を決定する
ため、中央レコード１５の内容を走査する。ステ
ツプ１０７は、ループ１０６によつて実行された
走査の数（Ｋ）と、実行されるべきステツプの数
（全てのエントリイの数（Ｋ））とを比較する。も
し前者が後者より小であれば、１０８でループ１
０６によつて中央レコード１５から読取られたば
かりのエントリイの内容が、レジスタ１９の内
容と比較される。もしそのエントリイがレジスタ
１９の内容より大きい自由トラツク・スペースを
有すれば、１０９で、エントリイの内容がレジ
スタ１９へ転送され、前のエントリイと置換され
る。他方、レジスタ１９の自由スペースがと等
しいか又はそれより大ならば、ホスト１０のプロ
グラムは通路１１０を通り、レジスタ１９への転
送がバイパスされる。ステツプ１１１において、
Ｋが１だけ増加され、通路１１２を介してステツ
プ１０７へのリターンが生じる。走査の反復回数
が中央レコード１５におけるエントリイの数に等
しい時、通路１１３を介してループ１０６からの
外出が生じる。１１５で、レジスタ１９の信号内
容が検査される。もしそれがゼロでなければ、１
１６でレジスタ１９のボリユーム識別情報がユー
ザ・プログラムへ転送される。他方、レジスタ１
９の内容がゼロであれば（即ち、自由スペースが
存在しなければ）、１１７で、オール０の表示が
ユーザ・プログラムへ与えられる。これはスペー
スが割振りされ得ないことを示す。ルーチンから
の外出は９０を介して実行される。
第５図は中央レコード１５の自由トラツクを増
加又は減少させる流れ図を示す。９２又は９８を
介する入力は、関連するボリユーム識別情報（即
ち、中央レコード１５の適当なエントリイへアク
セスするための装置アドレス）及び割振サイズ又
は割振解除サイズを含む。中央レコードが或る
DASD上にある時、そのDASDは第５図に示す処
理のためにステツプ１２０で予約される。１２１
で、ボリユーム識別情に関連したエントリイがフ
エツチされる。もし中央レコード１５にエントリ
イがなけば、１２２でエラーが表示される。その
ようなエラーからどのようにして回復するかは、
本発明と直接の関連を有しないので、詳細な説明
を省略する。エーがない場合、ステツプ１２１に
続いて、ステツプ１２３で中央レコード１５のエ
ントリイにあるトラツク数が、割振サイズ又は割
振解除サイズに従つて変更され、新しいトラツク
数が得られる。次に１２４で制御レコードが解放
され、矢印９６（又は１００）を介して他のプロ
グラムへのリターンが生じる。
加又は減少させる流れ図を示す。９２又は９８を
介する入力は、関連するボリユーム識別情報（即
ち、中央レコード１５の適当なエントリイへアク
セスするための装置アドレス）及び割振サイズ又
は割振解除サイズを含む。中央レコードが或る
DASD上にある時、そのDASDは第５図に示す処
理のためにステツプ１２０で予約される。１２１
で、ボリユーム識別情に関連したエントリイがフ
エツチされる。もし中央レコード１５にエントリ
イがなけば、１２２でエラーが表示される。その
ようなエラーからどのようにして回復するかは、
本発明と直接の関連を有しないので、詳細な説明
を省略する。エーがない場合、ステツプ１２１に
続いて、ステツプ１２３で中央レコード１５のエ
ントリイにあるトラツク数が、割振サイズ又は割
振解除サイズに従つて変更され、新しいトラツク
数が得られる。次に１２４で制御レコードが解放
され、矢印９６（又は１００）を介して他のプロ
グラムへのリターンが生じる。
本発明を実施するに当つて、中央レコード１５
の直列化が重要である。即ち、最大数の自由トラ
ツクを有するDASDが１度決定されると、割振り
しようとしているホストは保護される。何故なら
ば、自由トラツクの数が既に変更されているから
である。かくて、最初のリクエストを出したホス
トによる割振ルーチンが未だ実行されていなくて
も、走査比較機能を生じる次の割振りは、最初の
リクエストを出したホストがその走査比較機能を
完了した後に、エントリイを調べる。従つて、こ
れまで説明した制御機構は、「本発明の背景」の
ところで指摘した機能の全てを実行できるのみで
なく、中央レコードの直列化を自動的に達成す
る。これは多重ホスト多重プログラム環境におけ
る本発明の重要な特特徴である。
の直列化が重要である。即ち、最大数の自由トラ
ツクを有するDASDが１度決定されると、割振り
しようとしているホストは保護される。何故なら
ば、自由トラツクの数が既に変更されているから
である。かくて、最初のリクエストを出したホス
トによる割振ルーチンが未だ実行されていなくて
も、走査比較機能を生じる次の割振りは、最初の
リクエストを出したホストがその走査比較機能を
完了した後に、エントリイを調べる。従つて、こ
れまで説明した制御機構は、「本発明の背景」の
ところで指摘した機能の全てを実行できるのみで
なく、中央レコードの直列化を自動的に達成す
る。これは多重ホスト多重プログラム環境におけ
る本発明の重要な特特徴である。
第１図は本発明を使用する多重ホストデータ処
理システムを示す単純化された図、第２図は第１
図のシステムで使用可能な中央制御装置を示すブ
ロツク図、第３図は第１図のシステムで実行され
る動作の４つの要素を示す流れ図、第４図は第３
図に示される動作において最大の自由スペースを
有するメモリ装置を決定するための流れ図、第５
図は第３図に示される動作において制御レコード
を更新するための流れ図である。 １０……ホスト、１１……メイン・メモリ、１
２……直接アクセス記憶装置（DASD）、１４…
…中央レコード・コントロール、１５……中央レ
コード、１６……ボリユーム目録（VTOC）、２
２……自由スペース標識、２４……受信回路、２
８……アクセス回路、２５，２９，３２……レジ
スタ、３５……メモリ・アクセス回路、４１……
レジスタ、４２……プラス／マイナス加算器、５
０……走査比較回路、５２……アドレス走査器、
５４……カウンタ、５７……比較回路、６２……
レジスタ、６３……比較回路、６６……レジス
タ。
理システムを示す単純化された図、第２図は第１
図のシステムで使用可能な中央制御装置を示すブ
ロツク図、第３図は第１図のシステムで実行され
る動作の４つの要素を示す流れ図、第４図は第３
図に示される動作において最大の自由スペースを
有するメモリ装置を決定するための流れ図、第５
図は第３図に示される動作において制御レコード
を更新するための流れ図である。 １０……ホスト、１１……メイン・メモリ、１
２……直接アクセス記憶装置（DASD）、１４…
…中央レコード・コントロール、１５……中央レ
コード、１６……ボリユーム目録（VTOC）、２
２……自由スペース標識、２４……受信回路、２
８……アクセス回路、２５，２９，３２……レジ
スタ、３５……メモリ・アクセス回路、４１……
レジスタ、４２……プラス／マイナス加算器、５
０……走査比較回路、５２……アドレス走査器、
５４……カウンタ、５７……比較回路、６２……
レジスタ、６３……比較回路、６６……レジス
タ。
Claims (1)
- １ 記憶容量及びアクセス速度が相対的に大きい
データ記憶装置と、記憶容量及びアクセス速度が
相対的に小さいデータ記憶装置と、上記データ記
憶装置の各々の未使用記憶スペースの量を記憶す
る記憶手段と、上記データ記憶装置の各々の記憶
容量とは無関係に最大の未使用記憶スペースを有
するデータ記憶装置に記憶スペースの割振りを行
う手段と、上記記憶スペースの割振りに応じて上
記記憶手段に記憶された未使用記憶スペースの量
を更新する手段とを具備した記憶スペース割振制
御装置。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/247,198 US4528624A (en) | 1981-03-25 | 1981-03-25 | Method and apparatus for allocating memory space based upon free space in diverse memory devices |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57164352A JPS57164352A (en) | 1982-10-08 |
| JPH0364890B2 true JPH0364890B2 (ja) | 1991-10-08 |
Family
ID=22933996
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57001082A Granted JPS57164352A (en) | 1981-03-25 | 1982-01-08 | Memory space allotment controller |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4528624A (ja) |
| EP (1) | EP0061585B1 (ja) |
| JP (1) | JPS57164352A (ja) |
| CA (1) | CA1169581A (ja) |
| DE (1) | DE3277599D1 (ja) |
Families Citing this family (43)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0642238B2 (ja) * | 1983-12-30 | 1994-06-01 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | デ−タ処理システム |
| US4881164A (en) * | 1983-12-30 | 1989-11-14 | International Business Machines Corporation | Multi-microprocessor for controlling shared memory |
| US4638424A (en) * | 1984-01-12 | 1987-01-20 | International Business Machines Corporation | Managing data storage devices connected to a digital computer |
| AU575182B2 (en) * | 1984-06-28 | 1988-07-21 | Wang Laboratories, Inc. | Self extending memory file |
| JPS62159239A (ja) * | 1985-12-30 | 1987-07-15 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 仮想マシンの編集システム |
| US4742447A (en) * | 1986-01-16 | 1988-05-03 | International Business Machines Corporation | Method to control I/O accesses in a multi-tasking virtual memory virtual machine type data processing system |
| JPS633349A (ja) * | 1986-06-24 | 1988-01-08 | Nec Corp | フアイルスペ−ス割当て処理方式 |
| JPH0198030A (ja) * | 1987-10-09 | 1989-04-17 | Nec Corp | 仮想計算機の主記憶制御方式 |
| US5109485A (en) * | 1988-08-30 | 1992-04-28 | Ncr Corporation | Method for transferring data between memories |
| US5063499A (en) * | 1989-01-09 | 1991-11-05 | Connectix, Inc. | Method for a correlating virtual memory systems by redirecting access for used stock instead of supervisor stock during normal supervisor mode processing |
| EP0453863A2 (en) * | 1990-04-27 | 1991-10-30 | National Semiconductor Corporation | Methods and apparatus for implementing a media access control/host system interface |
| US5151990A (en) * | 1990-08-28 | 1992-09-29 | International Business Machines Corporation | Nonvolatile memory management in a data processing network |
| JP2871872B2 (ja) * | 1991-02-20 | 1999-03-17 | 日本電気株式会社 | シスアウトスプール制御方式 |
| US5345584A (en) * | 1991-03-11 | 1994-09-06 | Laclead Enterprises | System for managing data storage based on vector-summed size-frequency vectors for data sets, devices, and residual storage on devices |
| US5390315A (en) * | 1992-06-15 | 1995-02-14 | International Business Machines Corporation | Allocation of uniform contiguous blocks of DASD storage by maintaining both a bit and a bit map record of available storage |
| AU4219693A (en) * | 1992-09-30 | 1994-04-14 | Apple Computer, Inc. | Inter-task buffer and connections |
| US5561785A (en) * | 1992-10-29 | 1996-10-01 | International Business Machines Corporation | System for allocating and returning storage and collecting garbage using subpool of available blocks |
| US5535369A (en) * | 1992-10-30 | 1996-07-09 | Intel Corporation | Method for allocating memory in a solid state memory disk |
| JP3315779B2 (ja) * | 1993-11-16 | 2002-08-19 | 富士通株式会社 | ディスク装置間のファイル転送装置およびファイル転送方法 |
| US5491810A (en) * | 1994-03-01 | 1996-02-13 | International Business Machines Corporation | Method and system for automated data storage system space allocation utilizing prioritized data set parameters |
| JPH0844498A (ja) * | 1994-07-29 | 1996-02-16 | Hitachi Ltd | 圧縮機能付き記憶装置及びそれを有するコンピュータシステム |
| US5463776A (en) * | 1994-09-22 | 1995-10-31 | Hewlett-Packard Company | Storage management system for concurrent generation and fair allocation of disk space among competing requests |
| JPH08123763A (ja) * | 1994-10-26 | 1996-05-17 | Nec Corp | 分散処理システムにおけるメモリ割り当て方式 |
| US5563828A (en) * | 1994-12-27 | 1996-10-08 | Intel Corporation | Method and apparatus for searching for data in multi-bit flash EEPROM memory arrays |
| US5708793A (en) * | 1995-03-31 | 1998-01-13 | International Business Machines Corporation | Method and apparatus using address and read head location information to provide optimal operation of a disk system |
| US5784698A (en) * | 1995-12-05 | 1998-07-21 | International Business Machines Corporation | Dynamic memory allocation that enalbes efficient use of buffer pool memory segments |
| JPH10187505A (ja) * | 1996-12-24 | 1998-07-21 | Toshiba Corp | 情報記憶システム及び同システムに適用するデータ配置方法 |
| EP0859327B1 (en) | 1997-02-14 | 2009-07-15 | Canon Kabushiki Kaisha | Data transmission apparatus, system and method, and image processing apparatus |
| TW384611B (en) | 1997-02-14 | 2000-03-11 | Canon Kk | Data communication apparatus and method |
| EP0859326A3 (en) | 1997-02-14 | 1999-05-12 | Canon Kabushiki Kaisha | Data transmission apparatus, system and method, and image processing apparatus |
| US6138187A (en) * | 1998-08-21 | 2000-10-24 | International Business Machines Corporation | Method and system for increasing spatial reuse in a serial storage architecture subsystem |
| US6366931B1 (en) | 1998-11-20 | 2002-04-02 | Hewlett-Packard Company | Apparatus for and method of non-linear constraint optimization in storage system configuration |
| US6321317B1 (en) | 1998-12-16 | 2001-11-20 | Hewlett-Packard Co | Apparatus for and method of multi-dimensional constraint optimization in storage system configuration |
| US6684313B2 (en) | 2001-08-15 | 2004-01-27 | Hewlett-Packard Development Company, L.P. | Managing storage contention in automated storage systems |
| US20030126394A1 (en) * | 2001-12-27 | 2003-07-03 | Storage Technology Corporation | System and method for remote configuration of data storage space |
| US8024544B2 (en) * | 2004-05-13 | 2011-09-20 | International Business Machines Corporation | Free resource error/event log for autonomic data processing system |
| US7277985B2 (en) * | 2004-07-13 | 2007-10-02 | International Business Machines Corporation | Method, system and program product for storing downloadable content on a plurality of enterprise storage system (ESS) cells |
| KR20070055590A (ko) * | 2004-09-13 | 2007-05-30 | 코닌클리케 필립스 일렉트로닉스 엔.브이. | 분산된 저장 시스템을 관리하는 방법 |
| US7565496B2 (en) * | 2005-01-22 | 2009-07-21 | Cisco Technology, Inc. | Sharing memory among multiple information channels |
| US20070130236A1 (en) * | 2005-12-05 | 2007-06-07 | International Buisiness Machines Corporation | Method, apparatus and program storage device for providing real-time file system charge-back accounting per management object during a report cycle |
| US7783609B2 (en) * | 2008-01-24 | 2010-08-24 | International Business Machines Corporation | Storing information in otherwise unused space in VTOC and VVDS for recovery of data |
| US9501222B2 (en) | 2014-05-09 | 2016-11-22 | Micron Technology, Inc. | Protection zones in virtualized physical addresses for reconfigurable memory systems using a memory abstraction |
| US10684968B2 (en) * | 2017-06-15 | 2020-06-16 | International Business Machines Corporation | Conditional memory spreading for heterogeneous memory sizes |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3241125A (en) * | 1962-05-22 | 1966-03-15 | Ibm | Memory allocation |
| US3702006A (en) * | 1971-06-09 | 1972-10-31 | Ibm | Method for balancing the utilization of input/output devices |
| US3878513A (en) * | 1972-02-08 | 1975-04-15 | Burroughs Corp | Data processing method and apparatus using occupancy indications to reserve storage space for a stack |
| US4435752A (en) * | 1973-11-07 | 1984-03-06 | Texas Instruments Incorporated | Allocation of rotating memory device storage locations |
| US4104718A (en) * | 1974-12-16 | 1978-08-01 | Compagnie Honeywell Bull (Societe Anonyme) | System for protecting shared files in a multiprogrammed computer |
| CH604322A5 (ja) * | 1975-02-10 | 1978-09-15 | Siemens Ag | |
| GB1548401A (en) * | 1975-10-08 | 1979-07-11 | Plessey Co Ltd | Data processing memory space allocation and deallocation arrangements |
| US4325120A (en) * | 1978-12-21 | 1982-04-13 | Intel Corporation | Data processing system |
| GB2059652B (en) * | 1979-09-29 | 1983-08-24 | Plessey Co Ltd | Memory protection system using capability registers |
| US4403283A (en) * | 1980-07-28 | 1983-09-06 | Ncr Corporation | Extended memory system and method |
| JPS57150028A (en) * | 1981-02-25 | 1982-09-16 | Fuji Facom Corp | Telegram buffer control system |
| US4393445A (en) * | 1981-03-06 | 1983-07-12 | International Business Machines Corporation | Information-signal recording apparatus employing record volume oriented identification signals |
-
1981
- 1981-03-25 US US06/247,198 patent/US4528624A/en not_active Expired - Lifetime
-
1982
- 1982-01-08 JP JP57001082A patent/JPS57164352A/ja active Granted
- 1982-01-15 CA CA000394300A patent/CA1169581A/en not_active Expired
- 1982-02-25 EP EP82101420A patent/EP0061585B1/en not_active Expired
- 1982-02-25 DE DE8282101420T patent/DE3277599D1/de not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| EP0061585A2 (en) | 1982-10-06 |
| US4528624A (en) | 1985-07-09 |
| JPS57164352A (en) | 1982-10-08 |
| EP0061585A3 (en) | 1985-08-07 |
| DE3277599D1 (en) | 1987-12-17 |
| CA1169581A (en) | 1984-06-19 |
| EP0061585B1 (en) | 1987-11-04 |
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