JPH0364960A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0364960A JPH0364960A JP1201668A JP20166889A JPH0364960A JP H0364960 A JPH0364960 A JP H0364960A JP 1201668 A JP1201668 A JP 1201668A JP 20166889 A JP20166889 A JP 20166889A JP H0364960 A JPH0364960 A JP H0364960A
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Landscapes
- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体層に関し、特にバイポーラトランジスタ
とＣＭＯ３ＭＯＳ型トランジスタ一基板上に形成されて
いるＢ ｉ−ＣＭＯＳ型半導体装置の構造に間する。
とＣＭＯ３ＭＯＳ型トランジスタ一基板上に形成されて
いるＢ ｉ−ＣＭＯＳ型半導体装置の構造に間する。
従来のＢ １−ＣＭＯＳ型半導体装置の一例を図面を参
照して製造工程順に説明する。
照して製造工程順に説明する。
まず第３図（ａ＞に示すように、Ｐ型半導体基板３０１
にＮ型埋め込み層３０２、Ｐ型埋め込み層３０３を形成
した後、厚さ２．０μｍ程度のエピタキシャル層を設け
、イオン注入法によりＮ型ウェル３０４とＰ型ウェル３
０５を形成する０次に選択酸化法によりフィールド酸化
膜３０６を形成し、１０〜３０ｎｍのゲート酸化膜３０
７、多結晶シリコンのゲート電極３０８、Ｎ−型ソース
・ドレイン領域３０９、Ｐ型ベース領域３１２を設ける
。この後、ゲート電極３０８の側面部にシリコン酸化膜
を用いたサイドウオール３１０を形成し、イオン注入法
により、Ｎ＋型ソース・ドレイン領域３１１、Ｎ型コレ
クタ拡散層３１３及び図には示していないＰ型ソース・
ドレイン領域を形成する。
にＮ型埋め込み層３０２、Ｐ型埋め込み層３０３を形成
した後、厚さ２．０μｍ程度のエピタキシャル層を設け
、イオン注入法によりＮ型ウェル３０４とＰ型ウェル３
０５を形成する０次に選択酸化法によりフィールド酸化
膜３０６を形成し、１０〜３０ｎｍのゲート酸化膜３０
７、多結晶シリコンのゲート電極３０８、Ｎ−型ソース
・ドレイン領域３０９、Ｐ型ベース領域３１２を設ける
。この後、ゲート電極３０８の側面部にシリコン酸化膜
を用いたサイドウオール３１０を形成し、イオン注入法
により、Ｎ＋型ソース・ドレイン領域３１１、Ｎ型コレ
クタ拡散層３１３及び図には示していないＰ型ソース・
ドレイン領域を形成する。
次に第３図（ｂ）に示すように、眉間絶縁用の酸化膜３
１４を形成したのち、エミッタ領域を開口し、多結晶シ
リコンのエミッタ電極３１５を設け、更に拡散によりＮ
型エミッタ領域３１６を設ける、この後、眉間絶縁膜、
金属配線膜等を形成してＢ ｉ−ＣＭＯＳ型半導体装置
を完成させる。
１４を形成したのち、エミッタ領域を開口し、多結晶シ
リコンのエミッタ電極３１５を設け、更に拡散によりＮ
型エミッタ領域３１６を設ける、この後、眉間絶縁膜、
金属配線膜等を形成してＢ ｉ−ＣＭＯＳ型半導体装置
を完成させる。
上述した従来のＢ ｉ−ＣＭＯＳ型半導体装置は、ＣＭ
ＯＳ型半導体装置に比べて信号伝達遅延時間を短くする
ことを目的としたものである。しかしながら、近年、素
子の微細化が進んだことにより、ＭＯＳトランジスタの
ソース・ドレイン領域やバイポーラトランジスタのベー
ス領域が浅くなってきているため、これらの部分で生じ
る寄生抵抗成分の増加によりミ遅延時間を短くすること
が困難どなってきている。
ＯＳ型半導体装置に比べて信号伝達遅延時間を短くする
ことを目的としたものである。しかしながら、近年、素
子の微細化が進んだことにより、ＭＯＳトランジスタの
ソース・ドレイン領域やバイポーラトランジスタのベー
ス領域が浅くなってきているため、これらの部分で生じ
る寄生抵抗成分の増加によりミ遅延時間を短くすること
が困難どなってきている。
本発明の半導体装置は、拡散層とシリサイド層とからな
るソース・トレインを有するＭＯＳ型トランジスタと、
拡散層とシリサイド層とからなるベースを有するバイポ
ーラ型トランジスタとを同一基板上に併せて具備するも
のである。
るソース・トレインを有するＭＯＳ型トランジスタと、
拡散層とシリサイド層とからなるベースを有するバイポ
ーラ型トランジスタとを同一基板上に併せて具備するも
のである。
本発明について図面を参照して説明する。
第１図（ａ）〜（Ｃ）は本発明の第１の実施例を説明す
るための半導体チップの断面図である。以下製造工程順
に説明する。
るための半導体チップの断面図である。以下製造工程順
に説明する。
まず、第１図（ａ）に示すように、シリコンからなる抵
抗率１０〜１４Ω・０のＰ型半導体基板１０１の一生面
上に不純物を導入し、高濃度のＮ型埋め込み層１０２と
高濃度のＰ型埋め込み層１０３とを設ける。次に抵抗率
１Ω・０程度のＮ型エピタキシャル層を１〜２μｍの厚
さに形成し、Ｎ型ウェル１０４とＰ型ウェル１０５を設
けた後に選択酸化法によりフィールド酸化膜１０６を形
成する。次にゲート酸化膜１０７を１０〜３０ｎｍの厚
さに形成して、不純物を導入した３００〜４００ｎｍ厚
の多結晶シリコン膜によりゲート電極１０８を所望の領
域に設ける。次でイオン注入法により不純物を導入し、
Ｎ−型ソース・ドレイン領域１０９とＰ型ベース領域１
１２を形成する。
抗率１０〜１４Ω・０のＰ型半導体基板１０１の一生面
上に不純物を導入し、高濃度のＮ型埋め込み層１０２と
高濃度のＰ型埋め込み層１０３とを設ける。次に抵抗率
１Ω・０程度のＮ型エピタキシャル層を１〜２μｍの厚
さに形成し、Ｎ型ウェル１０４とＰ型ウェル１０５を設
けた後に選択酸化法によりフィールド酸化膜１０６を形
成する。次にゲート酸化膜１０７を１０〜３０ｎｍの厚
さに形成して、不純物を導入した３００〜４００ｎｍ厚
の多結晶シリコン膜によりゲート電極１０８を所望の領
域に設ける。次でイオン注入法により不純物を導入し、
Ｎ−型ソース・ドレイン領域１０９とＰ型ベース領域１
１２を形成する。
次に第１図（ｂ）に示すように、ＣＶＤ法によりシリコ
ン酸化膜１１０を１５０〜３００ｎｍの厚さに積層した
のち、バイポーラトランジスタのエミッタ領域を開口す
る０次で全面にヒ素を導入した２００〜３００ｎｍ厚の
多結晶シリコン膜を形成したのちパターニングされたフ
ォトレジスト膜１２０を用いてドライエツチングし、エ
ミッタ電極１１５とする。この際多結晶シリコン膜のエ
ツチングに多少等方性を持たせることにより、ゲート電
極１０８の側面部等に多結晶シリコン膜のエツチング残
りが生じないようにする。
ン酸化膜１１０を１５０〜３００ｎｍの厚さに積層した
のち、バイポーラトランジスタのエミッタ領域を開口す
る０次で全面にヒ素を導入した２００〜３００ｎｍ厚の
多結晶シリコン膜を形成したのちパターニングされたフ
ォトレジスト膜１２０を用いてドライエツチングし、エ
ミッタ電極１１５とする。この際多結晶シリコン膜のエ
ツチングに多少等方性を持たせることにより、ゲート電
極１０８の側面部等に多結晶シリコン膜のエツチング残
りが生じないようにする。
次に第１図（Ｃ）に示すように、フォトレジスト膜１２
０をエミッタ電極１１５上に残したまま、酸化膜１１０
のドライエツチングをシリコン面が露出するまで異方的
に行なうことにより、ゲート電極１０８の側面部および
エミッタ電極の下部にのみ酸化膜１１０を残す０次に、
エミッタ電極１１５上のフォトレジスト膜を除去し、イ
オン注入法により不純物を導入して、Ｎ４″型ソース・
ドレイン領域１１１．Ｎ型コレクタ拡散層１１３、図に
は示していないＰ型ＭＯ３）ランジスタ部のＰ型ソース
・ドレイン領域を形成する。
０をエミッタ電極１１５上に残したまま、酸化膜１１０
のドライエツチングをシリコン面が露出するまで異方的
に行なうことにより、ゲート電極１０８の側面部および
エミッタ電極の下部にのみ酸化膜１１０を残す０次に、
エミッタ電極１１５上のフォトレジスト膜を除去し、イ
オン注入法により不純物を導入して、Ｎ４″型ソース・
ドレイン領域１１１．Ｎ型コレクタ拡散層１１３、図に
は示していないＰ型ＭＯ３）ランジスタ部のＰ型ソース
・ドレイン領域を形成する。
この後にチタン等の高融点金属膜をスパッタ法により５
０〜１１００ｎの厚さに積層し、高温の熱処理を行なう
ことにより、シリコン面の露出している部分、すなわち
Ｎ′″型ソース・ドレイン領域１１１、Ｐ型ベース領域
１１２、Ｎ型コレクタ拡散Ｍ１１３およびゲート電極１
０８、エミッタ電極１１５の表面部にシリサイド層１１
７を形成し、シリコンと未反応の高融点金属膜はウェッ
トエツチング法により除去する。
０〜１１００ｎの厚さに積層し、高温の熱処理を行なう
ことにより、シリコン面の露出している部分、すなわち
Ｎ′″型ソース・ドレイン領域１１１、Ｐ型ベース領域
１１２、Ｎ型コレクタ拡散Ｍ１１３およびゲート電極１
０８、エミッタ電極１１５の表面部にシリサイド層１１
７を形成し、シリコンと未反応の高融点金属膜はウェッ
トエツチング法により除去する。
エミッタ電極１１５の下部にはヒ素の熱拡散によりＮ型
エミッタ領域１１６が形成されるためＰ型ベース領域１
１２のシリサイド層１１７とＮ型エミッタ領域１１６が
短絡しないようにエミッタ電極１１５の幅を決める必要
がある。しかる後に層間絶縁膜、配線用金属膜等を形成
することによりＢｉ−ＣＭＯＳ型半導体装置が完成する
。
エミッタ領域１１６が形成されるためＰ型ベース領域１
１２のシリサイド層１１７とＮ型エミッタ領域１１６が
短絡しないようにエミッタ電極１１５の幅を決める必要
がある。しかる後に層間絶縁膜、配線用金属膜等を形成
することによりＢｉ−ＣＭＯＳ型半導体装置が完成する
。
このように第１の実施例によれば、拡散層上にシリサイ
ド層１１７を有するＭＯＳ型トランジスタのソース・ド
レインとバイポーラトランジスタのベースとが得られる
ため、寄生抵抗成分を減少させることができる。
ド層１１７を有するＭＯＳ型トランジスタのソース・ド
レインとバイポーラトランジスタのベースとが得られる
ため、寄生抵抗成分を減少させることができる。
第２図（ａ）、（ｂ）は本発明の第２の実施例を説明す
るための半導体チップの断面図である。
るための半導体チップの断面図である。
第２図（ａ）において、２０１はＰ型半導体基板、２０
２はＮ型埋め込み層、２０３はＰ型埋め込み層、２０４
はＮ型ウェル、２０５はＰ型ウェル、２０６はフィール
ド酸化膜、２０７はゲート酸化膜、２１２はＰ型ベース
領域である。ゲート酸化膜２０７のエミッタ領域に相当
する部分をエツチング除去し、多結晶シリコン膜を１５
０〜２００ｎｍ厚にＣＶＤ法により積層する。イオン注
入法にてヒ素をＩ Ｘ １０１６〜３ Ｘ １０ ”ａ
ｔｏｍｓ／ｃ１１２の濃度で多結晶シリコン膜に導入し
た後に、チタンシリサイド膜を１５０〜２００ｎｍ厚に
スパッタ法で積層し、ポリサイド構造のゲート電極２０
８とエミッタ電極２１５を形成する。しかる後にＮ＋型
ソース・ドレイン領域２１１、Ｎ型コレクタ拡散Ｍ２１
３、図には示していないＰ型ソース・ドレイン領域に不
純物を導入する。エミッタ電極２１５の下部にはヒ素の
熱拡散によりＮ型エミッタ領域２１６が形成される。
２はＮ型埋め込み層、２０３はＰ型埋め込み層、２０４
はＮ型ウェル、２０５はＰ型ウェル、２０６はフィール
ド酸化膜、２０７はゲート酸化膜、２１２はＰ型ベース
領域である。ゲート酸化膜２０７のエミッタ領域に相当
する部分をエツチング除去し、多結晶シリコン膜を１５
０〜２００ｎｍ厚にＣＶＤ法により積層する。イオン注
入法にてヒ素をＩ Ｘ １０１６〜３ Ｘ １０ ”ａ
ｔｏｍｓ／ｃ１１２の濃度で多結晶シリコン膜に導入し
た後に、チタンシリサイド膜を１５０〜２００ｎｍ厚に
スパッタ法で積層し、ポリサイド構造のゲート電極２０
８とエミッタ電極２１５を形成する。しかる後にＮ＋型
ソース・ドレイン領域２１１、Ｎ型コレクタ拡散Ｍ２１
３、図には示していないＰ型ソース・ドレイン領域に不
純物を導入する。エミッタ電極２１５の下部にはヒ素の
熱拡散によりＮ型エミッタ領域２１６が形成される。
次に第２図（ｂ）に示すように、ＣＶＤ法により１５０
〜３００ｎｍの厚さに積層した酸化膜を異方的にエツチ
ング除去することによりゲート電極２０８とエミッタ電
極２１５の側面部にのみ酸化膜２１０を残す、しかる後
に前述の第１の実施例と同様にしてシリコン露出面にシ
リサイド層２１７を形成する。
〜３００ｎｍの厚さに積層した酸化膜を異方的にエツチ
ング除去することによりゲート電極２０８とエミッタ電
極２１５の側面部にのみ酸化膜２１０を残す、しかる後
に前述の第１の実施例と同様にしてシリコン露出面にシ
リサイド層２１７を形成する。
この第２の実施例でも第１の実施例と同様にソース・ド
レインとベースの寄生抵抗成分を減少させることができ
る他に、バイポーラトランジスタのコレクタの寄生抵抗
成分も少くできるため、遅延時間をより短くできるとい
う利点がある。
レインとベースの寄生抵抗成分を減少させることができ
る他に、バイポーラトランジスタのコレクタの寄生抵抗
成分も少くできるため、遅延時間をより短くできるとい
う利点がある。
以上説明したように本発明は、Ｍｏｓトランジスタのソ
ース・ドレインとバイポーラトランジスタのベースとを
拡散層とシリサイド層とから形成することにより、寄生
抵抗成分が減少するため、信号伝達遅延時間を短くでき
るという効果がある。
ース・ドレインとバイポーラトランジスタのベースとを
拡散層とシリサイド層とから形成することにより、寄生
抵抗成分が減少するため、信号伝達遅延時間を短くでき
るという効果がある。
第１図（ａ）〜（ｃ）及び第２図（ａ）、（ｂ）は本発
明の第１及び第２の実施例を説明するための半導体チッ
プの断面図、第３図（ａ）、（ｂ）は従来例を説明する
ための半導体チップの断面図である。 １０１．２０１，３０１・・・Ｐ型半導体基板、１０２
．２０２，３０２−Ｎ型埋め込み層、１０３．２０３，
３０３−Ｐ型埋め込み層、１０４゜２０４．３０４−Ｎ
型ウェル、１０５，２０５゜３０５ ・Ｐ型ウェル、１
０６，２０６．３０６・・・フィールド酸化膜、１０７
，２０７．３０７・・・ゲート酸化膜、１０８，２０８
．３０８・・・ゲート電極、１０９．３０９・・・Ｎ−
型ソース・ドレイン、１１０．２１０・・・酸化膜、３
１０・・・サイドウオール、１１１，２１１，３１１・
・・Ｎ＋型ソース・ドレイン領域、１１２，２１２，３
１２・・・Ｐ型ベース領域、１１３，２１３．３１３・
・・Ｎ型コレクタ拡散層、１１５，２１５．３１５・・
・エミッタ電極、１１６，２１６，３１６・・・Ｎ型エ
ミッタ領域、１１７，２１７・・・シリサイド層、１２
０・・・フォトレジスト膜。
明の第１及び第２の実施例を説明するための半導体チッ
プの断面図、第３図（ａ）、（ｂ）は従来例を説明する
ための半導体チップの断面図である。 １０１．２０１，３０１・・・Ｐ型半導体基板、１０２
．２０２，３０２−Ｎ型埋め込み層、１０３．２０３，
３０３−Ｐ型埋め込み層、１０４゜２０４．３０４−Ｎ
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０６，２０６．３０６・・・フィールド酸化膜、１０７
，２０７．３０７・・・ゲート酸化膜、１０８，２０８
．３０８・・・ゲート電極、１０９．３０９・・・Ｎ−
型ソース・ドレイン、１１０．２１０・・・酸化膜、３
１０・・・サイドウオール、１１１，２１１，３１１・
・・Ｎ＋型ソース・ドレイン領域、１１２，２１２，３
１２・・・Ｐ型ベース領域、１１３，２１３．３１３・
・・Ｎ型コレクタ拡散層、１１５，２１５．３１５・・
・エミッタ電極、１１６，２１６，３１６・・・Ｎ型エ
ミッタ領域、１１７，２１７・・・シリサイド層、１２
０・・・フォトレジスト膜。
Claims (1)
- 拡散層とシリサイド層とからなるソース・ドレインを有
するＭＯＳ型トランジスタと、拡散層とシリサイド層と
からなるベースを有するバイポーラ型トランジスタとを
同一基板上に併せて具備することを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1201668A JPH0364960A (ja) | 1989-08-02 | 1989-08-02 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1201668A JPH0364960A (ja) | 1989-08-02 | 1989-08-02 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0364960A true JPH0364960A (ja) | 1991-03-20 |
Family
ID=16444919
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1201668A Pending JPH0364960A (ja) | 1989-08-02 | 1989-08-02 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0364960A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19638846A1 (de) * | 1996-09-21 | 1998-03-26 | Karosserie Baur Gmbh | Cabriolet mit starren Dachrahmen |
| JP2008141083A (ja) * | 2006-12-05 | 2008-06-19 | Matsushita Electric Ind Co Ltd | テープフィーダおよび電子部品実装装置 |
-
1989
- 1989-08-02 JP JP1201668A patent/JPH0364960A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19638846A1 (de) * | 1996-09-21 | 1998-03-26 | Karosserie Baur Gmbh | Cabriolet mit starren Dachrahmen |
| JP2008141083A (ja) * | 2006-12-05 | 2008-06-19 | Matsushita Electric Ind Co Ltd | テープフィーダおよび電子部品実装装置 |
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