JPH0638472B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0638472B2 JPH0638472B2 JP61264272A JP26427286A JPH0638472B2 JP H0638472 B2 JPH0638472 B2 JP H0638472B2 JP 61264272 A JP61264272 A JP 61264272A JP 26427286 A JP26427286 A JP 26427286A JP H0638472 B2 JPH0638472 B2 JP H0638472B2
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- Japan
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- bipolar transistor
- oxide film
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D84/01—Manufacture or treatment
- H10D84/0107—Integrating at least one component covered by H10D12/00 or H10D30/00 with at least one component covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating IGFETs with BJTs
- H10D84/0109—Integrating at least one component covered by H10D12/00 or H10D30/00 with at least one component covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating IGFETs with BJTs the at least one component covered by H10D12/00 or H10D30/00 being a MOS device
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法に関し、特にシリコンゲ
ートＭＯＳ型電界効果トランジスタとバイポーラトラン
ジスタを同一基板上に形成した集積回路装置の製造方法
に関する。
ートＭＯＳ型電界効果トランジスタとバイポーラトラン
ジスタを同一基板上に形成した集積回路装置の製造方法
に関する。
バイポーラトランジスタと相補型電界効果トランジスタ
（以下ＣＭＯＳトランジスタと記す）を同一基板上に形
成した集積回路（以下Ｂｉ−ＣＭＯＳ ＩＣと記す）
は、ＣＭＯＳトランジスタの低消費電力動作と、バイポ
ーラトランジスタの高速動作，高駆動能力を同時に実現
出来ることから、近年多くの試みが報告されている。
（以下ＣＭＯＳトランジスタと記す）を同一基板上に形
成した集積回路（以下Ｂｉ−ＣＭＯＳ ＩＣと記す）
は、ＣＭＯＳトランジスタの低消費電力動作と、バイポ
ーラトランジスタの高速動作，高駆動能力を同時に実現
出来ることから、近年多くの試みが報告されている。
従来報告されているＢｉ−ＣＭＯＳ ＩＣの製造プロセ
スの一例により形成したＢｉ−ＣＭＯＳ素子の断面図を
第３図に示す。第３図を参照して製造工程を順に追って
説明すると、Ｐ型基板ＩにＮ＋型埋込領域２，Ｐ＋型埋
込領域３を形成し、次いでＮ型エピタキシャル層４を成
長し、ＮｃｈＭＯＳＦＦＴ形成領域と、バイポーラ絶縁
分離領域にＰ型領域５を、ＰｃｈＭＯＳＦＦＴ形成領域
にＮ型ウエル領域６を形成し、素子分離酸化膜８を形成
する。次に、ゲート酸化膜を形成後、ゲート多結晶シリ
コン層９、バイポーラベース領域１０を形成し、バイポ
ーラトランジスタのエミッタ拡散窓を開口後、第２の多
結晶シリコン層１３をエミッタ拡散窓を覆う様に形成す
る。ＮｃｈＭＯＳＦＥＴのソース・ドレイン領域とバイ
ポーラトランジスタのエミッタ領域１５を同時に形成
し、ＰｃｈＭＯＳＦＥＴのソース・ドレイン領域のバイ
ポーラトランジスタのベースコンタクト領域１７を形成
する。
スの一例により形成したＢｉ−ＣＭＯＳ素子の断面図を
第３図に示す。第３図を参照して製造工程を順に追って
説明すると、Ｐ型基板ＩにＮ＋型埋込領域２，Ｐ＋型埋
込領域３を形成し、次いでＮ型エピタキシャル層４を成
長し、ＮｃｈＭＯＳＦＦＴ形成領域と、バイポーラ絶縁
分離領域にＰ型領域５を、ＰｃｈＭＯＳＦＦＴ形成領域
にＮ型ウエル領域６を形成し、素子分離酸化膜８を形成
する。次に、ゲート酸化膜を形成後、ゲート多結晶シリ
コン層９、バイポーラベース領域１０を形成し、バイポ
ーラトランジスタのエミッタ拡散窓を開口後、第２の多
結晶シリコン層１３をエミッタ拡散窓を覆う様に形成す
る。ＮｃｈＭＯＳＦＥＴのソース・ドレイン領域とバイ
ポーラトランジスタのエミッタ領域１５を同時に形成
し、ＰｃｈＭＯＳＦＥＴのソース・ドレイン領域のバイ
ポーラトランジスタのベースコンタクト領域１７を形成
する。
以上、最近の高速化に対応したＢｉ−ＣＭＯＳプロセス
の一例を示したが、このプロセスによれば、バイポーラ
トランジスタの高速化のため、エミッタ拡散窓上に第２
の多結晶シリコン層を形成することにより、電極配線を
引き出す時に開口するコンタクトのマスク合わせズレを
見込む必要がなく、エミッタ領域を小さく出来、又、バ
イポーラトランジスタのエミッタとＮｃｈＭＯＳＦＥＴ
のソース・ドレイン領域、バイポーラトランジスタのベ
ースコンタクト領域とＰｃｈＭＯＳＦＥＴのソース・ド
レイン領域を同時に形成することから、工程が簡略化さ
れるという利点がある。しかし、エミッタ拡散窓を覆う
様に形成した第２の多結晶シリコン層とベース領域との
間には、ゲート酸化膜かそれと同程度の厚さのパターン
酸化膜しかないため、エミッタとベース間の容量を必要
以上に増やしている。又、バイポーラトランジスタの高
速化及びＣＭＯＳＦＥＴの微細化に伴い、拡散層深さが
浅くなる傾向にあるが、従来のプロセスでは、エミッタ
押込（ｈFEコントロール）とＮｃｈＭＯＳＦＥＴのソー
ス・ドレイン形成を同時に行っておりバイポーラトラン
ジスタ高速化のためエミッタ押込時間を短くすると、Ｎ
ｃｈＭＯＳＦＥＴのソース・ドレイン領域も浅くなり、
ホットエレクトロン等の問題が生じ、微細化には対応出
来ない等の欠点がある。
の一例を示したが、このプロセスによれば、バイポーラ
トランジスタの高速化のため、エミッタ拡散窓上に第２
の多結晶シリコン層を形成することにより、電極配線を
引き出す時に開口するコンタクトのマスク合わせズレを
見込む必要がなく、エミッタ領域を小さく出来、又、バ
イポーラトランジスタのエミッタとＮｃｈＭＯＳＦＥＴ
のソース・ドレイン領域、バイポーラトランジスタのベ
ースコンタクト領域とＰｃｈＭＯＳＦＥＴのソース・ド
レイン領域を同時に形成することから、工程が簡略化さ
れるという利点がある。しかし、エミッタ拡散窓を覆う
様に形成した第２の多結晶シリコン層とベース領域との
間には、ゲート酸化膜かそれと同程度の厚さのパターン
酸化膜しかないため、エミッタとベース間の容量を必要
以上に増やしている。又、バイポーラトランジスタの高
速化及びＣＭＯＳＦＥＴの微細化に伴い、拡散層深さが
浅くなる傾向にあるが、従来のプロセスでは、エミッタ
押込（ｈFEコントロール）とＮｃｈＭＯＳＦＥＴのソー
ス・ドレイン形成を同時に行っておりバイポーラトラン
ジスタ高速化のためエミッタ押込時間を短くすると、Ｎ
ｃｈＭＯＳＦＥＴのソース・ドレイン領域も浅くなり、
ホットエレクトロン等の問題が生じ、微細化には対応出
来ない等の欠点がある。
以上述べて来たように、従来法によりＢｉ−ＣＭＯＳプ
ロセスは、高速化の為、第２の多結晶シリコン層を用
い、エミッタ領域を小さく出来るが、この第２の多結晶
シリコン層とベース領域との間にはゲート酸化膜かそれ
と同程度の厚さのパターン酸化膜微細なエミッタ領域に
もかかわらず、十分な高速化が得られない。又、バイポ
ーラトランジスタのエミッタ領域と、ＮｃｈＭＯＳＦＥ
Ｔのソース・ドレイン領域とを同時に形成しているた
め、バイポーラトランジスタの高速化のためエミッタを
浅く形成しようとするとＮｃｈＭＯＳＦＥＴのソース・
ドレイン領域も浅くなりホットエレクトロン等の問題が
生じ、微細化には対応出来ないなどの欠点がある。
ロセスは、高速化の為、第２の多結晶シリコン層を用
い、エミッタ領域を小さく出来るが、この第２の多結晶
シリコン層とベース領域との間にはゲート酸化膜かそれ
と同程度の厚さのパターン酸化膜微細なエミッタ領域に
もかかわらず、十分な高速化が得られない。又、バイポ
ーラトランジスタのエミッタ領域と、ＮｃｈＭＯＳＦＥ
Ｔのソース・ドレイン領域とを同時に形成しているた
め、バイポーラトランジスタの高速化のためエミッタを
浅く形成しようとするとＮｃｈＭＯＳＦＥＴのソース・
ドレイン領域も浅くなりホットエレクトロン等の問題が
生じ、微細化には対応出来ないなどの欠点がある。
本発明の目的は、前述した様なバイポーラトランジスタ
の特性劣化を伴うことなく、ＭＯＳＦＥＴの微細化も可
能なＢｉ−ＣＭＯＳＩＣの製造可能な半導体装置の製造
方法を提供することにある。
の特性劣化を伴うことなく、ＭＯＳＦＥＴの微細化も可
能なＢｉ−ＣＭＯＳＩＣの製造可能な半導体装置の製造
方法を提供することにある。
本発明の半導体装置の製造方法は、一つの半導体基板に
シリコンゲートＭＯＳ型電界効果トランジスタとバイポ
ーラトランジスタとを含む半導体装置の製造方法に於い
て、シリコンゲートＭＯＳ型電界効果トランジスタのゲ
ート多結晶シリコン層を形成する工程と、Ｎ型ソース・
ドレイン領域を形成する工程と、前記半導体基板全面に
所定の厚さを有するシリコン酸化膜を形成する工程と、
バイポーラトランジスタのエミッタ拡散層を開口する工
程と、ゲート多結晶シリコン層よりも薄い第２の多結晶
シリコン層を前記バイポーラトランジスタのエミッタ拡
散窓を覆う様に形成する工程と、前記第２の多結晶シリ
コン層及び前記シリコン酸化膜を異方性ドライエッチン
グにより前記バイポーラトランジスタのエミッタ領域に
前記第２の多結晶シリコン層を残すと共に前記ゲート多
結晶シリコン側壁にシリコン酸化膜を残す工程と、バイ
ポーラトランジスタのエミッタ及びＭＯＳ型電界効果ト
ランジスタのＮ＋ソース・ドレイン領域を形成する工程
と、バイポーラトランジスタのベースコンタクト領域と
Ｐ＋ソース・ドレイン領域を形成する工程とを含んで構
成される。
シリコンゲートＭＯＳ型電界効果トランジスタとバイポ
ーラトランジスタとを含む半導体装置の製造方法に於い
て、シリコンゲートＭＯＳ型電界効果トランジスタのゲ
ート多結晶シリコン層を形成する工程と、Ｎ型ソース・
ドレイン領域を形成する工程と、前記半導体基板全面に
所定の厚さを有するシリコン酸化膜を形成する工程と、
バイポーラトランジスタのエミッタ拡散層を開口する工
程と、ゲート多結晶シリコン層よりも薄い第２の多結晶
シリコン層を前記バイポーラトランジスタのエミッタ拡
散窓を覆う様に形成する工程と、前記第２の多結晶シリ
コン層及び前記シリコン酸化膜を異方性ドライエッチン
グにより前記バイポーラトランジスタのエミッタ領域に
前記第２の多結晶シリコン層を残すと共に前記ゲート多
結晶シリコン側壁にシリコン酸化膜を残す工程と、バイ
ポーラトランジスタのエミッタ及びＭＯＳ型電界効果ト
ランジスタのＮ＋ソース・ドレイン領域を形成する工程
と、バイポーラトランジスタのベースコンタクト領域と
Ｐ＋ソース・ドレイン領域を形成する工程とを含んで構
成される。
次に、本発明の実施例について図面を参照して説明す
る。第１図（ａ）〜（ｄ）は本発明の一実施例を説明す
るために工程順に示した半導体素子の断面図である。
る。第１図（ａ）〜（ｄ）は本発明の一実施例を説明す
るために工程順に示した半導体素子の断面図である。
先ず、第１図（ａ）に示す様に、Ｐ型基板１にＮ＋型埋
込層２，Ｐ＋埋込層３を形成し、Ｎ型エピタキシャル層
４を成長させる。ＮＭＯＳＦＥＴ形成領域とバイポーラ
絶縁分離領域にＰ型ウェル領域５を形成し、ＰＭＯＳＦ
ＥＴ形成領域にＮ型ウェル領域６を形成する。次に、バ
イポーラトランジスタのコレクタ部にＮ＋領域７を形成
し、選択的に分離酸化膜８を形成し、ＭＯＳＦＥＴのゲ
ート多結晶シリコン９，バイポーラトランジスタのベー
ス領域１０を形成する。
込層２，Ｐ＋埋込層３を形成し、Ｎ型エピタキシャル層
４を成長させる。ＮＭＯＳＦＥＴ形成領域とバイポーラ
絶縁分離領域にＰ型ウェル領域５を形成し、ＰＭＯＳＦ
ＥＴ形成領域にＮ型ウェル領域６を形成する。次に、バ
イポーラトランジスタのコレクタ部にＮ＋領域７を形成
し、選択的に分離酸化膜８を形成し、ＭＯＳＦＥＴのゲ
ート多結晶シリコン９，バイポーラトランジスタのベー
ス領域１０を形成する。
次に、第１図（ｂ）に示す様にＮＭＯＳＦＥＴのｎ型ソ
ースドレイン領域１２を形成し、例えばＣＶＤ法により
シリコン酸化膜層１９を形成する。
ースドレイン領域１２を形成し、例えばＣＶＤ法により
シリコン酸化膜層１９を形成する。
次に、第１図（ｃ）に示す様にバイポーラトランジスタ
のエミッタ拡散窓１１を開口し、第２の多結晶シリコン
層１３をエミッタ拡散窓を覆う様に形成するが、この
時、最小寸法２μｍのプロセスを用いた場合、配線を引
き出す時のコンタクト開口時のマスク合わせズレ２μｍ
を見込む必要があり、第２の多結晶シリコン層の幅は、
６μｍ以上必要となる。従来法によるとこの第２の多結
晶シリコン層とベース領域との間には薄い酸化膜（５０
０Å程度）しかないため、エミッタ，ベース間の容量は
接合容量以外に、ＭＯＳ型容量が付加されることにな
る。今、例えばシリコン酸化膜を２５００Å程度成長さ
せるとエミッタ，ベース間の酸化膜厚は３０００Åとな
り、ＭＯＳ型容量は１／６に低減される。第２の多結晶
シリコン層形成後異方性ドライエッチングによりバイポ
ーラトランジスタのエミッタ領域上の第２多結晶シリコ
ンを残すと共にゲート多結晶シリコン層側面に酸化膜層
１８を残す。次に、ＮＭＯＳＦＥＴのＮ＋型ソース・ド
レイン領域１４とバイポーラトランジスタのエミッタ領
域１５を同時に形成する。
のエミッタ拡散窓１１を開口し、第２の多結晶シリコン
層１３をエミッタ拡散窓を覆う様に形成するが、この
時、最小寸法２μｍのプロセスを用いた場合、配線を引
き出す時のコンタクト開口時のマスク合わせズレ２μｍ
を見込む必要があり、第２の多結晶シリコン層の幅は、
６μｍ以上必要となる。従来法によるとこの第２の多結
晶シリコン層とベース領域との間には薄い酸化膜（５０
０Å程度）しかないため、エミッタ，ベース間の容量は
接合容量以外に、ＭＯＳ型容量が付加されることにな
る。今、例えばシリコン酸化膜を２５００Å程度成長さ
せるとエミッタ，ベース間の酸化膜厚は３０００Åとな
り、ＭＯＳ型容量は１／６に低減される。第２の多結晶
シリコン層形成後異方性ドライエッチングによりバイポ
ーラトランジスタのエミッタ領域上の第２多結晶シリコ
ンを残すと共にゲート多結晶シリコン層側面に酸化膜層
１８を残す。次に、ＮＭＯＳＦＥＴのＮ＋型ソース・ド
レイン領域１４とバイポーラトランジスタのエミッタ領
域１５を同時に形成する。
次に、第１図（ｄ）に示す様にＰＭＯＳＦＥＴのソース
・ドレイン領域１６とバイポーラトランジスタのベース
コンタクト領域１７を同時に形成する。
・ドレイン領域１６とバイポーラトランジスタのベース
コンタクト領域１７を同時に形成する。
第２図は本発明の第２の実施例により形成された半導体
素子の断面図である。第２の実施例は第１の実施例に加
え、それぞれの拡散層及び多結晶シリコン上を高融点金
属化した時の例である。
素子の断面図である。第２の実施例は第１の実施例に加
え、それぞれの拡散層及び多結晶シリコン上を高融点金
属化した時の例である。
この実施例では、第２の多結晶シリコン層とベース領域
との間には酸化膜領域を追加したことにより、自己整合
的にシリサイド化した際、エミッタとベースがショート
する様な不具合は発生しなくなる。又、ゲート多結晶シ
リコン層側面にも酸化膜層が形成されるため、ゲート多
結晶シリコン層とソース・ドレイン領域のシリサイド化
が自己整合的に出来るという利点がある。
との間には酸化膜領域を追加したことにより、自己整合
的にシリサイド化した際、エミッタとベースがショート
する様な不具合は発生しなくなる。又、ゲート多結晶シ
リコン層側面にも酸化膜層が形成されるため、ゲート多
結晶シリコン層とソース・ドレイン領域のシリサイド化
が自己整合的に出来るという利点がある。
以上説明したように本発明は、ゲート多結晶シリコン層
を形成後、シリコン酸化膜層を形成することにより、エ
ミッタ，ベース間容量の低減が出来、バイポーラトラン
ジスタの高速化が可能であり、ＭＯＳＦＥＴに対しても
形状がＬＤＤ構造になり微細化に対応出来るという効果
がある。
を形成後、シリコン酸化膜層を形成することにより、エ
ミッタ，ベース間容量の低減が出来、バイポーラトラン
ジスタの高速化が可能であり、ＭＯＳＦＥＴに対しても
形状がＬＤＤ構造になり微細化に対応出来るという効果
がある。
又、エミッタ，ベース間の酸化膜が従来より十分に厚く
出来、ゲート多結晶シリコン層側面に酸化膜層があるた
め、自己整合的に拡散層及び多結晶シリコン層表面を高
融点金属シリサイド化することが可能であり、これによ
り、バイポーラ，ＣＭＯＳ共に高速化が可能となるとい
う利点もあある。
出来、ゲート多結晶シリコン層側面に酸化膜層があるた
め、自己整合的に拡散層及び多結晶シリコン層表面を高
融点金属シリサイド化することが可能であり、これによ
り、バイポーラ，ＣＭＯＳ共に高速化が可能となるとい
う利点もあある。
第１図（ａ）〜（ｄ）は本発明の一実施例を説明するた
めに工程順に示した半導体素子の断面図，第２図は他の
実施例を説明するための半導体素子の断面図，第３図は
従来技術を説明するための半導体素子の断面図である。 １……Ｐ型半導体基板、２……Ｎ＋埋込領域、３……Ｐ
＋型埋込領域、４……Ｎ型エピ領域、５……Ｐ型ウエル
領域、６……Ｎ型ウエル領域、７……Ｎ＋型コレクタ領
域、８……分離酸化膜、９……ゲート多結晶シリコン、
１０……Ｐ型ベース領域、１１……エミッタ拡散窓、１
２……Ｎ型ソース・ドレイン領域、１３……第２多結晶
シリコン層、１４……Ｎ＋型ソース・ドレン領域、１５
……エミッタ領域、１６……Ｐ＋型ソース・ドレイン領
域、１７……ベースコンタクト領域、１８……側面酸化
膜領域、１９……シリコン酸化膜層、２０……高融点シ
リサイド層。
めに工程順に示した半導体素子の断面図，第２図は他の
実施例を説明するための半導体素子の断面図，第３図は
従来技術を説明するための半導体素子の断面図である。 １……Ｐ型半導体基板、２……Ｎ＋埋込領域、３……Ｐ
＋型埋込領域、４……Ｎ型エピ領域、５……Ｐ型ウエル
領域、６……Ｎ型ウエル領域、７……Ｎ＋型コレクタ領
域、８……分離酸化膜、９……ゲート多結晶シリコン、
１０……Ｐ型ベース領域、１１……エミッタ拡散窓、１
２……Ｎ型ソース・ドレイン領域、１３……第２多結晶
シリコン層、１４……Ｎ＋型ソース・ドレン領域、１５
……エミッタ領域、１６……Ｐ＋型ソース・ドレイン領
域、１７……ベースコンタクト領域、１８……側面酸化
膜領域、１９……シリコン酸化膜層、２０……高融点シ
リサイド層。
Claims (1)
- 【請求項１】一つの半導体基板にシリコンゲートＭＯＳ
型電界効果トランジスタとバイポーラトランジスタとを
含む半導体装置の製造方法に於いて、シリコンゲートＭ
ＯＳ型電界効果トランジスタのゲート多結晶シリコン層
を形成する工程と、Ｎ型ソース・ドレイン領域を形成す
る工程と、前記半導体基板全面に少なくともゲート酸化
膜あるいはパターン酸化膜よりも厚いシリコン酸化膜を
形成する工程と、前記バイポーラトランジスタのエミッ
タ拡散窓を開口する工程と、前記ゲート多結晶シリコン
層よりも薄い第２の多結晶シリコン層を前記バイポーラ
トランジスタのエミッタ拡散窓を覆う様に形成する工程
と、前記第２の多結晶シリコン層及び前記シリコン酸化
膜を異方性ドライエッチングにより前記バイポーラトラ
ンジスタのエミッタ領域に前記第２の多結晶シリコン層
を残すと共に前記ゲート多結晶シリコン側壁にシリコン
酸化膜を残す工程と、前記バイポーラトランジスタのエ
ミッタ及び前記ＭＯＳ型電界効果トランジスタのＮ＋ソ
ース・ドレイン領域を形成する工程と、前記バイポーラ
トランジスタのベースコンタクト領域とＰ＋ソース・ド
レイン領域を形成する工程とを含むことを特徴とする半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61264272A JPH0638472B2 (ja) | 1986-11-05 | 1986-11-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61264272A JPH0638472B2 (ja) | 1986-11-05 | 1986-11-05 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63117457A JPS63117457A (ja) | 1988-05-21 |
| JPH0638472B2 true JPH0638472B2 (ja) | 1994-05-18 |
Family
ID=17400862
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61264272A Expired - Fee Related JPH0638472B2 (ja) | 1986-11-05 | 1986-11-05 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0638472B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0348459A (ja) * | 1989-04-26 | 1991-03-01 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JPH0461234A (ja) * | 1990-06-28 | 1992-02-27 | Nec Corp | 半導体集積回路の製造方法 |
-
1986
- 1986-11-05 JP JP61264272A patent/JPH0638472B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63117457A (ja) | 1988-05-21 |
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