JPH0365052B2 - - Google Patents
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- JPH0365052B2 JPH0365052B2 JP57090625A JP9062582A JPH0365052B2 JP H0365052 B2 JPH0365052 B2 JP H0365052B2 JP 57090625 A JP57090625 A JP 57090625A JP 9062582 A JP9062582 A JP 9062582A JP H0365052 B2 JPH0365052 B2 JP H0365052B2
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- Japan
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- circuit
- signal
- level
- timing
- conductive
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/096—Synchronous circuits, i.e. using clock signals
- H03K19/0963—Synchronous circuits, i.e. using clock signals using transistors of complementary type
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- Power Engineering (AREA)
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- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
本発明は相補型電界効果トランジスタを構成素
子とする集積回路に係り特に多入力論理回路の構
成法に関する。
子とする集積回路に係り特に多入力論理回路の構
成法に関する。
近年集積回路は各種産業分野に採用されている
が中でも記憶装置に格納された命令を順次実行し
て一連の処理を実行する中央処理ユニツト（以下
CPUと称する）は応用される装置に応じた消費
電力処理速度の観点から選択される。低消費電力
を要求されるが低速動作で処理できる分野に於て
はＮチヤネル電界効果トランジスタ（以下Ｎ−
IGFETとする）、Ｐチヤネル電界効果トランジス
タ（以下Ｐ−IGFETとする）２種の電界効果ト
ランジスタで構成されるCPUが採用されている。
一方高速動作が要求される分野に於ては消費電力
が大きいと云う欠点を有するが高速動作可能なＮ
−IGFETのみで構成されるCPUが採用されてい
る。
が中でも記憶装置に格納された命令を順次実行し
て一連の処理を実行する中央処理ユニツト（以下
CPUと称する）は応用される装置に応じた消費
電力処理速度の観点から選択される。低消費電力
を要求されるが低速動作で処理できる分野に於て
はＮチヤネル電界効果トランジスタ（以下Ｎ−
IGFETとする）、Ｐチヤネル電界効果トランジス
タ（以下Ｐ−IGFETとする）２種の電界効果ト
ランジスタで構成されるCPUが採用されている。
一方高速動作が要求される分野に於ては消費電力
が大きいと云う欠点を有するが高速動作可能なＮ
−IGFETのみで構成されるCPUが採用されてい
る。
これらの高速動作の要求される装置に於ては集
積回路の発熱を考慮した熱設計に基き機構設計が
されているため装置の小形化の要求に応ずること
が困難である。また従来の大消費電力高速動作の
Ｎ−IGFETで構成されたCPUは高速動作であり
且つ低消費電力の分野への応用は困難である。
積回路の発熱を考慮した熱設計に基き機構設計が
されているため装置の小形化の要求に応ずること
が困難である。また従来の大消費電力高速動作の
Ｎ−IGFETで構成されたCPUは高速動作であり
且つ低消費電力の分野への応用は困難である。
第１図はCPU内に数多く存在する制御信号発
生のためのアンドオア組合せ論理回路であり、
T1〜T4，M1〜M4は基本クロツクφをリングカ
ウンタ等公知の技術で分周することによつて得ら
れるタイミング信号である。信号１０，２０，３
０は記憶装置からCPUに取り込れた命令に応じ
て発生する信号である。第３図は第１図の論理回
路をＮ−IGFETで構成した例である。Vccは
GNDに対して正電位が与えられる。また第２図
に示すタイミング図に於て論理値ハイレベルは
Vccレベル、論理値ロウレベルはGNDレベルに対
応するものとする。第３図に於て信号O1，O2と
Vccの間に在るＮ−IGFETは所謂デブリーション
トランジスタであり負荷抵抗の動作をするもので
ある。第４図は第１図の論理回路を相補型電界効
果トランジスタにて構成した従来例の一つであ
る。第４図に於てＮと示した点線で囲んだトラン
ジスタは全てＮ−IGFETであり、Ｐと示した点
線で囲んだトランジスタは全てＤ−IGFETであ
る。第３図の点線で囲むＮ−IGFETの構成と第
４図に於てＮで示す点線で囲むＮ−IGFETの構
成は同一であることから、各々のＮ−IGFETの
大きさが同一であれば、信号O1がVccレベルから
GNDレベルに変化する際のスイツチング速度は
ほぼ同一である。しかし乍ら第４図に見られる如
く信号O1とVccの間に存在するＰ−IGFETは最大
５個縦続接続される。Ｐ−IGFETのスイツチン
グスピードがＮ−IGFETのスイツチングスピー
ドの２倍以上遅いという公知の事実且つ上述した
様にＰ−IGFETが５個縦続接続されることから
第４図に於ける信号O1のGNDレベルからVccレベ
ルへの変化のスイツチングスピードを第３図に於
けるスイツチングスピードと同一にするために
は、Ｐ−IGFETを大きくしなえればならない。
また第４図の回路を構成するトランジスタの数は
第３図の回路を構成するトランジスタの数の２倍
になつている。従つて第４図の構成の回路は第３
図に比し占有面積が著しく増大し第１図の論理回
路を数多く含むCPUの集積回路化への適用は不
利である。第５図は第４図に見られるＰ−
IGFETが数多く縦続接続されると云う不利な点
を除いた相補型電界効果トランジスタを構成素子
とした従来例の一つである。第５図の回路の動作
は、信号O1とVccの間に存るＰ−IGFETが、基本
クロツクφがVccレベル、逆相信号がGNDレベ
ルである時間導通し、GNDに接続されるＮ−
IGFETを非導通とすることにより、信号O1をVcc
レベルにプリチヤージする。基本クロツクφが
GNDレベル、逆相信号がVccレベルとなる時間
に前記Ｐ−IGFETは非導通、Ｎ−IGFETは導通
となるので、信号O1には第１図に応じた論理値
が現われるものである。第７図に、入力１０，２
０および３０がそれぞれVccレベル、GNDレベル
およびVccレベルであるときの第５図の回路の動
作タイミング図を示す。第５図に於て、信号O1
がVccレベルからGNDレベルに変化するスイツチ
ングに許容される時間は、第７図に示すように、
基本クロツクφがGNDレベルである時間である。
第３図の回路に於て許容される時間が基本クロツ
クφを２分周したタイミング信号T1〜T4である
ことを考えると、同一の速度で信号O1がVccレベ
ルからGNDレベルに変化するためには第５図に
於けるＮ−IGFETを大きくしなければならない。
また信号O1には基本クロツクφがVccレベルであ
る時必ずVccレベルが現われるので、信号O1或い
はその逆相信号O2を入力とする回路に於て上述
した信号O1の変化が不都合をもたらさぬ様設計
しなければならない。
生のためのアンドオア組合せ論理回路であり、
T1〜T4，M1〜M4は基本クロツクφをリングカ
ウンタ等公知の技術で分周することによつて得ら
れるタイミング信号である。信号１０，２０，３
０は記憶装置からCPUに取り込れた命令に応じ
て発生する信号である。第３図は第１図の論理回
路をＮ−IGFETで構成した例である。Vccは
GNDに対して正電位が与えられる。また第２図
に示すタイミング図に於て論理値ハイレベルは
Vccレベル、論理値ロウレベルはGNDレベルに対
応するものとする。第３図に於て信号O1，O2と
Vccの間に在るＮ−IGFETは所謂デブリーション
トランジスタであり負荷抵抗の動作をするもので
ある。第４図は第１図の論理回路を相補型電界効
果トランジスタにて構成した従来例の一つであ
る。第４図に於てＮと示した点線で囲んだトラン
ジスタは全てＮ−IGFETであり、Ｐと示した点
線で囲んだトランジスタは全てＤ−IGFETであ
る。第３図の点線で囲むＮ−IGFETの構成と第
４図に於てＮで示す点線で囲むＮ−IGFETの構
成は同一であることから、各々のＮ−IGFETの
大きさが同一であれば、信号O1がVccレベルから
GNDレベルに変化する際のスイツチング速度は
ほぼ同一である。しかし乍ら第４図に見られる如
く信号O1とVccの間に存在するＰ−IGFETは最大
５個縦続接続される。Ｐ−IGFETのスイツチン
グスピードがＮ−IGFETのスイツチングスピー
ドの２倍以上遅いという公知の事実且つ上述した
様にＰ−IGFETが５個縦続接続されることから
第４図に於ける信号O1のGNDレベルからVccレベ
ルへの変化のスイツチングスピードを第３図に於
けるスイツチングスピードと同一にするために
は、Ｐ−IGFETを大きくしなえればならない。
また第４図の回路を構成するトランジスタの数は
第３図の回路を構成するトランジスタの数の２倍
になつている。従つて第４図の構成の回路は第３
図に比し占有面積が著しく増大し第１図の論理回
路を数多く含むCPUの集積回路化への適用は不
利である。第５図は第４図に見られるＰ−
IGFETが数多く縦続接続されると云う不利な点
を除いた相補型電界効果トランジスタを構成素子
とした従来例の一つである。第５図の回路の動作
は、信号O1とVccの間に存るＰ−IGFETが、基本
クロツクφがVccレベル、逆相信号がGNDレベ
ルである時間導通し、GNDに接続されるＮ−
IGFETを非導通とすることにより、信号O1をVcc
レベルにプリチヤージする。基本クロツクφが
GNDレベル、逆相信号がVccレベルとなる時間
に前記Ｐ−IGFETは非導通、Ｎ−IGFETは導通
となるので、信号O1には第１図に応じた論理値
が現われるものである。第７図に、入力１０，２
０および３０がそれぞれVccレベル、GNDレベル
およびVccレベルであるときの第５図の回路の動
作タイミング図を示す。第５図に於て、信号O1
がVccレベルからGNDレベルに変化するスイツチ
ングに許容される時間は、第７図に示すように、
基本クロツクφがGNDレベルである時間である。
第３図の回路に於て許容される時間が基本クロツ
クφを２分周したタイミング信号T1〜T4である
ことを考えると、同一の速度で信号O1がVccレベ
ルからGNDレベルに変化するためには第５図に
於けるＮ−IGFETを大きくしなければならない。
また信号O1には基本クロツクφがVccレベルであ
る時必ずVccレベルが現われるので、信号O1或い
はその逆相信号O2を入力とする回路に於て上述
した信号O1の変化が不都合をもたらさぬ様設計
しなければならない。
本発明の目的はこれまで述べた従来の相補型電
界効果トランジスタで構成する回路の不利な点を
除去し、少ない構成素子で且つＮ−IGFETで構
成した回路と同一のスイツチング速度を有する相
補型電界効果トランジスタを使用する回路構成法
を提供することにある。
界効果トランジスタで構成する回路の不利な点を
除去し、少ない構成素子で且つＮ−IGFETで構
成した回路と同一のスイツチング速度を有する相
補型電界効果トランジスタを使用する回路構成法
を提供することにある。
本発明によれば、互いに排他的なタイミング信
号を基本クロツク信号に基き発生するタイミング
発生回路と該タイミング信号の遷移に従い定めら
れた論理に基き制御信号を発生する回路とで構成
される集積回路装置に於て、制御信号線と、該制
御信号線を前記タイミング信号のうち隣り合わな
いタイミング信号により所定の電位にプリチヤー
ジする複数の電界効果トランジスタと、該電界効
果トランジスタとは極性の異なる電界効果トラン
ジスタで構成され前記制御信号線に接続されて論
理動作を実行する回路を具備し、該回路に前述し
たプリチヤージのためのタイミング信号の次のタ
イミング信号を入力とする電界効果トランジスタ
を構成素子として与えることにより、タイミング
信号の遷移に基き制御信号線上の電位をプリチヤ
ージ、論理動作に基く値の順に変化せしめるよう
にした集積回路装置が得られる。
号を基本クロツク信号に基き発生するタイミング
発生回路と該タイミング信号の遷移に従い定めら
れた論理に基き制御信号を発生する回路とで構成
される集積回路装置に於て、制御信号線と、該制
御信号線を前記タイミング信号のうち隣り合わな
いタイミング信号により所定の電位にプリチヤー
ジする複数の電界効果トランジスタと、該電界効
果トランジスタとは極性の異なる電界効果トラン
ジスタで構成され前記制御信号線に接続されて論
理動作を実行する回路を具備し、該回路に前述し
たプリチヤージのためのタイミング信号の次のタ
イミング信号を入力とする電界効果トランジスタ
を構成素子として与えることにより、タイミング
信号の遷移に基き制御信号線上の電位をプリチヤ
ージ、論理動作に基く値の順に変化せしめるよう
にした集積回路装置が得られる。
本発明を実施例に基き詳細に説明する。
第６図に本発明の実施例を示す。第１図に於て
大文字Ａ、Ｂ、Ｃ、Ｄで示される論理回路が第６
図に於て小文字ａ、ｂ、ｃ、ｄで示される回路に
実現される。この回路の動作はタイミング信号
T1〜T4によつて制御されている。
大文字Ａ、Ｂ、Ｃ、Ｄで示される論理回路が第６
図に於て小文字ａ、ｂ、ｃ、ｄで示される回路に
実現される。この回路の動作はタイミング信号
T1〜T4によつて制御されている。
先ずタイミングT1に於ける動作を説明する。
タイミングT1がVccレベルにある時他のタイミン
グ信号T2，T3，T4はGNDレベルにあることは第
２図から明らかである。各々の逆相信号1は
GNDレベル2，3，4はVccレベルになつてい
る。この状態に於てＰ−IGFETP1，P2，P4は非
導通、P3のみが導通となつている。またＮ−
IGFETのうちN2のみが導通、N5，N9，N11は非
導通になつている。信号O11に現われる電位はP3
が導通、N9，N11が非導通であることからVccレ
ベルが現われている。一方信号O12に於てタイミ
ングT4に於て導通するＰ−IGFETP1によりVcc
レベルにプリチヤージされた電位は、タイミング
T1で能動となる回路ａに存在するＮ−IGFET
N1N3の導通／非導通に基き、Vccレベルが保たれ
るか、GNDレベルになるかが決定される。即ち
第１図中Ａで示される論理回路が第６図中ａで示
される回路に実現される。次にタイミング信号
T2がVccレベル、他のタイミング信号T1，T3，
T4がGNDレベルになると、各々の逆相信号2は
GNDレベル、1，3，4はVccになる。この状
態ではＰ−IGFET P1，P3，P4は非導通、P2が
導通、Ｎ−IGFETはN2，N5，N11が非導通Naが
導通になる。前述した如く信号O11は、タイミン
グT1に於てVccレベルにプリチヤージされている
がタイミングT2に於てN9が導通となるのでＮ−
IGFET N8，N9の導通／非導通に基き、Vccレベ
ルが保たれるか、GNDレベルになるかが決定さ
れる。また信号O12に於てはP1，P2が導通、N2，
N5が非導通であるのでVccレベルになる。以下タ
イミングT3，T4に於て夫々第１図中Ｂ，Ｄが第
６図中ｂ，ｄに実現される。信号O11，O12は出
力をO2とする、２入力ナンドゲートに導入され
ている。第８図に、入力１０，２０および３０が
それぞれVccレベル、GNDレベルおよびVccレベ
ルであるときの第６図の回路の動作タイミング図
を示す。信号O11がプリチヤージによつてVccレベ
ルが現れている時信号O12に論理に基いた信号が
現れていることから第６図の信号O2は第図１の
信号O2と論理的に等価である。Ｎ−IGFETで構
成される回路構成は第３図、第６図共同一であ
る。また第６図の回路の動作するタイミングはタ
イミング信号T1〜T4を基準としており第５図の
回路に見られるスピードに不利な点はなく、第３
図のＮ−IGFETのみで構成した回路と同一であ
る。
タイミングT1がVccレベルにある時他のタイミン
グ信号T2，T3，T4はGNDレベルにあることは第
２図から明らかである。各々の逆相信号1は
GNDレベル2，3，4はVccレベルになつてい
る。この状態に於てＰ−IGFETP1，P2，P4は非
導通、P3のみが導通となつている。またＮ−
IGFETのうちN2のみが導通、N5，N9，N11は非
導通になつている。信号O11に現われる電位はP3
が導通、N9，N11が非導通であることからVccレ
ベルが現われている。一方信号O12に於てタイミ
ングT4に於て導通するＰ−IGFETP1によりVcc
レベルにプリチヤージされた電位は、タイミング
T1で能動となる回路ａに存在するＮ−IGFET
N1N3の導通／非導通に基き、Vccレベルが保たれ
るか、GNDレベルになるかが決定される。即ち
第１図中Ａで示される論理回路が第６図中ａで示
される回路に実現される。次にタイミング信号
T2がVccレベル、他のタイミング信号T1，T3，
T4がGNDレベルになると、各々の逆相信号2は
GNDレベル、1，3，4はVccになる。この状
態ではＰ−IGFET P1，P3，P4は非導通、P2が
導通、Ｎ−IGFETはN2，N5，N11が非導通Naが
導通になる。前述した如く信号O11は、タイミン
グT1に於てVccレベルにプリチヤージされている
がタイミングT2に於てN9が導通となるのでＮ−
IGFET N8，N9の導通／非導通に基き、Vccレベ
ルが保たれるか、GNDレベルになるかが決定さ
れる。また信号O12に於てはP1，P2が導通、N2，
N5が非導通であるのでVccレベルになる。以下タ
イミングT3，T4に於て夫々第１図中Ｂ，Ｄが第
６図中ｂ，ｄに実現される。信号O11，O12は出
力をO2とする、２入力ナンドゲートに導入され
ている。第８図に、入力１０，２０および３０が
それぞれVccレベル、GNDレベルおよびVccレベ
ルであるときの第６図の回路の動作タイミング図
を示す。信号O11がプリチヤージによつてVccレベ
ルが現れている時信号O12に論理に基いた信号が
現れていることから第６図の信号O2は第図１の
信号O2と論理的に等価である。Ｎ−IGFETで構
成される回路構成は第３図、第６図共同一であ
る。また第６図の回路の動作するタイミングはタ
イミング信号T1〜T4を基準としており第５図の
回路に見られるスピードに不利な点はなく、第３
図のＮ−IGFETのみで構成した回路と同一であ
る。
以上述べた様に本発明によればＮ−IGFETで
構成された回路の特徴を何ら損うことなく相補型
電界効果トランジスタで構成する論理回路を集積
回路上に実現可能であり本発明のもたらす効果は
大である。
構成された回路の特徴を何ら損うことなく相補型
電界効果トランジスタで構成する論理回路を集積
回路上に実現可能であり本発明のもたらす効果は
大である。
第１図は一般的論理回路を示す図、第２図はタ
イミング図、第３図はＮ−IGFETで構成した回
路例を示す図、第４図は相補型電界効果トランジ
スタで構成した回路例を示す図、第５図は他の相
補型電界効果トランジスタで構成した他の回路例
を示す図、第６図は本発明の一実施例を示す回路
図、第７図は第５図の回路の動作タイミング図、
第８図は第６図の動作タイミング図である。 Po……Ｐ−IGFET、No……Ｎ−IGFET。
イミング図、第３図はＮ−IGFETで構成した回
路例を示す図、第４図は相補型電界効果トランジ
スタで構成した回路例を示す図、第５図は他の相
補型電界効果トランジスタで構成した他の回路例
を示す図、第６図は本発明の一実施例を示す回路
図、第７図は第５図の回路の動作タイミング図、
第８図は第６図の動作タイミング図である。 Po……Ｐ−IGFET、No……Ｎ−IGFET。
Claims (1)
- １ 互いに排他的な関係にある複数のタイミング
信号を基本クロツク信号に基き発生するタイミン
グ発生回路と、前記複数のタイミング信号の発生
に従つて制御信号を発生する制御信号発生回路と
を備える集積回路装置において、前記制御信号発
生回路は複数の回路ブロツク、プリチヤージ回路
および制御信号を発生する組合せ回路からなり、
各回路ブロツクは出力信号線を介して前記組合せ
回路に接続され、前記複数の回路ブロツクの各々
は前記複数のタイミング信号のうちの対応するタ
イミング信号の発生に応答して他の回路ブロツク
とは排他的に動作するとともに、前記プリチヤー
ジ回路は一つの回路ブロツクの出力信号線を他の
回路ブロツクに割り当てられたタイミング信号に
応答して所定電位にプリチヤージし、少なくても
前記回路ブロツクとプリチヤージ回路とは互いに
異なる導電型の電界効果トランジスタよりなるこ
とを特徴とする集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57090625A JPS58207730A (ja) | 1982-05-28 | 1982-05-28 | 集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57090625A JPS58207730A (ja) | 1982-05-28 | 1982-05-28 | 集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58207730A JPS58207730A (ja) | 1983-12-03 |
| JPH0365052B2 true JPH0365052B2 (ja) | 1991-10-09 |
Family
ID=14003658
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57090625A Granted JPS58207730A (ja) | 1982-05-28 | 1982-05-28 | 集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58207730A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0638317B2 (ja) * | 1985-10-11 | 1994-05-18 | 日本電気株式会社 | 記憶回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5277569A (en) * | 1975-12-23 | 1977-06-30 | Mitsubishi Electric Corp | Logical circuit |
-
1982
- 1982-05-28 JP JP57090625A patent/JPS58207730A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58207730A (ja) | 1983-12-03 |
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