JPH036507B2 - - Google Patents
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- JPH036507B2 JPH036507B2 JP55108521A JP10852180A JPH036507B2 JP H036507 B2 JPH036507 B2 JP H036507B2 JP 55108521 A JP55108521 A JP 55108521A JP 10852180 A JP10852180 A JP 10852180A JP H036507 B2 JPH036507 B2 JP H036507B2
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は縦構造の接合型トランジスタを用いた
アクテイブマトリクス液晶表示装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to an active matrix liquid crystal display device using vertically structured junction transistors.
アクテイブマトリクス基板はデイスプレイ装置
を準スタテイツクで駆動するので、コントラスト
の高い大型のパネルが得られる方式として注目さ
れている。この方式はデイスプレイ媒体(液晶
や、エレクトロミネセンス素子)の一方の電極に
トランジスタを配置してスイツチングをマトリク
ス内部で直接行なう方式である。第1図に従来の
マトリクスセルの回路を示す。X行xy列のマト
リクスのうちのアドレス線Xはセルのトランジス
タ2のON−OFFを制御し、データ線Yはトラン
ジスタのソースからドレイン5に電圧信号として
データを転速する。容量3はトランジスタが
OFFしてから次にリフレツシユされるまでの期
間信号レベルを保持する。液晶体4は共通電極電
位Vcとセルの駆動出力5との間で駆動される。
Active matrix substrates drive display devices in a quasi-static manner, so they are attracting attention as a method for producing large panels with high contrast. In this method, a transistor is placed on one electrode of a display medium (liquid crystal or electroluminescent element), and switching is performed directly within the matrix. FIG. 1 shows a conventional matrix cell circuit. The address line X in the matrix of X rows and xy columns controls ON/OFF of the transistor 2 of the cell, and the data line Y transfers data as a voltage signal from the source to the drain 5 of the transistor. Capacity 3 is a transistor
The signal level is maintained from the time it is turned off until the next refresh. The liquid crystal body 4 is driven between the common electrode potential Vc and the cell drive output 5.
第2図はこのセルの平面図であり、トランジス
タや容量はシリコンウエハ上に、通常のシリコン
ゲート技術によるICプロセスと全く同様に形成
される。フイールド膜が除去された部分14はゲ
ート膜の厚さでありアドレス線を構成し、トラン
ジスタのゲート10と、容量の電極11は多結晶
シリコンである。またデータ線と駆動電極13は
Alである。又コンタクトホール7,8,9はAl
と基板又はAlと多結晶シリコンを接続する。 Figure 2 is a plan view of this cell, and the transistors and capacitors are formed on a silicon wafer in exactly the same way as in the IC process using normal silicon gate technology. The portion 14 from which the field film is removed has the thickness of the gate film and constitutes an address line, and the gate 10 of the transistor and the electrode 11 of the capacitor are made of polycrystalline silicon. In addition, the data line and drive electrode 13 are
It is Al. Also, contact holes 7, 8, and 9 are made of Al.
and the substrate or Al and polycrystalline silicon.
この基板をパネル状にした1エレメントの断面
を第5図に示す。シリコンウエハ35上に膜式的
にAl駆動電極37があり、下電極を形成する。
又ガラス基板36上のネサ膜39は共通電極とな
り、この両電極で液晶体38をはさむ。又光の入
射方向には偏光板32を用いてコントラストを上
げる。 FIG. 5 shows a cross section of one element formed from this substrate into a panel shape. On the silicon wafer 35, there is an Al drive electrode 37 in a film type, forming a lower electrode.
Further, the Nesa film 39 on the glass substrate 36 serves as a common electrode, and the liquid crystal body 38 is sandwiched between these two electrodes. Further, a polarizing plate 32 is used in the direction of light incidence to increase contrast.
上記例は基板にシリコンウエハを用いた場合で
あるが、基板に石英ガラス等の絶縁基板を用いて
もよい。すなわち、石英ガラス等の絶縁基板上に
多結晶シリコン等のシリコン薄膜を形成したもの
を用いれば同様の構成をとることができる。 Although the above example uses a silicon wafer as the substrate, an insulating substrate such as quartz glass may also be used as the substrate. That is, a similar configuration can be achieved by using a thin film of silicon such as polycrystalline silicon formed on an insulating substrate such as quartz glass.
この方式のアクテイブマトリクス液晶表示装置
は、第2図から明かのように、MOS型トランジ
スタの構成部分、アドレス線、及びデータ線の大
部分は液晶を駆動するために寄与しない部分であ
り、液晶を駆動するために寄与する部分は駆動電
極13部のみである。従つて、この構成によれ
ば、液晶の開口率(駆動表示される面積/表示パ
ネル全面積)は効率設計しても50%しか得られな
い。表示面積の50%は液晶表示に寄与しないこと
になる。 As is clear from Figure 2, in this type of active matrix liquid crystal display device, most of the MOS transistor components, address lines, and data lines do not contribute to driving the liquid crystal. The only portion that contributes to driving is the drive electrode 13 portion. Therefore, according to this configuration, the aperture ratio of the liquid crystal (area driven and displayed/total area of the display panel) is only 50% even with efficient design. 50% of the display area does not contribute to the liquid crystal display.
またデータ保持容量はわざわざ駆動電極部の下
側にシリコンゲート電極とSiO2膜と半導体層間
に形成したものである。 Furthermore, the data storage capacitor was intentionally formed below the drive electrode section between the silicon gate electrode, the SiO 2 film, and the semiconductor layer.
更に、上記従来例は、製造工数が多く、構造が
複雑であるので、歩留りが著しく低いものになつ
てしまう。 Furthermore, the above conventional example requires a large number of manufacturing steps and has a complicated structure, resulting in a significantly low yield.
しかし、前述の従来技術では、液晶表示装置の
開口率が小さく、液晶を駆動するための保持容量
がわざわざ作り込む必要があること、及び製造工
程数が多く、構造が複雑であるので歩留りが著し
く低いという問題点を有する。
However, with the above-mentioned conventional technology, the aperture ratio of the liquid crystal display device is small, it is necessary to create a storage capacity to drive the liquid crystal, and the manufacturing process is large and the structure is complicated, so the yield is extremely low. The problem is that it is low.
そこで、本発明はそのような問題点を解決する
ものであり、その目的とするところは、アクテイ
ブマトリクス液晶表示装置の開口率を格段に向上
させ、データ保持容量をわざわざ作り込む必要を
なくし、製造工程数を大幅に低減し、歩留りを大
幅に向上させることにある。 Therefore, the present invention is intended to solve such problems, and its purpose is to significantly improve the aperture ratio of active matrix liquid crystal display devices, eliminate the need to create a data storage capacity, and improve manufacturing efficiency. The goal is to significantly reduce the number of steps and significantly improve yield.
本発明のアクテイブマトリクス液晶表示装置
は、一対の絶縁基板内に液晶が封入され、該絶縁
基板の一方の基板上に形成されてなる透明電極、
該絶縁基板の他方の基板上に形成されてなるデー
タ線、アドレス線、及び該データ線と該アドレス
線の直交する交点に形成されてなる交点スイツチ
ングトランジスタを有するアクテイブマトリクス
表示装置において、該スイツチングトランジスタ
は該絶縁基板上に設けられた第1導電型の第1シ
リコン薄膜と、該第1シリコン薄膜上に設けられ
た第2導電型の第2シリコン薄膜と、該第2シリ
コン薄膜上に設けられた第1導電型の第3シリコ
ン薄膜からなる接合型トランジスタであり、該第
1シリコン薄膜にはデータ信号が供給され、該第
2シリコン薄膜にはアドレス信号が供給され、該
第3シリコン薄膜は液晶駆動電極に接続されてな
ることを特徴とする。
The active matrix liquid crystal display device of the present invention has a liquid crystal sealed in a pair of insulating substrates, a transparent electrode formed on one of the insulating substrates,
In an active matrix display device having a data line, an address line formed on the other substrate of the insulating substrate, and an intersection switching transistor formed at an orthogonal intersection of the data line and the address line, the switch The switching transistor includes a first silicon thin film of a first conductivity type provided on the insulating substrate, a second silicon thin film of a second conductivity type provided on the first silicon thin film, and a second silicon thin film of a second conductivity type provided on the first silicon thin film. a junction transistor comprising a third silicon thin film of a first conductivity type provided, the first silicon thin film being supplied with a data signal, the second silicon thin film being supplied with an address signal, and the third silicon thin film being supplied with a data signal; The thin film is characterized in that it is connected to a liquid crystal drive electrode.
第3図は本発明に用いるマトリクスのセル図で
ある。トランジスタ19は縦型の薄膜トランジス
タであつて接合型又はバイポーラトランジスタで
もよい。ソース16とドレイン18はゲート又は
ベース17により導通が制御される。データ保持
用容量20は第1図と異なりアドレス線を一方の
電極とし、液晶21を駆動する。
FIG. 3 is a cell diagram of a matrix used in the present invention. The transistor 19 is a vertical thin film transistor, and may be a junction type or bipolar transistor. The conduction of the source 16 and drain 18 is controlled by the gate or base 17. Unlike in FIG. 1, the data holding capacitor 20 uses the address line as one electrode and drives the liquid crystal 21.
第4図Aはセル24の平面図を示し26がアド
レス線、25がデータ線、27はトランジスタの
ドレインと容量の一方電極をも兼ねた液晶駆動電
極である。Bは断面図であり、この基板の製造方
法は例えば、基板28上にコレクタ又はソースと
なるリンをドーブした非晶質又は多結晶シリコン
層29を形成する。パターニングはフオト工程又
は本発明の方式にするとパターンが単純で精度が
いらないのでマスクをかけてシリコン層を形成し
ても良い。更にうすくゲート又はベースとなるボ
ロンをドーブした非晶質又は多結晶シリコン層3
0をフオトエツチング又はマスク・デポジシヨン
法により形成する。その後リンをドーブしたエミ
ツタ又はドレインとなる非晶質又は多結晶シリコ
ン層31をフオトエツチング又はマスク・デポジ
シヨン法により形成する。このままで特性が不充
分の場合には更にアニールする。例えばパルスレ
ーザを全体に照射すると非晶質又は多結晶シリコ
ンのグレインが成長して単結晶に近い特性が得ら
れる。この結果シリコン層29,30,31がト
ランジスタを形成すると共に、シリコン層30と
31の間に接合容量が形成され、同時にシリコン
層31は液晶の駆動電極となる。 FIG. 4A shows a plan view of the cell 24, in which 26 is an address line, 25 is a data line, and 27 is a liquid crystal drive electrode that also serves as the drain of a transistor and one electrode of a capacitor. B is a cross-sectional view, and the method for manufacturing this substrate includes, for example, forming on a substrate 28 an amorphous or polycrystalline silicon layer 29 doped with phosphorus to serve as a collector or a source. When patterning is performed using a photo process or the method of the present invention, the pattern is simple and precision is not required, so the silicon layer may be formed using a mask. Furthermore, a thin amorphous or polycrystalline silicon layer 3 doped with boron serves as a gate or base.
0 is formed by photoetching or mask deposition method. Thereafter, an amorphous or polycrystalline silicon layer 31 doped with phosphorus and serving as an emitter or drain is formed by photo-etching or mask deposition. If the characteristics are still insufficient, further annealing is performed. For example, when the entire surface is irradiated with a pulsed laser, grains of amorphous or polycrystalline silicon grow, resulting in properties close to those of single crystal. As a result, the silicon layers 29, 30, and 31 form a transistor, and a junction capacitance is formed between the silicon layers 30 and 31, and at the same time, the silicon layer 31 becomes a driving electrode for the liquid crystal.
第6図は縦型トランジスタを接合型パンチスル
ートランジスタとして形成した例である。ソース
側のポリクリスタルシリコン層41は厚さ約1500
Å、濃度は5×1019/cm3、ゲートポリクリスタル
シリコン層42は厚さ5000Å、濃度1×1017/
cm3、ドレイン側のポリクリスタルシリコン層40
は厚さ2000Å、濃度1×1018/cm3であり、P型の
シリコン層42にはN型のシリコン層41,42
に対し−バイアスとなる。この結果接合面に空乏
層域43,44が広がりこの広がり幅はゲートと
なるポリシリコン層42のバイアス電位により異
なる。もしバイアスが深くかかると空乏層44が
広がり空乏層43に届くとソースとドレイン間に
パンチスルー電流が生じる。この特性を第7図に
示す。ソース・ドレインに印加する電圧が0〜
5Vであれば、トランジスタをOFFさせる場合は
ゲートをOVにすればいかなる状態でもOFFとな
り、又トランジスタをONさせる場合はゲートを
−10Vとするとどの信号レベルに対してもONと
なる。 FIG. 6 shows an example in which a vertical transistor is formed as a junction type punch-through transistor. The polycrystalline silicon layer 41 on the source side has a thickness of approximately 1500 mm.
Å, concentration is 5×10 19 /cm 3 , gate polycrystalline silicon layer 42 has a thickness of 5000 Å, concentration is 1×10 17 /cm 3
cm 3 , polycrystalline silicon layer 40 on the drain side
has a thickness of 2000 Å and a concentration of 1×10 18 /cm 3 , and the P-type silicon layer 42 has N-type silicon layers 41 and 42.
- bias against. As a result, depletion layer regions 43 and 44 spread at the junction surface, and the width of this spread varies depending on the bias potential of the polysilicon layer 42 serving as the gate. If a deep bias is applied, the depletion layer 44 expands and reaches the depletion layer 43, causing a punch-through current between the source and drain. This characteristic is shown in FIG. The voltage applied to the source and drain is 0~
If it is 5V, if you want to turn off the transistor, you can set the gate to OV and it will turn off in any state, and if you want to turn the transistor on, you can set the gate to -10V and it will turn on for any signal level.
第8図はこのトランジスタを用いてセルを駆動
した場合の信号波形であり、従来と異なりデータ
保持容量がアドレス線Xと駆動電極の間にあるの
で、Xの信号を△VG下げてトランジスタをON
させてVyというデータを書いても、Xの信号が
トランジスタをOFFレベルにもどすと駆動レベ
ルも同時に△VG上昇する。従つて予めデータを
所望の駆動電圧より△VG下げておく。 Figure 8 shows the signal waveform when this transistor is used to drive a cell.Unlike in the conventional case, the data storage capacitor is located between the address line
Even if the data Vy is written, when the X signal returns the transistor to the OFF level, the drive level also increases at the same time as △VG. Therefore, the data is set lower than the desired drive voltage by ΔVG in advance.
第6図に示した構造はP−N−P型であるが、
実際にはN−P−N型でもよいし、本発明の趣旨
にそつた縦型であれば更に他のバリエーシヨンも
考えられる。第9図は基板49上に第1層目の半
導体層53上に、更に第2層目の半導体層52を
つける。更にその上に第3層目の半導体層51を
つけ同時に駆動電極としてAl50を用いる。第
1層目と第2層目は非晶質又は多結晶のシリコン
薄膜がよい。第3層目はネサ膜(SnO2)等の半
導体膜でその上にAlはなくてもよい。又第3層
目の半導体層の代りにAl等の金属層によるシヨ
ツトキー接合を利用してもよい。 The structure shown in Figure 6 is of the P-N-P type,
Actually, it may be an N-P-N type, and other variations are also conceivable as long as they are vertical types that comply with the spirit of the present invention. In FIG. 9, a second semiconductor layer 52 is further formed on a first semiconductor layer 53 on a substrate 49. In FIG. Furthermore, a third semiconductor layer 51 is formed thereon, and at the same time Al 50 is used as a drive electrode. The first and second layers are preferably amorphous or polycrystalline silicon thin films. The third layer is a semiconductor film such as a Nesa film (SnO 2 ), and Al may not be formed thereon. Further, a Schottky junction using a metal layer such as Al may be used instead of the third semiconductor layer.
上述の如く、本発明の縦構造の接合型トランジ
スタからなるアクテイブマトリクス液晶表示装置
は、従来の横構造のMOS型トランジスタを用い
たアクテイブマトリクス液晶表示装置と比較して
以下の如き効果を奏する。
As described above, the active matrix liquid crystal display device made of vertically structured junction transistors of the present invention has the following effects compared to the active matrix liquid crystal display device using conventional horizontally structured MOS transistors.
イ) 上記構成によれば、液晶表示装置の表示面
積の殆ど全てを複数の駆動電極で埋めつくすこ
とが可能となり、液晶の駆動に寄与しない部分
は殆ど零近くくにすることができるので、液晶
表示装置の開口率がほぼ100%近いものが得ら
れる。従つて、本発明のアクテイブマトリクス
液晶表示装置は、従来の開口率が50%しか得ら
れない、MOS型トランジスタを用いたアクテ
イブマトリクス液晶表示装置に較べて、明る
さ、コントラストの点において、2倍優れた表
示装置の提供が可能となる。b) According to the above configuration, it is possible to fill almost the entire display area of the liquid crystal display device with a plurality of drive electrodes, and the portion that does not contribute to driving the liquid crystal can be reduced to almost zero, so that the liquid crystal display The aperture ratio of the device is close to 100%. Therefore, the active matrix liquid crystal display device of the present invention has twice the brightness and contrast compared to the conventional active matrix liquid crystal display device using MOS transistors, which can only obtain an aperture ratio of 50%. It becomes possible to provide an excellent display device.
ロ) さらに、本発明の縦構造の接合型トランジ
スタを用いた液晶表示装置においては、液晶駆
動するための保持容量はトランジスタ自身の浮
遊容量を利用できるので、わざわざ作り込む必
要がない。従つて、液晶を駆動するための保持
容量をわざわざ作り込むことが必要となる
MOS型トランジスタを用いた液晶表示装置と
較べて、工数及び歩留りの点において優れたも
のである。(b) Furthermore, in the liquid crystal display device using the vertically structured junction transistor of the present invention, the floating capacitance of the transistor itself can be used as the storage capacitor for driving the liquid crystal, so there is no need to create a storage capacitor. Therefore, it is necessary to create a storage capacity to drive the liquid crystal.
Compared to liquid crystal display devices using MOS transistors, this device is superior in terms of man-hours and yield.
ハ) また、縦型構造の接合型トランジスタは、
MOS型トランジスタと較べて構造が単純であ
るので、製造工程が簡略化され、歩留りを大幅
に向上させることができる。例えば、マスク工
程は、従来のMOS型トランジスタの場合は4
回必要となるが、本発明の縦型構造の接合型ト
ランジスタは3回でよい。c) In addition, a junction transistor with a vertical structure is
Since the structure is simpler than that of a MOS transistor, the manufacturing process can be simplified and the yield can be significantly improved. For example, in the case of a conventional MOS transistor, the mask process requires 4
However, the vertical structure junction transistor of the present invention requires only three times.
第1図は従来のアクテイブ・マトリクスのセル
図であり、第2図は従来のセルの平面図である。
第3図は本発明によるマトリクスセルの図であ
り、第4図A,Bはその具体例である。第5図は
マトリクスパネルの断面である。第6図は本発明
に用いるトランジスタの具体例、第7図はその特
性例である。又第8図は本発明のマトリクスセル
の動作波形の一例、第9図は本発明に用いるトラ
ンジスタの他の具体例。
4,21…液晶、10…ゲート、11…容量の
電極、13…Alの駆動電極、7,8,9…コン
タクトホール、25,35…第1層目の半導体
層、26,53…第2層目の半導体層、27,5
1…第3層目の半導体層、28…基板、43,4
4…空乏層域、50…Al。
FIG. 1 is a cell diagram of a conventional active matrix, and FIG. 2 is a plan view of the conventional cell.
FIG. 3 is a diagram of a matrix cell according to the present invention, and FIGS. 4A and 4B are specific examples thereof. FIG. 5 is a cross section of the matrix panel. FIG. 6 shows a specific example of a transistor used in the present invention, and FIG. 7 shows an example of its characteristics. Further, FIG. 8 shows an example of the operating waveforms of the matrix cell of the present invention, and FIG. 9 shows another specific example of the transistor used in the present invention. 4, 21... Liquid crystal, 10... Gate, 11... Capacitor electrode, 13... Al drive electrode, 7, 8, 9... Contact hole, 25, 35... First layer semiconductor layer, 26, 53... Second layer layer semiconductor layer, 27,5
1... Third semiconductor layer, 28... Substrate, 43, 4
4...depletion layer region, 50...Al.
Claims (1)
基板の一方の基板上に形成されてなる透明電極、
該絶縁基板の他方の基板上に形成されてなるデー
タ線、アドレス線、及び該データ線と該アドレス
線の直交する交点に形成されてなるスイツチング
トランジスタを有するアクテイブマトリクス表示
装置において、該スイツチングトランジスタは該
絶縁基板上に設けられた第1導電型の第1シリコ
ン薄膜と、該第1シリコン薄膜上に設けられた第
2導電型の第2シリコン薄膜と、該第2シリコン
薄膜上に設けられた第1導電型の第3シリコン薄
膜からなる接合型トランジスタであり、該第1シ
リコン薄膜にはデータ信号が供給され、該第2シ
リコン薄膜にはアドレス信号が供給され、該第3
シリコン薄膜は液晶駆動電極を兼ねていることを
特徴とするアクテイブマトリクス液晶表示装置。1. A transparent electrode formed on one of the pair of insulating substrates, in which a liquid crystal is sealed;
In an active matrix display device having a data line formed on the other substrate of the insulating substrate, an address line, and a switching transistor formed at an orthogonal intersection of the data line and the address line, the switching The transistor includes a first silicon thin film of a first conductivity type provided on the insulating substrate, a second silicon thin film of a second conductivity type provided on the first silicon thin film, and a second silicon thin film provided on the second silicon thin film. a junction transistor comprising a third silicon thin film of a first conductivity type, the first silicon thin film being supplied with a data signal, the second silicon thin film being supplied with an address signal, and the third silicon thin film being supplied with a data signal;
An active matrix liquid crystal display device characterized in that the silicon thin film also serves as a liquid crystal drive electrode.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10852180A JPS5734581A (en) | 1980-08-07 | 1980-08-07 | Active matrix substrate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10852180A JPS5734581A (en) | 1980-08-07 | 1980-08-07 | Active matrix substrate |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5734581A JPS5734581A (en) | 1982-02-24 |
| JPH036507B2 true JPH036507B2 (en) | 1991-01-30 |
Family
ID=14486902
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10852180A Granted JPS5734581A (en) | 1980-08-07 | 1980-08-07 | Active matrix substrate |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5734581A (en) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5919339B2 (en) * | 1977-08-30 | 1984-05-04 | シャープ株式会社 | Matrix type liquid crystal display device |
-
1980
- 1980-08-07 JP JP10852180A patent/JPS5734581A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5734581A (en) | 1982-02-24 |
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