JPH036507B2 - - Google Patents
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- JPH036507B2 JPH036507B2 JP55108521A JP10852180A JPH036507B2 JP H036507 B2 JPH036507 B2 JP H036507B2 JP 55108521 A JP55108521 A JP 55108521A JP 10852180 A JP10852180 A JP 10852180A JP H036507 B2 JPH036507 B2 JP H036507B2
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- JP
- Japan
- Prior art keywords
- thin film
- silicon thin
- liquid crystal
- transistor
- display device
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- Liquid Crystal (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は縦構造の接合型トランジスタを用いた
アクテイブマトリクス液晶表示装置に関する。
アクテイブマトリクス液晶表示装置に関する。
アクテイブマトリクス基板はデイスプレイ装置
を準スタテイツクで駆動するので、コントラスト
の高い大型のパネルが得られる方式として注目さ
れている。この方式はデイスプレイ媒体（液晶
や、エレクトロミネセンス素子）の一方の電極に
トランジスタを配置してスイツチングをマトリク
ス内部で直接行なう方式である。第１図に従来の
マトリクスセルの回路を示す。Ｘ行xy列のマト
リクスのうちのアドレス線Ｘはセルのトランジス
タ２のON−OFFを制御し、データ線Ｙはトラン
ジスタのソースからドレイン５に電圧信号として
データを転速する。容量３はトランジスタが
OFFしてから次にリフレツシユされるまでの期
間信号レベルを保持する。液晶体４は共通電極電
位Vcとセルの駆動出力５との間で駆動される。
を準スタテイツクで駆動するので、コントラスト
の高い大型のパネルが得られる方式として注目さ
れている。この方式はデイスプレイ媒体（液晶
や、エレクトロミネセンス素子）の一方の電極に
トランジスタを配置してスイツチングをマトリク
ス内部で直接行なう方式である。第１図に従来の
マトリクスセルの回路を示す。Ｘ行xy列のマト
リクスのうちのアドレス線Ｘはセルのトランジス
タ２のON−OFFを制御し、データ線Ｙはトラン
ジスタのソースからドレイン５に電圧信号として
データを転速する。容量３はトランジスタが
OFFしてから次にリフレツシユされるまでの期
間信号レベルを保持する。液晶体４は共通電極電
位Vcとセルの駆動出力５との間で駆動される。
第２図はこのセルの平面図であり、トランジス
タや容量はシリコンウエハ上に、通常のシリコン
ゲート技術によるICプロセスと全く同様に形成
される。フイールド膜が除去された部分１４はゲ
ート膜の厚さでありアドレス線を構成し、トラン
ジスタのゲート１０と、容量の電極１１は多結晶
シリコンである。またデータ線と駆動電極１３は
Alである。又コンタクトホール７，８，９はAl
と基板又はAlと多結晶シリコンを接続する。
タや容量はシリコンウエハ上に、通常のシリコン
ゲート技術によるICプロセスと全く同様に形成
される。フイールド膜が除去された部分１４はゲ
ート膜の厚さでありアドレス線を構成し、トラン
ジスタのゲート１０と、容量の電極１１は多結晶
シリコンである。またデータ線と駆動電極１３は
Alである。又コンタクトホール７，８，９はAl
と基板又はAlと多結晶シリコンを接続する。
この基板をパネル状にした１エレメントの断面
を第５図に示す。シリコンウエハ３５上に膜式的
にAl駆動電極３７があり、下電極を形成する。
又ガラス基板３６上のネサ膜３９は共通電極とな
り、この両電極で液晶体３８をはさむ。又光の入
射方向には偏光板３２を用いてコントラストを上
げる。
を第５図に示す。シリコンウエハ３５上に膜式的
にAl駆動電極３７があり、下電極を形成する。
又ガラス基板３６上のネサ膜３９は共通電極とな
り、この両電極で液晶体３８をはさむ。又光の入
射方向には偏光板３２を用いてコントラストを上
げる。
上記例は基板にシリコンウエハを用いた場合で
あるが、基板に石英ガラス等の絶縁基板を用いて
もよい。すなわち、石英ガラス等の絶縁基板上に
多結晶シリコン等のシリコン薄膜を形成したもの
を用いれば同様の構成をとることができる。
あるが、基板に石英ガラス等の絶縁基板を用いて
もよい。すなわち、石英ガラス等の絶縁基板上に
多結晶シリコン等のシリコン薄膜を形成したもの
を用いれば同様の構成をとることができる。
この方式のアクテイブマトリクス液晶表示装置
は、第２図から明かのように、MOS型トランジ
スタの構成部分、アドレス線、及びデータ線の大
部分は液晶を駆動するために寄与しない部分であ
り、液晶を駆動するために寄与する部分は駆動電
極１３部のみである。従つて、この構成によれ
ば、液晶の開口率（駆動表示される面積／表示パ
ネル全面積）は効率設計しても50％しか得られな
い。表示面積の50％は液晶表示に寄与しないこと
になる。
は、第２図から明かのように、MOS型トランジ
スタの構成部分、アドレス線、及びデータ線の大
部分は液晶を駆動するために寄与しない部分であ
り、液晶を駆動するために寄与する部分は駆動電
極１３部のみである。従つて、この構成によれ
ば、液晶の開口率（駆動表示される面積／表示パ
ネル全面積）は効率設計しても50％しか得られな
い。表示面積の50％は液晶表示に寄与しないこと
になる。
またデータ保持容量はわざわざ駆動電極部の下
側にシリコンゲート電極とSiO2膜と半導体層間
に形成したものである。
側にシリコンゲート電極とSiO2膜と半導体層間
に形成したものである。
更に、上記従来例は、製造工数が多く、構造が
複雑であるので、歩留りが著しく低いものになつ
てしまう。
複雑であるので、歩留りが著しく低いものになつ
てしまう。
しかし、前述の従来技術では、液晶表示装置の
開口率が小さく、液晶を駆動するための保持容量
がわざわざ作り込む必要があること、及び製造工
程数が多く、構造が複雑であるので歩留りが著し
く低いという問題点を有する。
開口率が小さく、液晶を駆動するための保持容量
がわざわざ作り込む必要があること、及び製造工
程数が多く、構造が複雑であるので歩留りが著し
く低いという問題点を有する。
そこで、本発明はそのような問題点を解決する
ものであり、その目的とするところは、アクテイ
ブマトリクス液晶表示装置の開口率を格段に向上
させ、データ保持容量をわざわざ作り込む必要を
なくし、製造工程数を大幅に低減し、歩留りを大
幅に向上させることにある。
ものであり、その目的とするところは、アクテイ
ブマトリクス液晶表示装置の開口率を格段に向上
させ、データ保持容量をわざわざ作り込む必要を
なくし、製造工程数を大幅に低減し、歩留りを大
幅に向上させることにある。
本発明のアクテイブマトリクス液晶表示装置
は、一対の絶縁基板内に液晶が封入され、該絶縁
基板の一方の基板上に形成されてなる透明電極、
該絶縁基板の他方の基板上に形成されてなるデー
タ線、アドレス線、及び該データ線と該アドレス
線の直交する交点に形成されてなる交点スイツチ
ングトランジスタを有するアクテイブマトリクス
表示装置において、該スイツチングトランジスタ
は該絶縁基板上に設けられた第１導電型の第１シ
リコン薄膜と、該第１シリコン薄膜上に設けられ
た第２導電型の第２シリコン薄膜と、該第２シリ
コン薄膜上に設けられた第１導電型の第３シリコ
ン薄膜からなる接合型トランジスタであり、該第
１シリコン薄膜にはデータ信号が供給され、該第
２シリコン薄膜にはアドレス信号が供給され、該
第３シリコン薄膜は液晶駆動電極に接続されてな
ることを特徴とする。
は、一対の絶縁基板内に液晶が封入され、該絶縁
基板の一方の基板上に形成されてなる透明電極、
該絶縁基板の他方の基板上に形成されてなるデー
タ線、アドレス線、及び該データ線と該アドレス
線の直交する交点に形成されてなる交点スイツチ
ングトランジスタを有するアクテイブマトリクス
表示装置において、該スイツチングトランジスタ
は該絶縁基板上に設けられた第１導電型の第１シ
リコン薄膜と、該第１シリコン薄膜上に設けられ
た第２導電型の第２シリコン薄膜と、該第２シリ
コン薄膜上に設けられた第１導電型の第３シリコ
ン薄膜からなる接合型トランジスタであり、該第
１シリコン薄膜にはデータ信号が供給され、該第
２シリコン薄膜にはアドレス信号が供給され、該
第３シリコン薄膜は液晶駆動電極に接続されてな
ることを特徴とする。
第３図は本発明に用いるマトリクスのセル図で
ある。トランジスタ１９は縦型の薄膜トランジス
タであつて接合型又はバイポーラトランジスタで
もよい。ソース１６とドレイン１８はゲート又は
ベース１７により導通が制御される。データ保持
用容量２０は第１図と異なりアドレス線を一方の
電極とし、液晶２１を駆動する。
ある。トランジスタ１９は縦型の薄膜トランジス
タであつて接合型又はバイポーラトランジスタで
もよい。ソース１６とドレイン１８はゲート又は
ベース１７により導通が制御される。データ保持
用容量２０は第１図と異なりアドレス線を一方の
電極とし、液晶２１を駆動する。
第４図Ａはセル２４の平面図を示し２６がアド
レス線、２５がデータ線、２７はトランジスタの
ドレインと容量の一方電極をも兼ねた液晶駆動電
極である。Ｂは断面図であり、この基板の製造方
法は例えば、基板２８上にコレクタ又はソースと
なるリンをドーブした非晶質又は多結晶シリコン
層２９を形成する。パターニングはフオト工程又
は本発明の方式にするとパターンが単純で精度が
いらないのでマスクをかけてシリコン層を形成し
ても良い。更にうすくゲート又はベースとなるボ
ロンをドーブした非晶質又は多結晶シリコン層３
０をフオトエツチング又はマスク・デポジシヨン
法により形成する。その後リンをドーブしたエミ
ツタ又はドレインとなる非晶質又は多結晶シリコ
ン層３１をフオトエツチング又はマスク・デポジ
シヨン法により形成する。このままで特性が不充
分の場合には更にアニールする。例えばパルスレ
ーザを全体に照射すると非晶質又は多結晶シリコ
ンのグレインが成長して単結晶に近い特性が得ら
れる。この結果シリコン層２９，３０，３１がト
ランジスタを形成すると共に、シリコン層３０と
３１の間に接合容量が形成され、同時にシリコン
層３１は液晶の駆動電極となる。
レス線、２５がデータ線、２７はトランジスタの
ドレインと容量の一方電極をも兼ねた液晶駆動電
極である。Ｂは断面図であり、この基板の製造方
法は例えば、基板２８上にコレクタ又はソースと
なるリンをドーブした非晶質又は多結晶シリコン
層２９を形成する。パターニングはフオト工程又
は本発明の方式にするとパターンが単純で精度が
いらないのでマスクをかけてシリコン層を形成し
ても良い。更にうすくゲート又はベースとなるボ
ロンをドーブした非晶質又は多結晶シリコン層３
０をフオトエツチング又はマスク・デポジシヨン
法により形成する。その後リンをドーブしたエミ
ツタ又はドレインとなる非晶質又は多結晶シリコ
ン層３１をフオトエツチング又はマスク・デポジ
シヨン法により形成する。このままで特性が不充
分の場合には更にアニールする。例えばパルスレ
ーザを全体に照射すると非晶質又は多結晶シリコ
ンのグレインが成長して単結晶に近い特性が得ら
れる。この結果シリコン層２９，３０，３１がト
ランジスタを形成すると共に、シリコン層３０と
３１の間に接合容量が形成され、同時にシリコン
層３１は液晶の駆動電極となる。
第６図は縦型トランジスタを接合型パンチスル
ートランジスタとして形成した例である。ソース
側のポリクリスタルシリコン層４１は厚さ約1500
Å、濃度は５×1019／cm3、ゲートポリクリスタル
シリコン層４２は厚さ5000Å、濃度１×1017／
cm3、ドレイン側のポリクリスタルシリコン層４０
は厚さ2000Å、濃度１×1018／cm3であり、Ｐ型の
シリコン層４２にはＮ型のシリコン層４１，４２
に対し−バイアスとなる。この結果接合面に空乏
層域４３，４４が広がりこの広がり幅はゲートと
なるポリシリコン層４２のバイアス電位により異
なる。もしバイアスが深くかかると空乏層４４が
広がり空乏層４３に届くとソースとドレイン間に
パンチスルー電流が生じる。この特性を第７図に
示す。ソース・ドレインに印加する電圧が０〜
5Vであれば、トランジスタをOFFさせる場合は
ゲートをOVにすればいかなる状態でもOFFとな
り、又トランジスタをONさせる場合はゲートを
−10Vとするとどの信号レベルに対してもONと
なる。
ートランジスタとして形成した例である。ソース
側のポリクリスタルシリコン層４１は厚さ約1500
Å、濃度は５×1019／cm3、ゲートポリクリスタル
シリコン層４２は厚さ5000Å、濃度１×1017／
cm3、ドレイン側のポリクリスタルシリコン層４０
は厚さ2000Å、濃度１×1018／cm3であり、Ｐ型の
シリコン層４２にはＮ型のシリコン層４１，４２
に対し−バイアスとなる。この結果接合面に空乏
層域４３，４４が広がりこの広がり幅はゲートと
なるポリシリコン層４２のバイアス電位により異
なる。もしバイアスが深くかかると空乏層４４が
広がり空乏層４３に届くとソースとドレイン間に
パンチスルー電流が生じる。この特性を第７図に
示す。ソース・ドレインに印加する電圧が０〜
5Vであれば、トランジスタをOFFさせる場合は
ゲートをOVにすればいかなる状態でもOFFとな
り、又トランジスタをONさせる場合はゲートを
−10Vとするとどの信号レベルに対してもONと
なる。
第８図はこのトランジスタを用いてセルを駆動
した場合の信号波形であり、従来と異なりデータ
保持容量がアドレス線Ｘと駆動電極の間にあるの
で、Ｘの信号を△VG下げてトランジスタをON
させてVyというデータを書いても、Ｘの信号が
トランジスタをOFFレベルにもどすと駆動レベ
ルも同時に△VG上昇する。従つて予めデータを
所望の駆動電圧より△VG下げておく。
した場合の信号波形であり、従来と異なりデータ
保持容量がアドレス線Ｘと駆動電極の間にあるの
で、Ｘの信号を△VG下げてトランジスタをON
させてVyというデータを書いても、Ｘの信号が
トランジスタをOFFレベルにもどすと駆動レベ
ルも同時に△VG上昇する。従つて予めデータを
所望の駆動電圧より△VG下げておく。
第６図に示した構造はＰ−Ｎ−Ｐ型であるが、
実際にはＮ−Ｐ−Ｎ型でもよいし、本発明の趣旨
にそつた縦型であれば更に他のバリエーシヨンも
考えられる。第９図は基板４９上に第１層目の半
導体層５３上に、更に第２層目の半導体層５２を
つける。更にその上に第３層目の半導体層５１を
つけ同時に駆動電極としてAl５０を用いる。第
１層目と第２層目は非晶質又は多結晶のシリコン
薄膜がよい。第３層目はネサ膜（SnO2）等の半
導体膜でその上にAlはなくてもよい。又第３層
目の半導体層の代りにAl等の金属層によるシヨ
ツトキー接合を利用してもよい。
実際にはＮ−Ｐ−Ｎ型でもよいし、本発明の趣旨
にそつた縦型であれば更に他のバリエーシヨンも
考えられる。第９図は基板４９上に第１層目の半
導体層５３上に、更に第２層目の半導体層５２を
つける。更にその上に第３層目の半導体層５１を
つけ同時に駆動電極としてAl５０を用いる。第
１層目と第２層目は非晶質又は多結晶のシリコン
薄膜がよい。第３層目はネサ膜（SnO2）等の半
導体膜でその上にAlはなくてもよい。又第３層
目の半導体層の代りにAl等の金属層によるシヨ
ツトキー接合を利用してもよい。
上述の如く、本発明の縦構造の接合型トランジ
スタからなるアクテイブマトリクス液晶表示装置
は、従来の横構造のMOS型トランジスタを用い
たアクテイブマトリクス液晶表示装置と比較して
以下の如き効果を奏する。
スタからなるアクテイブマトリクス液晶表示装置
は、従来の横構造のMOS型トランジスタを用い
たアクテイブマトリクス液晶表示装置と比較して
以下の如き効果を奏する。
イ） 上記構成によれば、液晶表示装置の表示面
積の殆ど全てを複数の駆動電極で埋めつくすこ
とが可能となり、液晶の駆動に寄与しない部分
は殆ど零近くくにすることができるので、液晶
表示装置の開口率がほぼ100％近いものが得ら
れる。従つて、本発明のアクテイブマトリクス
液晶表示装置は、従来の開口率が50％しか得ら
れない、MOS型トランジスタを用いたアクテ
イブマトリクス液晶表示装置に較べて、明る
さ、コントラストの点において、２倍優れた表
示装置の提供が可能となる。
積の殆ど全てを複数の駆動電極で埋めつくすこ
とが可能となり、液晶の駆動に寄与しない部分
は殆ど零近くくにすることができるので、液晶
表示装置の開口率がほぼ100％近いものが得ら
れる。従つて、本発明のアクテイブマトリクス
液晶表示装置は、従来の開口率が50％しか得ら
れない、MOS型トランジスタを用いたアクテ
イブマトリクス液晶表示装置に較べて、明る
さ、コントラストの点において、２倍優れた表
示装置の提供が可能となる。
ロ） さらに、本発明の縦構造の接合型トランジ
スタを用いた液晶表示装置においては、液晶駆
動するための保持容量はトランジスタ自身の浮
遊容量を利用できるので、わざわざ作り込む必
要がない。従つて、液晶を駆動するための保持
容量をわざわざ作り込むことが必要となる
MOS型トランジスタを用いた液晶表示装置と
較べて、工数及び歩留りの点において優れたも
のである。
スタを用いた液晶表示装置においては、液晶駆
動するための保持容量はトランジスタ自身の浮
遊容量を利用できるので、わざわざ作り込む必
要がない。従つて、液晶を駆動するための保持
容量をわざわざ作り込むことが必要となる
MOS型トランジスタを用いた液晶表示装置と
較べて、工数及び歩留りの点において優れたも
のである。
ハ） また、縦型構造の接合型トランジスタは、
MOS型トランジスタと較べて構造が単純であ
るので、製造工程が簡略化され、歩留りを大幅
に向上させることができる。例えば、マスク工
程は、従来のMOS型トランジスタの場合は４
回必要となるが、本発明の縦型構造の接合型ト
ランジスタは３回でよい。
MOS型トランジスタと較べて構造が単純であ
るので、製造工程が簡略化され、歩留りを大幅
に向上させることができる。例えば、マスク工
程は、従来のMOS型トランジスタの場合は４
回必要となるが、本発明の縦型構造の接合型ト
ランジスタは３回でよい。
第１図は従来のアクテイブ・マトリクスのセル
図であり、第２図は従来のセルの平面図である。
第３図は本発明によるマトリクスセルの図であ
り、第４図Ａ，Ｂはその具体例である。第５図は
マトリクスパネルの断面である。第６図は本発明
に用いるトランジスタの具体例、第７図はその特
性例である。又第８図は本発明のマトリクスセル
の動作波形の一例、第９図は本発明に用いるトラ
ンジスタの他の具体例。 ４，２１…液晶、１０…ゲート、１１…容量の
電極、１３…Alの駆動電極、７，８，９…コン
タクトホール、２５，３５…第１層目の半導体
層、２６，５３…第２層目の半導体層、２７，５
１…第３層目の半導体層、２８…基板、４３，４
４…空乏層域、５０…Al。
図であり、第２図は従来のセルの平面図である。
第３図は本発明によるマトリクスセルの図であ
り、第４図Ａ，Ｂはその具体例である。第５図は
マトリクスパネルの断面である。第６図は本発明
に用いるトランジスタの具体例、第７図はその特
性例である。又第８図は本発明のマトリクスセル
の動作波形の一例、第９図は本発明に用いるトラ
ンジスタの他の具体例。 ４，２１…液晶、１０…ゲート、１１…容量の
電極、１３…Alの駆動電極、７，８，９…コン
タクトホール、２５，３５…第１層目の半導体
層、２６，５３…第２層目の半導体層、２７，５
１…第３層目の半導体層、２８…基板、４３，４
４…空乏層域、５０…Al。
Claims (1)
- １ 一対の絶縁基板内に液晶が封入され、該絶縁
基板の一方の基板上に形成されてなる透明電極、
該絶縁基板の他方の基板上に形成されてなるデー
タ線、アドレス線、及び該データ線と該アドレス
線の直交する交点に形成されてなるスイツチング
トランジスタを有するアクテイブマトリクス表示
装置において、該スイツチングトランジスタは該
絶縁基板上に設けられた第１導電型の第１シリコ
ン薄膜と、該第１シリコン薄膜上に設けられた第
２導電型の第２シリコン薄膜と、該第２シリコン
薄膜上に設けられた第１導電型の第３シリコン薄
膜からなる接合型トランジスタであり、該第１シ
リコン薄膜にはデータ信号が供給され、該第２シ
リコン薄膜にはアドレス信号が供給され、該第３
シリコン薄膜は液晶駆動電極を兼ねていることを
特徴とするアクテイブマトリクス液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10852180A JPS5734581A (en) | 1980-08-07 | 1980-08-07 | Active matrix substrate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10852180A JPS5734581A (en) | 1980-08-07 | 1980-08-07 | Active matrix substrate |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5734581A JPS5734581A (en) | 1982-02-24 |
| JPH036507B2 true JPH036507B2 (ja) | 1991-01-30 |
Family
ID=14486902
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10852180A Granted JPS5734581A (en) | 1980-08-07 | 1980-08-07 | Active matrix substrate |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5734581A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5919339B2 (ja) * | 1977-08-30 | 1984-05-04 | シャープ株式会社 | マトリツクス型液晶表示装置 |
-
1980
- 1980-08-07 JP JP10852180A patent/JPS5734581A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5734581A (en) | 1982-02-24 |
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