JPH036532B2 - - Google Patents
Info
- Publication number
- JPH036532B2 JPH036532B2 JP58045196A JP4519683A JPH036532B2 JP H036532 B2 JPH036532 B2 JP H036532B2 JP 58045196 A JP58045196 A JP 58045196A JP 4519683 A JP4519683 A JP 4519683A JP H036532 B2 JPH036532 B2 JP H036532B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- host computer
- bit
- input
- cpu
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明はホストコンピユータに接続され、そ
のホストコンピユータからシリアル伝送されるデ
ータを受信してプリント制御するプリンタにおけ
る入力データ制御装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to an input data control device in a printer that is connected to a host computer and receives data serially transmitted from the host computer to control printing.
従来、この種のプリンタはホストコンピユータ
からシリアル伝送されるデータをシリアル−パラ
レル変換機能を有する8251等のインタフエース素
子に順次１ビツトずつ入力し、８ビツトすべてが
揃つたときインターフエース素子からCPU（中央
処理ユニツト）に割り込みをかけてデータを出力
し、この時点で始めてCPUからインターフエー
ス素子を介してホストコンピユータへビジー信号
を出力するものであつた。
Conventionally, this type of printer inputs serially transmitted data from a host computer one bit at a time to an interface element such as an 8251 that has a serial-to-parallel conversion function, and when all 8 bits are collected, the data is transmitted from the interface element to the CPU ( At this point, the CPU would output a busy signal to the host computer via the interface element.
したがつてホストコンピユータがデータを出力
してからビジー信号を確認するまでの時間が長く
なり、その間ホストコンピユータを専有してしま
う問題があつた。またシリアル−パラレル変換機
能を有するインタフエース素子を必要としたため
回路のPC板への実装面積が大きく、しかもコス
ト高となる問題があつた。 Therefore, the time from when the host computer outputs data to when the busy signal is confirmed becomes long, and there is a problem in that the host computer is monopolized during that time. Furthermore, since an interface element having a serial-to-parallel conversion function was required, the mounting area of the circuit on the PC board was large, and the cost was high.
この発明はこのような問題を解決するために為
されたもので、ホストコンピユータからのデータ
入力に対して直ちにビジー信号を出力でき、しか
もシリアル−パラレル変換機能を有するインタフ
エース素子を必要とせず、回路のPC板への実装
面積を少なくできるとともにコスト低下が図れる
プリンタにおける入力データ制御装置を提供する
ことを目的とする。
This invention was made to solve such problems, and it can immediately output a busy signal in response to data input from a host computer, and does not require an interface element having a serial-to-parallel conversion function. It is an object of the present invention to provide an input data control device for a printer that can reduce the mounting area of a circuit on a PC board and reduce costs.
この発明はホストコンピユータから伝送されて
くるデータのスタートビツトの立上がりでホスト
コンピユータへ直ちにビジー信号を出力し、かつ
割り込みによつてタイマーをスタートさせ、以後
タイマーがタイムアツプする毎にデータを１ビツ
トずつサンプリングするとともに上記タイマーを
くり返えし再スタートさせ、ストツプビツトの入
力があるとサンプリングしたデータを印字のため
にバツフアに転送制御するものである。
This invention immediately outputs a busy signal to the host computer at the rising edge of the start bit of data transmitted from the host computer, starts a timer by an interrupt, and samples data one bit at a time every time the timer times up. At the same time, the timer is repeatedly restarted, and when a stop bit is input, the sampled data is transferred to a buffer for printing.
以下、この発明の実施例を図面を参照して説明
する。
Embodiments of the present invention will be described below with reference to the drawings.
図中１はホストコンピユータ、２はプリンタで
両者は伝送ライン３を介して電気的に接続されて
いる。前記プリンタ２はCPU（中央処理ユニツ
ト）４、ROM（リード・オンリ・メモリ）５、
RAM（ランダム・アクセス・メモリ）６、印字
機構７、タイマー８等を設けている。前記CPU
４はROM５に格納されているプログラムデータ
に基づいて各部を制御するもので、前記ホストコ
ンピユータ１からのデータをバツフア回路９及び
インバータ１０を介してデータ入力用のP3φ端子
に入力するとともに上記バツフア回路９のみを介
して割込入力用のINTφ端子に入力している。ま
た前記CPU４は信号出力用のP31端子からビジー
信号をバツフア回路１１を介して前記ホストコン
ピユータ１へ出力している。また前記CPU４は
タイマー８を制御するとともにそのタイマー８の
タイムアツプ信号を割込入力用のINT1端子に入
力している。さらに前記CPU４はRAM６を制御
してデータの格納処理を行うとともにインターフ
エース１２を介して印字機構７に印字用データを
出力制御している。 In the figure, 1 is a host computer, 2 is a printer, and both are electrically connected via a transmission line 3. The printer 2 includes a CPU (central processing unit) 4, a ROM (read only memory) 5,
A RAM (random access memory) 6, a printing mechanism 7, a timer 8, etc. are provided. Said CPU
Reference numeral 4 controls each part based on program data stored in the ROM 5, and inputs data from the host computer 1 to the data input terminal P3φ via the buffer circuit 9 and inverter 10. It is input to the INTφ terminal for interrupt input via only 9. Further, the CPU 4 outputs a busy signal from the signal output terminal P31 to the host computer 1 via the buffer circuit 11. Further, the CPU 4 controls the timer 8 and inputs the time-up signal of the timer 8 to the INT1 terminal for interrupt input. Further, the CPU 4 controls the RAM 6 to perform data storage processing, and outputs printing data to the printing mechanism 7 via the interface 12.
第２図〜第５図は前記CPU４の入力データ制
御を示す流れ図で、以下この流れ図に基づいてデ
ータ制御を述べる。 FIGS. 2 to 5 are flowcharts showing input data control of the CPU 4, and the data control will be described below based on these flowcharts.
先ずホストコンピユータ１からデータが入力さ
れるとそのデータのスタートビツトの立上がりで
CPU４のINTφ端子に割り込みがかかりCPU４
は第２図に示す処理を行う。すなわちP31端子か
らビジー信号を出力するとともにタイマー８にス
タートビツトを認識するための時間t2をセツトし
てスタートをかける。この時間t2は１ビツトを読
込むに要する時間の略半分に設定されている。タ
イマー８がt2時間カウントしてタイムアツプする
とCPU４のINT1端子に割り込みがかかりCPU４
は第３図に示す処理を行う。すなわち先ずスター
トビツトの入力かをチエツクし、スタートビツト
の入力であれば第４図に示すようにタイマー８を
サンプルモードの時間t1にセツトしてスタートを
かける。この時間t1は１ビツトを読み込むに要す
る時間に等しくt2の略２倍に設定されている。ま
たスタートビツトの入力でなければ続いてストツ
プビツトをチエツクし、ストツプビツトの入力で
あれば第５図に示すように８ビツトのデータを
RAM６のバツフアへの転送を行うとともにビジ
ー信号の出力を停止させる。またスタート、スト
ツプのいずれのビツトでもなければデータとして
１ビツトを読み込み、そのデータをRAM６に格
納させる。 First, when data is input from host computer 1, at the rising edge of the start bit of that data,
An interrupt occurs to the INTφ pin of CPU4, and CPU4
performs the processing shown in FIG. That is, a busy signal is output from the P31 terminal, and a time t2 for recognizing the start bit is set in the timer 8 to start the timer. This time t2 is set to approximately half the time required to read one bit. When timer 8 counts t 2 hours and times out, an interrupt is sent to the INT1 pin of CPU 4, and CPU 4
performs the processing shown in FIG. That is, first, it is checked whether a start bit has been input, and if a start bit has been input, the timer 8 is set to sample mode time t1 and started as shown in FIG. This time t1 is set equal to the time required to read one bit and approximately twice t2 . Also, if the start bit is not input, the stop bit is checked, and if the stop bit is input, 8-bit data is input as shown in Figure 5.
The data is transferred to the buffer of RAM6 and the output of the busy signal is stopped. Also, if it is neither a start nor a stop bit, one bit is read as data and the data is stored in the RAM 6.
このような構成の本発明実施例においては、ホ
ストコンピユータ１からのデータをバツフア回路
９を介して直接CPU４に取込み、そのCPU４に
より印字のためにバツフアに格納しているので、
CPU４の処理でシリアル−パラレル変換させる
ことができ、シリアル−パラレル変換機能を有す
るインターフエース素子を使用すること無く、ホ
ストコンピユータ１からのシリアルなデータをパ
ラレルに変換してプリント制御でき、PC板への
実装面積を少なくできるとともにコスト低下を図
かることができる。またデータのスタート信号に
おけるスタートビツトの立上がりでCPU４に割
り込みをかけてそのCPU４からホストコンピユ
ータ１へ直ちにビジー信号を出力しているので、
ホストコンピユータ１はビジー信号を確認した後
直ちに他の処理ができ、ホストコンピユータ１の
稼動率を向上できる。 In the embodiment of the present invention having such a configuration, data from the host computer 1 is directly taken into the CPU 4 via the buffer circuit 9, and is stored in the buffer for printing by the CPU 4.
Serial-to-parallel conversion can be performed through the processing of the CPU 4. Serial data from the host computer 1 can be converted to parallel data for printing control without using an interface element that has a serial-to-parallel conversion function, and can be sent to the PC board. It is possible to reduce the mounting area and reduce costs. Also, when the start bit of the data start signal rises, the CPU 4 is interrupted and the busy signal is immediately output from the CPU 4 to the host computer 1.
The host computer 1 can perform other processing immediately after confirming the busy signal, and the operating rate of the host computer 1 can be improved.
以上、この発明によればホストコンピユータか
らのデータ入力に対して直ちにビジー信号を出力
でき、しかもシリアル−パラレル変換機能を有す
るインタフエース素子を不要としてPC板への実
装面積を少なくできるとともにコスト低下を図か
ることができるプリンタにおける入力データ制御
装置を提供できるものである。
As described above, according to the present invention, a busy signal can be immediately output in response to data input from a host computer, and an interface element having a serial-to-parallel conversion function is not required, reducing the mounting area on a PC board and reducing costs. It is possible to provide an input data control device for a printer that can be used in a printer.
図はこの発明の実施例を示すもので、第１図は
ブロツク図、第２図はスタートビツトによる割込
み処理を示す流れ図、第３図はタイマー割込み処
理を示す流れ図、第４図はスタート処理を示す流
れ図、第５図はストツプ処理を示す流れ図であ
る。
１…ホストコンピユータ、２…プリンタ、４…
CPU（中央処理ユニツト）、５…ROM（リード・
オンリ・メモリ）、６…RAM（ランダム・アクセ
ス・メモリ）、７…印字機構、８…タイマー。
The figures show an embodiment of the present invention; Fig. 1 is a block diagram, Fig. 2 is a flowchart showing interrupt processing by a start bit, Fig. 3 is a flowchart showing timer interrupt processing, and Fig. 4 is a flowchart showing start processing. FIG. 5 is a flowchart showing the stop processing. 1...Host computer, 2...Printer, 4...
CPU (central processing unit), 5...ROM (read/read/
6... RAM (Random Access Memory), 7... Printing mechanism, 8... Timer.
Claims (1)
コンピユータからシリアル伝送されるデータを受
信してプリント制御するプリンタにおいて、前記
データのスタートビツトの立上がりで前記ホスト
コンピユータへビジー信号を出力するとともに割
込みによりタイマーをスタートさせる手段と、上
記タイマーのタイムアツプ毎にくり返えし割込み
がかけられ上記データを１ビツトずつストツプビ
ツトが入力されるまでサンプリングし、ストツプ
ビツトの入力があるとサンプリングしたデータを
印字のためにバツフアに転送制御する手段とを備
えたことを特徴とするプリンタにおける入力デー
タ制御装置。1. In a printer that is connected to a host computer and controls printing by receiving serially transmitted data from the host computer, at the rising edge of the start bit of the data, a busy signal is output to the host computer and a timer is started by an interrupt. An interrupt is repeatedly applied each time the timer times up, and the data is sampled bit by bit until a stop bit is input, and when a stop bit is input, the sampled data is transferred to a buffer for printing. An input data control device for a printer, comprising means for controlling.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58045196A JPS59170933A (en) | 1983-03-17 | 1983-03-17 | Input data control device of printer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58045196A JPS59170933A (en) | 1983-03-17 | 1983-03-17 | Input data control device of printer |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59170933A JPS59170933A (en) | 1984-09-27 |
| JPH036532B2 true JPH036532B2 (en) | 1991-01-30 |
Family
ID=12712512
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58045196A Granted JPS59170933A (en) | 1983-03-17 | 1983-03-17 | Input data control device of printer |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59170933A (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0277928A (en) * | 1988-09-14 | 1990-03-19 | Canon Inc | Interface circuit for recorder |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54137930A (en) * | 1978-04-18 | 1979-10-26 | Toshiba Corp | Control system for serial printer |
| JPS55108037A (en) * | 1979-02-13 | 1980-08-19 | Hitachi Ltd | Prevention circuit for mis-interruption of serial transfer |
-
1983
- 1983-03-17 JP JP58045196A patent/JPS59170933A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59170933A (en) | 1984-09-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0458693B1 (en) | Document data input system for a scanner | |
| JPH0511938A (en) | High-functional parallel port interface | |
| JPH0431918A (en) | Key scanning device | |
| JPH02155675A (en) | printer controller | |
| JP2723604B2 (en) | Data processing device | |
| JPS61123244A (en) | Data communication processor | |
| JPS6210830Y2 (en) | ||
| JPS59170933A (en) | Input data control device of printer | |
| JP2842639B2 (en) | Data transfer method | |
| KR890004812Y1 (en) | Interface circuit of computer & printer | |
| JP2995420B2 (en) | Network disconnection method | |
| KR950002316B1 (en) | Board-to-board data transfer device using 1 byte latch | |
| KR920008896B1 (en) | Page end detection circuit of facsimile image data | |
| JPH04314157A (en) | Communication equipment | |
| JPS6243408Y2 (en) | ||
| JPS6055433A (en) | Floppy disk controller | |
| JPS6349964A (en) | Handshake controller | |
| JPH0154733B2 (en) | ||
| JPH0222410B2 (en) | ||
| JPS6310971A (en) | Image input device | |
| JPS6049465A (en) | Data transfer method between microcomputers | |
| JPH0511339B2 (en) | ||
| JPS5836380B2 (en) | Direct memory access method in multiprocessor systems | |
| JPH06103464B2 (en) | Interrupt signal control method | |
| JPH0681158B2 (en) | Data transfer control device |