JPH0365663A - 信号パルス幅測定回路 - Google Patents
信号パルス幅測定回路Info
- Publication number
- JPH0365663A JPH0365663A JP20321489A JP20321489A JPH0365663A JP H0365663 A JPH0365663 A JP H0365663A JP 20321489 A JP20321489 A JP 20321489A JP 20321489 A JP20321489 A JP 20321489A JP H0365663 A JPH0365663 A JP H0365663A
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- JP
- Japan
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- signal
- circuit
- delay
- pulse width
- under test
- Prior art date
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- Measurement Of Unknown Time Intervals (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は定周期発振信号のパルス幅を測定する信号パ
ルス幅測定回路に関するものである。
ルス幅測定回路に関するものである。
第３図は、従来の信号パルス幅測定回路のブロック図で
ある。図において、（５）は発振器、（４〉は発振器（
５）から出力される信号をカウントパルスとして被測定
発振信号のパルス幅内にカウントできるカウントパルス
数を測定するカウント回路、（６）は被測定信号、（７
）は発振器（５）より出力されるクロックパルス、（８
）はカウント回路（４）のカウント値、（９）はカウン
ト終了時点のカウント値である。
ある。図において、（５）は発振器、（４〉は発振器（
５）から出力される信号をカウントパルスとして被測定
発振信号のパルス幅内にカウントできるカウントパルス
数を測定するカウント回路、（６）は被測定信号、（７
）は発振器（５）より出力されるクロックパルス、（８
）はカウント回路（４）のカウント値、（９）はカウン
ト終了時点のカウント値である。
第４図は、第３図の回路の被測定信号（６）、クロック
パルス（７）及びカウント値（８）を示すタイミングチ
ャートである。
パルス（７）及びカウント値（８）を示すタイミングチ
ャートである。
次に動作について第４図を用いて説明する。被測定信号
（６）はカウント回路（４）にカウントイネーブル信号
として入力され、発振器（５）から出力されるクロック
パルス（７）はクロック信号としてカウント回路（４）
に入力されることにより被測定信号（６）のパルス幅内
にカウント回路（４）に入力した発振器（５）かラノク
ロックパルス（７）のパルス数をカウント回路（４）で
計算し、カウント値（８）として出力される。測定パル
ス幅はカウント終了時点のカウント値（９）とクロック
パルス（７）の周期の積として得られる〇〔発明が解決
しようとする課題〕 従来の信号パルス幅測定回路は以上のように構成されて
いるので、被測定信号以上の高周波クロックを使わなく
てはパルス幅を測定できないという問題点があった。
（６）はカウント回路（４）にカウントイネーブル信号
として入力され、発振器（５）から出力されるクロック
パルス（７）はクロック信号としてカウント回路（４）
に入力されることにより被測定信号（６）のパルス幅内
にカウント回路（４）に入力した発振器（５）かラノク
ロックパルス（７）のパルス数をカウント回路（４）で
計算し、カウント値（８）として出力される。測定パル
ス幅はカウント終了時点のカウント値（９）とクロック
パルス（７）の周期の積として得られる〇〔発明が解決
しようとする課題〕 従来の信号パルス幅測定回路は以上のように構成されて
いるので、被測定信号以上の高周波クロックを使わなく
てはパルス幅を測定できないという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、被測定信号以上の高周波クロックを使わなく
てもパルス幅を測定できる信号パルス幅測定回路を得る
ことを目的とする。
たもので、被測定信号以上の高周波クロックを使わなく
てもパルス幅を測定できる信号パルス幅測定回路を得る
ことを目的とする。
この発明に係る信号パルス幅測定回路は、被測定信号を
遅延データに基づき遅延させるディレィ回路と、その出
力信号と被測定信号とのＡＮＤ信号を生成させるＡＮＤ
回路と、その出力信号をカウントするカウント回路と、
そのカウント値を遅延データに変換するデータ変換回路
を備えたものである。
遅延データに基づき遅延させるディレィ回路と、その出
力信号と被測定信号とのＡＮＤ信号を生成させるＡＮＤ
回路と、その出力信号をカウントするカウント回路と、
そのカウント値を遅延データに変換するデータ変換回路
を備えたものである。
この発明における信号パルス幅測定回路は、ディレィ回
路により被測定信号を遅延させ、このディレィ回路出力
信号と被測定信号とのＡＮＤ信号によりディレィ回路の
ディレィ値を変更させることにより、被測定信号のパル
ス幅分遅延した時点の累計ディレィ値より測定信号のパ
ルス幅を得る。
路により被測定信号を遅延させ、このディレィ回路出力
信号と被測定信号とのＡＮＤ信号によりディレィ回路の
ディレィ値を変更させることにより、被測定信号のパル
ス幅分遅延した時点の累計ディレィ値より測定信号のパ
ルス幅を得る。
以下、この発明の一実施例を図について説明する。第１
図は信号パルス幅測定回路のブロック図である。図にお
いて（４〉、（６）、（７）、（９）は第３図の従来例
に示したものと同等であるので説明を省略する。（２）
は被測定信号（６〉を遅延データに基づき遅延させるデ
ィレィ回路、ＯＯはディレィ信号、（１〉は被測定信号
（６）とディレィ信号αＱとのＡＮＤ信号を生成させる
ＡＮＤゲート、（３）はカウント回路（４〉のカウント
値０をディレィ回路（２）に入力するディレィデータ０
に変換するデコーダー、αυはＡＮＤ信号である。
図は信号パルス幅測定回路のブロック図である。図にお
いて（４〉、（６）、（７）、（９）は第３図の従来例
に示したものと同等であるので説明を省略する。（２）
は被測定信号（６〉を遅延データに基づき遅延させるデ
ィレィ回路、ＯＯはディレィ信号、（１〉は被測定信号
（６）とディレィ信号αＱとのＡＮＤ信号を生成させる
ＡＮＤゲート、（３）はカウント回路（４〉のカウント
値０をディレィ回路（２）に入力するディレィデータ０
に変換するデコーダー、αυはＡＮＤ信号である。
第２図は第１図の回路の被測定信号（６）、ディレィ信
号ＱＯ１ＡＮＤ信号（ロ）、カウント値（６）、ディレ
ィデータ０のタイミングチャートである。
号ＱＯ１ＡＮＤ信号（ロ）、カウント値（６）、ディレ
ィデータ０のタイミングチャートである。
次に動作について第２図のタイミングチャートおよび下
表を参考にし説明する。
表を参考にし説明する。
被測定信号（６〉は第１図に示すＤ点で分岐し、一方は
ディレィデータ（至）０′”であるディレィ回路（２）
に入力され、時間Ｘだけ遅延したディレィ信号ＱＯが出
力される。ＡＮＤゲート（１）にはディレィ信号００と
被測定信号（６）とが入力され、ＡＮＤ信号０υが出力
される。このＡＮＤ信号０をカウント回路（４）でカウ
ントすることによりカウント値＠゛１”が出力される。
ディレィデータ（至）０′”であるディレィ回路（２）
に入力され、時間Ｘだけ遅延したディレィ信号ＱＯが出
力される。ＡＮＤゲート（１）にはディレィ信号００と
被測定信号（６）とが入力され、ＡＮＤ信号０υが出力
される。このＡＮＤ信号０をカウント回路（４）でカウ
ントすることによりカウント値＠゛１”が出力される。
このカウント値υ″′１″をディレィ回路（２）のディ
レィデータＱｉ″″Ｄ１″にデコーダー（３）で変換す
る。次に被測定信号（６）がディレィ回路（２）に入力
されると時間２Ｘ遅延したディレィ信号ＱＯが出力され
る。この動作を繰り返すことによりＡＮＤ信号ａつは出
力されなくなり、測定パルス幅はカウント終了時点のカ
ウント値（９）と１カウント当りのディレィ回路（２）
のディレィ値との積として得られる。
レィデータＱｉ″″Ｄ１″にデコーダー（３）で変換す
る。次に被測定信号（６）がディレィ回路（２）に入力
されると時間２Ｘ遅延したディレィ信号ＱＯが出力され
る。この動作を繰り返すことによりＡＮＤ信号ａつは出
力されなくなり、測定パルス幅はカウント終了時点のカ
ウント値（９）と１カウント当りのディレィ回路（２）
のディレィ値との積として得られる。
以上のようにこの発明によれば被測定信号をディレィデ
ータに基づき遅延させるディレィ回路と、その出力信号
と上記被測定信号と上記被測定信号とのＡＮＤ信号を生
成させるＡＮＤ回路と、上記ＡＮＤ回路から出力するＡ
ＮＤ信号をカウントするカウント回路と、そのカウント
値を上記ディレィ回路へ入力するディレィデータに変換
するデータ変換回路を備えたため、被測定信号以上の高
周波を使わなくてもパルス幅を測定できるという効果が
ある。
ータに基づき遅延させるディレィ回路と、その出力信号
と上記被測定信号と上記被測定信号とのＡＮＤ信号を生
成させるＡＮＤ回路と、上記ＡＮＤ回路から出力するＡ
ＮＤ信号をカウントするカウント回路と、そのカウント
値を上記ディレィ回路へ入力するディレィデータに変換
するデータ変換回路を備えたため、被測定信号以上の高
周波を使わなくてもパルス幅を測定できるという効果が
ある。
第１図はこの発明の一実施例による信号パルス幅測定回
路のブロック図、第２図は第１図の各部信号を示すタイ
ミングチャート、第３図は従来の信号パルス幅測定回路
のブロック図、第４図は第３図の各部信号を示すタイミ
ングチャートである。 図において、（１）はＡＮＤゲート、（２）はディレィ
回路、（３）はデコーダー、（４）はカウント回路、（
６）は被測定信号、（９）はカウント終了時点のカウン
ト値、００はディレィ信号、０はＡＮＤ信号、（２）は
カウント値、（至）はディレィデータである。なお１図
中、同一符号は同−又は相当部分を示す。
路のブロック図、第２図は第１図の各部信号を示すタイ
ミングチャート、第３図は従来の信号パルス幅測定回路
のブロック図、第４図は第３図の各部信号を示すタイミ
ングチャートである。 図において、（１）はＡＮＤゲート、（２）はディレィ
回路、（３）はデコーダー、（４）はカウント回路、（
６）は被測定信号、（９）はカウント終了時点のカウン
ト値、００はディレィ信号、０はＡＮＤ信号、（２）は
カウント値、（至）はディレィデータである。なお１図
中、同一符号は同−又は相当部分を示す。
Claims (1)
- 定周期発振信号のパルス幅を測定する信号パルス幅測定
回路において、上記被測定信号をディレイデータに基づ
き遅延させるディレイ回路と、その出力信号と上記被測
定信号とのＡＮＤ信号を生成させるＡＮＤ回路と、上記
ＡＮＤ信号をカウントするカウント回路と、そのカウン
ト値を上記ディレイ回路へ入力するディレイデータに変
換するデータ変換回路を備え、上記ＡＮＤ信号が出力し
なくなった時点のカウント回路のカウント値と１カウン
ト当りの遅延値とにより被測定信号のパルス幅を測定す
ることを特徴とする信号パルス幅測定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20321489A JPH07111446B2 (ja) | 1989-08-03 | 1989-08-03 | 信号パルス幅測定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20321489A JPH07111446B2 (ja) | 1989-08-03 | 1989-08-03 | 信号パルス幅測定回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0365663A true JPH0365663A (ja) | 1991-03-20 |
| JPH07111446B2 JPH07111446B2 (ja) | 1995-11-29 |
Family
ID=16470355
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20321489A Expired - Lifetime JPH07111446B2 (ja) | 1989-08-03 | 1989-08-03 | 信号パルス幅測定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07111446B2 (ja) |
-
1989
- 1989-08-03 JP JP20321489A patent/JPH07111446B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07111446B2 (ja) | 1995-11-29 |
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