JPH0365683B2 - - Google Patents
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- JPH0365683B2 JPH0365683B2 JP9900382A JP9900382A JPH0365683B2 JP H0365683 B2 JPH0365683 B2 JP H0365683B2 JP 9900382 A JP9900382 A JP 9900382A JP 9900382 A JP9900382 A JP 9900382A JP H0365683 B2 JPH0365683 B2 JP H0365683B2
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- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3867—Concurrent instruction execution, e.g. pipeline or look ahead using instruction pipelines
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- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Advance Control (AREA)
- Complex Calculations (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、デイジタルフイルタ等に用いられる
パイプライン演算装置に関する。
パイプライン演算装置に関する。
巡回形デイジタルフイルタなどのように、繰返
し演算を必要とする装置においては高速処理の点
で優れたパイプライン演算装置が用いられる。
し演算を必要とする装置においては高速処理の点
で優れたパイプライン演算装置が用いられる。
第１図は２次巡回形デイジタルフイルタのブロ
ツク図である。このデイジタルフイルタの伝達関
数は、 A0＋A1Z-1＋A2Z-2／１＋B1Z-1＋B2Z-2 …(1) で表わされる。ここに、A0，A1，A2，B1，B2は
フイルタ係数Z-1，Z-2は遅延要素を示す。このデ
イジタルフイルタの出力yoの演算式は、 yo＝A0xo＋A1xo-1＋A2xo-2 −B1yo-1−B2yo-2 …(2) で表わされる。
ツク図である。このデイジタルフイルタの伝達関
数は、 A0＋A1Z-1＋A2Z-2／１＋B1Z-1＋B2Z-2 …(1) で表わされる。ここに、A0，A1，A2，B1，B2は
フイルタ係数Z-1，Z-2は遅延要素を示す。このデ
イジタルフイルタの出力yoの演算式は、 yo＝A0xo＋A1xo-1＋A2xo-2 −B1yo-1−B2yo-2 …(2) で表わされる。
ここに、
xo：現在の入力データ
xo-1：ｔ時間前の入力データ（以下、第１過去
入力データ） xo-2：2t時間前の入力データ（以下、第２過去
入力データ） yo：現在の出力データ yo-1：ｔ時間前の出力データ（以下、第１過去
出力データ） yo-2：2t時間前の出力データ（以下、第２過去
出力データ） 第２図に上記演算(2)式を行う従来のパイプライ
ン演算装置の一例を示す。この演算装置の欠点は
能率が悪いということにある。このことを以下詳
細に説明する。
入力データ） xo-2：2t時間前の入力データ（以下、第２過去
入力データ） yo：現在の出力データ yo-1：ｔ時間前の出力データ（以下、第１過去
出力データ） yo-2：2t時間前の出力データ（以下、第２過去
出力データ） 第２図に上記演算(2)式を行う従来のパイプライ
ン演算装置の一例を示す。この演算装置の欠点は
能率が悪いということにある。このことを以下詳
細に説明する。
第２図において、リードオンメモリ（以下、
ROM）１にはフイルタ係数A0，A1，A2，B1，
B2が予め書込まれている。ランダムアクセスメ
モリ（以下、RAM）２には単位演算時間ｔごと
に現在の入力データxoおよび現在の出力データyo
が順次入力され、したがつて第１、第２過去入力
データxo-1，xo-2および第１、第２過去出力デー
タyo-1，yo-2が格納されている。これらのROM
１，RAM２からは順次各データが読み出され、
まず乗算器３において(2)式の右辺各項に示す乗算
（例えば、A0・xo）が行われ、次いでその乗算結
果は加算器４に送られ、各項の加算演算が行わ
れ、最終的に総和が(2)式のように求められる。こ
の加算の際には前回の出力データが順次アキユー
ムレータレジスタ（ACC）５に順次足し込まれ、
そのデータが第１、第２過去出力データyo-1，
yo-2としてRAM２に書込まれていく。セレクタ
６，７は各演算時に入力データを選択するための
ものである。
ROM）１にはフイルタ係数A0，A1，A2，B1，
B2が予め書込まれている。ランダムアクセスメ
モリ（以下、RAM）２には単位演算時間ｔごと
に現在の入力データxoおよび現在の出力データyo
が順次入力され、したがつて第１、第２過去入力
データxo-1，xo-2および第１、第２過去出力デー
タyo-1，yo-2が格納されている。これらのROM
１，RAM２からは順次各データが読み出され、
まず乗算器３において(2)式の右辺各項に示す乗算
（例えば、A0・xo）が行われ、次いでその乗算結
果は加算器４に送られ、各項の加算演算が行わ
れ、最終的に総和が(2)式のように求められる。こ
の加算の際には前回の出力データが順次アキユー
ムレータレジスタ（ACC）５に順次足し込まれ、
そのデータが第１、第２過去出力データyo-1，
yo-2としてRAM２に書込まれていく。セレクタ
６，７は各演算時に入力データを選択するための
ものである。
かかるパイプライン演算装置の動作ステツプを
示せば、次の通りである。なおACCはアキユー
ムレータレジスタ５の内容を示すものとし、順次
更新される。
示せば、次の通りである。なおACCはアキユー
ムレータレジスタ５の内容を示すものとし、順次
更新される。
＜１＞ ACC←A0・xo
＜２＞ ACC←ACC＋A1・xo-1
＜３＞ ACC←ACC＋A2xo-2
＜４＞ ACC←ACC−B1・yo-1
＜５＞ ACC←ACC−B2・yo-2
＜６＞ yo←ACC
＜７＞ ACC←yo-1
＜８＞ yo-2←ACC
＜９＞ ACC←yo
＜10＞ yo-1←ACC
＜11＞ ACC←xo-1
＜12＞ xo-2←ACC
＜13＞ ACC←xo
＜14＞ xo-1←ACC
以上のステツプからわかるように、14ステツプ
中、実際の演算が行われているステツプは＜１＞
〜＜５＞の５ステツプだけであり、他のステツプ
は時間遅れZ-1，Z-2の処理を行なつているだけで
ある。このように演算処理以外の処理に多くのス
テツプを費やすことは非能率的である。
中、実際の演算が行われているステツプは＜１＞
〜＜５＞の５ステツプだけであり、他のステツプ
は時間遅れZ-1，Z-2の処理を行なつているだけで
ある。このように演算処理以外の処理に多くのス
テツプを費やすことは非能率的である。
そこで、本発明は時間遅れ処理を含む演算を効
率的に行いうるパイプライン演算装置を提供する
ことを目的とする。
率的に行いうるパイプライン演算装置を提供する
ことを目的とする。
上記目的を達成するために、本発明のパイプラ
イン演算装置は、所定単位時間ごとに入力データ
を順次入力し、演算処理を施し、その単位時間ご
とに演算結果データを出力するものであつて、入
力データおよび演算結果データを格納する書き替
え可能な一の記憶手段と、演算の係数を保持する
二の記憶手段と、単位時間の前半に、上記一の記
憶手段に読出しアドレスを供給し、当該アドレス
に格納されているデータの読出しを実行する読出
し手段と、上記単位時間の後半に上記一の記憶手
段に書込みアドレスを供給し、かつ、当該単位時
間の前半に読み出したデータを必要により上記一
の記憶手段の他のアドレスに書込むことが可能な
書込み手段と、上記演算手段の出力を一時保持
し、上記演算手段および一の記憶手段にデータを
供給する一時記憶保持手段とから構成され、演算
のため読出されたデータを、同一単位時間に、以
降の演算の便に供するため、他のアドレスへ、演
算と平行して転送することが可能なことを特徴と
するものである。
イン演算装置は、所定単位時間ごとに入力データ
を順次入力し、演算処理を施し、その単位時間ご
とに演算結果データを出力するものであつて、入
力データおよび演算結果データを格納する書き替
え可能な一の記憶手段と、演算の係数を保持する
二の記憶手段と、単位時間の前半に、上記一の記
憶手段に読出しアドレスを供給し、当該アドレス
に格納されているデータの読出しを実行する読出
し手段と、上記単位時間の後半に上記一の記憶手
段に書込みアドレスを供給し、かつ、当該単位時
間の前半に読み出したデータを必要により上記一
の記憶手段の他のアドレスに書込むことが可能な
書込み手段と、上記演算手段の出力を一時保持
し、上記演算手段および一の記憶手段にデータを
供給する一時記憶保持手段とから構成され、演算
のため読出されたデータを、同一単位時間に、以
降の演算の便に供するため、他のアドレスへ、演
算と平行して転送することが可能なことを特徴と
するものである。
かかる構成を有する本発明によれば、単位演算
時間内においてメモリからのデータ読出しとメモ
リに対するデータ書替えとを行うことができるよ
うになつているので、メモリに対するデータ書替
え処理となる２次巡回形デイジタルフイルタにお
ける時間遅れ処理を算術演算処理と同じ単位演算
時間内に行うことができ、演算処理の高速化が図
れるという効果を奏する。
時間内においてメモリからのデータ読出しとメモ
リに対するデータ書替えとを行うことができるよ
うになつているので、メモリに対するデータ書替
え処理となる２次巡回形デイジタルフイルタにお
ける時間遅れ処理を算術演算処理と同じ単位演算
時間内に行うことができ、演算処理の高速化が図
れるという効果を奏する。
以下、本発明を図示する実施例に基づいて詳述
する。第３図に本発明によるパイプライン演算装
置の一実施例を示す。なお、第３図において第２
図と重複する部分には同一の符号を附して説明す
る。
する。第３図に本発明によるパイプライン演算装
置の一実施例を示す。なお、第３図において第２
図と重複する部分には同一の符号を附して説明す
る。
第３図において、ROM１にはフイルタ係数
A0，A1，A2，B1，B2がそれぞれ書込まれてい
る。これらの値は乗算器３に与えられる。
A0，A1，A2，B1，B2がそれぞれ書込まれてい
る。これらの値は乗算器３に与えられる。
RAM８は複数の入力データ、すなわち、第
１、第２過去入力データxo-1，xo-2および第１、
第２過去出力データyo-1，yo-2を各データごとに
格納する複数の格納領域を有している。ここで、
各格納領域のアドレスを各々対応させて、データ ：格納アドレス xo-1 XN-1 xo-2 XN-2 yo-1 YN-1 yo-2 YN-1 とする。このRAM８には第４図に示すように単
位演算時間ｔごとにアクセス命令CKが与えられ
る。このアクセス命令は各単位演算時間ｔにおい
て読出しサイクルtRと書込みサイクルtWとに分け
られる。読出しサイクルtRでは、例えば、第２過
去出力データyo-2を格納領域YN-2から読出し、次
いで書込みサイクルtWでは第１過去出力データ
yo-1を格納領域YN-2に書込むようなアクセス命令
を与える。さらに詳しくは、後述の動作説明にて
述べるが、このような動作は加算器４の加算回数
分繰返される。加算回路とは前記(2)式の右辺の項
数に等しく、２次巡回形デイジタルフイルタの場
合は５回である。このようなRAM８の出力は乗
算器３に与えられる。
１、第２過去入力データxo-1，xo-2および第１、
第２過去出力データyo-1，yo-2を各データごとに
格納する複数の格納領域を有している。ここで、
各格納領域のアドレスを各々対応させて、データ ：格納アドレス xo-1 XN-1 xo-2 XN-2 yo-1 YN-1 yo-2 YN-1 とする。このRAM８には第４図に示すように単
位演算時間ｔごとにアクセス命令CKが与えられ
る。このアクセス命令は各単位演算時間ｔにおい
て読出しサイクルtRと書込みサイクルtWとに分け
られる。読出しサイクルtRでは、例えば、第２過
去出力データyo-2を格納領域YN-2から読出し、次
いで書込みサイクルtWでは第１過去出力データ
yo-1を格納領域YN-2に書込むようなアクセス命令
を与える。さらに詳しくは、後述の動作説明にて
述べるが、このような動作は加算器４の加算回数
分繰返される。加算回路とは前記(2)式の右辺の項
数に等しく、２次巡回形デイジタルフイルタの場
合は５回である。このようなRAM８の出力は乗
算器３に与えられる。
乗算器３はROM１からのデータとRAM８か
らのデータを各単位演算時間ｔごとに乗算し、そ
の乗算値Ｍを加算器４に出力する。得られる乗算
値Ｍは、例えば、Ｍ＝〔−B2・yo-2〕の如きであ
る。
らのデータを各単位演算時間ｔごとに乗算し、そ
の乗算値Ｍを加算器４に出力する。得られる乗算
値Ｍは、例えば、Ｍ＝〔−B2・yo-2〕の如きであ
る。
一方、アキユームレータレジスタ５からは現在
の出力データyoよりも第１世代後の出力データが
加算器４に与えられる。
の出力データyoよりも第１世代後の出力データが
加算器４に与えられる。
加算器４は、乗算器３からの乗算値Ｍと、その
乗算値Ｍよりも第１世代後の出力データとを乗算
して出力する。例えば、入力される乗算値Ｍ＝
〔−B2・yo-2〕であれば、第１世代後の出力デー
タは〔−B1・yo-1〕であり、加算の結果は 〔−B1・yo-1〕＋〔−B2・yo-2〕 の如くなる。この結果はただちにアキユームレー
タレジスタ５に格納される。すなわち、アキユー
ムレータレジスタ５は加算演算ごとにその内容が
更新される。また、アキユームレータレジスタ５
の出力は順次セレクタ６を介してRAM８に格納
されてゆく。
乗算値Ｍよりも第１世代後の出力データとを乗算
して出力する。例えば、入力される乗算値Ｍ＝
〔−B2・yo-2〕であれば、第１世代後の出力デー
タは〔−B1・yo-1〕であり、加算の結果は 〔−B1・yo-1〕＋〔−B2・yo-2〕 の如くなる。この結果はただちにアキユームレー
タレジスタ５に格納される。すなわち、アキユー
ムレータレジスタ５は加算演算ごとにその内容が
更新される。また、アキユームレータレジスタ５
の出力は順次セレクタ６を介してRAM８に格納
されてゆく。
次に、以上のパイプライン演算装置の動作を説
明する。第３図のパイプライン演算装置によれ
ば、第１図に示した２次巡回形デイジタルフイル
タは次の５ステツプ動作で処理することができ
る。このステツプの詳細は第５図に示す通りであ
る。
明する。第３図のパイプライン演算装置によれ
ば、第１図に示した２次巡回形デイジタルフイル
タは次の５ステツプ動作で処理することができ
る。このステツプの詳細は第５図に示す通りであ
る。
＜１＞ yo-1←ACC
ACC←−B2・yo-2
＜２＞ ACC←ACC−B1・yo-1，
YN-2←yo-1
＜３＞ ACC←ACC＋A2・xo-2
＜４＞ ACC←ACC＋A1・xo-1，
XN-2←xo-1
＜５＞ ACC←ACC＋A0・xo，
XN-1←xo
すなわち、
ステツプ＜１＞ このステツプ＜１＞ではアキユ
ームレータレジスタ５には前回のフイルタリング
演算の最終演算値xoが格納されている。まず、ア
キユームレータレジスタ５の内容（yoがRAM８
のYN-1番地に書込まれる。次いで、RAM８の
YN-2番地の内容（yo-2）が読出される。一方、
ROM１からはフイルタ係数（−B2）が読出さ
れ、共に乗算器３に与えられる。したがつて、乗
算器３からは乗算値Ｍ Ｍ＝〔−B2・yo-2〕 が出力される。この乗算値Ｍは加算器４に与えら
れ、一方、セレクタ９からは初期値として“０”
が与えられる。その結果、加算器４からは加算値
SUM SUM＝〔−B2・yo-2〕＋０ が出力され、アキユームレータレジスタ５に格納
される。
ームレータレジスタ５には前回のフイルタリング
演算の最終演算値xoが格納されている。まず、ア
キユームレータレジスタ５の内容（yoがRAM８
のYN-1番地に書込まれる。次いで、RAM８の
YN-2番地の内容（yo-2）が読出される。一方、
ROM１からはフイルタ係数（−B2）が読出さ
れ、共に乗算器３に与えられる。したがつて、乗
算器３からは乗算値Ｍ Ｍ＝〔−B2・yo-2〕 が出力される。この乗算値Ｍは加算器４に与えら
れ、一方、セレクタ９からは初期値として“０”
が与えられる。その結果、加算器４からは加算値
SUM SUM＝〔−B2・yo-2〕＋０ が出力され、アキユームレータレジスタ５に格納
される。
ステツプ＜２＞ このステツプでは、RAM８の
YN-1番地の内容（yo-1）が読出され、一方、
ROM１からはフイルタ係数（−B1）が読出さ
れ、共に乗算器３に与えられる。したがつて乗算
値Ｍは Ｍ＝〔−B1・yo-1〕 となる。この乗算値Ｍは加算器４に与えられ、一
方、アキユームレータレジスタ５からはセレクタ
９を介して前ステツプ＜１＞での演算結果 〔−B2・yo-2〕が与えられる。したがつて、加
算値SUMは SUM＝〔−B1・yo-1〕＋〔−B2・yo-2〕 となる。この値はアキユームレータレジスタ５に
格納されるが、その前にRAM８のYN-1番地にあ
る内容がYN-2番地に格納される。
YN-1番地の内容（yo-1）が読出され、一方、
ROM１からはフイルタ係数（−B1）が読出さ
れ、共に乗算器３に与えられる。したがつて乗算
値Ｍは Ｍ＝〔−B1・yo-1〕 となる。この乗算値Ｍは加算器４に与えられ、一
方、アキユームレータレジスタ５からはセレクタ
９を介して前ステツプ＜１＞での演算結果 〔−B2・yo-2〕が与えられる。したがつて、加
算値SUMは SUM＝〔−B1・yo-1〕＋〔−B2・yo-2〕 となる。この値はアキユームレータレジスタ５に
格納されるが、その前にRAM８のYN-1番地にあ
る内容がYN-2番地に格納される。
ステツプ＜３＞ このステツプではRAM８の
XN-2番地の内容（xo-2）が読出され、一方、
ROM１からはフイルタ係数（A2）が読出され、
共に乗算器３に与えられる。したがつて、乗算値
Ｍは Ｍ＝〔A2・xo-2〕 となる。この乗算値Ｍは加算器４に与えられ、一
方、アキユームレータレジスタ５からはセレクタ
９を介して前ステツプ＜２＞での演算結果〔−
B1・yo-1−B2・yo-2〕が与えられる。その結果、
加算値SUMは SUM＝〔A2・xo-2〕＋〔−B1・yo-1−B2・yo-2〕 となり、アキユームレータレジスタ５に格納され
る。
XN-2番地の内容（xo-2）が読出され、一方、
ROM１からはフイルタ係数（A2）が読出され、
共に乗算器３に与えられる。したがつて、乗算値
Ｍは Ｍ＝〔A2・xo-2〕 となる。この乗算値Ｍは加算器４に与えられ、一
方、アキユームレータレジスタ５からはセレクタ
９を介して前ステツプ＜２＞での演算結果〔−
B1・yo-1−B2・yo-2〕が与えられる。その結果、
加算値SUMは SUM＝〔A2・xo-2〕＋〔−B1・yo-1−B2・yo-2〕 となり、アキユームレータレジスタ５に格納され
る。
ステツプ＜４＞ このステツプではRAM８の
XN-1番地の内容（xo-1）が読出され、一方、
ROM１からはフイルム係数（A1）が読出され、
共に乗算器３に与えられる。したがつて、乗算値
Ｍは Ｍ＝〔A1・xo-1〕 となる。この乗算値Ｍは加算器４に与えられ、一
方、アキユームレータレジスタ５からセレクタ９
を介して前ステツプ＜３＞での演算結果 〔A2・xo-2−B1・yo-1−B2・yo-2〕が与えられ
る。よつて、加算値SUMは SUM＝〔A1・xo-1〕＋〔A2・xo-2−B1・yo-1−
B2・yo-2〕 となる。この値はアキユームレータレジスタ５に
格納される。また、RAM８ではXN-1番地のデー
タがXN-2番地へ書込まれる。
XN-1番地の内容（xo-1）が読出され、一方、
ROM１からはフイルム係数（A1）が読出され、
共に乗算器３に与えられる。したがつて、乗算値
Ｍは Ｍ＝〔A1・xo-1〕 となる。この乗算値Ｍは加算器４に与えられ、一
方、アキユームレータレジスタ５からセレクタ９
を介して前ステツプ＜３＞での演算結果 〔A2・xo-2−B1・yo-1−B2・yo-2〕が与えられ
る。よつて、加算値SUMは SUM＝〔A1・xo-1〕＋〔A2・xo-2−B1・yo-1−
B2・yo-2〕 となる。この値はアキユームレータレジスタ５に
格納される。また、RAM８ではXN-1番地のデー
タがXN-2番地へ書込まれる。
ステツプ＜５＞ このステツプでは、現在の入力
データ（xo）と、ROM１からフイルタ供数
（A0）が読出されて乗算器３に与えられる。乗算
値Ｍは Ｍ＝〔A0・xo〕 となる。この乗算値Ｍは加算器４に与えられ、一
方、アキユームレータレジスタ５からセレクタ９
を介して前ステツプ＜４＞での演算結果 〔A1・xo-1＋A2・xo-2−B1・yo-1−B2・yo-2〕 が与えられる。よつて、加算値SUMは SUM＝〔A0・xo〕＋〔A1・xo-1＋A2・xo-2−
B1・yo-1−B2・yo-2〕 となる。この値はアキユームレータレジスタ５に
格納され、次のフイルタリング演算時の最終演算
値、すなわち前記ステツプ＜１＞のyoとして用い
られる。この最終値が外部出力すべきデータであ
る。また、現在の入力データ（xo）がRAM８の
XN-1番地に書込まれる。
データ（xo）と、ROM１からフイルタ供数
（A0）が読出されて乗算器３に与えられる。乗算
値Ｍは Ｍ＝〔A0・xo〕 となる。この乗算値Ｍは加算器４に与えられ、一
方、アキユームレータレジスタ５からセレクタ９
を介して前ステツプ＜４＞での演算結果 〔A1・xo-1＋A2・xo-2−B1・yo-1−B2・yo-2〕 が与えられる。よつて、加算値SUMは SUM＝〔A0・xo〕＋〔A1・xo-1＋A2・xo-2−
B1・yo-1−B2・yo-2〕 となる。この値はアキユームレータレジスタ５に
格納され、次のフイルタリング演算時の最終演算
値、すなわち前記ステツプ＜１＞のyoとして用い
られる。この最終値が外部出力すべきデータであ
る。また、現在の入力データ（xo）がRAM８の
XN-1番地に書込まれる。
このように、本発明によるパイプライン演算装
置によれば、演算と同時に時間遅れ処理を並行し
て行うことができるため演算に要する時間を短縮
することができ、能率化しうる。
置によれば、演算と同時に時間遅れ処理を並行し
て行うことができるため演算に要する時間を短縮
することができ、能率化しうる。
なお、以上の説明では２次巡回形を例にした
が、一般にｎ次形に応用することは容易であり、
本願発明の範囲に属する事項である。すなわち、
単にステツプ数を増加し、それに応じてRAM８
の格納領域を増やせば済むことだからである。さ
らに、本発明の演算装置はデイジタルフイルタ以
外の高速演算を必要とする装置に適用可能であ
る。
が、一般にｎ次形に応用することは容易であり、
本願発明の範囲に属する事項である。すなわち、
単にステツプ数を増加し、それに応じてRAM８
の格納領域を増やせば済むことだからである。さ
らに、本発明の演算装置はデイジタルフイルタ以
外の高速演算を必要とする装置に適用可能であ
る。
第１図は２次巡回形デイジタルフイルタの例を
示す説明図、第２図は上記フイルタに用いられる
従来のパイプライン演算装置の例を示すブロツク
図、第３図は本発明によるパイプライン演算装置
の例を示すブロツク図、第４図はRAMに対する
アクセス命令の時間配分の例を示す説明図、第５
図は第３図のパイプライン演算装置の動作説明図
である。 ３…乗算器、４…加算器、５…アキユームレー
タレジスタ、８…RAM、CK…アクセス命令、
ｔ…単位演算時間、tR…読出しサイクル、tW…書
込みサイクル。
示す説明図、第２図は上記フイルタに用いられる
従来のパイプライン演算装置の例を示すブロツク
図、第３図は本発明によるパイプライン演算装置
の例を示すブロツク図、第４図はRAMに対する
アクセス命令の時間配分の例を示す説明図、第５
図は第３図のパイプライン演算装置の動作説明図
である。 ３…乗算器、４…加算器、５…アキユームレー
タレジスタ、８…RAM、CK…アクセス命令、
ｔ…単位演算時間、tR…読出しサイクル、tW…書
込みサイクル。
Claims (1)
- 【特許請求の範囲】 １ 所定単位時間ごとに入力データを順次入力
し、演算処理を施し、前記単位時間ごとに演算結
果データを出力するパイプライン演算装置であつ
て、 入力データおよび演算結果データを格納する書
替え可能な一の記憶手段と、 演算の係数を保持する二の記憶手段と、 前記単位時間の前半に、前記一の記憶手段に読
出しアドレスを供給し、当該アドレスに格納され
ているデータの読出しを実行する読出し手段と、 前記単位時間の後半に前記一の記憶手段に書込
みアドレスを供給し、かつ、当該単位時間の前半
に読出したデータを必要により前記一の記憶手段
の他のアドレスに書込むことが可能な書込み手段
と、 前記演算手段の出力を一時保持し、前記演算手
段および一の記憶手段にデータを供給する一時記
憶保持手段と、 から構成され、 演算のため読出されたデータを、同一単位時間
に、以降の演算の便に供するため、他のアドレス
へ、演算と平行して転送することが可能なことを
特徴とした、パイプライン演算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9900382A JPS58214948A (ja) | 1982-06-09 | 1982-06-09 | パイプライン演算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9900382A JPS58214948A (ja) | 1982-06-09 | 1982-06-09 | パイプライン演算装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58214948A JPS58214948A (ja) | 1983-12-14 |
| JPH0365683B2 true JPH0365683B2 (ja) | 1991-10-14 |
Family
ID=14234824
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9900382A Granted JPS58214948A (ja) | 1982-06-09 | 1982-06-09 | パイプライン演算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58214948A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4794517A (en) * | 1985-04-15 | 1988-12-27 | International Business Machines Corporation | Three phased pipelined signal processor |
| JPH0748636B2 (ja) * | 1987-10-13 | 1995-05-24 | 沖電気工業株式会社 | 演算装置 |
-
1982
- 1982-06-09 JP JP9900382A patent/JPS58214948A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58214948A (ja) | 1983-12-14 |
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