JPH0365817A

JPH0365817A - ドライバ回路

Info

Publication number: JPH0365817A
Application number: JP2195100A
Authority: JP
Inventors: John George Petrovick; ジヨン・ジヨージ・ペトロヴイツク; Robert S Taylor; ロバート・シンプソン・テイラー
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1989-07-26
Filing date: 1990-07-25
Publication date: 1991-03-20
Anticipated expiration: 2010-04-19
Also published as: EP0410123A3; US4975599A; JPH0736521B2; EP0410123A2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】Ａ、産業上の利用分野本発明は、集積回路デバイス、特に０ＭＯ８技術を使用
する回路の製造工程における、工程の変動による、デバ
イスの性能の差を補償する技術およびこれにより得られ
る構造に関するものである。

さらに具体的には、本発明は、０ＭＯ８技術を使用する
チップ上の集積回路用のデバイス・ドライバの製造およ
び操作における、プロセス変数、すなわち供給電圧およ
び動作温度の変動を補償する技術、およびごれにより得
られる構造に関するものである。

Ｂ、従来の技術集積回路デバイスの製造において、特に０ＭＯ８技術を
使用する回路の製造において、プロセス変数または工程
の変動により、多くのデバイス、特にチップ上に形成し
たデバイス・ドライバの性能が著しく影響を受けること
がある。これらの性能変数には、遅延、立上りおよび立
下り時間、インピーダンス等があり、実際に、非補償型
の０Ｍ０８回路では、ドライバ・デバイスにおけるこれ
らの独立変数の３σの統計的組合せは、±６０％にも達
することがある。性能に影響を与えるプロセス変数には
、チャネル長の変動（通常±３５％の範囲で変動する）
、シきい電圧（±２０％）、ゲート電極チャネルにおけ
る誘電体の厚さ（±２０％）、拡散チャネル幅（±２％
）、供給電圧（±１０％）等がある。上述のように、こ
れら各種の独立要因は、すべて累積効果があり、最悪の
場合すなわち最も遅い場合と、最良の場合すなわち最も
速い場合で、デバイス特性に±８０％もの差を生じるこ
とがある。（本明細書でいう「最良の場合」と「最悪の
場合」は、質的な値ではなく、量的な値を示し、「最良
の場合」とは応答時間が最も速＜、「最悪の場合」とは
応答時間が最も遅いことをいう。）これらの変動は、各
種の回路で、デバイスの性能に著しい影響を与える。ド
ライバ回路では、ある種の負荷を駆動するように設計さ
れている場合、ドライバ回路の動作が速過ぎ、１度に切
り換えられるドライバの数が多過ぎると、インダクタン
スのためにきわめて高いノイズが発生し、このノイズが
正しい信号認識を妨げ、さらには認識できなくすること
さえある。したがって、所与の負荷の下での動作が速過
ぎる回路は設計できず、あるいはその設計は自滅的とな
る。一方、デバイス・ドライバ回路を極端に低速で動作
するように設計すると、時間のロスになる。このように
、ある一定の数のドライバを同時に動作させる必要があ
る場合は、プロセスの変動によるドライバの性能の本質
的変動のため、最適速度に近いものを設計するこ−とが
できない。換言すれば、ドライバ回路の性能特性の変動
が大きく、回路設計者が、過度のノイズが発生しない程
度に遅く、かつ所要の速度が得られる程度の速さの「公
称」速度で駆動する回路を設計しても、あるプロセス条
件では、得られた回路は実際にはプロセス変数のために
ノイズまたはインダクタンスの問題を生じる速度で動作
することがあり、満足な結果が得られない。したがって
、回路補償を行なわない場合、回路設計者は、デバイス
・ドライバの速度を最高にする「最良の」プロセス変数
の条件下でも、過大なノイズが発生するほど遠過ぎない
速度になるよろに設計しなければならない。もちろん、
この設計速度は、プロセス・パラメータが大幅に変動す
る場合、きわめて低速であり、事実、最悪の条件、すな
わちプロセスの変動によるドライバ回路の動作が最低速
の場合は、ドライバ回路は極端に低速になり、この速度
は、過大なノイズを発生することなく最適に動作できる
速度よりずっと遅くなる。もちろん、集積回路の製造に
使用する加工技術によって生じる変動の量を最小レベル
に減少させることが望ましいことは言うまでもない。し
かし、現在最新の加工技術でも、これらの変数を実質的
に減少させる、工業的に使用できる費用効果の高い方法
はなく、これらのプロセス変数を補償することが必要と
なる。実際に、これらのプロセス変数を補償する幾つか
の方法が提案されている。このような方法の１つは、「
サーペンタイン・ゲート」と呼ばれるもので、出力ゲー
トを並列ではなく、直列に接続して、連続する各フィン
ガのターン・オン時間を、ゲートの抵抗とキャパシタン
スに比例する時間だけ遅らせることにより、遅延を補償
しようとするものである。ゲートの抵抗は、チャネル長
が減少するにつれて増大するので、この方法により、最
も変化し易いプロセス・パラメータであるチャネル長の
変動による、遅延の変動が減少する。この方法は、ある
種のプロセスに関連した変動をある程度減少させるが、
供給電圧その他のプロセス・パラメータに対しては補償
を行なわない。また、この方法を用いる場合、ある種の
ケイ化物では、抵抗を高精度にするために余分なマスク
が必要になるという問題がある。

プロセス変数の影響を減少させる他の方法は、米国特許
出願第２４０８５３号明細書に記載されている。この方
法は、オンチップ遅延経路上でオフチップ発振器の１サ
イクル内に切り替わるステージの数を数え、このカウン
トを使ってチップ上のすべてのドライバの性能をディジ
タルに調整するものである。この方法は複雑であるため
、魅力がない。また、この方法では、チップ上の局部的
なプロセスの差異にかかわらず、チップ上のすべてのド
ライバに同じ補償が適用される。たとえば、Ｎ／ＦＥＴ
とＰ／ＦＥＴでそれぞれの特性が異なる場合でも、゛同
一の補償が行なわれる。

他の様々な従来技術の特許に各種の回路および補償が開
示されている。これには、内部論理ゲート漏電流を補償
するが、プロセスの変動は補償しない米国特許第４６１
３７７２号明細書、入力バッファ上のトリガ点は補償す
るが、バッファ・デバイスのゲート電圧を制御するのに
プリバッファ中の対抗電流を使用しない米国特許第４５
８４４９２号明細書、ＦＲＯＭプログラム式ドライドラ
イブしているが、プロセスの変動は補償しない米国特許
第４８３４８９３号明細書、性能向上のためカスコード
電圧スイッチと論理回路による動的論理プリチャージを
開示しているが、プロセスの変動の補償は開示しない米
国特許第４５７００９１号明細書、ある種の補償のため
の一連のデバイスを開示しているが、ゲート電圧を制御
する対抗デバイスは開示していないＩＢＭテクニカル・
ディスクロージャ・プルテン、ｖｏｌ、３１、Ｎｏ。

１　（１９８８年６月）、ｐｐ、２１〜２３、論理回路
の性能を改善するＣｖＳ論理回路を開示するが、各種の
プロセス変数を補償する手段は開示していないＩＢＭテ
クニカル・ディスクロージャ・プルテン、Ｖｏ　１．５
２７．Ｎｏ、ＩＯＢ　（１９８５年３月）、ｐｐ、８０
１２〜８０１３がある。

Ｃ０発明が解決しようとする課題本発明の目的はプロセス変数の変動を補償できるＦＥＴ
集積回路およびその形成方法を提供することである。

００課題を解決するための手段本発明によれば、少なくとも第１のＦＥＴデバイスと第
２のＦＥＴデバイスを有し、上記第１および第２のＦＥ
Ｔデバイスの少なくとも１つの性能特性が、その性能に
関連する少なくとも１つの変数条件の変動と同じように
変動するといろ、改良された集積回路、好ましくは０Ｍ
０８回路と、そうした回路を形成する改良された方法が
提供される。上記のＦＥＴデバイスはそれぞれ、その少
なくとも１つの特性が、上記の性能に関連する変数条件
の変化によって変化する出力信号を有する。

第１ＪＢよび第２のＦＥＴデバイスは、上記の第２のＦ
ＥＴデバイスの上記の１つの出力特性が、上記の第１の
ＦＥＴデバイスの上記の１つの出力と反対に作用して、
上記両ＦＥＴデバイスの組み合わせた効果を表す合成出
力信号を発生するように接続されている。第２のＦＥＴ
デバイスは、上記の第１のＦＥＴデバイスより、上記の
性能に関連する変数条件の上記の変化に応答し易く、上
記の第１のＦＥＴデバイスより弱い出力信号を有するよ
うに構成され、これにより、上記ＦＥＴデバイスの合成
出力信号が、性能に関連する変数条件の変化に関係なく
、比較的一定に保たれる。

Ｅ、実施例第１図を参照して、本発明による０Ｍ０８回路について
説明を行なう。この回路は、キャパシタ等の１群のオフ
チップ負荷デバイス（集合的に１１で示す）を駆動する
、従来のドライバ回路１０を含む。ドライバ回路１０は
、レシーバ回路１２にも接続されている。ドライバ回路
１０は、負荷１１を駆動するように結合されたＰ／ＦＥ
Ｔ）ランデスタ１４およびＮ／ＦＥＴ）ランラスタ１６
を含む。これらのトランジスタ１４．１６は、それぞれ
プルアップ・トランジスタおよびプルダウン・トランジ
スタであり、負荷１１を駆動するため、従来の方式で接
続されている。トランジスタ１４は、直列に接続したト
ランジスタ１８および２０により、オンとなる。トラン
ジスタ２２および２４も、上記Ｐ／ＦＥＴトランジスタ
１４をオフにするため、−トランジスタ１４に接続され
ている。トランジスタ１８．２０１２２．２４は、破線
２６で示すように、通常のＮＡＮＤゲートを構成してい
る。

同様に、トランジスタ１６は、直列に接続したＰ／ＦＥ
Ｔ）ランジスタ３０および３２により、オンとなる。ト
ランジスタ１６は、上記Ｎ／ＦＥＴトランジスタ１６を
オフにするため、Ｎ／ＦＥＴトランジスタ３４および３
ｅにも接続されている。トランジスタ３０，３２．３４
，３Ｂは、破線３８で示すように、通常のＮＯＲゲート
を構成している。トランジスタ１８．２４およびトラン
ジスタ３２．３４を動作させる信号は、入力源４０から
供給される。周知の方法により、信号がトランジスタ１
８および３２に与えられてこれらがオンになると、どち
らかのトランジスタが始動して、関連するトランジスタ
１４または１６をオンにし、負荷１１およびレシーバ１
２に電圧が供給される。このレシーバは、双方向入出力
回路のレシーバ部分であり、オンチップ負荷５２および
遅延線５４を駆動する。当該のトランジスタ１４、工６
も、信号をレシーバ１２に与える。レシーバ１２は、直
列に接続されたインバータ４２．４４．４６、ならびに
直列に接続されインバータ４４と４６の間にタップされ
たインバータ４８．５０から構成される。インバータ５
０は、負荷５２に信号を供給する。レシーバ１２は、ド
ライバ回路１０が（一部分「オン」ではなく）完全に「
オン」に切り換わって、ノード５３に出力信号を与える
かを検出するバッファとして機能する。

トランジスタ１８または３２のどちらかがオンになる速
度は、多くのプロセス変数に応じて広範囲に変化する。

これらのプロセス変数には、トランジスタのチャネル長
、しきい電圧、ゲート電極とチャネルの間の誘電体の厚
さ、バックグラウンドのドーピング量によって規定され
るベース移動度、チャネル幅の変動（この影響は小さい
が、完全に無視することはできない）、および供給電圧
がある。温度など他の外部変数も、回路の性能に影響を
与えることがある。したがって、ドライバ回路１０を何
ら・かの方法で補償しないと、これらのプロセス変数に
よっては、トランジスタ１４または１Ｂがオンになる速
度が、トランジスタ１８．２０．３０１３２がどれだけ
敏感か、およびトランジスタ１４および１６をオンにす
るのがどれだけ難しいかに応じて大幅に変動することに
なる。

前述のように、トランジスタ１４および１６がオンにな
るのが速過ぎたり、難し過ぎたりすると、ドライバ回路
の出力動作の速度が著しく増大し、これが速過ぎると、
過大なノイズや共鳴を生じて、信号を読み取るのが困難
になり、回路が正しく動作できなくなる。しかし、トラ
ンジスタ１８．２０．３０１３２が、プロセス変数のた
めに、トランジスタ１４および１６をオンにするのが遅
過ぎると、ドライバ回路１０の速度が著しく減少して、
性能のロスを生じる。

これらのトランジスタ１８．２０１３０１３２がトラン
ジスタ１４および１６をオンにする動作の速度の変動を
補償し、すなわち変動を最悪の場合の結果（トランジス
タの最低始動速度）から最良の場合（トランジスタの最
高始動速度）へと小さくするために、補償回路を設ける
。Ｐチャネルの補償回路を６０で示すが、これは、第１
図に示すように、直列に接続したＰ／ＦＥＴ）ランジス
タロ２および６４と、直列に接続したＰ／ＦＥＴトラン
ジスタ６６．６８．７０を含み、トランジスタ６２のゲ
ートは、トランジスタ６８と７０の間に接続され、この
接続点が分圧器として機能する。第１図に示すように、
トランジスタ６２および８４の出力は、Ｎ／ＦＥＴ）ラ
ンジスタロ２および２０の出力と合成され、出力が互い
に反対になる。すなわち、トランジスタ１８および２０
からプルアップ・トランジスタであるトランジスタ１４
への経路は、トランジスタ１８七よび２０がオンになっ
た時、トランジスタ１４をオンにする傾向があり、一方
トランジスタロ２および６４の出力は、トランジスタ８
２および６４がオンになった時、トランジスタ１４をオ
フにする傾向があり、トランジスタ１８および２０と反
対に作用する。

また、トランジスタ６２および６４は、トランジスタ１
８およｃＰ２０の作用に打ち克つほど強力ではなく、単
にトランジスタ１８および２０からの信号と反対に作用
してこれを補償するように設計されている。

したがって、集積回路のトランジスタを形成する工程中
のプロセス変数が、トランジスタ１８および２０の動作
速度を増大させる傾向があるようなものである場合、同
じプロセス変数がトランジスタ６２およびｅ４の動作速
度も増大させる傾向があることがわ加る。トランジスタ
１８および２０の動作速度が増大するにつれて、トラン
ジスタ１４がオンになり難くなるが、逆の作用をするト
ランジスタ６２および６４の動作速度が増大すると、ト
ランジスタ１８および２０の作用とは反対に、トランジ
スタ１４の動作は抑止されまたは遅くなる。反対に、プ
ロセス変数が、トランジスタ１８および２０の動作速度
を減少させる傾向があるようなものである場合は、同じ
プロセス変数がトランジスタ６２および６４の動作速度
も減少させる傾向がある。トランジスタ１８および２０
の動作速度が減少するにつれて、トランジスタ１４はオ
ンになり易くなるが、逆の作用をするトランジスタ６２
および６４の動作速度が増大すると、トランジスタ１４
の動作速度が増大する傾向がある。したがって、トラン
ジスタ６２および６４が強力ではないが、プロセス変数
に対して敏感である場合、トランジスタ１８および２０
がトランジスタ６２および６４と協働して、打消しまた
は補償を行ない、プロセス変数に関係なく、非補償型の
ドライバ回路で得られるよりもずっと一貫したターン・
オン信号をトランジスタ１４に与える。

同様に、Ｎチャネル補償回路７２は、補償回路６２のト
ランジスタと同様に接続したＦＥＴ）ランジスタフ４．
７６．７８．８０．８２を有し、同様にトランジスタ３
０．３２と協働して、トランジスタ１６をオンにする。

トランジスタ３４および２４のゲートは、入力４０に接
続されている。

ノード５３におけるレシーバ１２からの出力は、遅延回
路８４に送られ、負荷１１における遷移が完了したとト
ランジスタ１４によって決定された後、補償を切づて、
不必要な電力の放散をなくする。遅延回路８４は、トラ
ンジスタ６４．７６のゲートに接続されたノード９４に
フィードバック信号を与える一連のインバータ８６．８
８．９０１９２からなる。トランジスタ６６および８２
のゲートの動作は、試験用だけのもので、それぞれトラ
ンジスタ６８と７０．および７８と８０内の直流を遮断
する。この回路の動作中は、トランジスタ６６および８
２は使用されない。トランジスタ２０および２２は、エ
ネーブル信号９６に接続され、トランジスタ３０および
３６は周知のように、回路１０を高インピーダンス状態
にする反転信号またはディスエーブル信号９８に接続さ
れている。

プルアップ・トランジスタ１４およびプルダウン・トラ
ンジスタ１６に関連するＮＡＮＤゲート構造およびＮＯ
Ｒゲート構造の目的は、トランジスタ１４および１６を
トライステート状態にして、両者が完全に遮断できるよ
うにし、かつ高状態でも低状態でもないようにすること
である。この回路は、当技術分野で周知である。

トランジスタ６２．６４がトランジスタ１８．２０に比
べて敏感になり、トランジスタ７４．７６がトランジス
タ３０１３２に比べて敏感になることは、幾つかのプロ
セス・パラメータに関して、下記のように説明できる。

たとえば、チャネル長が減少すると、トランジスタの速
度が増大することはよく知られている。したがって、プ
ロセスの変動により、トランジスタ１８．２０１および
１４のチャネル長が減少すると、トランジスタ１４がオ
ンになる１速度、およびトランジスタ１４が負荷１１を
駆動する速度が増大する傾向がある。しかし、同じプロ
セスの変動が、トランジスタ６２．６４のチャネル長を
減少させる。したがって、トランジスタ８２．６４のチ
ャネルの回路の設計における公称チャネル長を、トラン
ジスタ１８．２０のチャネルの公称チャネル長より短か
く設計した場合、プロセスの変動によるトランジスタ１
８．２０のチャネル長の増大は、対応するトランジスタ
６２．６４のチャネル長の増大よりも割合が小さく、シ
たがって、プロセス変数の絶対変動は、トランジスタ８
−２、ＥＩ４のチャネルにはるかに大きな影響を与え、
チャネル長に関して、トランジスタ６２．６４はトラン
ジスタ１８．２０よりもプロセスの変動に敏感になる。

このように、トランジスタ６２．６４がより敏感で、か
つ力が弱いことにより、トランジスタ１８．２０．およ
び１４のチャネル長に対する敏感さに打ち克つ。

他のプロセス・パラメータも、同様に制御される。たと
えば、供給電圧の変動を補償するには、トランジスタ８
２，８４の公称ゲート・ソース電圧をトランジスタ１８
．２０よりも低く設計することができ、そうすると、供
給電圧が変動したときのトランジスタ８２．８４の出力
特性の変化の割合がトランジスタ１８．２０よりも大き
くなる。

同様の公称設計基準を、ベース移動度、チャネル幅、し
きい電圧、温度等の、他のプロセス変数の影響を受ける
トランジスタ６２．６４およびトランジスタ１８．２０
にも使用できるが、これはすべて当業者には容易に理解
されることであり、詳細に説明する必要はない。

第２図は、負荷１１の電圧を時間に対してプロットした
グラフであり、代表的な非補償型回路と本発明による回
路とを比較したもので、負荷１１における回路１０の出
力特性が、プロセスの様々な変化に応じてどのように変
化するか、および本発明によって製造したトランジスタ
を用いるとそれがどのような影響を受けるかを示すもの
である。

（たとえば、チャネル長以外のすべてのプロセス・パラ
メータが一定に保たれ、チャネル長が工程の許容誤差の
上限と下限の間で変動する場合、非補償型回路では、負
荷１１の立上り時間は３５％変動することがあるのに対
し、本発明の補償回路を追加すると、負荷１１の立上り
時間の変動は５％に減少する。他の各変数も、上記の影
響をもつ。）グラフは、各プロセス・パラメータの、変
動が累積３σの最悪の場合から累積３σの最良の場合ま
での、回路１０の出力の応答速度を示す。上述のように
、３σの統計的組合せで諸プロセス・パラメータの非補
償型ドライバに対する総合的影響は±８０％にもなるが
、本発明の補償技術を使うと変動は±２０−％に減少す
る。このことは、第２図に示すとおりで、線１００およ
び１０２は、代表的な非補償型回路の最良の場合と最悪
の場合の境界状態を示し、線１０４および１０８は、本
発明によって補償された代表的な回路の最良の場合と最
悪の場合の境界状態を示す。線１０４と１０６の間の領
域は斜線で示しである。このように、本発明によって設
計したデバイスを用いると、設計者は公称値により近い
設計を行なうことができ、最良の場合でも、デバイスは
、妨害ノイズを発生するほど速く作動せず、最悪の場合
でも、公称レベルより極端に遅くなることはない。

非常に多くの回路パラメータおよびプロセス変数に差異
があるため、トランジスタ１８．２０．３０１３２と比
較して、トランジスタ６２．６４．７４．７Ｂを設計す
るのに必要な、偏位または感度増加の正確な量を見出し
、トランジスタ１８．２０に比べてトランジスタ８２．
６４の力を、トランジスタ３０１３２に比べてトランジ
スタ７４．７６の力をどの程度弱くしなければならない
か正確な値を決定するには、多少の実験が必要である。

とはいえ、僅かな量のきまりきった実験でこの値を容易
に最適化することができる。

【図面の簡単な説明】

第１図は、本発明による０Ｍ０８回路の１実施例を示す
回路図である。第２図は、非補償型の回路と、本発明により補償を行な
った回路の動作の変動範囲を示すグラフである。１０・・・・ドライバ回路、１１・・・・オフチップ負
荷、１２・・・・レシーバ回路、２Ｂ・・・・ＮＡＮＤ
ゲート、３８・・・・ＮＯＲゲート、４０・・・・入力
源、５４・・・・遅延線、６０・・・・Ｐチャネル補償
回路、７２・・・・Ｎチャネル補償回路。

Claims

【特許請求の範囲】

（１）少なくとも第１のＦＥＴデバイスと第２のＦＥＴ
デバイスを有する集積回路であって、上記第１および第２のＦＥＴデバイスの所与の性能特性
が、少なくとも１つの性能に関連する変数条件の変動と
同様に変動し、上記のＦＥＴデバイスはそれぞれ、その少なくとも１つ
の特性が、上記の性能に関連する変数条件の変化によっ
て変化する出力信号を有し、上記第１および第２のＦＥ
Ｔデバイスの出力信号が組み合わされ、上記第２のＦＥ
Ｔデバイスの上記の１つの出力特性が、上記第１のＦＥ
Ｔデバイスの上記の１つの出力と反対に作用し、上記第２のＦＥＴデバイスは、上記第１のＦＥＴデバイ
スより、上記の性能に関連する変数条件の上記の変化に
応答し易く、かつ上記第１のＦＥＴデバイスより弱い出
力信号を有するように構成され、これにより、上記ＦＥ
Ｔデバイスにおける合成された出力信号が、性能に関連
する変数条件の変化に関係なく、一定に保たれることを
特徴とする集積回路。
（２）上記回路がドライブ回路であり、かつ上記第１お
よび第２のＦＥＴデバイスの合成出力信号に接続され、
これによって動作するゲートを有する、第３のＦＥＴデ
バイスを有することを特徴とする、請求項１に記載の集
積回路。
（３）上記回路が集積回路チップ上に形成され、第３の
ＦＥＴデバイスが容量性負荷の動作を制御することを特
徴とする、請求項２に記載の集積回路。
（４）上記の性能に関連するプロセス変数がチャネル長
であることを特徴とする、請求項１に記載の集積回路。
（５）上記のプロセスに関連する変数がチャネル幅であ
ることを特徴とする、請求項１に記載の集積回路。
（６）上記のプロセスに関連する変数がしきい電圧であ
ることを特徴とする、請求項１に記載の集積回路。
（７）上記のプロセスに関連する変数がベース移動度で
あることを特徴とする、請求項１に記載の集積回路。
（８）プロセス変数が電力供給の誤差を補償することを
特徴とする、請求項１に記載の集積回路。
（９）プロセス変数が温度によるデバイスの動作を補償
することを特徴とする、請求項１に記載の集積回路。
（１０）少なくとも第１のＦＥＴデバイスと第２のＦＥ
Ｔデバイスを有し、上記第１および第２のＦＥＴデバイ
スの所与の性能特性が、少なくとも１つの性能に関連す
る変数条件の変動と同様に変動し、上記のＦＥＴデバイ
スはそれぞれ、その少なくとも１つの特性が、上記の性
能に関連する変数条件の変化によって変化する出力信号
を有するという集積回路を形成する方法において、上記第１および第２のＦＥＴデバイスの出力信号が組み
合わされ、上記第２のＦＥＴデバイスの上記の１つの出
力特性が、上記第１のＦＥＴデバイスの上記の１つの出
力と反対に作用し、上記第２のＦＥＴデバイスは、上記
第１のＦＥＴデバイスより、上記の性能に関連する変数
条件の上記の変化に応答し易く、かつ上記第１のＦＥＴ
デバイスより弱い出力信号を有するように構成され、こ
れにより、上記ＦＥＴデバイスにおける合成された出力
信号が、性能に関連する変数条件の変化に関係なく、一
定に保たれることを特徴とする改良された方法。
（１１）上記第１および第２のＦＥＴデバイスの合成さ
れた出力信号に接続され、これによって動作するゲート
を有する、第３のＦＥＴデバイスを設けることを特徴と
する、請求項１０に記載の方法。
（１２）上記回路が集積回路チップ上に形成され、第３
のＦＥＴデバイスが容量性負荷の動作を制御することを
特徴とする、請求項１１に記載の方法。
（１３）上記の性能に関連するプロセス変数がチャネル
長であることを特徴とする、請求項１０に記載の方法。
（１４）上記のプロセスに関連する変数がチャネル幅で
あることを特徴とする、請求項１０に記載の方法。
（１５）上記のプロセスに関連する変数がしきい電圧で
あることを特徴とする、請求項１０に記載の方法。
（１６）上記のプロセスに関連する変数がベース移動　
度であることを特徴とする、請求項１０に記載の方法。
（１７）プロセス変数が電力供給の誤差を補償すること
を特徴とする、請求項１０に記載の方法。
（１８）プロセス変数が温度によるデバイスの動作を補
償することを特徴とする、請求項１０に記載の方法。