JPH0366171A - 半導体集積回路装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特に、不揮発性
記憶機能を備えた半導体集積回路装置に適用して有効な
技術に関するものである。

〔従来の技術〕

電気的消去型不揮発性記憶装置（Ｅ　１ｅｃｔｒｉｃａ
ｌｌｙＥｒａｓａｂｌｅ　Ｐｒｏｇｒａｍｍａｂｌｅ　
Ｒｅａｄ　０ｎｌｙ　Ｍｅｍｏｒｙ）として、メモリセ
ルが１個の電界効果型トランジスタで形成され、ビット
（ｂｉｔ）又はバイト（ｂｙｔｅ）単位の情報の書込み
を一括消去が可能な所謂フラッシュ（Ｆ　１ａｓｈ）型
がある。

前記メモリセルはメモリセルアレイ内においてデータ線
とワード線との交差部に配置される。メモリセルつまり
電界効果型トランジスタは情報蓄積用ゲート電極（フロ
ーティングゲート電極）及び制御用ゲート電極（コント
ロールグー１〜電極）を有する。この電界効果型トラン
ジスタのドレイン領域は前記データ線に、制御用ゲート
電極はワード線に、ソース領域はソース線に夫々接続さ
れる。

このフラッシュ構造を採用するメモリセルは、情報の書
込みをホットエレクトロンの注入で行い、情報の消去を
エレクトロンのトンネル放出で行う。

このように構成される電気的消去型不揮発性記憶装置は
、１個の電界効果型トランジスタでメモリセルを構成す
るので、メモリセル面積を縮小し、高集積化或は大容量
化を図ることができる。

前記電気的消去型不揮発性記憶装置はメモリセルの他に
デコーダ回路等の周辺回路に２種類の電界効果型トラン
ジスタ（ＭＩＳＦＥＴ）を配置ｔ　ル。

一方のＭＩＳＦＥＴは、高進情報読出し動作を行う目的
で配置され、通常、動作電源電圧例えば約５［ｖ］の範
囲内で動作し、低絶縁耐圧を有する。

他方のＭＩＳＦＥＴは、情報書込み動作、情報消去動作
の夫々を行う目的で配置され、高電圧例えば約１０〜１
５［Ｖ］の範囲で動作し、高絶縁耐圧を有する。

３− 前記低絶縁耐圧のＭＩＳＦＥＴは前記メモリセルである
電界効果型トランジスタの制御用ゲート電極と同一導電
層でゲート電極が形成される。制御用ゲート電極は情報
蓄積用ゲート電極に比べて低抵抗ゲート材例えばポリサ
イド膜で形成することができる。つまり、低絶縁耐圧の
ＭＩＳＦＥＴの動作速度の高速化を図ることができる。

前記情報蓄積用ゲート電極は一般的に多結晶珪素膜で形
成される。多結晶珪素膜はその表面上に絶縁耐圧のばら
つきが少ない安定なかつ良質な酸化珪素膜を形成するこ
とができる。つまり、この酸化珪素膜は情報蓄積用ゲー
ト電極と制御用ゲート電極との間のゲート絶縁膜として
使用される。

前記高絶縁耐圧のＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔは前記メモリ
セルである電界効果型トランジスタの情報蓄積用ゲート
電極と同一導電層でゲート電極が形成される。

情報蓄積用ゲート電極は製造プロセスにおいて前記低絶
縁耐圧のＭＩＳＦＥＴを形成する前段工程で形成される
。高絶縁耐圧のＭＩＳＦＥＴは、特にドレイン領域側の
ｐｎ接合耐圧を高める低不純物濃度の半導体領域を形成
する等、製造プロセス中に長いアニール工程、を必要と
する。つまり、高絶縁耐圧のＭＩＳＦＥＴは、低絶縁耐
圧のＭＩＳＦＥＴのソース領域、１くレイン領域の夫々
のｐｎ接合深さを浅くする等の目的で製造プロセスの前
段側に形成される。浅いｐｎ接合深さでソース領域、ド
レイン領域の夫々が形成される低絶縁耐圧のＭＩＳＦＥ
Ｔは、チャネル長を充分に確保し、短チヤネル効果を抑
制することができる。また、低絶縁耐圧のＭＩＳＦＥＴ
は、ソース領域、ドレイン領域の夫々に付加される寄生
のｐｎ接合容量を低減することができる。

この電気的消去型不揮発性記憶装置の概略の製造方法は
以下のとおりである。

まず、半導体基板の非活性領域の主面上にフィールド絶
縁膜（厚い膜厚の素子間分離絶縁膜）を形成する。

次に、メモリセル、低絶縁耐圧のＭＩＳＦＥＴ、高絶縁
耐圧のＭＩＳＦＥＴの夫々の形成領域において、半導体
基板の活性領域の主面上に厚い膜厚の第１ゲート絶縁膜
を形成する。この第１ゲート絶縁膜は、高絶縁耐圧のＭ
ＩＳＦＥＴのゲート絶縁膜として使用され、例えば２５
〜４０　［ｎ　ｍ］の膜厚で形成される。

次に、メモリセルの形成領域において、フォトリングラ
フィ技術（エツチング技術も含む）により、前記第１ゲ
ート絶縁膜を選択的に除去する。

次に、このメモリセルの形成領域において、半導体基板
の活性領域の主面上に薄い膜厚の第２ゲート絶縁膜を形
成する。この第２ゲート絶縁膜は、メモリセルである電
界効果型トランジスタのゲート絶縁膜として使用される
。この第２ゲート絶縁膜は、所謂トンネル酸化珪素膜と
して、例えば１０［ｎｍ］の膜厚で形成される。

次に、メモリセルの形成領域の第２ゲート絶縁膜上に情
報蓄積用ゲート電極を形成すると共に、高絶縁耐圧のＭ
ＩＳＦＥＴの形成領域の第１ゲート絶縁膜上にグー１−
電極を形成する。この工程において、前記情報蓄積用グ
ー１〜電極はゲート幅方向（チャネル幅方向）のみが加
工される。

次に、低絶縁耐圧のＭＩＳＦＥＴの形成領域において、
この領域のみ残存する第１ゲート絶縁膜を除去する。第
１ゲート絶縁膜は、製造プロセス中のマスク枚数を低減
するため、各形成領域を含む基板全面にエツチング処理
を施して除去される。

このとき、メモリセルの形成領域は情報蓄積用ゲート電
極によりその下層の第２ゲート絶縁膜が保護される。同
様に、高絶縁耐圧のＭＩＳＦＥＴの形成領域はゲート電
極によりその下層の第１ゲート絶縁膜が保護される。前
記エツチング処理は、例えば半導体基板の活性領域の主
面のダメージを低減するため、等方性エツチングを使用
する。

次に、この低絶縁耐圧のＭＩＳＦＥＴの形成領域におい
て、半導体基板の活性領域の主面上に第３ゲート絶縁膜
を形成する。この第３ゲート絶縁膜を形成する工程と同
一工程により、メモリセルの形成領域の情報蓄積用ゲー
ト電極の表面上に第４ゲート絶縁膜を形成する。

次に、メモリセルの形成領域の第４ゲート絶縁膜上に制
御用ゲート電極を形成すると共に、低給８ 縁耐圧のＭＩＳＦＥＴの形成領域の第３ゲート絶縁膜上
にゲート電極を形成する。制御用ゲート電極は例えば異
方性エツチングで加工し、この制御用ゲート電極をマス
クとして下層の情報蓄積用ゲート電極のゲート長方向の
加工が行われる。つまり、メモリセルである電界効果型
１−ランジスタの情報蓄積用ゲート電極、制御用ゲート
電極の夫々は所謂重ね切りで加工される。前記低絶縁耐
圧のＭＩＳＦＥＴのゲート電極は前記重ね切りと別の工
程で加工される。

次に、各形成領域において、半導体基板の活性領域の主
面部にソース領域及びドレイン領域を形成する。この工
程により、メモリセル、低絶縁耐圧のＭＩＳＦＥＴ、高
絶縁耐圧のＭＩＳＦＥＴの夫々が完成する。

なお、不揮発性記憶装置については例えば特願昭６３−
２８４５８７号に記載される。

〔発明が解決しようとする課題〕

本発明者は、前述の電気的消去型不揮発性記憶装置につ
いて、次のような問題点が生じることを見出した。

前記電気的消去型不揮発性記憶装置の製造プロセスにお
いて、低絶縁耐圧のＭＩＳＦＥＴの形成領域の第１ゲー
ト絶縁膜を除去する工程がある。

この第１ゲート絶縁膜は、高絶縁耐圧のＭＩＳＦＥＴの
ゲート絶縁膜を形成するＰｉい膜ノリで形成され、しか
もマスクを使用しない全面エツチング処理で除去される
。つまり、この全面エツチング処理により、低絶縁耐圧
のＭＩＳＦＥＴの形成領域の第１ゲート絶縁膜は除去さ
れるが、情報蓄積用ゲート電極、高絶縁耐圧のＭＩＳＦ
ＥＴのゲート電極の夫々で覆われないフィールド絶縁膜
の表面も第１ゲート絶縁膜の膜厚に相当する分除去され
る。このフィールド絶縁膜の表面の除去に伴い、特にメ
モリセルの形成領域の情報蓄積用ゲート電極の端部下に
おいて、フィールド絶縁膜の表面にオーバーハング部が
発生する。このオーバーハング部内には制御用ゲート電
極を堆積した際にゲート電極材が堆積される。このゲー
ト電極材は、制御用ゲート電極及び情報蓄積用ゲート電
極の重ね切りの際の異方性エツチング処理において除去
することが難しいため、エツチング残りが起り易い。

このため、特に、オーバーハング部のエツチング残りを
通して、データ線の延在方向に配列されたメモリセルの
制御用ゲート電極間（ワード線間に相当する）が短絡し
、製造上の歩留りを低下させる問題があった。

また、前記オーバーハング部のエツチング残りは制御用
ゲート電極の加工の際のサイドエツチング量を増加する
ことにより除去することができる。

しかしながら、サイドエツチング量の増加は、特に微細
加工が要求される前記制御用ゲート電極及び情報蓄積用
ゲート電極の加工寸法精度を低下させるという問題を生
じる。

また、前記サイドエツチング量の増加は特に制御用ゲー
ト電極、情報蓄積用ゲート電極等の断面形状を方形状か
ら台形状に近い形状に変化させる。

この素子に限定されないが、メモリセルである電界効果
型トランジスタは、制御用ゲート電極、情報蓄積用ゲー
ト電極の夫々を不純物導入マスクとして使用し、それに
対して自己整合でソース領域及びドレイン領域を形成す
る。このため、情報蓄積用ゲート電極及び制御用ゲート
電極とソース領域、ドレイン領域の夫々との重ね合せに
ばらつきが生じ、或は特にドレイン領域のチャネル形成
領域側の不純物濃度が変化する。つまり、情報書込み動
作等、メモリセルの電気的特性を不安定にするという問
題を生じる。また、特にメモリセルである電界効果型ト
ランジスタの少々ネル長寸法にばらつきが生じ、短チヤ
ネル効果等、メモリセルの性能を低下するという問題を
生じる。

本発明の目的は、不揮発性記憶回路を有する半導体集積
回路装置において、製造上の歩留りを向上することが可
能な技術を提供することにある。

本発明の他の目的は、前記半導体集積回路装置において
、加工寸法精度を向上することが可能な技術を提供する
ことにある。

本発明の他の目的は、前記半導体集積回路装置において
、素子の特性を安定化し、又素子の性能を向上すること
が可能な技術を提供することにあ１１− ２− る。

本発明の他の目的は、前記半導体集積回路装置において
、製造工程数を低減することが可能な技術を提供するこ
とにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔課題を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

電気的消去型又は紫外線消去型不揮発性記憶機能を有す
る半導体集積回路装置の製造方法において、半導体基板
の互いに異なる第１領域（メモリセル）、第２領域（低
絶縁耐圧ＭＩＳＦＥＴ）、第３領域（高絶縁耐圧ＭＩＳ
ＦＥＴ）の夫々の主面上に第１ゲート絶縁膜を形威し、
前記第２領域、又は第１領域及び第２領域の第１ゲート
絶縁膜を除去し、この半導体基板の第２領域、又は第１
領域及び第２領域の主面上に、前記第１ゲート絶縁膜に
比べて薄い膜厚の第２ゲート絶縁膜を形威し、この第１
領域の第２ゲート絶縁膜上、又は第１領域の第１ゲート
絶縁膜上に情報蓄積用ゲート電極を形成すると共に、前
記第３領域の第１ゲート絶縁膜上にゲート電極を形成し
、前記第１領域、第２領域及び第３領域を含む全面にエ
ツチング処理を施し、前記第２領域に形威された第２ゲ
ート絶縁膜を除去し、この半導体基板の第２領域の主面
上に第３ゲート絶縁膜を形成すると共に、前記第１領域
の情報蓄積用ゲート電極上に第４ゲート絶縁膜を形成し
、この第１領域の第４ゲー１〜絶縁膜上に制御用ゲート
電極を形成すると共に、前記第２領域の第３ゲート絶縁
膜上にゲート電極を形成する工程を備える。

〔作　　用〕 上述した手段によれば、前記半導体基板の第２領域（低
絶縁耐圧ＭＩＳＦＥＴ）の主面上に第１ゲート絶縁膜に
比べて薄い膜厚の第２ゲート絶縁膜を形威し、この第２
ゲート絶縁膜の膜厚に相当する分（この膜厚を基準に）
、前記第２領域の第２ゲート絶縁膜を除去する全面エツ
チング処理を行ったので、特に、情報蓄積用ゲート電極
の端部において下地絶縁膜（フィールド絶縁膜）の表面
に形成される、前記エツチング処理に基づくオーバーハ
ング部を縮小化し、このオーバーハング部分に前記制御
用ゲート電極を形成したときに残存するエツチング残り
を低減することができる。この結果、前記エツチング残
りに基づく、隣接する制御用ゲート電極間（ワード線間
）の短絡を防止することができるので、不揮発性記憶機
能を備えた半導体集積回路装置の製造上の歩留りを向上
することができる。

また、前記エツチング残りを低減することで、このエツ
チング残りを除去するサイドエツチング処理をなくすこ
とができるので、特に、前記制御用ゲート電極の加工寸
法精度を向上することができる。

また、前記エツチング残りを低減することで、特に、前
記制御用ゲート電極を加工するエツチング処理の異方性
を高めることができるので、情報蓄積用ゲート電極及び
制御用ゲート電極とソース領域、ドレイン領域の夫々と
を確実にかつ安定に重ね合せ、或はチャネル長寸法を安
定に確保し、電界効果型トランジスタ（メモリセル）の
特性の安定化或は高性能化を図ることができる。

また、前記エツチング残りの低減は前記第エゲート絶縁
膜を除去するマスクのパターンを変更するだけで行うこ
とができるので、前記効果を奏するための製造工程に相
当する分、半導体集積回路装置の製造工程数を低減する
ことができる。

以下、本発明の構成について、フラッシュ構造を採用す
る電気的消去型不揮発性記憶回路（ＥＥＰＲＯＭ）を備
えた半導体集積回路装置に本発明を適用した一実施例と
ともに説明する。

なお、実施例を説明するための全回において、同一機能
を有するものは同一符号を付け、その繰り返しの説明は
省略する。

〔発明の実施例〕

本発明の一実施例であるＥＥＰＲＯＭの構成を第１図（
要部断面図）で示す。第１図は、左側にフ５ ６ ラッシュ型のメモリセル、中央に周辺回路を構成する低
絶縁耐圧のＭＩＳＦＥＴ、右側に高絶縁耐圧のＭＩＳＦ
ＥＴの夫々を示す。前記周辺回路は、相補型ＭＩ　ＳＦ
ＥＴ（ＣＭＯ８）で構成されるが、本実施例においては
そのうちｎチャネルＭＩＳＦＥＴのみ説明する。

第工図に示すように、ＥＥＰＲＯＭは単結高珪素からな
るｐ−型半導体基板１で構成される。メモリセル０ｍ、
低絶縁耐圧ＭＩＳＦＥＴ（Ｍｌ、高絶縁耐圧ＭＩＳＦＥ
ＴＱｈの夫々の形成領域において、］型半導体基板１の
主面部にはｐ−型ウェル領域２が設けられる。図示しな
いが、ｐチャネルＭＩＳＦＥＴの形成領域において、ｐ
−型半導体基板１の主面部には１型ウエル領域が設けら
れる。

素子間分離領域（非活性領域）において、ｐ−型ウェル
領域２の主面にはフィールド絶縁膜（素子分離用絶縁膜
）３及びｐ型チャネルストッパ領域４が設けられる。

フラッシュ構造を採用するメモリセル０ｍは、フィール
ド絶縁膜３及びＰ−型チャネルストッパ領域４で周囲を
規定された領域内において、ｐ−型ウェル領域２の主面
に構成される。メモリセル０ｍは、１個の電界効果型ト
ランジスタで構成され、１　［ｂｉｔｌの情報を記憶す
る。つまり、メモリセル０ｍは、ｐ−型ウェル領域２、
ｐ°型半導体領域１５、ゲート絶縁膜７、情報蓄積用ゲ
ート電極（フローティングゲート電極）８、ゲート絶縁
膜１ｏ、制御用ゲート電極（コントロールゲート電極）
１１．ソース領域及びドレイン領域で構成される。

前記ｆ型ウェル領域２、ｐ°型半導体領域１５の夫々は
チャネル形成領域として使用される。このうち、ｐ°型
半導体領域１５は、主にドレイン領域近傍の電界強度を
高め、情報書込み効率を高めるために設けられる。

ゲート絶縁膜７はｐ−型ウェル領域２の表面を酸化して
形成した酸化珪素膜で形成される。このゲート絶縁膜７
は、トンネル酸化珪素膜として使用するので、例えば６
〜１２［ｎｍ］の薄い膜厚で形成される。

情報蓄積用ゲート電極８は多結晶珪素膜で形成され、こ
の多結晶珪素膜には抵抗値を低減するｎ型不純物例えば
Ｐが導入される。この多結晶珪素膜は、例えばＣＶＤ法
で堆積され、２００［ｎｍ］程度の膜厚で形成される。

ゲート絶縁膜１０は例えば情報蓄積用ゲート電極８（多
結晶珪素膜）の表面を酸化した酸化珪素膜で形成される
。ゲート絶縁膜１０は例えば２０〜２５［ｎｍ］程度の
膜厚で形成される。

制御用ゲート電極１１は多結晶珪素膜で形成され、この
多結晶珪素膜にはＰが導入される。多結晶珪素膜は、例
えばＣＶＤ法で堆積され、抵抗値を低減するため３００
［ｎｍ］程度の厚い膜厚で形成される。また、制御用ゲ
ート電極１１は、高融点金属膜若しくは高融点金属シリ
サイド膜の単層、或は多結晶珪素膜上にそれらの金属膜
を積層した複合膜（ポリサイド膜）で形成してもよい。

制御用ゲート電極１１は、そのゲート幅方向に隣接して
配置された他のメモリセル０ｍの制御用ゲート電極１１
と一体に構成され、ワード線（ＷＬ）を構成する。

ソース領域は高不純物濃度のｎ゛型半導体領域１３及び
その周囲に沿って設けられた低不純物濃度のｎ型半導体
領域１４で構成される。つまり、ソース領域は所謂２重
拡散構造で構成される。高不純物濃度のｄ型半導体領域
１３は、主に、不純物濃度を高め、しかも接合深さを深
くするために構成される。低不純物濃度のｎ型半導体領
域１４は、主に、接合深さを深くするために構成される
。つまり、ソース領域は、情報消去動作時に制御用ゲー
ト電極１１との間に高電圧が印加された場合、表面が空
乏化しないようにｄ型半導体領域１３で不純物濃度を高
めている。また、ソース領域は、高不純物濃度のｎ°型
半導体領域１３又は低不純物濃度のｎ型半導体領域１４
又は両者により、チャネル形成領域側への拡散量（拡散
距離）を増加し、情報蓄積用ゲート電極８との重合面積
を増加し、情報消去動作時のトンネル電流の電流経路の
面積を増加する。半導体領域１３．１４の夫々は情報蓄
積用ゲート電極８及び制御用ゲート電極９に対して自己
整合で形成される。

前記ドレイン領域は低不純物濃度のｎ型半導体１９ ２０− 領域１６及び高不純物濃度のｎ゛型半導体領域１８で構
成される。このドレイン領域の低不純物濃度のｎ型半導
体領域１６は特に情報書込み特性を制御することができ
る。この低不純物濃度のｎ型半導体領域１６は、前記ソ
ース領域の高不純物濃度のｎ゛型半導体領域１３に比べ
て、低不純物濃度で接合深さを浅く構成しているが、書
込み動作時にはホットエレクトロンが充分に発生する濃
度で構成される。

すなわち、ドレイン領域は、主に、書込み動作時、選択
されたメモリセル０ｍでは低不純物濃度のｎ型半導体領
域１６でホットエレクトロンの発生を維持しつつ、非選
択されたメモリセル０ｍではドレイン領域近傍の電界強
度を緩和し、ホットホールの発生を低減できるように構
成される。また、ドレイン領域は、主に接合深さの浅い
ｎ型半導体領域１６でチャネル形成領域側への拡散量を
低減し、情報蓄積用ゲート電極８との重合面積を低減し
、ドレイン領域と情報蓄積用ゲート電極８との間に形成
されるカップリング容量を低減できる。ｎ型半導体領域
１６は情報蓄積用ゲート電極８及び制御用ゲート電極１
１に対して自己整合で形成される。

イ型半導体領域１８は情報蓄積用ゲート電極８及び制御
用ゲート電極１１に対して自己整合で形成されたサイド
ウオールスペーサ１７に対して自己整合で形成される。

このドレイン領域は所謂ＬＤＤ（Ｌｉｇｈｔｌｙ　Ｄｏ
ｐｅｄ　Ｄｒａｉｎ）構造で構成される。

このメモリセル０ｍである電界効果型トランジスタのド
レイン領域のイ型半導体領域１８には配線（データ線Ｄ
Ｌ）２１が接続される。配線２１は、層間絶縁膜１９上
に延在し、この層間絶縁膜１９に形成された接続孔２０
を通してイ型半導体領域１８に接続される。配線２１は
例えばアルミニウム合金膜で形成される。ソース領域は
図示しないソース線に接続される。

デコーダ回路等の周辺回路を構成する低絶縁耐圧ＭＩＳ
ＦＥＴＱＩ２は通常の回路動作電圧例えば５［ｖ］の範
囲内において動作される。この低絶縁耐圧ＭＩＳＦＥＴ
（ｌは、フィールド絶縁膜３及びｐ型チャネルストッパ
領域４で周囲を規定され、Ｖ型ウェル領域２の主面に構
成される。つまり、低絶縁耐圧ＭＩＳＦＥＴＱαは、ｐ
−型ウェル領域２、ゲート絶縁膜９、ゲート電極１１．
ソース領域及びドレイン領域である一対のｎ型半導体領
域１６及びｄ型半導体領域１８で構成される。

ゲート絶縁膜９は、ｐ−型ウェル領域２の表面を酸化し
て形成した酸化珪素膜で形成され、例えば１５〜２０　
［ｎ　ｍ］程度の薄い膜厚で形成される。

ゲート電極１１は動作速度を速めるためにメモリセル０
ｍの制御用ゲート電極１１と同一導電層で形成される。

ソース領域及びドレイン領域はＬＤＤ構造で構成される
。・この低絶縁耐圧ＭＩＳＦＥＴＱ悲のｄ型半導体領域
１８には配線２１が接続される。

情報書込み動作及び情報読出し動作で使用される高絶縁
耐圧ＭＩＳＦＥＴＱｈは高電圧例えば１０〜１５［Ｖ］
の範囲において動作される。高絶縁耐圧ＭＩＳＦＥＴＱ
ｈは、フィールド絶縁膜３及びＰ型チャネルストッパ領
域４で周囲を規定され、Ｐ−型ウェル領域２の主面に構
成される。つまり、高絶縁耐圧ＭＩＳＦＥＴＱｈは、ｐ
−型ウェル領域２、ゲート絶縁膜６、ゲート電極８、ソ
ース領域及びドレイン領域で構成される。

ゲート絶縁膜６は、例えばｉ型ウェル領域２の表面を酸
化して形成した酸化珪素膜で形成され、２５〜４０［ｎ
ｍ１程度の厚い膜厚で形成される。

ゲート電極８は、低絶縁耐圧ＭＩＳＦＥＴ（ｌに比べて
高速性を重視せず、又ドレイン領域のｐｎ接合耐圧を高
めるために、製造プロセス中前段側で形成されるメモリ
セル０ｍの情報蓄積用ゲート電極８と同一導電層で形成
される。ソース領域は低不純物濃度のｎ型半導体領域１
６及び高不純物濃度のｄ型半導体領域１８で構成される
。つまり、ソース領域はＬＤＤ構造で構成される。ドレ
イン領域は低不純物濃度のｎ型半導体領域１６、高不純
物濃度のｄ型半導体領域１８及び低不純物濃度のｎ型半
導体領域５で構成される。低不純物濃度のｎ型半導体領
域５は、ｎ型半導体領域１６及びｄ型半導体領域１８の
周囲に沿って設けられ、ドレイン領域のｐｎ接合耐圧を
高めるために設けられる。このｎ型半導体領域５は２重
拡散構造のドレイン領域を構成する。この高絶縁耐圧Ｍ
ＩＳＦＥＴＱｈの２３ ２４ ｎ゛型半導体領域１８には配線２１が接続される。

次に、前述のＥＥＰＲＯＭの製造方法について、第２図
乃至第８図（各製造工程毎に示す要部断面図）を用いて
簡単に説明する。

まず、ｐ−型半導体基板１を用意する。

次に、メモリセルＱｍ、低給縁耐圧ＭＩＳＦＥＴＱＱ、
高絶縁耐圧ＭＩＳＦＥＴＱｈの夫々の形成領域において
、ｐ−型半導体基板１の主面部にｐ−型ウェル領域２を
形成する。なお、ｐ−型ウェル領域２とほぼ同一製造工
程により、ｐ−型半導体基板１のｐチャネルＭＩＳＦＥ
Ｔの形成領域の主面部に「型ウェル領域が形成される。

次に、前記ｐ−型タウエル領域２（ｎ型ウェル領域も含
む）の非活性領域の主面上にフィールド絶縁膜３、主面
部にｐ型チャネルストッパ領域４の夫々を形成する。フ
ィールド絶縁膜３は、ｐ−型ウェル領域２の表面を酸化
した酸化珪素膜で形成され、例えば４００〜７００［ｎ
ｍ］程度の膜厚で形成される。

次に、第２図に示すように、高絶縁耐圧ＭＩＳＦＥＴＱ
ｈの形成領域を含む、Ｐ−型ウェル領域２の活性領域の
主面上の全面にゲート絶縁膜（第１ゲート絶縁膜）６を
形成する。ゲート絶縁膜６は例えば３０［ｎｍ］程度の
厚い膜厚で形成される。

このゲート絶縁膜６はメモリセル０ｍ、低絶縁耐圧ＭＩ
ＳＦＥＴにｌの夫々の形成領域においてｐ−型ウェル領
域２の主面上にも形成される。

次に、高絶縁耐圧ＭＩＳＦＥＴＱｈの形成領域は除き、
前記メモリセル０ｍ、低絶縁耐圧ＭＩＳＦＥＴにｌの夫
々の形成領域において、前記ゲート絶縁膜６を除去する
。ゲート絶縁膜６の除去は例えば低濃度のＨＦ水溶液を
使用する等方性エツチング（ウェットエツチング）技術
で行う。ゲート絶縁膜６の除去の際、高絶縁耐圧ＭＩＳ
ＦＥＴＱｈの形成領域のゲート絶縁膜６はマスク（例え
ばフォトレジスト膜３０）で保護される（第３図参照）
。

次に、第３図に示すように、前記ゲート絶縁膜６が除去
されたメモリセル０ｍ、低絶縁耐圧ＭＩＳＦＥＴＱＱの
夫々の形成領域において、ゲート絶縁膜（第２ゲート絶
縁膜）１を形成する。ゲート絶縁膜７は、主にトンネル
酸化珪素膜として使用されるので、例えば１０［ｎｍ１
程度の薄い膜厚で形成されるにのゲート絶縁膜７を形成
することにより、前記高絶縁耐圧Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　
Ｔ　Ｑ　ｂの形成領域のゲート絶縁膜６の膜厚を約３５
［ｎｍ］程度に成長することができる。

次に、メモリセル０ｍの形成領域のゲート絶縁膜７上に
情報蓄積用ゲート電極８を形成すると共に、高絶縁耐圧
ＭＩＳＦＥＴＱｈの形成領域のゲート絶縁膜６上にゲー
ト電極８を形成する。この工程において、前記情報蓄積
用ゲート電極８はゲート幅方向（チャネル幅方向）のみ
加工される。また、ゲート電極８はゲート幅方向及びゲ
ート長方向が加工される。情報蓄積用ゲート電極８、ゲ
ート電極８の夫々は異方性エツチングで加工される。

次に、高絶縁耐圧ＭＩＳＦＥＴＱｈのドレイン領域の形
成領域において、ｐ−型ウェル領域２の主面部にｎ型不
純物５ｎ例えばＰをイオン打込み法により導入する。こ
のｎ型不純物５ｎは、例えば１０１３［ａｔｏｍｓ／　
ｃｆｎ２］程度の不純物濃度で、イオン打込み法により
導入される。

次に、第４図に示すように、低絶縁耐圧ＭＩＳＦＥＴＱ
ＩＩＩの形成領域において、ゲート絶縁膜７を除去する
。このゲート絶縁膜７の除去は、１１２′／Ｉｉプロセ
ス中でのマスク枚数を低減するため、全面エツチング処
理で行う。つまり、低絶縁耐圧ＭＩＳＦＥＴＱ氾、メモ
リセル０ｍ、高絶縁耐圧ＭＩＳＦＥＴＱｈの夫々の形成
領域を含む基板全面にエツチング処理が施される。メモ
リセル０ｍの形成領域のゲート絶縁膜７は情報蓄積用ゲ
ート電極８により、高絶縁耐圧ＭＩＳＦＥＴＱｈの形成
領域のゲート絶縁膜６はゲート電極８により夫々保護さ
れる。前記全面エツチング処理は例えばＨＦ水溶液を使
用する等方性エツチング技術で行う。

この低絶縁耐圧ＭＩＳＦＥＴ（ｌの形成領域のゲート絶
縁膜７はその膜厚がゲート絶縁膜６に比べて約３分のｌ
以下の薄い膜厚で形成されるので、ゲート絶縁膜７の除
去の際のエツチング量は少ない。つまり、ゲート絶縁膜
７のエツチング量は約１０［ｎｍ］程度であり、フィー
ルド絶縁膜３の表２７ ８− 面のエツチング量は少なくなる。この結果、同第４図に
点線で囲んで示す領域内、すなわち、特にメモリセル０
ｍの形成領域において、フィールド絶縁膜３の情報蓄積
用ゲート電極８の端部の表面に発生するオーバーハング
部３Ａを縮小化することができる。

次に、前記低絶縁耐圧ＭＩＳＦＥＴ（Ｉｌｌの形成領域
において、Ｐ−型ウェル領域２の主面上にゲート絶縁膜
（第３ゲート絶縁膜）９を形成する。この工程と共に、
メモリセル０ｍの形成領域において、情報蓄積用ゲート
電極８の表面上にゲート絶縁膜（第４ゲート絶縁膜）１
０を形成する。前記ゲート絶縁膜９は例えば１７．５［
ｎｍ］程度の膜厚で形成し、ゲート絶縁膜１０は例えば
２５［ｎｍ］程度の膜厚で形成する。このゲート絶縁膜
９．１０の夫々は例えば夫々の珪素表面を酸化して形成
した酸化珪素膜で形成される。

次に、第５図に示すように、前記メモリセル０ｍの形成
領域のゲート絶縁膜１０上に情報蓄積用ゲート電極１１
を形成すると共に、低絶縁耐圧ＭＩＳＦＥＴＱＱの形成
領域のゲート絶縁膜９上にゲート電極１１を形成する。

・この工程において、制御用ゲート電極１１は、ゲート
幅方向及びゲート長方向がまだ加工されておらず、結果
的にメモリセルアレイの全域に形成される。ゲート電極
１１はゲート幅方向及びゲート長方向が加工される。な
お、同第５図に示すように、高絶縁耐圧ＭＩＳＦＥＴＱ
ｈの形成領域において、前段工程で導入されたｎ型不純
物５ｎは若干拡散され、ｎ型半導体領域５が形成される
。

次に、メモリセル０ｍの形成領域において、制御用ゲー
ト電極１１のゲート長方向の加工を行う。

そして、この制御用ゲート電極１１をマスクとしてその
下層の情報蓄積用ゲート電極８のゲート長方向の加工を
行う。この制御用ゲート電極１１．情報蓄積用ゲート電
極８の夫々の加工は、異方性エツチング技術で行い、所
謂重ね切りで行われる。この後、熱酸化処理を行い、第
６図に示すように、情報蓄積用ゲート電極８、制御用ゲ
ート電極１１゜ゲート電極８．１１の夫々の表面を覆う
絶縁膜１２を形成する。この絶縁膜１２はメモリセル０
ｍの情報保持特性を向上する目的で形威される。同第６
図に示されていないが、メモリセル０ｍの情報蓄積用ゲ
ート電極８のゲート幅方向の端部において、前述のよう
にフィールド絶縁膜３の表面にオーバーハング部３Ａが
ほとんど形威されない。したがって、制御用ゲート電極
１１を堆積し、異方性エツチングで加工しても、前記オ
ーバーハング部３Ａにゲート電極材が残ることがない（
エツチング残りが生じない）。

次に、メモリセル０ｍのソース領域の形成領域において
、ｐ−型ウェル領域２の主面部にｎ型不純物１３ｎ、１
４ｎの夫々を導入する。ｎ型不純物１３ｎは、例えば１
０　”　〜１０　”　［ａｔｏｍｓ／　ａｎ”］程度の
不純物濃度のＡｓを使用し、６０　［Ｋ　ｅ　Ｖｌ程度
のエネルギのイオン打込み法で導入する。ｎ型不純物１
４ｎは１例えば１０”〜１０１ｓ［ａｔｏｍｓ／　ａｎ
”コ程度の不純物濃度のＰを使用し、５０［ＫｅＶ］程
度のエネルギのイオン打込み法で導入する。

次に、メモリセル０ｍのドレイン領域の形成領域におい
て、ｐ−型ウェル領域２の主面部にＰ型不純物１５ｐを
導入する。ｐ型不純物１５ｐは１例えば１０１３−１０
１４［ａｔｏｍｓ／ｃｍ２］程度の不純物濃度のＢＦ２
　を使用し、６０　［Ｋ　ｅ　Ｖ］程度のエネルギのイ
オン打込み法で導入する。

次に、第７図に示すように、メモリセル０ｍ、低絶縁耐
圧ＭＩＳＦＥＴＱ氾、高絶縁耐圧ＭＩＳＦＥＴＱｈの夫
々の形成領域において、ｐ−型ウェル領域２の主面部に
ｎ型不純物１６ｎを導入する。

メモリセル０ｍの形成領域において、ｎ型不純物１６ｎ
は、例えばＩ　Ｑ”［ａｔｏｍｓ／　ａｍ２］程度の不
純物濃度のＡｓを使用し、６０［ＫｅＶ］程度のエネル
ギのイオン打込み法で導入する。低絶縁耐圧ＭＩＳＦＥ
ＴＱＱ、高絶縁耐圧ＭＩ　５ＦＥＴＱｈの夫々の形成領
域において、ｎ型不純物１６ｎは、例えば１０”［ａｔ
ｏｍｓ／ａｍ”］程度の不純物濃度のＰを使用し、５０
［ＫｅＶ］程度のエネルギのイオン打込み法で導入する
。

前記導入された各不純物は、この後に施されるアニール
処理により拡散され半導体領域を形成す３１− ２− る。つまり、ｎ型不純物１３ｎはｎ°型半導体領域１３
、ｎ型不純物１４ｎはｎ型半導体領域１４、ｐ型不純物
１５ｎは〆型半導体領域１５、ｎ型不純物１６ｎはｎ型
半導体領域１６の夫々を形威する。

次に、情報蓄積用ゲート電極８、制御用グー１〜電極１
Ｌゲート電極８．１１の夫々の側壁にサイドウオールス
ペーサ１７を形成する。サイドウオールスペーサ１７は
、例えば基板全面にＣＶＤ法で酸化珪素膜を堆積し、こ
の堆積した膜厚に相当する分基板全面にＲＩＥ等の異方
性エツチングを施すことにより形成される。

次に、メモリセル０ｍ、低絶縁耐圧ＭＩＳＦＥＴＱＱ、
高絶縁耐圧ＭＩＳＦＥＴＱｈの夫々の形成領域において
、Ｐ−型ウェル領域２の主面部にｎ型不純物１８ｎを導
入する。ｎ型不純物１８ｎは、例えば１０１５〜１０”
［：ａｔｏｍｓ／　ｃｍ２］程度の不純物濃度のＡｓを
使用し、６０［ＫｅＶ］程度のエネルギのイオン打込み
法で導入する。このｎ型不純物１８ｎは、アニール処理
を行うことにより拡散され、ｄ型半導体領域１８．を形
成する。

次に、眉間絶縁膜１９、接続孔２０、配線２１の夫々を
順次形成することにより、前記第１図に示す本実施例の
ＥＥＰＲＯＭは完成する。なお、図示しないが、配線２
１の上部には上層配線、パッシベーション膜の夫々が設
けられる。

このように、ＥＥＦＲＯＭにおいて、ｐ−型ウェル領域
２の互いに異なるメモリセル０ｍ、低絶縁耐圧ＭＩＳＦ
ＥＴＱｌｌ、高絶縁耐圧ＭＩＳＦＥＴＱｈの夫々の形成
領域の主面上にゲート絶縁膜６を形成し、前記メモリセ
ルＱｍ、低絶縁耐圧ＭＩＳＦＥＴＱｆｌの夫々の形成領
域のゲート絶縁膜６を除去し、このｐ−型ウェル領域２
のメモリセル０川、低線縁酎圧ＭＩＳＦＥＴＱＱの夫々
の形成領域の主面上に、前記ゲート絶縁膜６に比べて薄
い膜厚のゲート絶縁膜７を形威し、このメモリセル０ｍ
の形成領域のゲート絶縁膜７上に情報蓄積用ゲート電極
８を形成すると共に、前記高絶縁耐圧ＭＩＳＦＥＴＱｈ
の形成領域のゲート絶縁膜６上にゲート電極８を形成し
、前記メモリセル０ｍ、低絶縁耐圧ＭＩＳＦＥＴＱＱ、
高絶縁耐圧ＭＩＳＦＥＴＱｈの夫々の形成領域を含む全
面にエツチング処理を施し、前記低絶縁耐圧ＭＩＳＦＥ
ＴＱｋの形成領域のゲート絶縁膜７を除去し、このｐ型
ウェル領域２の低絶縁耐圧ＭＩＳＦＥＴＱＱの形成領域
の主面上にゲート絶縁膜９を形成すると共に、前記メモ
リセル０ｍの形成領域の情報蓄積用ゲート電極８上にゲ
ート絶縁膜１０を形成し、このメモリセル０ｍの形成領
域のゲート絶縁膜１０上に制御用ゲート電極１１を形成
すると共に、前記低絶縁耐圧ＭＩＳＦＥＴＱＩＩの形成
領域のゲート絶縁膜９上にゲート電極８を形成する工程
を備える。

この構成により、前記ｐ−型ウエル領域２の低絶縁耐圧
ＭＩＳＦＥＴＱＱの形成領域の主面」二にゲー絶縁膜６
に比べて薄い膜厚のゲート絶縁膜７を形成し、このゲー
ト絶縁膜７の膜厚に相当する分（この膜厚を基準に）、
前記低絶縁耐圧ＭＩ　Ｓ　ＦＥＴＱ此の形成領域のゲー
ト絶縁膜７を除去する全面エツチング処理を行ったので
、特に、情報蓄積用ゲート電極８の端部においてフィー
ルド絶縁膜３の表面に形成される、前記エツチング処理
に基づくオーバーハング部を縮小化し、このオーバハン
グ部分に前記制御用ゲート電極１１を形成したときに残
存するエツチング残りを低減することができる。この結
果、前記エツチング残りに基づく、隣接する制御用ゲー
ト電極１１間（ワード線間）の短終を防止することがで
きるので、ＥＥＰＲＯＭの製造上の歩留りを向上するこ
とができる。

また、前記エツチング残りを低減することで、このエツ
チング残りを除去するサイドエツチング処理をなくすこ
とができるので、特に、メモリセル０ｍの前記制御用ゲ
ート電極１１及び情報蓄積用ゲート電極８の加工寸法精
度を向上することができる。

また、前記エツチング残りを低減することで、特に、前
記制御用ゲート電極１１を加工するエツチング処理の異
方性を高めることができるので、情報蓄積用ゲート電極
８及び制御用ゲート電極１１とソース領域、ドレイン領
域の夫々とを確実にかつ安定に重ね合せ、或はチャネル
長寸法を安定に確保し、メモリセル０ｍの特性の安定化
或は高性能３５ ＝３６− 化を図ることができる。

また、前記エツチング残りの低減は前記ゲート絶縁膜６
を除去するマスク３０のパターンを変更するだけで行う
ことができるので、前記効果を奏するための製造工程に
相当する分、ＥＥＰＲＯＭの製造工程数を低減すること
ができる。

また、フラッシュ構造を採用するメモリセル０ｍはトン
ネル酸化珪素膜として１０［ｎｍ］程度の非常に薄い膜
厚のゲート絶縁膜７を形成する工程があるので、このゲ
ート絶縁膜７を低絶縁耐圧ＭＩＳＦＥＴ（ｌの形成領域
に形成することにより、製造工程を増加しないで、前述
のオーバーハング部３Ａの縮小化を図ることができる。

以上、本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが、本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは勿論である。

例えば、本発明は、紫外線消去型の読出専用の不揮発性
記憶回路（Ｅｌ”’ＲＯＭ）に適用することができる。

本発明をＥＰＲＯＭに適用する場合、メモリセルのゲー
ト絶縁膜は高絶縁耐圧のＭＩＳＦＥＴのゲート絶縁膜と
同じ厚いゲート・絶縁膜を使用するので、第１ゲート絶
縁膜は第２領域の低絶縁耐圧のＭＩＳＦＥＴ形成領域の
みエツチングされる。

また、本発明は、ゲート絶縁膜の一部に薄いトンネル可
能なゲート絶縁膜をもつＦＬＯＴＯＸ型のＥＥＰＲＯＭ
にも適用することができる。

さらに、本発明は、前記Ｅ　Ｅ　Ｐ　ＲＯＭやＥＰＲＯ
Ｍを搭載するマイクロコンピュータ等の半導体集積回路
装置に適用することができる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。

不揮発性記憶回路を有する半導体集積回路装置において
、製造上の歩留りを向上することができる。

前記半導体集積回路装置において、加工寸法精度を向上
することができる。

前記半導体集積回路装置において、索子の特性を安定化
し、又素子の性能を向上することができる。

前記半導体集積回路装置において、製造工程数を低減す
ることができる。

【図面の簡単な説明】

第１図は、本発明の一実施例であるＥ　Ｅ　ｒ’　ＲＯ
Ｍの構成を示す要部断面図、 第２図乃至第８図は、各製造工程毎に示す前記ＥＥＰＲ
ＯＭの要部断面図である。 図中、２・・・ｐ−型ウェル領域、６，７，９．１０・
・ゲート絶縁膜、８，１１・・・ゲート電極、５　、１
３．１４゜１５、１６．１８・・・半導体領域、Ｑｍ・
・・メモリセル、Ｑ氾・・・低絶縁耐圧ＭＩＳＦＥＴ、
Ｑｈ・・・高絶縁耐圧ＭＩＳＦＥＴである。

Claims (1)

1. 【特許請求の範囲】 １、電気的消去型又は紫外線消去型不揮発性記憶機能を
   有する半導体集積回路装置の製造方法において、半導体
   基板の互いに異なる第１領域、第２領域、第３領域の夫
   々の主面上に第１ゲート絶縁膜を形成する工程と、前記
   第２領域、又は第１領域及び第２領域に形成された第１
   ゲート絶縁膜を除去する工程と、該半導体基板の第２領
   域、又は第１領域及び第２領域の主面上に、前記第１ゲ
   ート絶縁膜に比べて薄い膜厚の第２ゲート絶縁膜を形成
   する工程と、該第１領域の第１ゲート絶縁膜上、又は第
   １領域の第２ゲート絶縁膜上に情報蓄積用ゲート電極を
   形成すると共に、前記第３領域の第１ゲート絶縁膜上に
   ゲート電極を形成する工程と、前記第１領域、第２領域
   及び第３領域を含む全面にエッチング処理を施し、前記
   第２領域に形成された第２ゲート絶縁膜を除去する工程
   と、該半導体基板の第２領域の主面上に第３ゲート絶縁
   膜を形成すると共に、前記第１領域の情報蓄積用ゲート
   電極上に第４ゲート絶縁膜を形成する工程と、該第１領
   域の第４ゲート絶縁膜上に制御用ゲート電極を形成する
   と共に、前記第２領域の第３ゲート絶縁膜上にゲート電
   極を形成する工程とを備えたことを特徴とする半導体集
   積回路装置の製造方法。 ２、前記半導体基板の第１領域の主面にはメモリセルを
   構成する電界効果型トランジスタが形成され、前記第２
   領域の主面には低絶縁耐圧の電界効果型トランジスタが
   形成され、前記第３領域の主面には高絶縁耐圧の電界効
   果型トランジスタが形成されることを特徴とする請求項
   １に記載の半導体集積回路装置の製造方法。 ３、前記半導体基板の第１領域の主面に形成されたゲー
   ト絶縁膜の少なくとも一部は前記第２領域の主面に形成
   された薄い第２ゲート絶縁膜と同一工程で形成され、前
   記電界効果型トランジスタは電気的消去可能な不揮発性
   記憶機能をもつメモリセルであることを特徴とする請求
   項２に記載の半導体集積回路装置の製造方法。