JPH04314366A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH04314366A JPH04314366A JP3079425A JP7942591A JPH04314366A JP H04314366 A JPH04314366 A JP H04314366A JP 3079425 A JP3079425 A JP 3079425A JP 7942591 A JP7942591 A JP 7942591A JP H04314366 A JPH04314366 A JP H04314366A
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- JP
- Japan
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- oxide film
- gate
- film
- insulating film
- control gate
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明の半導体集積回路装置に関
し、特にＥＥＰＲＯＭ ＬＳＩ等における層間絶縁膜
に良好なリフロー形状を形成することが可能な半導体集
積回路装置の構造に関する。
し、特にＥＥＰＲＯＭ ＬＳＩ等における層間絶縁膜
に良好なリフロー形状を形成することが可能な半導体集
積回路装置の構造に関する。
【０００２】
【従来の技術】最近の半導体集積回路装置は、高集積化
，高速化の要求に伴い、その中に含まれる素子の寸法は
増々微細化が進んでおり、層間絶縁膜においても微細か
つ信頼性の優れた構造を持つことが強く望まれている。
，高速化の要求に伴い、その中に含まれる素子の寸法は
増々微細化が進んでおり、層間絶縁膜においても微細か
つ信頼性の優れた構造を持つことが強く望まれている。
【０００３】従来のＥＥＰＲＯＭにおいては、図２に示
す様に、フローティングゲート５とコントロールゲート
８を形成したのちに、層間絶縁膜として常圧ＣＶＤ絶縁
膜１１を形成しているため、フローティングゲート，コ
ントロールゲートとして多結晶シリコンを２段になって
いる分、通常のＭＯＳＬＳＩのゲート多結晶シリコンよ
り高くなり層間絶縁膜のリフロー形状が悪くなっていた
。
す様に、フローティングゲート５とコントロールゲート
８を形成したのちに、層間絶縁膜として常圧ＣＶＤ絶縁
膜１１を形成しているため、フローティングゲート，コ
ントロールゲートとして多結晶シリコンを２段になって
いる分、通常のＭＯＳＬＳＩのゲート多結晶シリコンよ
り高くなり層間絶縁膜のリフロー形状が悪くなっていた
。
【０００４】
【発明が解決しようとする課題】上述した従来のＥＥＰ
ＲＯＭ半導体集積回路装置では、図２示す様に層間絶縁
膜のリフロー形状が悪いため層間絶縁膜を形成した次に
金属配線となる、例えばアルミニウムをスパッタリング
して、アルミニウムをパターニングする際のドライエッ
チングにおいてアルミニウムを本来エッチングしなけれ
ばならない箇所にアルミニウムが残りショートする不良
が発生する危険性を持っていた。
ＲＯＭ半導体集積回路装置では、図２示す様に層間絶縁
膜のリフロー形状が悪いため層間絶縁膜を形成した次に
金属配線となる、例えばアルミニウムをスパッタリング
して、アルミニウムをパターニングする際のドライエッ
チングにおいてアルミニウムを本来エッチングしなけれ
ばならない箇所にアルミニウムが残りショートする不良
が発生する危険性を持っていた。
【０００５】この様な不安定な構造のため、量産レベル
では、製造工程等のばらつきにより、歩留の低下を招い
ていた。
では、製造工程等のばらつきにより、歩留の低下を招い
ていた。
【０００６】本発明の目的は、フローティングゲートと
コントロールゲートと多結晶シリコンが２段になっても
、安定したリフロー形状が得られ、層間絶縁膜の製造ば
らつきを防ぐことができ、その上に形成するアルミニウ
ムのスパッタのカバレッジを良くすることができ、また
アルミニウムエッチング時に不要なアルミニウムが残る
ことがない半導体集積回路装置を提供することにある。
コントロールゲートと多結晶シリコンが２段になっても
、安定したリフロー形状が得られ、層間絶縁膜の製造ば
らつきを防ぐことができ、その上に形成するアルミニウ
ムのスパッタのカバレッジを良くすることができ、また
アルミニウムエッチング時に不要なアルミニウムが残る
ことがない半導体集積回路装置を提供することにある。
【０００７】
【課題を解決するための手段】本発明の半導体集積回路
装置は、半導体基板の一主面に形成された複数の素子活
性領域と、その素子活性領域上に形成された第１のゲー
ト酸化膜と、その第１のゲート酸化膜のドレイン側に形
成された電荷を通過させるための第１のゲート酸化膜よ
り薄いトンネルゲート酸化膜と、前述第１のゲート酸化
膜とトンネルゲート酸化膜上に形成されたフローティン
グゲートとなる第１層目の多結晶シリコンと、その第１
層目の多結晶シリコン上に形成された第２層目の多結晶
シリコンとの絶縁をするための第２のゲート酸化膜およ
びゲートシリコン窒化膜と、前述２層の絶縁膜を覆って
形成されたコントロールゲートとなる第２層目の多結晶
シリコンとを有する半導体集積回路装置において、前述
第２層目のコントロールゲートの両サイドに形成された
テーパーを持ったサイドウォールである常圧ＣＶＤ絶縁
膜と、前述第２層目のコントロールゲートおよびサイド
ウォールを覆って形成された層間絶縁膜としての常圧Ｃ
ＶＤ絶縁膜とを有することを特徴として構成される。
装置は、半導体基板の一主面に形成された複数の素子活
性領域と、その素子活性領域上に形成された第１のゲー
ト酸化膜と、その第１のゲート酸化膜のドレイン側に形
成された電荷を通過させるための第１のゲート酸化膜よ
り薄いトンネルゲート酸化膜と、前述第１のゲート酸化
膜とトンネルゲート酸化膜上に形成されたフローティン
グゲートとなる第１層目の多結晶シリコンと、その第１
層目の多結晶シリコン上に形成された第２層目の多結晶
シリコンとの絶縁をするための第２のゲート酸化膜およ
びゲートシリコン窒化膜と、前述２層の絶縁膜を覆って
形成されたコントロールゲートとなる第２層目の多結晶
シリコンとを有する半導体集積回路装置において、前述
第２層目のコントロールゲートの両サイドに形成された
テーパーを持ったサイドウォールである常圧ＣＶＤ絶縁
膜と、前述第２層目のコントロールゲートおよびサイド
ウォールを覆って形成された層間絶縁膜としての常圧Ｃ
ＶＤ絶縁膜とを有することを特徴として構成される。
【０００８】
【実施例】次に本発明について図面を参照して説明する
。図１は本発明の一実施例のＥＥＰＲＯＭ半導体集積回
路装置の断面図である。
。図１は本発明の一実施例のＥＥＰＲＯＭ半導体集積回
路装置の断面図である。
【０００９】図１に示す様に従来と同じ工程をとって、
Ｐ型シリコン基板１上に、ＥＥＰＲＯＭのソースとドレ
インになるＮ＋ 層２をイオン注入し、第１ゲート酸化
膜３とトンネルゲート酸化膜４を形成し、次にフローテ
ィングゲート５，第２ゲート酸化膜６，ゲートシリコン
窒化膜７，コントロールゲート８のパターニングを行い
、多結晶シリコン酸化膜９を形成する。次にサイドウォ
ールとなるべきＣＶＤ酸化膜を５０００オングストロー
ム〜１５０００オングストロームウェーハ全面に成長さ
せる。この時コントロールゲートの段部においては、平
坦部に比べＣＶＤ酸化膜厚が厚くなるため、平坦部の膜
厚分だけ、異方性エッチングを行うと、コントロールゲ
ートの両サイドに所望のＣＶＤ酸化膜のサイドウォール
１０が形成される。次にＢＰＳＧ膜を形成する。
Ｐ型シリコン基板１上に、ＥＥＰＲＯＭのソースとドレ
インになるＮ＋ 層２をイオン注入し、第１ゲート酸化
膜３とトンネルゲート酸化膜４を形成し、次にフローテ
ィングゲート５，第２ゲート酸化膜６，ゲートシリコン
窒化膜７，コントロールゲート８のパターニングを行い
、多結晶シリコン酸化膜９を形成する。次にサイドウォ
ールとなるべきＣＶＤ酸化膜を５０００オングストロー
ム〜１５０００オングストロームウェーハ全面に成長さ
せる。この時コントロールゲートの段部においては、平
坦部に比べＣＶＤ酸化膜厚が厚くなるため、平坦部の膜
厚分だけ、異方性エッチングを行うと、コントロールゲ
ートの両サイドに所望のＣＶＤ酸化膜のサイドウォール
１０が形成される。次にＢＰＳＧ膜を形成する。
【００１０】図１はアルミニウム配線１２をパターニン
グした後の断面図であるが、層間絶縁膜のリフロー形状
が良いため、アルミニウム残りは発生せず、問題無くエ
ッチングされる。
グした後の断面図であるが、層間絶縁膜のリフロー形状
が良いため、アルミニウム残りは発生せず、問題無くエ
ッチングされる。
【００１１】
【発明の効果】以上説明したように本発明は、従来フロ
ーティングゲートとコントロールゲートとして多結晶シ
リコンが２段になっている分、通常のＭＯＳＬＳＩのゲ
ート多結晶シリコンより高くなり層間絶縁膜のリフロー
形状が悪くなっていたが、コントロールゲートの両サイ
ドにＣＶＤ酸化膜のサイドウォールを形成したので層間
絶縁膜形成工程の製造ばらつきの影響をうけず、安定し
たリフロー形状を形成することができる。これによりア
ルミニウム配線形成工程においてアルミニウムスパッタ
のカバレッジを良くすることができ、またアルミニウム
ドライエッチング時、不要なアルミニウムが残るという
問題を解決することができるという効果を有する。
ーティングゲートとコントロールゲートとして多結晶シ
リコンが２段になっている分、通常のＭＯＳＬＳＩのゲ
ート多結晶シリコンより高くなり層間絶縁膜のリフロー
形状が悪くなっていたが、コントロールゲートの両サイ
ドにＣＶＤ酸化膜のサイドウォールを形成したので層間
絶縁膜形成工程の製造ばらつきの影響をうけず、安定し
たリフロー形状を形成することができる。これによりア
ルミニウム配線形成工程においてアルミニウムスパッタ
のカバレッジを良くすることができ、またアルミニウム
ドライエッチング時、不要なアルミニウムが残るという
問題を解決することができるという効果を有する。
【図１】本発明の一実施例の断面図である。
【図２】従来の半導体集積回路装置の一例の断面図であ
る。
る。
１ Ｐ型シリコン基板
２ Ｎ＋ 層
３ 第１ゲート酸化膜
４ トンネルゲート酸化膜
５ フローティングゲート
６ 第２ゲート酸化膜
７ ゲートシリコン窒化膜
８ コントロールゲート
９ 多結晶シリコン酸化膜
１０ ＣＶＤ酸化膜（サイドウォール）１１
ＢＰＳＧ膜 １２ アルミニウム配線 １３ アルミニウム残り箇所
ＢＰＳＧ膜 １２ アルミニウム配線 １３ アルミニウム残り箇所
Claims (1)
- 【請求項１】 半導体基板の一主面に形成された複数
の素子活性領域と、該素子活性領域上に形成された第１
のゲート酸化膜と、該第１のゲート酸化膜のドレイン側
に形成された電荷を通過させるための第１のゲート酸化
膜より薄いトンネルゲート酸化膜と、前記第１のゲート
酸化膜とトンネルゲート酸化膜上に形成されたフローテ
ィングゲートとなる第１層目の多結晶シリコンと、該第
１層目の多結晶シリコン上に形成された第２層目の多結
晶シリコンとの絶縁をするための第２のゲート酸化膜お
よびゲートシリコン窒化膜と、前記２層の絶縁膜を覆っ
て形成されたコントロールゲートとなる第２層目の多結
晶シリコンとを有する半導体集積回路装置において、前
記第２層目のコントロールゲートの両サイドに形成され
たテーパーを持ったサイドウォールである常圧ＣＶＤ絶
縁膜と、前記第２層目のコントロールゲートおよび前記
サイドウォールを覆って形成された層間絶縁膜としての
常圧ＣＶＤ絶縁膜とを有することを特徴とする半導体集
積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3079425A JPH04314366A (ja) | 1991-04-12 | 1991-04-12 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3079425A JPH04314366A (ja) | 1991-04-12 | 1991-04-12 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04314366A true JPH04314366A (ja) | 1992-11-05 |
Family
ID=13689517
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3079425A Pending JPH04314366A (ja) | 1991-04-12 | 1991-04-12 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04314366A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0290684A (ja) * | 1988-09-28 | 1990-03-30 | Toshiba Corp | 不揮発性半導体メモリ |
| JPH0366171A (ja) * | 1989-08-04 | 1991-03-20 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
-
1991
- 1991-04-12 JP JP3079425A patent/JPH04314366A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0290684A (ja) * | 1988-09-28 | 1990-03-30 | Toshiba Corp | 不揮発性半導体メモリ |
| JPH0366171A (ja) * | 1989-08-04 | 1991-03-20 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980210 |