JPH0366220A - 発振回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ 所定周波数の矩形信号列を発生する発振回路に関し、 発振開始と発振停止の制御を適宜に行ない得る機能を有
する発振回路を提供することを目的とし、発振開始又は
発振停止を電圧レベルで設定する制御信号が一方の入力
接点に印加されるとノ（に、その出力が論理和回路の一
方の入力接点に印加され、且つ該論理和回路の出力を他
方の入力接点に帰還して印加される論理積回路と、該論
理和回路の出力を遅延して転送する遅延回路と、該遅延
回路の反転出力を論理和回路の他方の入力接点に帰還し
て印加する構成とすることにより、適宜に発振開始又は
発振停止を行なうことができ、且つ発振開始から発振停
止までの期間に発生する矩形信号のデユーティ比が一定
となるようにした。

［産業上の利用分野］ 本発明は、所定周波数の矩形信号列を発生する発振回路
に関し、発振期間の設定を適宜に行なうことができると
共に、発振開始又は発振停止のタイミングに係わらず常
に均一の矩形波からなる矩形信号列を発生する発振回路
に関する。

［従来の技術］ 従来、マイクロコンピュータ等を内蔵したデジタルシス
テムにあっては、クリスタル発振子やセラミック発振子
等を適用した発振回路で形成された所定周波数の基準ク
ロックに同期して作動する。

このようなデジタルシステムにあっては、所謂携帯型コ
ンピュータ等のように電池駆動するものや省電力型のも
のが要求されており、そうした要求に対応するために、
０ＭＯ８構造のマイクロプロセッサやメモリ、ロジック
デバイスで構成し、更に、操作しないで単に電源だけが
投入されている場合などのアイドリング時には基準クロ
ックの発振を停止する手法が採られている。

即ち、０ＭＯ８構造のデバイスは、スイッチング動作時
以外での消費電力が殆ど零になるという特徴を有してい
るので、基準クロックを停止することによりアイドリン
グ時の消費電力を大幅に低減することができる。

ところが、クリスタル発振子やセラミック発振子等を適
用した従来の発振回路は発振の立ち上がりに時間がかか
るので、高速応答の必要なシステムやシステムの一部分
を停止させるには適さず、このような問題点を解決する
ために、第６図に示すようなリングオシレータを適用す
ることが試みられた。即ち、第６図において、２人力の
ＮＡＮＤゲート２の一方の入力接点に制御信号Ｉを印加
し、ＮＡＮＤゲート２の出力を複数段のゲート４゜６に
通すことによって遅延させ、遅延された出力信号ＱをＮ
ＡＮＤゲート２の他方の入力接点に帰還する構成となっ
ており、第７図に示すように制御信号Ｉを“Ｌ”レベル
にする期間だけ基準クロックとしての矩形信号列Ｑが発
生するので、発振停止又は開始を適宜に制御することが
できる。

［発明が解決しようとする課題］ しかしながら、従来のリングオシレータを適用した発振
回路にあっては、発振停止のタイミングがずれると、雑
音性のパルス（いわゆるヒゲ状パルス）が発生し、これ
がマイクロコンピュータの動作サイクルを狂わせたり、
データやアドレスデータ等の転送に異常をきたしたり、
システムの暴走を招来する等の原因となる問題があった
。即ち、第７図のタイミングチャートに示すように、発
振停止を設定するために制御信号Ｉを“Ｌ”から“Ｈ”
レベルに反転したときのタイミングが、周期とデユーテ
ィ比の一定な矩形信号の反転時点に同期していないと、
正規の矩形信号よりも狭い幅のパルスが発生し、上記の
ような問題を招来することとなる。

本発明はこのような課題に鑑みてなされたものであり、
デジタルシステムの基準クロック等に適用する矩形信号
を発生する発振回路において、発振開始又は発振停止を
任意に設定することができると共に、発振開始を指示し
てから実際に発振するまでの立ち上がり時間が速く、且
つ発振停止時の最終出力が正規のパルス幅の矩形信号と
なる発振回路を提供することを目的とする。

［課題を解決するための手段］ 第１図は本発明の原理説明図である。

まず本発明は、デジタルシステムの基準クロツり等に適
用する矩形信号を発生する発振回路であって、発振開始
と発振停止を任意のタイミングで設定することができる
と共に、所定周期かつ所定デユーティ比の矩形信号を常
時出力する発振回路を対象とする。

このような発振回路に対し本発明は、発振開始と発振停
止を設定するための制御信号Ｉ及び論理和回路１０の出
力Ｓ１が印加される論理積回路８と、論理和回路１０の
出力８１は遅延して転送する遅延回路１２と、遅延回路
１２の反転出力Ｓ２を論理和回路１０に帰還する反転回
路１４を備える構成とした。

尚、遅延回路１２としては、各種積分回路、複数段のゲ
ートを直列に接続して成る遅延回路、遅延線（Ｄｅｌ＋
＋ｙ　Ｌｉｎｅ）等が好適であり、更に、信号を遅延し
て転送する回路であれば適用することができる。

［作用］ このような構成を有する本発明の発振回路にあっては、
制御信号■が所定の論理レベルに反転すると発振動作を
開始し、論理和回路１０から出力した信号Ｓ１が遅延回
路１２を介し且つ反転されて該論理和回路工０の入力に
帰還されるまでの期間を一周期とする所定周波数且つ所
定デユーティ比の矩形信号から成る矩形信号列を出力す
る。更に、遅延回路１２はローパスフィルタとしての機
能を発揮するので、発振停止を行なった際に、従来のリ
ングカウンタのようなヒゲ状の狭いパルスが生じない。

［実施例］ 第２図は本発明の一実施例を示した実施例構成説明図で
ある。

まず構成を説明すると、第２図において、８はＡＮＤゲ
ート、１０はＯＲゲート、１２は遅延回路、１４はＮＡ
ＮＤＡＮＤゲート。

ＡＮＤゲート１０の一方の入力接点に制御信号Ｉが印加
され、出力接点がＯＲゲート１２の一方の入力接点に接
続し、更にＯＲゲグーｌＯの出力接点がＡＮＤゲート８
の他方の入力接点に接続している。

ＯＲゲートの出力接点は更に遅延回路１２０人力接点に
接続し、遅延回路１２の出力接点がインバータ１４の入
力接点に接続し、インバータ１４の出力接点に現れる信
号を出力信号Ｑとする。

又、出力信号Ｑ（信号Ｓ２と同一）をＯＲゲート１０の
他方の入力接点に帰還するように配線されている。

ここで、遅延回路１２には遅延線を使用する他に、第３
図と第４図に示すような回路を適用する。

即ち、第３図の回路はＯＲゲート１０の出力接点とイン
バータ１４の入力接点との間に直列接続する抵抗Ｒと、
抵抗Ｒの出力側接点とアース接点との間に接続されたコ
ンデンサＣとから成る積分回路であり、時定数τ＝ＲＸ
Ｃに相当する遅延時間を得ることができる。

又、第４図の回路は夫々が特定の転送遅延時間τ。を有
するｉ個（偶数個）のインバータＮ１〜Ｎｉを直列に接
続し、初段のインバータＮ１に０Ｒゲート１０の出力を
印加し、最終段のインバータＮｉの出力をインバーター
４へ印加する構成となっており、ｊ×τ０の遅延時間が
得られる。

次に、かかる実施例の作動を第５図のタイミングチャー
トに基づいて説明する。

まず、制御信号Ｉを“Ｈ”レベルにすると発振動作が定
常的に停止する。

次に、図中の時点ｔｌに示すように制御信号ＩをＬ”レ
ベルに反転させると、それに同期してＡＮＤゲート８の
出力ＩＳＩとＯＲゲート１０の出力Ｓ１も“Ｌ”レベル
となる。そして、遅延回路１２による遅延時間の後（図
中の時点ｔ２）にインバーター４より“Ｈ”レベルに反
転した出力Ｑが発生し、該出力信号Ｑが機関信号Ｓ２と
なってＯＲゲート１０の他方の入力接点に印加される。

更に、時点ｔ２において、ＯＲゲート１０の出力Ｓ１も
“Ｈ”レベルに反転する。

そして、“Ｈ″レベルなった出力Ｓ１が遅延回路１２の
遅延時間に相当する期間だけ保持されることとなり、次
に帰還信号Ｓ２が“Ｌ”レベルに成るのに同期して出力
信号Ｑ及び出力Ｓ１も“Ｌ”レベルに反転する。

このように、遅延回路１２の遅延時間ごとに論理レベル
が反転する繰り返し動作が行なわれることにより、２倍
の遅延時間を一周期とするデユーティ比５０％の矩形信
号列が出力信号Ｑとして得られる。

次に、発振停止を設定したときの作動を説明する。例え
ば、出力Ｑの反転時に同期して（第５図の時点ｔ３参照
）制御信号■を“Ｈ”レベルにすると、遅延回路１２の
遅延時間に起因して、−周期後の時点ｔ４で出力Ｑの矩
形信号が出なくなる。

尚、時点ｔ３では帰還信号Ｓ２が“Ｌ”レベルとなるの
で、最終出力は”Ｈ″レベルなる。

又、図中の時点ｔ４のように機関信号Ｓ２が“Ｈ”レベ
ルとなる時に発振停止を設定すると、遅延時間後の時点
ｔｌで“Ｌ”レベルとなり、以後は発振が停止する。更
に又、図中の最終矩形信号Ｑが発生し終えた時点ｔ５で
制御信号■を“Ｈ”レベルにすると、次の遅延時間後で
の出力Ｑは０ “Ｌ”レベルとなりその後には発振動作が行なわれない
ので、図示するように時点ｔ５以後には矩形信号が現れ
ない。

更に、時点ｔ３〜ｔ４の間の任意の時点で制御信号Ｉを
“Ｈ”レベルにした場合、ＡＮＤ回路８は時点ｔ４でこ
のレベル変化を入力することとなるので、結果的に図示
するように時点ｔ５で発振が停止する。同様に、時点ｔ
４〜ｔ５の間の任意の時点で制御信号Ｉを“Ｈ”レベル
にした場合、ＡＮＤ回路８は時点ｔ５でこのレベル変化
を入力することになるので、結果的に図示するように時
点ｔ、で発振が停止する。

このように、発振停止時点の一周期前の任意の時点で発
振停止を設定することが可能であるので、発振期間の制
御が極めて容易であり、従来のリングカウンタのような
雑音成分のパルスが生じない。

又、各矩形信号の立ち上がりが極めて急峻な矩形信号列
を得ることができる。

［発明の効果］ １ 以上説明したように本発明によれば、発振開始と発振停
止を設定するための制御信号及び論理和回路の出力が印
加される論理積回路と、論理和回路の出力を遅延して転
送する転送回路と、遅延回路の反転出力を論理和回路に
帰還する反転回路を備える構成としたので、発振期間の
設定が容易であり、その期間中は常に均一の矩形信号列
が得られ、しかも各矩形信号は立ち上がりの急峻な信号
となるので、デジタルシステムの基準クロック等に適用
するのに好適な発振回路を適用することができることと
なり、省電力型のデジタルシステムを実現することがで
きる。

【図面の簡単な説明】

第１図は本発明の原理説明図； 第２図は本発明の実施例構成説明図； 第Ｊ図は実施例中の遅延回路の具体例構成説明図；第４
図は実施例中の遅延回路の他の具体例構成説明図： 第５図は実施例の動作説明図； ２ 第６図は従来例の構成説明図； 第７図は従来例の作動説明図である。 図中の符号、 ８：論理積回路、ＡＮＤゲート １０：論理和回路、ＯＲゲート １２：遅延回路 １４：反転回路、インバータ Ｒ：抵抗 Ｃ：コンデンサ Ｎ１〜Ｎｉ：インバータ

Claims (1)

1. 【特許請求の範囲】 発振開始と発振停止を設定するための制御信号（１）及
   び論理和回路（１０）の出力（ＩＳ１）が印加される論
   理積回路（８）と、 該論理和回路（１０）の出力（ＩＳ１）を遅延して転送
   する遅延回路（１２）と、 該遅延回路（１２）の反転出力（Ｓ２）を論理和回路（
   １０）に帰還する反転回路（１４）を備えたことを特徴
   とする発振回路。