JPH0437672B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、パルス幅変調（以下、PWMとい
う）インバータの制御装置の改良に関するもので
ある。 〔従来の技術〕 マイクロプロセツサを用いたPWMインバータ
の制御装置としては第４図に示すようなものがあ
る。同図において、１は後述するメモリ２に記憶
されたデータを第１および第２のカウンタ４，５
に送出するマイクロプロセツサ、２はある時間基
準点からPWMパルスパターンのパルス列の立上
り時点および立下り時点までの時間に関するデー
タを記憶するメモリ、３はメモリ２に記憶された
データを順次ある期間ラツチするパラレルＩ／Ｏ
ポートである４および５はパラレルＩ／Ｏポート
３でラツチされたPWMパルスパターンのパルス
列の１個のパルスの立上り時点および立下り時点
までの時間に関するデータを各々セツトする第１
のカウンタおよび第２のカウンタ、６は第１のカ
ウンタ４の出力をセツト信号として入力し、また
第２のカウンタ５の出力をリセツト信号として入
力するRSフリツプフロツプである。なお、マイ
クロプロセツサ１、メモリ２、パラレルＩ／Ｏポ
ート３、第１および第２のカウンタ４，５および
RSフリツプフロツプでパルス形成回路２０が構
成されている。７は第１および第２のカウンタ
４，５に入力するためのクロツク信号を発生する
発振器、８は発振器７の出力を所望のキヤリア周
波数に分周して分周信号を出力する分周器、９は
分周器８の出力を第１および第２のカウンタ４，
５に入力するためのロード信号およびマイクロプ
ロセツサ１に入力するための割込信号を発生する
タイミング信号発生回路である。 つぎに、第６図のタイムチヤートを参照して動
作を簡単に説明すると、ここではＪに示すように
インバータの出力周波数の半サイクルに含まれる
パルス数が３個の場合を示しており、ある時間基
準点を例えばキヤリア周期Tc′毎に設け、その基
準点から上記の各パルスの立上り時点および立下
り時点までの時間に関するデータt₁₁、t₁₂、t₂₁、
t₂₂、t₃₁、t₃₂がメモリ２にアドレス順に予め記憶
されている。今、タイミング信号発生回路９から
時刻T₁、T₂、T₃、T₄で出力される割込信号Ｅの
立上り毎にマイクロプロセツサ１に対して割込が
かかり、便宜上、メモリ２から読み出されるデー
タの最初をt₂₁とすると、時刻T₁で出力される割
込信号Ｅにより、データt₂₁が時刻T₁からマイク
ロプロセツサ１の固有の処理時間θ経過後にパラ
レルＩ／Ｏポート３でラツチされ、つづいてデー
タt₂₂がメモリ２から読み出され、処理時間θ経
過後にデータt₂₂がＩ／Ｏポート３でラツチされ
る。このＩ／Ｏポート３から出力されるデータＦ
（t₂₁）、Ｇ（t₂₂）は、タイミング信号発生回路９か
ら時刻T₂で出力されるロード信号Ｄが「Ｈ」に
なると、第１および第２のカウンタ４，５に各々
セツトされ、発振器７から出力されるクロツク信
号Ａにより、第１および第２のカウンタ４，５は
このロード信号Ｄの立下り時点からカウントダウ
ンを開始し、時間t₂₁をカウントすると、第１の
カウンタ４からRSフリツプフロツプ６のＳ入力
にセツト信号が与えられ、フリツプフロツプ６の
出力Ｑが「Ｈ」となる。また、第２のカウンタ５
でt₂₂時間をカウントダウンすると、第２のカウ
ンタ５からRSフリツプフロツプ６のＲ入力にリ
セツト信号が与えられ、フリツプフロツプ６の出
力Ｑが「Ｈ」から「Ｌ」に反転する。すなわち、
t₂₂−t₂₁の期間でフリツプフロツプ６の出力Ｑが
「Ｈ」となり、第６図のＪに示すような(2)のパル
スが出力される。ところで、時刻T₂でつぎの割
込信号Ｅが出力されているので、マイクロプロセ
ツサ１の処理時間θ毎にデータt₃₁、t₃₂が連続し
てＩ／Ｏポート３でラツチされることになり、こ
のデータＦ（t₃₁）、Ｇ（t₃₂）は時刻T₃で出力される
ロード信号Ｄによりカウンタ４，５に各々セツト
され、前述したようにクロツク信号Ａにより各々
カウントダウンを開始すると、t₃₂−t₃₁の期間で
フリツプフロツプ６の出力Ｑが「Ｈ」となり、つ
づいて第６図のＪに示すような(3)のパルスが出力
される。このようにしてデータt₁₁、t₁₂について
は時刻T₁で出力されるロード信号Ｄにより、t₁₂
−t₁₁の期間でフリツプフロツプ６の出力Ｑが
「Ｈ」となり、第６図のＪに示すような(1)のパル
スが出力され、最終的に第６図のＪに示すような
(1)〜(3)のパルス列が出力される。なお、ロード信
号Ｄ（割込信号Ｅ）のパルス幅は非常に狭いもの
とする。〔文献：第57回パワーエレクトニクス研
究会例会資料（高周波PWMインバータの波形改
善における諸問題）〕 〔発明が解決しようとする問題点〕 前述した装置において、マイクロプロセツサと
して８ビツトの汎用マイクロプロセツサを用いる
と、メモリに記憶された１個のデータがこのマイ
クロプロセツサにより処理される時間θは約
200μsであり、１個のパルスについての２個のデ
ータすなわち、ある時間基準点からパルスの立上
り時点および立下り時点までの時間に関するデー
タを処理するのに約400μsを必要とすることにな
るしたがつて、マイクロプロセツサの処理時間に
よつて制限されるために、従来の制御装置ではキ
ヤリア周期（以下、固有のキヤリア周期Tc′とい
う）を約400μs以下にすることができなくなり、
換言すればキヤリア周波数を2.5KHz以上にする
ことができないという問題がある。 〔問題を解決するための手段〕 本発明は前述の問題点を解消するために、第１
の発明ではマイクロプロセツサ、ある時間基準点
からPWMパルスパターンのパルス列の立上り時
点および立下り時点までの時間に関するデータま
たは立上り時点もしくは立下り時点までの時間に
関するデータを記憶するメモリ、メモリから読み
出されるパルス列の１個のパルスのデータをラツ
チするパラレルＩ／Ｏポート、パラレルＩ／Ｏポ
ートでラツチされた２個のデータを各々セツトす
る第１および第２のカウンタ、第１および第２の
カウンタの出力を入力とするRSフリツプフロツ
プからなるｎ＝２以上のｎ個のパルス形成回路、
ｎ個のパルス形成回路の出力を論理和するOR回
路、第１および第２のカウンタに入力するための
クロツク信号を発生する発振器、発振器の出力を
分周する分周器、分周器から出力される分周信号
により動作するｎビツトシフトレジスタ、シフト
レジスタの各出力を第１および第２のカウンタに
入力するためのロード信号およびマイクロプロセ
ツサに入力するための割込信号を発生するｎ個の
タイミング信号発生回路の手段からなる。第２お
よび第３の発明では、１個のパルス形成回路で用
いられるカウンタが１個でよく、他の手段は同一
である。 〔作用〕 パルス形成回路が例えば２個の場合を説明する
と、第１のマイクロプロセツサに対する割込信号
と第２のマイクロプロセツサに対する割込信号と
の時間差を２ビツトシフトレジスタにより生じさ
せ、その時間差をマイクロプロセツサの処理時間
によつて制限されることによる固有のキヤリア周
期Tc′の1/2とし、かつPWMパルスパターンの各
パルスのON期間を固有のキヤリア周期Tc′の1/2
以下にすることによつて、所望のキヤリア周期
TcをTc′／２にすることができる。すなわち、所
望のキヤリア周波数は固有のキヤリア周波数１／
Tc′の２倍になる。したがつて、インバータの出
力周波数の半サイクルに含まれるパルス数を２倍
にすることができる。 〔実施例〕 以下、図面を参照して本発明の実施例を説明す
る。 第１図は本発明の第１の実施例を示すブロツク
図であつて、第４図と異なる点は、第１のパルス
形成回路２０に加えた第２のパルス形成回路２１
と、第１および第２のパルス形成回路２０，２１
の出力を論理和するOR回路１０と、分周器８か
ら出力される分周信号により動作する２ビツトシ
フトレジスタ１１と、２ビツトシフトレジスタ１
１の各シフト出力を第１および第２のパルス形成
回路２０，２１のカウンタ４，５に入力するため
のロード信号およびマイクロプロセツサ１に入力
するための割込信号を発生する第１および第２の
タイミング信号発生回路１２，１３とを付加した
ことである。なお、第４図と同一の構成部分は同
一符号を付している。 つぎに、第５図のタイムチヤートを参照して動
作を説明すると、ここでは同図のＪに示すように
インバータの出力周波数の半サイクルに含まれる
パルス数が６個の場合を示しており、これらはＨ
およびＩに示すようにある時間基準点を例えば固
有のキヤリア周期Tc′毎に設け、その基準点から
上記の各パルスの立上り時点および立下り時点ま
での時間に関するデータt₁₁、t₁₂、t₂₁、t₂₂、t₃₁、
t₃₂、t₄₁、t₄₂、t₅₁、t₅₂、t₆₁、t₆₂（ただし、t₁₂−
t₁₁、t₂₂−t₂₁、t₃₂−t₃₁、t₄₂−t₄₁、t₅₂−t₅₁、t₆₂−
t₆₁＜Tcとする。）のうちのt₁₁、t₁₂、t₃₁、t₃₂、
t₅₁、t₅₂は第１のパルス形成回路２０のメモリ２
に、またt₂₁、t₂₂、t₄₁、t₄₂、t₆₁、t₆₂は第２のパル
ス形成回路２１のメモリ２にアドレス順に予め記
憶されている。今、T₁、T₂間で２ビツトシフト
レジスタ１１のシフト出力C₁を「Ｈ」、シフト出
力C₂を「Ｌ」となるようにプリセツトして、分
周信号Ｂが２ビツトシフトレジスタ１１に入力さ
れると、その各出力は第５図のC₁およびC₂に示
すようになり、第１のタイミング信号発生回路１
２から時刻T₁、T₃、T₅、T₇で出力される割込信
号E₁毎に、第１のパルス形成回路２０のマイク
ロプロセツサ１に対して割込がかかり、便宜上、
第１のパルス形成回路２０のメモリ２から読み出
されるデータの最初をt₃₁とする。時刻T₁で出力
される割込信号E₁により、データt₃₁が時刻T₁か
らマイクロプロセツサ１の処理時間θ経過後に
Ｉ／Ｏポート３でラツチされ、つづいてt₃₂がメ
モリ２から読み出され、処理時間θ経過後にデー
タt₃₂がＩ／Ｏポート３でラツチされる。このデ
ータF₁（t₃₁）、G₁（t₃₂）は、第１のタイミング信号
発生回路１２から時刻T₃で出力されるロード信
号D₁が「Ｈ」になると、第１のパルス形成回路
２０のカウンタ４，５に各々セツトされ、前述し
たように各々カウントダウンを開始し、t₃₁時間
をカウントすると、カウンタ４からRSフリツプ
フロツプ６のＳ入力にセツト信号が与えられ、フ
リツプフロツプ６の出力Ｑが「Ｈ」となる。ま
た、カウンタ５でt₃₂時間をカウントダウンする
と、カウンタ５からRSフリツプフロツプ６のＲ
入力にリセツト信号が与えられ、フリツプフロツ
プ６の出力Ｑが「Ｈ」から「Ｌ」に反転する。す
なわち、t₃₂−t₃₁の期間でフリツプフロツプ６の
出力Ｑが「Ｈ」となり、第５図のＨに示すような
(3)のパルスが出力される。ところで、時刻T₃で
第１のタイミング信号発生回路１２からつぎの割
込信号E₁が出力されているので、第１のパルス
形成回路２０のマイクロプロセツサ１の処理時間
θ毎にデータt₅₁、t₅₂が連続してＩ／Ｏポート３
でラツチされることになり、このデータF₁（t₅₁）、
G₁（t₅₂）は時刻T₃で出力されるロード信号D₁に
よりカウンタ４，５に各々セツトされ、前述した
ように各々カウントダウンを開始すると、t₅₂−
t₅₁の期間でフリツプフロツプ６の出力Ｑが「Ｈ」
となり、つづいて第５図のＨに示すような(5)のパ
ルスが出力される。このようにしてデータt₁₁、
t₁₂については時刻T₁で出力されるロード信号D₁
により、t₁₂−t₁₁の期間でフリツプフロツプ６の
出力Ｑが「Ｈ」となり、第５図のＨに示すような
(1)のパルスが出力される。一方、第２のタイミン
グ信号発生回路１３からは、２ビツトシフトレジ
スタ１１により時刻T₁、T₃、T₅で出力される割
込信号E₁よりもTc′／２の時間差遅れを生ぜしめ
られて、時刻T₂、T₄、T₆で出力される割込信号
E₂毎に、第２のパルス形成回路２１のマイクロ
プロセツサ１に対して割込がかかり、便宜上、第
２のパルス形成回路２１のメモリ２から読み出さ
れるデータの最初をt₄₁とする。時刻T₂で出力さ
れる割込信号E₁により、データt₄₁が時刻T₂から
マイクロプロセツサ１の処理時間θ経過後にＩ／
Ｏポート３でラツチされ、つづいて処理時間θの
経過後にデータt₄₂がＩ／Ｏポート３でラツチさ
れる。このデータF₂（t₄₁）、G₂（t₄₂）は、第２のタ
イミング信号発生回路１３から時刻T₄で出力さ
れるロード信号D₂が「Ｈ」になると、第２のパ
ルス形成回路２１のカウンタ４，５に各々セツト
され、前述したように各々カウントダウンを開始
すると、t₄₂−t₄₁の期間でフリツプフロツプ６の
出力Ｑが「Ｈ」となり、第５図のＩに示すような
(4)のパルスが出力される。このようにしてデータ
t₆₁、t₆₂およびt₂₁、t₂₂については各々第５図のＩ
に示すような(6)および(2)のパルスが出力され、最
終的に同図のＪに示すような(1)〜(6)のパルス列が
OR回路１０から出力される。 なお、前述した立上り時点までのデータt₁₁、
t₂₁、t₃₁、t₄₁、t₅₁、t₆₁をt₁、立下り時点までのデ
ータt₁₂、t₂₂、t₃₂、t₄₂、t₅₂、t₆₂をt₂として、第５
図のＪに示すような(1)〜(6)のパルス列の各パルス
が所望のキヤリア周期Tcの中心に対して対称と
なるようにすれば、t₁はTc−T₂、またはt₂はTc
−t₁で算出されるので、第１および第２のパルス
形成回路２０，２１のメモリ２にデータ群t₁また
はt₂を記憶するようにする。例えば立上り時点ま
でのデータ群t₁のt₁₁、t₃₁、t₅₁およびt₂₁、t₄₁、t₆₁
がメモリ２に各々アドレス順に予め記憶されてい
るとすると、第１図で説明したように、メモリ２
から読み出されるデータt₃₁はマイクロプロセツ
サ１の処理時間θ経過後にＩ／Ｏポート３でラツ
チされ、つづいてTc−T₃₁をマイクロプロセツサ
１により演算処理して、その演算結果t₃₂＝Tc−
t₃₁がＩ／Ｏポート３でラツチされるようにすれ
ばよい。以下、前述した場合と同様であるので省
略する。 第２図は本発明の第２の実施例を示すブロツク
図であつて、第１図と異なる点は第１および第２
のパルス形成回路２０，２１の第１カウンタ４が
不要となり、また第１および第２のタイミング信
号発生回路１２，１３から出力されるロード信号
（割込信号）が、第１および第２のパルス形成回
路２０，２１のRSフリツプフロツプ６のＳ入力
に各々与えられていることである。 つぎに、第５図のＨおよびＩに示した(1)、(3)、
(5)および(2)、(4)、(6)の各パルスのデータをそのま
ま利用して説明すると、同図のＨに示した各パル
スのON期間は各々t₁₂−t₁₁＝t₁a、t₃₂−t₃₁＝t_3a、
t₅₂−t₅₁＝t_5aであり、また同図のＩに示した各パ
ルスのON期間は各々t₂₂−t₂₁＝t_2a、t₄₂−t₄₁＝t_4a、
t₆₂−t₆₁＝t_6aであるので、データt_1a、t_3a、t_5aおよ
びt_2a、t_4a、t_6aを第１および第２のパルス形成回
路２０，２１のメモリ２に各々アドレス順に予め
記憶するようにする。ただし、t_1a、t_3a、t_5a、
t_2a、t_4a、t_6a＜Tcとする。）今、第１のタイミン
グ信号発生回路１２から時刻T₁、T₃、T₅、T₇で
出力される割込信号E₁毎に、第１のパルス形成
回路２０のマイクロプロセツサ１に対して割込が
かかり、便宜上、メモリ２から読み出されるデー
タの最初をt_3aとすると、時刻T₁で出力される割
込信号E₁により、データt_3aがマイクロプロセツ
サ１の処理時間θ経過後にＩ／Ｏポート３でラツ
チされる。時刻T₃になると、第１のタイミング
信号発生回路１２から出力されるロード信号D₁
（割込信号E₁）がフリツプフロツプ６のＳ入力に
与えられ、フリツプフロツプ６の出力Ｑが「Ｈ」
となり、このロード信号D₁によりデータF_a（t_3a）
がカウンタ５にセツトされ、前述したようにカウ
ントダウンを開始し、t_3a時間をカウントすると、
カウンタ５からフリツプフロツプ６のＲ入力にリ
セツト信号が与えられ、フリツプフロツプ６の出
力Ｑが「Ｌ」になる。すなわち、時刻T₃からt_3a
の期間終了まではフリツプフロツプ６の出力Ｑが
「Ｈ」となり、第５図のJ₁に示すような(3)のパル
スが出力される。このようにしてデータt_1a、t_5a
については、各々第５図のJ₁に示すような(1)、(5)
のパルスが出力される一方、第２のタイミング信
号発生回路１３から時刻T₂で出力される割込信
号E₂により、第２のパルス形成回路２１のメモ
リ２から読み出されるデータをt_4aとすると、こ
のデータt_4aがマイクロプロセツサ１の処理時間
θ経過後にＩ／Ｏポート３でラツチされる。時刻
T₄になると、第２のタイミング信号発生回路１
３から出力されるロード信号D₂（割込信号E₂）が
フリツプフロツプ６のＳ入力に与えられ、フリツ
プフロツプ６の出力Ｑが「Ｈ」となり、このロー
ド信号D₂によりデータF_a（t_4a）がカウンタ５にセ
ツトされる。以下、前述した場合と同様であるの
で省略する。このようにしてデータt_2a、t_4a、t_6a
については、各々第５図のJ₁に示すような(2)、
(4)、(6)のパルスが出力され、最終的に同図のJ₁に
示すような(1)〜(6)のパルス列がOR回路１０から
出力される。 第３図は、本発明の第３の実施例を示すブロツ
ク図であつて、第１図と異なる点は第１および第
２のパルス形成回路２０，２１の第２のカウンタ
５が不要となり、また第１および第２のタイミン
グ信号発生回路１２，１３から出力されるロード
信号（割込信号）が、第１および第２のパルス形
成回路２０，２１のRSフリツプフロツプのＲ入
力に各々与えられていることである。 つぎに、第５図のＨおよびＩに示した各パルス
のデータをそのまま利用して説明すると、同図の
Ｈに示した(1)と(3)とのパルスのOFF期間はTc−
t₁₂＋Tc＋t₃₁＝t₃b＞Tcであつて、このt_3bを(3)の
パルスのOFF期間と定義すれば、(1)、(5)および
(2)、(4)、(6)の各パルスのOFF期間は各々t_1b、t_5b
およびt_2b、t_4b、t_6bと表現できるので、データ
t_1b、t_3b、t_5bおよびt_2b、t_4b、t_6bを第１および第２
のパルス形成回路２０，２１のメモリ２に各々ア
ドレス順に予め記憶するようにする（ただし、
t_1b、t_5b、t_2b、t_4b、t_6b＞Tcとする）。今、便宜
上、メモリ２から読み出されるデータの最初を
t_3bとすると、時刻T₁で出力される割込信号E₁に
より、データt_3bがＩ／Ｏポートでラツチされる。
時刻T₃になると、第１のタイミング信号発生回
路１２から出力されるロード信号D₁（割込信号
E₁）がフリツプフロツプ６のＲ入力に与えられ、
フリツプフロツプ６の出力Ｑが「Ｌ」となり、こ
のロード信号D₁によりデータF_b（t_3b）がカウンタ
４にセツトされ、前述したようにカウントダウン
を開始し、t_3b時間をカウントすると、カウンタ
４からフリツプフロツプ６のＳ入力にセツト信号
が与えられ、フリツプフロツプ６の出力Ｑが
「Ｈ」となり、時刻T₅で出力されるロード信号D₁
（割込信号E₁）により、フリツプフロツプ６の出
力Ｑが「Ｌ」となる。すなわち、時刻T₃からt_3b
時間経過後の時点から時刻T₅までの期間でフリ
ツプフロツプ６の出力Ｑが「Ｈ」となり、第５図
のJ₂に示すような(3)のパルスが出力される。この
ようにしてデータt_1b、t_5bについては、各々第５
図のJ₂に示すような(1)、(5)のパルスが出力され
る。一方時刻T₂で出力される割込信号E₂により、
第２のパルス形成回路２１のメモリ２から読み出
されるデータt_4bがＩ／Ｏポート３でラツチされ
る。時刻T₄になると、ロード信号D₂（割込信号
E₂）がフリツプフロツプ６のＲ入力に与えられ、
フリツプフロツプ６の出力Ｑが「Ｌ」となり、こ
のロード信号D₂（割込信号E₂）によりデータF_b
（t_4b）がカウンタ４にセツトされる。以下、前述
した場合と同様であるので省略する。このように
してデータt_2b、t_4b、t_6bについては、各々第５図
のJ₂に示すような(2)、(4)、(6)のパルスが出力さ
れ、最終的に同図のJ₂に示すような(1)〜(6)のパル
ス列がOR回路１０から出力される。 以上の説明では、所望のキヤリア周期Tcを固
有のキヤリア周期Tc′の1/2としたが、マイクロ
プロセツサの処理時間のバラツキを考慮して、
Tc′／２に対して少し余裕を持たせるようにした
方がより好ましい。 〔発明の効果〕 以上のように、本発明によれば、ｎ個のパルス
形成回路のマイクロプロセツサに対する各割込信
号の時間差を、マイクロプロセツサの処理時間に
よつて制限されることによる固有のキヤリア周期
Tc′の1/n以上とし、かつPWMパルスパターンの
各パルスのON期間を固有のキヤリア周期Tc′の
１／ｎ以下にすることによつて、所望のキヤリア周
期Tc′をTc′／ｎにすることができる。すなわち、
キヤリア周波数の最大値を固有のキヤリア周波数
１／Tc′のｎ倍にまですることができる。したが
つて汎用のマイクロプロセツサで、インバータの
出力周波数の半サイクルに含まれるパルス数をｎ
倍にすることができる。換言すると、このｎの値
を大きくすればする程、高調波含有率のより少な
い交流出力を得ることができる。 なお、第１の発明においては、ある時間基準点
からPWMパルスパターンの各パルスの立上り時
点または立下り時点までの時間に関するデータの
みをメモリに記憶させるようにしたので、従来装
置と比較してメモリの記憶容量を半分にすること
ができる。また第２の発明においては、第１の効
果に加えて、PWMパルスパターンの各パルスの
立上り時点または立下り時点を固有のキヤリア周
期Tc′毎とすることによつて、立上り時点または
立下り時点までの時間をカウントする必要がない
ので、パルス形成回路のカウンタを１個にするこ
とができる。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示すブロツク
図、第２図は本発明の第２の実施例を示すブロツ
ク図、第３図は本発明の第３の実施例を示すブロ
ツク図、第４図は従来装置のブロツク図、第５図
は第１図乃至第３図の動作を説明する動作波形
図、第６図は第４図の動作を説明する動作波形図
である。 １……マイクロプロセツサ、２……メモリ、
４，５……カウンタ、６……フリツプフロツプ、
７……発振器、８……分周器、１０……OR回
路、１１……ｎビツトシフトレジスタ、１２，１
３……ｎ個のタイミング信号発生回路、２０，２
１……ｎ個のパルス形成回路。

Claims (1)

1. 【特許請求の範囲】 １ PWMパルスパターンのパルス列の時間に関
   するデータを記憶するメモリと、前記メモリから
   読み出される前記パルス列の１個のパルスのデー
   タに応じてセツトする第１および第２のカウンタ
   と、前記メモリに記憶されたデータを前記カウン
   タに送出するマイクロプロセツサと、前記カウン
   タの各出力を入力とするフリツプフロツプとから
   なるｎ個（ただし、ｎ≧２の整数）のパルス形成
   回路と、前記カウンタに入力するためのクロツク
   信号を発生する発振器と、前記発振器の出力を所
   望のキヤリア周波数に分周する分周器と、前記分
   周器から出力される分周信号で動作するｎビツト
   シフトレジスタと、前記シフトレジスタのｎ個の
   各出力を前記ｎ個のパルス形成回路のカウンタお
   よびマイクロプロセツサに各々ロード信号および
   割込信号として入力するｎ個のタイミング信号発
   生回路と、前記ｎ個のパルス形成回路の出力を論
   理和するOR回路とを具備したパルス幅変調イン
   バータの制御装置。 ２ 前記第１および第２のカウンタは、各々ある
   時間基準点から前記パルス列の立上り時点および
   立下り時点までの時間に関するデータがセツトさ
   れる特許請求の範囲第１項に記載のパルス幅変調
   インバータの制御装置。 ３ 前記第１のカウンタは、ある時間基準点から
   前記パルス列の立上り時点または立下り時点まで
   の時間に関するデータがセツトされ、前記第２の
   カウンタは前記立上り時点または立下り時点まで
   の時間に関するデータに基づいて演算される立下
   り時点または立上り時点までの時間に関するデー
   タがセツトされる特許請求の範囲第１項に記載の
   パルス幅変調インバータの制御装置。 ４ PWMパルスパターンのパルス列の時間にに
   関するデータを記憶するメモリと、前記メモリか
   ら読み出される前記パルス列の１個のパルスのデ
   ータをセツトするカウンタと、前記メモリに記憶
   されたデータを前記カウンタに送出するマイクロ
   プロセツサと、前記カウンタの出力を入力とする
   フリツプフリツプとからなるｎ個（ただし、ｎ≧
   ２の整数）のパルス形成回路と、前記カウンタに
   入力するためのクロツク信号を発生する発振器
   と、前記発振器の出力を所望のキヤリア周波数に
   分周する分周器と、前記分周器から出力される分
   周信号で動作するｎビツトシフトレジスタと、前
   記シフトレジスタのｎ個の各出力を前記ｎ個のパ
   ルス形成回路のカウンタ、マイクロプロセツサお
   よびフリツプフロツプに各々ロード信号、割込信
   号およびセツト信号またはリセツト信号として入
   力するｎ個のタイミング発生回路と、前記ｎ個の
   パルス形成回路の出力を論理和するOR回路とを
   具備したパルス幅変調インバータの制御装置。 ５ 前記データは、前記パルス列の各パルスの
   ON期間の時間である特許請求の範囲第４項に記
   載のパルス幅変調インバータの制御装置。 ６ 前記データは、前記パルス列の各パルスの
   OFF期間の時間である特許請求の範囲第４項に
   記載のパルス幅変調インバータの制御装置。