JPH0366246A

JPH0366246A - データモニタ装置

Info

Publication number: JPH0366246A
Application number: JP1203330A
Authority: JP
Inventors: Shoichi Yamada; 山田　小一
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1989-08-04
Filing date: 1989-08-04
Publication date: 1991-03-20

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は、通信回線上の多重化フレームに対し、指定さ
れたフレームを高速で選択する機能ぐ以下、セレクティ
ブトレース機能という。）を有するデータモニタ装置に
関する。

従来の技術一般に、データ通信においては、通信回線上の多重化フ
レームを、特定のアドレス又はチャネル（パケットでは
論理チャネル）を選択することによりフレーム単位でモ
ニタする（セレクティブトレース機能）。

この機能は、多重化された回線のデータと、端末側に取
り込まれた回線上のデータとの差異を分析するためには
不可欠であり、また、多重化されたフレームから自己の
アドレスのフレームのみを端末側に受信させることがで
きる。

このセレクティブトレース機能を実現する従来のデータ
モニタ装置は、極めて高速の中央処理装置（ｃｐｕ）を
用いたり、複畑な組合せ回路専により構成される。

発明が解決しようとする課題しかしながら、上記高速のＣＰＵを用いたデータモニタ
装置では、高価となるという問題点があり、また、複雑
な組合せ回路を用いたデータモニタ装置では、多くの処
理時間を要し、特にＬＡＰＤ　（Ｌｉｎｋ　Ａｃｃｅｓ
ｓ　Ｐｒｏｃｅｄｕｒｅ　ｏｎ　ｔｈｅ　Ｄ−ｃｈａｎ
ｎｅｌ　）のように、選択の対象となるフレームの長さ
が４０バイト以上もあるデータをモニタする場合には更
に複雑な回路構成となる。

本発明は上記従来の問題点に鑑み、簡単な回路構成で、
比較的長いフレームのデータをモニタすることができる
データモニタ装置を提供することを目的とする。

課題を解決するための手段本発明は上記目的を達成するために、回線上のフレーム
の各フィールドの基準データ値に応じたアドレスのエリ
アに予めデータ「１」を記憶するための複数のランダム
アクセスメモリと、回線上のフレームの各フィールドの
データをそれぞれ記憶し、ランダムアクセスメモリのア
ドレス端子に出力する複数のレジスタと、ランダムアク
セスメモリから読み出されたデータの論理積信号により
、各フィールドの基準データに一致したフレームの検出
信号を出力する論理積回路を備えたものである。

作用本発明は上記構成により、ランダムアクセスメモリと、
シフトレジスタと論理積回路により構成することができ
るので、回路構成が簡単であり、また、フレームの長さ
に応じてランダムアクセスメモリとシフトレジスタの数
を増加することにより、比較的長いフレームのデータを
モニタすることができる。

実施例以下、図面を参照して本発明の詳細な説明する。第１図
は、本発明に係るデータモニタ装置の一実施例を示すブ
ロック図、第２図は、第１図のセレクティブトレース回
路の詳細な構成を示す回路図、第３図は、第１図におけ
る受信データのフレーム構成を示す説明図、第４図は、
第３図の受信データのバイト構造を示す説明図である。

第１図において、１１は、ＨＤＬＣフレーム構戊の構成
タが伝送される回線であり、１フレームは、第３図に示
すように、先頭と最後にそれぞれ配置されるオープンフ
ラグ３１、終了フラグ３２と、局アドレス等を指定する
ためのアドレスフィールドＡと、制御フィールドＣと、
情報フレームのフィールドＩなとより構成され、各フィ
ールドはそれぞれ、８ビツトで構成されている。

尚、最初の情報フィールドＩは、４ビツトのゼネラルフ
ォーマット識別子ＧＦＩと、４ビツトの論理チャネル番
号ＬＣＮより構成されている。

第１図に戻り、１２は、回線１１上のデータを受信する
ための通信制御ＬＳＩ、１３は、通信制御１Ｌｓ１１２
を介して受信したフレームデータを後述するようにセレ
クティブトレース回路１４に出力する中央処理装置（Ｃ
Ｐ　Ｕ）であり、セレクティブトレース回路１４は後述
するように、基準となる初期化データと受信データとを
比較し、致した場合に一致信号をＣＰＵＩ　３に出力し
、また、表示部（ＣＲＴ）１５は、ＣＰＵ１３の制御に
よりデータ等を表示する。

第２図において、２１は、カウンタ２４の値により、そ
れぞれ８ビツトのレジスタ（ＲＥＧＩ〜８）２７１．２
７２〜２７８にアドレスを出力するデコーダであり、レ
ジスタ２７１〜２７８はそれぞれ、回線１１に対してｎ
１４列に接続され、回線１１からの受信データの各フィ
ールドのデータを゛記憶する。

２２は、ＣＰＵ１３の制御により、基準となる初期化デ
ータ値に応じたアドレスＡｏ＝Ａｔを８ビツトのランダ
ムアクセスメモリ（ＲＡＭ１〜８　）２６’、　、２６
２〜２６８に与えるためのゲート、２３は、ＣＰＵ１３
の制御により、データ「１」をＲＡＭ２６＋　、２６２
〜２６８のデータ入力端子Ｄ　Ｉ　Ｏ”　Ｄ　Ｉ□に出
力するゲートである。

レジスタ２７１〜２７８のデータ出力端子はそれぞれ、
ＲＡ　Ｍ　２６、〜２６Ｂのアドレス端子に接続され、
ＲＡ　Ｍ　２６１〜２６８のデータ出力端子ＤＯＯ””
’ＤＯ７は、ＡＮＤゲート２５の入力端子に接続されて
いる。ＡＮＤゲート２５の出力信号は、回線１１上の多
重化されたフレームの所定のフレームを検出したことを
示す一致信号としてＣＰＵＩ　３に出力される。

次に、上記実施例の動作を説明する。

尚、第４図に示すように、アドレス部Ａが「０３」、制
御フィールドＣが■フレーム（偶数指定）、ゼネラルフ
ォーマット識別子ＧＦＩが「０２」、論理チャネルグル
ープ番号ＬＣＧＮが「０５」、論理チャネル番号ＬＣＮ
が「０６」であるフレームを検出する場合の動作を説明
する。

先ず、上記初期化データをＲＡＭ２６□　、２６゜〜２
６８に書き込む場合の動作を説明する。

ＣＰＵ１’ｌｔの制御によりゲート２２．２３がイネー
ブル状態になり、上記初期化データ値に応じたアドレス
「０３」、「偶数番地」、「２５」、「０６」、「４つ
の全番地」がゲート２２を介してＲＡＭ２６１　　２６
□〜２６８にそれぞれ供給されるとともに、データ「１
」がゲート２３を介してＲＡ　Ｍ　２６　＋　、２６２
〜２６８のデータ入力端子Ｄ　＋ｏ−Ｄ　１７に供給さ
れる。

次いで、ＣＰＵ１３の書き込み命令により、ＲＡＭ２６
＋の「０３」番地にはデータ「１」が書き込まれ、他の
番地にはデータｒＯＪが書き込まれる。

また、制御フィールドＣが１フレーム指示であって偶数
の指定であるので、ＲＡＭ２６２の偶数番地にはデータ
「１」が書き込まれ、奇数番地にはデータ「ｏ」が書き
込まれる。

同様に、ＲＡ　Ｍ　２６　ｓの「２５」番地とＲＡＭ２
６４の「０６」番地にデータ「１ｊが書き込まれ、ＲＡ
Ｍ２６８．２６４の他の番地にはデータ「Ｏ」が書き込
まれる。ＲＡＭ２６５〜２６８の全ての番地にはデータ
「１」が書き込まれる。

ＲＡ　Ｍ　２６　ｒ　〜２６８に対する初期化データの
書き込みが終了すると、ＣＰｔＪ１３の制御によりゲー
ト２２．２３がディセーブル状態になるとともに、カウ
ンタ２４がリセットされる。

回線１１からの受信フレームの先頭に相当するアドレス
部ＡのデータＤ０〜Ｄ７が入力すると、デコーダ２１が
カウンタ２４からの信号をデコードし、したがって、ア
ドレス部Ａのデータ（「０３」）がレジスタ２７．に書
き込まれる。尚、このときのレジスタ２７１のデータバ
スは、入力イネーブル状態である。

次いで、カウンタ２４は、書き込みパルスＷＴを１つカ
ウントアツプしてレジスタ２７２のデータバスを人力イ
ネーブル状態にし、したがって、制御フィールドＣに相
当する受信データ（「０２」）がレジスタ２７２に書き
込まれる。

同様に、ゼネラルフォーマット識別子ＧＦＩと論理チャ
ネルグループ番号に相当する受信データ（ｒ２５Ｊ）が
レジスタ２７８に書き込まれ、論理チャネル番号に相当
する受信データ（「０６」）がレジスタ２７４に書き込
まれる。

次いで、レジスタ２７１〜２７８の回線データはそれぞ
れ、ＲＡＭ２６１〜２６８のアドレス端子に入力する。

ここで、ＲＡＭ２６＋　には「０３」番地がセットされ
ているので、このデータはレジスタ２７□の出力データ
「０３」をアドレスとして読み出され、出力データＤ。

０がデータ「１」となる。

同様に、ＲＡ　Ｍ　２６２〜２６１１のデータはそれぞ
れ、レジスタ２７２〜２７８の出力データをアドレスと
して読み出されて出力データＤ２〜ＤＢが全てデータ「
１」とむると、ＡＮＤケ−１・２５の出力データが「１
」となる。

すなわち、回線１１上において多重化されたフレームか
ら、アドレス部Ａが「０３」、制御フィールドＣがＩフ
レーム指示、ゼネラルフォーマット識別子ＧＦＩが「０
２」、論理チャネルグループ番号ＬＣＧＮが「０５」、
論理チャネル番Ｊ、、−１−ＣＮが「０６」のフレーム
を選択することができ、したがって、ＲＡＭ２６．〜２
６日に任意のアドレスのエリアにデータ「１」を予め設
定することにより任意のフレームを選択することができ
る。

尚、上記実施例では、８ビツトのアドレス用ＲＡ　Ｍ　
２６１　を用いているので、２５６通りのパターンを選
択することができる。

尚、より長いフレームを選択する場合には、Ｒ０Ａ　Ｍ　２６１〜２６８、レジスタ２７．〜２７８をを
拡張することにより可能であり、また、検索時間は、Ｒ
ＡＭ２６１〜２６８に対するアクセス時間とゲート２２
．２３による遅延時間のみであるので、高速処理が可能
となる。

更に、上記実施例によれば、データの比較、ビットマス
ク、ドントケア等の属性のセレクティブトレースに対し
ても、低価格、高速で処理することができる。

発明の詳細な説明したように、本発明は、フレームの各フィールド
の基準データ値に応じたアドレスのエリアに予めデータ
「１」を記憶するための複数のランダムアクセスメモリ
と、フレームの各フィールドのデータをそれぞれ記憶し
、ランダムアクセスメモリのアドレス端子に出力する複
数のレジスタと、ランダムアクセスメモリから読み出さ
れたデータの論理積信号により、各フィールドの基準デ
ータに一致したフレームの検出信号を出力する論理積回
路を備えたので、回路構成が簡単であり、また、フレー
ムの長さに応じてランダムアクセスメモリとシフトレジ
スタの数を増加することにより、比較的長いフレームの
データをモニタすることができる。

【図面の簡単な説明】

第１図は、本発明に係るデータモニタ装置の一実施例を
示すブロック図、第２図は、第１図のセレクティブトレ
ース回路の詳細な構成を示す回路図、第３図は、第１図
における受信データのフレーム構成を示す説明図、第４
図は、第３図の受信データのバイト構造を示す説明図で
ある。１１・・・回線、１２・・・通信制御ＬＳＩ、１３・・
・中央処理装置（ＣＰＵ）、１４・・・セレクティブト
レース回路、２１・・・デコーダ、２２．２３・・・ゲ
ート、２４・・・カウンタ、２５・・・ＡＮＤゲート、
２６１〜２６８・・・ランダムアクセスメモリ（ＲＡＭ
）、２７１〜２７８・・・レジスタ（ＲＥＧ）。

Claims

【特許請求の範囲】

（１）回線上のフレームの各フィールドの基準データ値
に応じたアドレスのエリアに予めデータ「１」を記憶す
るための複数のランダムアクセスメモリと、回線上のフレームの各フィールドのデータをそれぞれ記
憶し、前記ランダムアクセスメモリのアドレス端子に出
力する複数のレジスタと、前記ランダムアクセスメモリから読み出されたデータの
論理積信号により、前記各フィールドの基準データに一
致したフレームの検出信号を出力する論理積回路とを有
するデータモニタ装置。
（２）前記レジスタは、回線に対して並列に接続されて
いることを特徴とする請求項（１）記載のデータモニタ
装置。