JPH0366247A

JPH0366247A - データモニタ装置

Info

Publication number: JPH0366247A
Application number: JP1203331A
Authority: JP
Inventors: Shoichi Yamada; 山田　小一
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1989-08-04
Filing date: 1989-08-04
Publication date: 1991-03-20

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は、通信回線上の多重化フレームの特定のデータ
パターンを検出するトリガ機能を有するデータモニタ装
置に関する。

従来の技術一般に、データ通信においては、通信回線上の多重化フ
レームの特定のデータパターンを検出するトリガ機能に
より、通信回線の特定の事象や障害を検出する。

このトリガ機能を実現する従来のデータモニタ装置は、
極めて高速の中央処理装置（ＣＰＵ）を用いたり、複雑
な組合せ回路等により構成される。

発明が解決しようとする課題しかしながら、上記高速のＣＰＵを用いたデータモニタ
装置では、高価となるという問題点があり、また、複雑
な組合せ回路を用いたデータモニタ装置では、多くの処
理時間を要し、特にＬＡＰＤ　（Ｌｉｎｋ　Ａｃｃｅｓ
ｓ　Ｐｒｏｃｅｄｕｒｅ　ｏｎ　ｔｈｅ　Ｄ−ｃｈａｎ
ｎｅｌ　）のように、選択の対象となるフレームの長さ
が４０バイト以上もあるデータをモニタする場合には更
に複雑な回路構成となる。

本発明は上記従来の問題点に鑑み、簡単な回路構成で、
比較的長いフレームのデータをモニタすることができる
データモニタ装置を提供することを目的とする。

課題を解決するための手段本発明は上記目的を達成するために、回線上のフレーム
の各フィールドの基準データ値に応じたアドレスのエリ
アに予めデータ「１」を記憶するための複数のランダム
アクセスメモリと、回線に対して直列に接続され、回線
上のフレームの各フィールドのデータをそれぞれ記憶し
、ランダムアクセスメモリのアドレス端子に出力する複
数のレジスタと、ランダムアクセスメモリから読み出さ
れたデータの論理積信号により、各フィールドの基準デ
ータに一致したフレームの検出信号を出力する論理積回
路を備えたものである。

作用本発明は上記構成により、ランダムアクセスメモリと、
シフトレジスタと論理積回路により構成することができ
るので、回路構成が簡単であり、また、フレームの長さ
に応じてランダムアクセスメモリとシフトレジスタの数
を増加することにより、比較的長いフレームのデータを
モニタすることができる。

実施例以下、図面を参照して本発明の詳細な説明する。第１図
は、本発明に係るデータモニタ装置の一実施例を示すブ
ロック図、第２図は、第１図のトリガ回路の詳細な構成
を示す回路図、第３図は、第工図における受信データの
フレーム構成を示す説明図である。

第１図において、１１は、ＨＤＬＣフレーム構成のデー
タが伝送される回線で・あり、１フレームは、第３図に
示すように、先頭と最後にそれぞれ配置されるオーブン
フラグＦと、局アドレス等を指定するためのアドレスフ
ィールドＡと、制御フィールドＣと、情報フレーム（Ｆ
ＧＩ、ＬＣＧＮ等）のフィールドなどより構成され、各
フィールドはそれぞれ、８ビツトで構成されている。

尚、最初の情報フィールド■は、４ビツトのゼネラルフ
ォーマット識別子ＧＦＩと、４ビツトの論理チャネル番
号ＬＣＮより構成されている。

第１図に戻り、１２は、回線１１上のデータを受信する
ための通信制御ＬＳＩ、１３は、通信制御ＬＳ１１２を
介して受信したフレームデータを後述するようにトリが
回路１４に出力する中央処理装置（ＣＰＵ）であり、ト
リガ回路１４は後述するように、基準となる初期化デー
タと受信データとを比較し、一致した場合に一致信号を
ＣＰＵ１３に出力し、また、表示部（ＣＲＴ）１５は、
ＣＰＵ１３の制御によりデータ等を表示する。

第２図において、２１は、ゲート信号Ｇｌにより、それ
ぞれ８ビツトのレジスタ（ＲＥＧＩ〜８）２６１　　２
６２〜２６８に回線データＤｏ〜Ｄ７を出力するゲート
であり、レジスタ２６１〜２６８は、回線１１に対して
直列に接続され、クロックＧ４により回線１１からの受
信データを次段に転送して各フィールドのデータを記憶
する。

２３は、ゲート信号Ｇ３により、基準となる初期化デー
タ値に応じたアドレスＡｏ＝Ａ７を８ビツトのランダム
アクセスメモリ（ＲＡＭ１〜８）２５　＋　　　２５２
〜２５８に与えるためのゲート、２２は、ゲート信号Ｇ
２により、データ「１」をＲＡＭ２５１．２５２〜２５
８のデータ入力端子ＤＩＯ”ＤＩ７に出力するゲートで
ある。

レジスタ２６．〜２６８のデータ出力端子はそれぞれ、
ＲＡＭ２５１〜２５８のアドレス端子に接続され、ＲＡ
Ｍ２５１〜２５８のデータ出力端子り。ｏ−［）Ｇ７は
、ＡＮＤゲート２４の入力端子に接続されている。ＡＮ
Ｄゲート２４の出力信号は、回線１１上の多重化された
フレームの所定のフレームを検出したことを示す一致信
号としてＣＰＵ１３に出力される。

次に、上記実施例の動作を説明する。

尚、第３図に示すように、オープンフラグＦが「７Ｅ」
、アドレス部Ａが「０３」、制御フィールドＣがＩフレ
ーム（偶数指定）、ゼネラルフォーマット識別子ＧＦＩ
が「０２」、論理チャネルグループ番号ＬＣＧＮが「０
５」、論理チャネル番号ＬＣＮが「０６」、パケットタ
イプが「ＩＢ」、発生原因がｒｏＯＪ以外のデータ、次
のフィールドのデータがなんでも良いデータ（Ｄｏｎ　
’　ｔＣａｒｅ）であるＲＩパケットを検出する場合の
動作を説明する。

先ず、上記初期化データをＲＡＭ２５＋　　、２５２〜
２５Ｂに書き込む場合の動作を説明する。

ＣＰＵ１３の制御によりゲート２２．２３がイネーブル
状態になり、上記初期化データ値に応じたアドレス「７
Ｅ」、「０３」、「偶数番地」、「２５」、「０６」、
「ＩＢ」、「ＯＯＯ４０全番地」、「全番地」がゲート
２３を介してＲＡＭ２５８〜２５＋　にそれぞれ供給さ
れるとともに、データ「１」がゲート２２を介してＲＡ
　Ｍ　２５　ｓ〜２５１のデータ入力端子ＤＩＯ’＝Ｄ
Ｉ７に供給される。

次いで、ＣＰＵ１３の書き込み命令により、ＲＡＭ２５
ｓの「７Ｅ」番地にはデータｒｌＪが書き込まれ、他の
番地にはデータ「０」が書き込まれる。同様に、ＲＡ　
Ｍ　２５７の「０３」番地にはデータ「１」が書き込ま
れ、他の番地にはデータ「０」が書き込まれる。

また、制御フィールドＣがＩフレーム指示であって偶数
の指定であるので、ＲＡＭ２５６の偶数番地にはデータ
「１」が書き込まれ、奇数番地にはデータｒＯＪが書き
込まれる。

同様に、ＲＡＭ２５６の「２５」番地とＲＡＭ２５４の
「０６」番地にデータ「１」が書き込まれ、ＲＡＭ２５
Ｂ　、２５４の他の番地にはデータ「０」が書き込まれ
る。ＲＡＭ２Ｅｚ＋　〜２５１のそれぞれの「ＩＢ」番
地、Ｉ−００Ｊ以外の全番地、全番地にはデータ「１」
が書き込まれる。

ＲＡ　Ｍ　２５　＋　〜２５８に対する初期化データの
書き込みが終了すると、ｃｐｕ１３の制御によりゲート
２２．２３がディセーブル状態になるとともに、ゲート
２１がイネーブル状態になる。

回線１１からの受信フレームの先頭に相当するオープン
フラグＦが人力すると、ゲート２１、レジスタ２６１〜
２６□を介して転送され、レジスタ２６８に書き込まれ
る。同様に、アドレス部Ａ、制御フィールドＣ１ゼネラ
ルフオーマツ！・識別子ＧＦＩと論理チャネルグループ
番号ＬＣＧＮ。

論理チャネル番号ＬＣＮ、パケットタイプ、発生要因、
データが入力すると、それぞれゲート２１、レジスタ２
６８〜２６１を介して転送され、レジスタ２６７〜２６
１に書き込まれる。尚、このときのレジスタ２６８〜２
６ｚのデータバスは、入力イネーブル状態である。

次いで、レジスタ２６１〜２６日の回線データはそれぞ
れ、ＲＡＭ２５＋　〜２５８のアドレス端子に人力する
。

ここで、ＲＡＭ２５＋　には全番地がセットされている
ので、レジスタ２６１の出力データがいかなるデータで
あっても出力データ１）ｏｏがデータ「１」となる。

同様に、ＲＡＭ２５２〜２５８のデータはそれぞれ、レ
ジスタ２６２〜２６８の出力データをアドレスとして読
み出されて出力データＤ２〜Ｄ８が全てデータ「１」と
なると、ＡＮＤゲート２５の出力データが「１」となる
。

すなわち、回線１１上において多重化されたフレームか
ら、オープンフラグＦが「７Ｅ」、アドレス部Ａが「０
３」、制御フィールドＣが１フレーム指示、ゼネラルフ
ォーマット識別子ＧＦＩが「０２」、論理チャネルグル
ープ番号ＬＣＧＮが「０５」、論理チャネル番号ＬＣＮ
が「０６」、パケットタイプが「ＩＢ」、発生要因が「
○○」以外のデータ、次のフィールドのデータがなんで
もよいＲ１パケットを選択することができ、したがって
、ＲＡ　Ｍ　２５１〜２５８に任意のアドレスのエリア
にデータ「１」を予め設定することにより任意のフレー
ムを選択することができる。

また、上記実施例によれば、２５６通りのトリガパター
ンを検出することができる。

尚、より長いフレームを選択する場合には、ＲＡ　Ｍ　
２５１〜２５８、レジスタ２６１〜２６８をを拡張する
ことにより可能であり、また、検索時間は、ＲＡ　Ｍ　
２５、〜２５８に対するアクセス時間とゲート２２．２
３による遅延時間のみであるので、高速処理が可能とな
る。

更に、上記実施例によれば、データの比較、ビットマス
ク、ドントケア等の属性のセレクティ　０ブトレースに対しても、低価格、高速で処理することが
できる。

発明の詳細な説明したように、本発明は、フレームの各フィールド
の基準データ値に応じたアドレスのエリアに予めデータ
「１」を記憶するための複数のランダムアクセスメモリ
と、回線に対して直列に接続され、フレームの各フィー
ルドのデータをそれぞれ記憶し、ランダムアクセスメモ
リのアドレス端子に出力する複数のレジスタと、ランダ
ムアクセスメモリから読み出されたデータの論理積信号
により、各フィールドの基準データに一致したフレーム
の検出信号を出力する論理積回路を備えたので、回路構
成が簡単であり、また、フレームの長さに応じてランダ
ムアクセスメモリとシフトレジスタの数を増加すること
により、比較的長いフレームのデータをモニタすること
ができる。

【図面の簡単な説明】

第１図は、本発明に係るデータモニタ装置の一実施例を
示すブロック図、第２図は、第１図のトリガ回路の詳細
な構成を示す回路図、第３図は、第１図における受信デ
ータのフレーム構成を示す説明図である。１１・・・回線、１２・・・通信制御ＬＳＩ、１３・・
・中央処理装置（ＣＰＵ）、１４・・・トリガ回路、２
１〜２３・・・ゲート、２４・・・ＡＮＤゲート、２５
１〜２５８・・・ランダムアクセスメモリ（ＲＡＭ）、
２６□〜２６８・・・レジスタ（ＲＥＧ）。

Claims

【特許請求の範囲】回線上のフレームの各フィールドの基準データ値に応じ
たアドレスのエリアに予めデータ「１」を記憶するため
の複数のランダムアクセスメモリと、回線に対して直列に接続され、回線上のフレームの各フ
ィールドのデータをそれぞれ記憶し、前記ランダムアク
セスメモリのアドレス端子に出力する複数のレジスタと
、前記ランダムアクセスメモリから読み出されたデータの
論理積信号により、前記各フィールドの基準データに一
致したフレームの検出信号を出力する論理積回路とを有
するデータモニタ装置。