JPH0366841B2 - - Google Patents
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- JPH0366841B2 JPH0366841B2 JP23813885A JP23813885A JPH0366841B2 JP H0366841 B2 JPH0366841 B2 JP H0366841B2 JP 23813885 A JP23813885 A JP 23813885A JP 23813885 A JP23813885 A JP 23813885A JP H0366841 B2 JPH0366841 B2 JP H0366841B2
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- fet
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- line
- microwave
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、入射する電波の電力が大きい場
合、あるいは小さい場合に応じて伝搬径路を切り
換えるマイクロ波半導体スイツチに関するもので
ある。
合、あるいは小さい場合に応じて伝搬径路を切り
換えるマイクロ波半導体スイツチに関するもので
ある。
第３図は、例えば1982年６月米国で開催された
シンポジウム「IEEE1982Microwave and Mili
−meter Wave Monolithic Circuits
Symposium」の論文集に示された従来のマイク
ロ波半導体スイツチの構造の一例を示す図であ
る。
シンポジウム「IEEE1982Microwave and Mili
−meter Wave Monolithic Circuits
Symposium」の論文集に示された従来のマイク
ロ波半導体スイツチの構造の一例を示す図であ
る。
図において、１は金属基台、２は半導体基板、
３は第１の入出力線路、４は第２の入出力線路、
５は第３の入出力線路、６は1/2波長の長さを有
する低インピーダンス線路、７は1/2波長の長さ
を有する高インピーダンス線路であり、これらマ
イクロストリツプ線路は半導体基板２に構成され
る。
３は第１の入出力線路、４は第２の入出力線路、
５は第３の入出力線路、６は1/2波長の長さを有
する低インピーダンス線路、７は1/2波長の長さ
を有する高インピーダンス線路であり、これらマ
イクロストリツプ線路は半導体基板２に構成され
る。
また、８は第１の電界効果トランジスタ（以下
第１のFETと略称する）、９は第１のFETのドレ
イン電極、１０は第１のFETのソース電極、１
１は第１のFETのゲート電極である。第１の
FETのソース電極１０は金ワイヤ１２等を用い
て金属基台１に接続され、第１のFETのドレイ
ン電極９は低インピーダンス線路６に接続され
る。
第１のFETと略称する）、９は第１のFETのドレ
イン電極、１０は第１のFETのソース電極、１
１は第１のFETのゲート電極である。第１の
FETのソース電極１０は金ワイヤ１２等を用い
て金属基台１に接続され、第１のFETのドレイ
ン電極９は低インピーダンス線路６に接続され
る。
一方、１３は第２の電界効果トランジスタ（以
下第２のFETと略称する）、１４は第２のFETの
ドレイン電極、１５は第２のFETのソース電極、
１６は第２のFETのゲート電極である。第２の
FETのソース電極１５は金ワイヤ１２等を用い
て金属基台１に接続され、第２のFETのドレイ
ン電極１４は高インピーダンス線路７に接続され
る。
下第２のFETと略称する）、１４は第２のFETの
ドレイン電極、１５は第２のFETのソース電極、
１６は第２のFETのゲート電極である。第２の
FETのソース電極１５は金ワイヤ１２等を用い
て金属基台１に接続され、第２のFETのドレイ
ン電極１４は高インピーダンス線路７に接続され
る。
第１のFET８のゲート電極１１には、マイク
ロストリツプ線路よりなるバイアス回路１７を介
して、第１のバイアス端子１８からバイアス電圧
が印加される。同様に、第２のFET１３のゲー
ト電極１６にもバイアス回路１７を介して第２の
バイアス端子１９よりバイアス電圧が印加され
る。
ロストリツプ線路よりなるバイアス回路１７を介
して、第１のバイアス端子１８からバイアス電圧
が印加される。同様に、第２のFET１３のゲー
ト電極１６にもバイアス回路１７を介して第２の
バイアス端子１９よりバイアス電圧が印加され
る。
また、第１の入出力線路３と低インピーダンス
線路６および高インピーダンス線路７の接続され
る点を接続点２０と呼ぶとすると、この接続点２
０よりそれぞれ1/4波長の位置の低インピーダン
ス線路６および高インピーダンス線路７に、第１
のFET８、第２のFET１３のソース電極が接続
された構成である。
線路６および高インピーダンス線路７の接続され
る点を接続点２０と呼ぶとすると、この接続点２
０よりそれぞれ1/4波長の位置の低インピーダン
ス線路６および高インピーダンス線路７に、第１
のFET８、第２のFET１３のソース電極が接続
された構成である。
なお、両FETともソース電極とドレイン電極
を同電位とするため、第１の入出力線路３に先端
を金属基台１に接続した接地用高インピーダンス
線路２１が接続されている。
を同電位とするため、第１の入出力線路３に先端
を金属基台１に接続した接地用高インピーダンス
線路２１が接続されている。
次に動作について説明する。
第４図は第３図に示した従来のマイクロ波半導
体スイツチの動作説明をするため、等価回路で表
わしたものである。この等価回路表示ではバイア
ス回路１７、接地用高インピーダンス線路２１の
図示は略した。
体スイツチの動作説明をするため、等価回路で表
わしたものである。この等価回路表示ではバイア
ス回路１７、接地用高インピーダンス線路２１の
図示は略した。
第４図を用いた動作説明においては、まず、第
１の入出力線路３から低電力のマイクロ波が入射
した場合、ついで数Ｗ程度の大電力マイクロ波が
入射した場合に分けて動作説明を行なう。
１の入出力線路３から低電力のマイクロ波が入射
した場合、ついで数Ｗ程度の大電力マイクロ波が
入射した場合に分けて動作説明を行なう。
まず、第１の入出力線路３から低電力のマイク
ロ波が入射し、第３の入出力線路５に伝搬してい
く場合を考える。
ロ波が入射し、第３の入出力線路５に伝搬してい
く場合を考える。
このとき、第２のバイアス端子１９にはピンチ
オフ電圧VPより小さい負のバイアス電圧VBIAS（｜
VBIAS｜＞｜VP｜）が印加され第２のFET１３は
高インピーダンスを呈する。同時に第１のバイア
ス端子１８はOVとされ、第１のFET８は低イン
ピーダンス線路を呈する。このインピーダンスを
R1とする。このR1は低インピーダンス線路６の
特性インピーダンスZ1より十分小さいため、接続
点２０から第２の入出力線路４側を見たインピー
ダンスが、ほぼ開放状態に近い高インピーダンス
となる。したがつて第１の入出力線路から入射し
たマイクロ波は、高インピーダンス線路７側を伝
搬し、第３の入出力線路５に現われる。このと
き、第２のFETは高インピーダンスを呈してい
るため、伝搬するマイクロ波には影響を与えな
い。
オフ電圧VPより小さい負のバイアス電圧VBIAS（｜
VBIAS｜＞｜VP｜）が印加され第２のFET１３は
高インピーダンスを呈する。同時に第１のバイア
ス端子１８はOVとされ、第１のFET８は低イン
ピーダンス線路を呈する。このインピーダンスを
R1とする。このR1は低インピーダンス線路６の
特性インピーダンスZ1より十分小さいため、接続
点２０から第２の入出力線路４側を見たインピー
ダンスが、ほぼ開放状態に近い高インピーダンス
となる。したがつて第１の入出力線路から入射し
たマイクロ波は、高インピーダンス線路７側を伝
搬し、第３の入出力線路５に現われる。このと
き、第２のFETは高インピーダンスを呈してい
るため、伝搬するマイクロ波には影響を与えな
い。
つぎに、第１の入出力線路３から高電力のマイ
クロ波が入射し、第２の入出力線路４に、このマ
イクロ波を供給する場合を考える。このとき、
FETに印加するバイアス条件は下記のとおりと
なる。すなわち、第２のバイアス端子１９は
OV、第１のバイアス端子１８はピンチオフ電圧
VPより小さい負のバイアス電圧VBIAS（｜VBIAS｜
＞｜VP｜）である。このバイアス条件下では、
第２のFET１３は低インピーダンスR2、第１の
FET８は高インピーダンスとなる。このため、
接続点２０から第３の入出力線路５側から見たイ
ンピーダンスは開放状態に近い高インピーダンス
となり、第１の入出力線路から入射したマイクロ
波は、低インピーダンス線路６側を伝搬し、第２
の入出力線路４に現われる。
クロ波が入射し、第２の入出力線路４に、このマ
イクロ波を供給する場合を考える。このとき、
FETに印加するバイアス条件は下記のとおりと
なる。すなわち、第２のバイアス端子１９は
OV、第１のバイアス端子１８はピンチオフ電圧
VPより小さい負のバイアス電圧VBIAS（｜VBIAS｜
＞｜VP｜）である。このバイアス条件下では、
第２のFET１３は低インピーダンスR2、第１の
FET８は高インピーダンスとなる。このため、
接続点２０から第３の入出力線路５側から見たイ
ンピーダンスは開放状態に近い高インピーダンス
となり、第１の入出力線路から入射したマイクロ
波は、低インピーダンス線路６側を伝搬し、第２
の入出力線路４に現われる。
ここで、第１のFET８は高インピーダンスを
呈しており、特性インピーダンスZ1の低インピー
ダンス線路６を伝搬するマイクロ波に影響を与え
ない。
呈しており、特性インピーダンスZ1の低インピー
ダンス線路６を伝搬するマイクロ波に影響を与え
ない。
このバイアス状態のスイツチでは、高電力のマ
イクロ波が伝搬するため、第２のFET１３に流
れるRF電流、第１のFET８に印加されるRF電
圧は、それぞれ大きな値となる。したがつて、こ
の値に耐えられる性能のFETを用いる必要があ
る。
イクロ波が伝搬するため、第２のFET１３に流
れるRF電流、第１のFET８に印加されるRF電
圧は、それぞれ大きな値となる。したがつて、こ
の値に耐えられる性能のFETを用いる必要があ
る。
いま、電力Ｐワツトのマイクロ波が入射した場
合を考えると、第２のFET１３に流れるRF電流
Ｉは次式で表わされる。
合を考えると、第２のFET１３に流れるRF電流
Ｉは次式で表わされる。
Ｉ＝2Z2√2Z0P／R2Z0＋2Z2 2 …(1)
ここで、R2は第２のFET１３のOVバイアス状
態での抵抗、Z2は高インピーダンス線路７の特性
インピーダンスである。
態での抵抗、Z2は高インピーダンス線路７の特性
インピーダンスである。
一方、第１のFET８に印加されるRF電圧Ｖは
次式で表わせる。
次式で表わせる。
Ｖ＝Z1／Z0√20 …(2)
ここで、Z1は低インピーダンス線路６の特性イ
ンピーダンスである。
ンピーダンスである。
例えば、入出電力として5W，Z0＝50Ω，R2＝
３Ωとし、Z2として75Ω，Z1として40Ωの場合、
電流Ｉ、電圧ＶはそれぞれＩ＝0.23A，Ｖ＝14V
となる。このうち、電流値0.23Aは、通常のゲー
ト値１mmクラスのFETで流しうるドレイン電流
であり、問題はないが、電圧値Ｖ＝14VはFETに
とつて許容値を越えかねない値となる。つまり、
第１のFET８のゲートバイアス電圧をVBIAS、ピ
ンチオフ電圧をVP、ゲートのブレークダウン電
圧をVBRとすると、次の関係が必要となる。
３Ωとし、Z2として75Ω，Z1として40Ωの場合、
電流Ｉ、電圧ＶはそれぞれＩ＝0.23A，Ｖ＝14V
となる。このうち、電流値0.23Aは、通常のゲー
ト値１mmクラスのFETで流しうるドレイン電流
であり、問題はないが、電圧値Ｖ＝14VはFETに
とつて許容値を越えかねない値となる。つまり、
第１のFET８のゲートバイアス電圧をVBIAS、ピ
ンチオフ電圧をVP、ゲートのブレークダウン電
圧をVBRとすると、次の関係が必要となる。
｜VBR｜≧Ｖ＋｜VP｜… (3)
｜VBIAS｜＝１／２Ｖ＋｜VP｜
ピンチオフ電圧｜VP｜＝2Vと仮定すると、ブ
レークダウン電圧｜VBR｜として16Vバイアス電
圧｜VBIAS｜として9Vが必要となる。このブレー
クダウン電圧16Vは大量生産を考えたFETでは容
易には得られず、この種マイクロ波半導体スイツ
チの許容入力電力を3W程度にするのはむずかし
いという問題があつた。
レークダウン電圧｜VBR｜として16Vバイアス電
圧｜VBIAS｜として9Vが必要となる。このブレー
クダウン電圧16Vは大量生産を考えたFETでは容
易には得られず、この種マイクロ波半導体スイツ
チの許容入力電力を3W程度にするのはむずかし
いという問題があつた。
さらに、FETに印加される電圧を低くするた
め低インピーダンス線路６の電気長は1/2波長必
要となり、このマイクロ波半導体スイツチを構成
する基板である半導体基板２の面積が大きくなる
という問題があつた。
め低インピーダンス線路６の電気長は1/2波長必
要となり、このマイクロ波半導体スイツチを構成
する基板である半導体基板２の面積が大きくなる
という問題があつた。
従来のマイクロ波半導体スイツチは以上のよう
に構成されているので、許容入力電力を数Ｗにす
るには、特殊な工程を経た耐圧の高いFETの製
造方法を用いる必要があり、歩留りの低下、量産
に適さないという問題があつた。また、同時に、
できるだけFETに高電圧が加わらないよう1/2波
長の低インピーダンス線路を使うため、半導体基
板の寸法が大きくなるという問題があつた。
に構成されているので、許容入力電力を数Ｗにす
るには、特殊な工程を経た耐圧の高いFETの製
造方法を用いる必要があり、歩留りの低下、量産
に適さないという問題があつた。また、同時に、
できるだけFETに高電圧が加わらないよう1/2波
長の低インピーダンス線路を使うため、半導体基
板の寸法が大きくなるという問題があつた。
この発明は上記のような問題点を解消するため
になされたもので、マイクロ波の径路を切り換え
る高耐電力のマイクロ波半導体スイツチを得るこ
とを目的とする。
になされたもので、マイクロ波の径路を切り換え
る高耐電力のマイクロ波半導体スイツチを得るこ
とを目的とする。
この発明に係るマイクロ波半導体スイツチは、
３つの入出力線路の接続部近傍において、一つの
FETを一方の入出力線路に直列に挿入し、もう
一方のFETを接続部から1/4波長の位置の他の入
出力線路に並列に接続したものである。
３つの入出力線路の接続部近傍において、一つの
FETを一方の入出力線路に直列に挿入し、もう
一方のFETを接続部から1/4波長の位置の他の入
出力線路に並列に接続したものである。
この発明におけるマイクロ波半導体スイツチで
は、数Ｗの電力のマイクロ波が入射した場合、出
力側となる入出力線路に直列に挿入されたFET
および遮断側となる入出力線路に並列に即入され
たFETを共に低インピーダンス状態とする。こ
のためFETに印加されるRF電圧が低く、FETの
耐圧が小さくても数Ｗの電力を扱うことができ
る。
は、数Ｗの電力のマイクロ波が入射した場合、出
力側となる入出力線路に直列に挿入されたFET
および遮断側となる入出力線路に並列に即入され
たFETを共に低インピーダンス状態とする。こ
のためFETに印加されるRF電圧が低く、FETの
耐圧が小さくても数Ｗの電力を扱うことができ
る。
以下、この発明の一実施例を図について説明す
る。第１図はこの発明の一実施例の構造を示した
図である。第１と第２および第３の入出力線路
３，４，５の接続点２０の近傍に第１のFET８
を接続点２０と第２の入出力線路４に直列に挿入
し、かつ接続点２０から第３の入出力線路５へ1/
４波長の長さの点において第２のFET１３を並列
に接続した構成である。直列に挿入した第１の
FET８は第１のFETのソース電極９を接続点２
０に、第１のFETのドレイン電極１０を第２の
入出力線路４に接続してあり、並列に挿入した第
２のFET１３は第２のFETのソース電極１４を
第３の入出力線路５に接続し、第２のFETのド
レイン電極１５は金ワイヤ１２を介して金属基台
１に接続してある。
る。第１図はこの発明の一実施例の構造を示した
図である。第１と第２および第３の入出力線路
３，４，５の接続点２０の近傍に第１のFET８
を接続点２０と第２の入出力線路４に直列に挿入
し、かつ接続点２０から第３の入出力線路５へ1/
４波長の長さの点において第２のFET１３を並列
に接続した構成である。直列に挿入した第１の
FET８は第１のFETのソース電極９を接続点２
０に、第１のFETのドレイン電極１０を第２の
入出力線路４に接続してあり、並列に挿入した第
２のFET１３は第２のFETのソース電極１４を
第３の入出力線路５に接続し、第２のFETのド
レイン電極１５は金ワイヤ１２を介して金属基台
１に接続してある。
また、２１は接地用高インピーダンス線路であ
り、第１および第２のFET８，１３のドレイン
電極、ソース電極を接地電位にするためのもの
で、一方の端は入出力線路に、他端は金属基台１
に接続される。
り、第１および第２のFET８，１３のドレイン
電極、ソース電極を接地電位にするためのもの
で、一方の端は入出力線路に、他端は金属基台１
に接続される。
次にこの発明の動作説明を行なう。第２図は第
１図の実施例を等価回路表示したものである。
１図の実施例を等価回路表示したものである。
このマイクロ波半導体スイツチは、第１の入出
力線路３から入射した高電力のマイクロ波は第２
の入出力線路４へ通過させ、第１の入出力線路３
から入射した低電力のマイクロ波は、第３の入出
力線路５へ通過させるようバイアス電圧を制御す
る。
力線路３から入射した高電力のマイクロ波は第２
の入出力線路４へ通過させ、第１の入出力線路３
から入射した低電力のマイクロ波は、第３の入出
力線路５へ通過させるようバイアス電圧を制御す
る。
まず、第１の入出力線路３から高電力のマイク
ロ波が入射した場合を考える。この場合、第１の
FET８には第１のバイアス端子１８を介してOV
のゲートバイアス電圧が印加され、第１のFET
８のソース電極、ドレイン電極間のインピーダン
スは低インピーダンスR1となる。一方、第２の
FET１３には第２のバイアス端子１９を介して
同様にOVのゲートバイアス電圧が印加され、第
２のFET１３ソース電極、ドレイン電極間のイ
ンピーダンスは低インピーダンスR2となる。こ
のとき、接続点２０から第２のFET１３側を見
たインピーダンスは開放状態に近い高インピーダ
ンスとなるため、第１の入出力線路３から入射し
た高電力のマイクロ波は、第１のFET８を通過
し、第２の入出力線路４へ伝搬していく。この状
態において、電力Ｐワツトのマイクロ波が入射し
た場合を考えると、第１および第２のFET８，
１３に流れるRF電流I1，I2はそれぞれ次式で与え
られる。
ロ波が入射した場合を考える。この場合、第１の
FET８には第１のバイアス端子１８を介してOV
のゲートバイアス電圧が印加され、第１のFET
８のソース電極、ドレイン電極間のインピーダン
スは低インピーダンスR1となる。一方、第２の
FET１３には第２のバイアス端子１９を介して
同様にOVのゲートバイアス電圧が印加され、第
２のFET１３ソース電極、ドレイン電極間のイ
ンピーダンスは低インピーダンスR2となる。こ
のとき、接続点２０から第２のFET１３側を見
たインピーダンスは開放状態に近い高インピーダ
ンスとなるため、第１の入出力線路３から入射し
た高電力のマイクロ波は、第１のFET８を通過
し、第２の入出力線路４へ伝搬していく。この状
態において、電力Ｐワツトのマイクロ波が入射し
た場合を考えると、第１および第２のFET８，
１３に流れるRF電流I1，I2はそれぞれ次式で与え
られる。
I1＝２√Z0P／2Z0＋R1 …(4)
I2＝２√Z0P／2Z0＋R2 …(5)
例えば、入力電力として3W、Z0＝50Ω，R1＝
R2＝３Ωとすると、第１のFET８、第２のFET
１３に流れるRF電流は等しくＩ＝0.34Aとなる。
このとき、第１、第２のFET８，１３に加わる
RF電圧は等しく約1Vである。
R2＝３Ωとすると、第１のFET８、第２のFET
１３に流れるRF電流は等しくＩ＝0.34Aとなる。
このとき、第１、第２のFET８，１３に加わる
RF電圧は等しく約1Vである。
つぎに、第１の入出力線路３から低電力のマイ
クロ波が入射した場合を考える。
クロ波が入射した場合を考える。
この場合、第１のFET８、第２のFET１３と
もに負のゲートバイアス電圧VBIASはピンチオフ
電圧VPより小さい値に設定され、（｜VBIAS｜＞｜
VP｜）ソース電極、ドレイン電極間のインピー
ダンスは高インピーダンスを呈する。したがつ
て、第１の入出力線路３から入射したマイクロ波
は、第２の入出力線路４側が高インピーダンスの
ため第３の入出力線路５の方向へ伝搬する。この
とき、高インピーダンス状態の両FETに印加さ
れるRF電圧は、伝搬するマイクロ波が低電圧で
あるため、FETの限界性能に対して十分小さく
問題にならない。
もに負のゲートバイアス電圧VBIASはピンチオフ
電圧VPより小さい値に設定され、（｜VBIAS｜＞｜
VP｜）ソース電極、ドレイン電極間のインピー
ダンスは高インピーダンスを呈する。したがつ
て、第１の入出力線路３から入射したマイクロ波
は、第２の入出力線路４側が高インピーダンスの
ため第３の入出力線路５の方向へ伝搬する。この
とき、高インピーダンス状態の両FETに印加さ
れるRF電圧は、伝搬するマイクロ波が低電圧で
あるため、FETの限界性能に対して十分小さく
問題にならない。
すなわち、この構成によるマイクロ波半導体ス
イツチでは、大電領のマイクロ波が入射した場
合、２つのFETが共に低インピーダンス線路を
呈するようにバイアスされるため、FETのブレ
ークダウン電圧を越えるRF電圧が印加されるこ
とがない。さらに、低インピーダンスを呈する２
つのFETに流れるRF電流は入射するマイクロ波
の電力が増加するにつれて増えるが、これは、
FETのゲート幅を増すことによつて解決できる。
イツチでは、大電領のマイクロ波が入射した場
合、２つのFETが共に低インピーダンス線路を
呈するようにバイアスされるため、FETのブレ
ークダウン電圧を越えるRF電圧が印加されるこ
とがない。さらに、低インピーダンスを呈する２
つのFETに流れるRF電流は入射するマイクロ波
の電力が増加するにつれて増えるが、これは、
FETのゲート幅を増すことによつて解決できる。
以上のようにこの発明によれば、高電力のマイ
クロ波が入射した場合、２個のFETが共に低イ
ンピーダンスとなるようにバイアスされるため、
FETのドレイン・ソース電極間に印加されるRF
電圧は低くなり、FETの破損を招くことはない。
したがつて、ブレークダウン電圧の高いFETを
必要とせず、スイツチの歩留り向上に寄与すると
ころ大である。また、従来のように1/2波長の低
インピーダンス線路を用いてFETにかかるRF電
圧が低くする必要がないため、小形化が達成でき
る効果がある。
クロ波が入射した場合、２個のFETが共に低イ
ンピーダンスとなるようにバイアスされるため、
FETのドレイン・ソース電極間に印加されるRF
電圧は低くなり、FETの破損を招くことはない。
したがつて、ブレークダウン電圧の高いFETを
必要とせず、スイツチの歩留り向上に寄与すると
ころ大である。また、従来のように1/2波長の低
インピーダンス線路を用いてFETにかかるRF電
圧が低くする必要がないため、小形化が達成でき
る効果がある。
第１図はこの発明の一実施例によるマイクロ波
半導体スイツチの構造を示す図、第２図は第１図
に示したマイクロ波半導体スイツチの等価回路
図、第３図は従来のマイクロ波半導体スイツチの
構造を示す図、第４図は第３図の等価回路図であ
る。 ２は半導体基板、３は第１の入出力線路、４は
第２の入出力線路、５は第３の入出力線路、８は
第１の電界効果トランジスタ、９は第１の電界効
果トランジスタのソース電極、１０は第１の電界
効果トランジスタのドレイン電極、１１は第１の
電界効果トランジスタのゲート電極、１３は第２
の電界効果トランジスタ、１４は第２の電界効果
トランジスタのソース電極、１５は第２の電界効
果トランジスタのドレイン電極、１６は第２の電
界効果トランジスタのゲート電極、１７はバイア
ス回路、２０は接続点である。なお、図中、同一
符号は同一、又は相当部分を示す。
半導体スイツチの構造を示す図、第２図は第１図
に示したマイクロ波半導体スイツチの等価回路
図、第３図は従来のマイクロ波半導体スイツチの
構造を示す図、第４図は第３図の等価回路図であ
る。 ２は半導体基板、３は第１の入出力線路、４は
第２の入出力線路、５は第３の入出力線路、８は
第１の電界効果トランジスタ、９は第１の電界効
果トランジスタのソース電極、１０は第１の電界
効果トランジスタのドレイン電極、１１は第１の
電界効果トランジスタのゲート電極、１３は第２
の電界効果トランジスタ、１４は第２の電界効果
トランジスタのソース電極、１５は第２の電界効
果トランジスタのドレイン電極、１６は第２の電
界効果トランジスタのゲート電極、１７はバイア
ス回路、２０は接続点である。なお、図中、同一
符号は同一、又は相当部分を示す。
Claims (1)
- １ 半導体基板に電界効果トランジスタとマイク
ロストリツプ線路とでなる回路素子を一体構成
し、上記の電界効果トランジスタのドレイン電
極、ソース電極を同電位とし、ゲート電極に印加
するバイアス電圧を変えることによりマイクロス
トリツプ線路を伝搬するマイクロ波の伝搬径路を
切り換えるマイクロ波半導体スイツチにおいて、
第１の入出力線路と第２の入出力線路および第３
の入出力線路の接続点の近傍において、上記接続
点と第２の入出力線路とに直列に第１の電界効果
トランジスタのドレイン電極とソース電極を接続
し、かつ、上記接続点から略1/4波長の長さの第
３の入出力線路の位置に、第３の入出力線路に対
して並列に、ソース電極を接地した第２の電界効
果トランジスタのドレイン電極を接続した構成と
したことを特徴とするマイクロ波半導体スイツ
チ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23813885A JPS6297403A (ja) | 1985-10-22 | 1985-10-22 | マイクロ波半導体スイツチ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23813885A JPS6297403A (ja) | 1985-10-22 | 1985-10-22 | マイクロ波半導体スイツチ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6297403A JPS6297403A (ja) | 1987-05-06 |
| JPH0366841B2 true JPH0366841B2 (ja) | 1991-10-18 |
Family
ID=17025756
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23813885A Granted JPS6297403A (ja) | 1985-10-22 | 1985-10-22 | マイクロ波半導体スイツチ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6297403A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06232601A (ja) * | 1993-01-29 | 1994-08-19 | Mitsubishi Electric Corp | マイクロ波スイッチ回路 |
-
1985
- 1985-10-22 JP JP23813885A patent/JPS6297403A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6297403A (ja) | 1987-05-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |