JPH0366879B2 - - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明はインターフエイス回路を通つて交換
回路網と結合されている複数のターミナル回路を
具備している通信交換システムに関するものであ
る。

［従来の技術］ そのようなシステムについてはベルギー特許第
894422号明細書に記載されている。この従来のシ
ステムではインターフエイス回路は複数のターミ
ナル回路全てに対して共通に使用されている。こ
のシステムの欠点はインターフエイス回路の事故
の場合に全てのターミナル回路、例えば通信ライ
ンがサービスできなくなることである。このシス
テムの信頼性を増加させるための可能な方法は複
数のインターフエイス回路および同じく複数の制
御装置を使用することである。各ターミナル回路
は制御回路およびインターフエイス回路の別々の
対に関連させる。

［発明の解決しなければならない課題］ しかしながら、そのようなシステムは全ての制
御装置の動作の調整が必要であるために比較的複
雑であり、使用される制御装置の数が多いことに
よつて高価になる。

この発明の目的は上述の形式のように複数のイ
ンターフエイス回路を使用して信頼性を増加させ
たシステムであるが、制御装置の構成を工夫する
ことによつて比較的簡単で上記の従来のものに比
較して廉価なシステムを提供することである。

［課題解決のための手段］ この発明によれば、この目的は、インターフエ
イス回路を通つて交換回路網と結合された複数の
ターミナル回路を具備している通信交換システム
において、ターミナル回路は一つの共通の制御装
置を具備し、複数の前記インターフエイス回路を
介して前記交換回路網と結合され、共通の制御装
置は、処理装置および制御手段を具備しており、
前記処理装置は複数のセグメントに区分された命
令のプログラムを蓄積するためのメモリおよび前
記命令の実行を制御して１つのセグメントの命令
の実行の完了を示す第１の信号を発生する処理手
段を備え、制御手段はこの処理手段を１つのセグ
メントの命令の実行中前記インターフエイス回路
のそれぞれに順次割当てることを特徴とする通信
交換システムによつて達成される。

［発明の効果］ このようなシステムによれば多数のインターフ
エイス回路が使用されるためにシステムの信頼性
は増加する。しかも前記のように構成された共通
の制御装置によつて複数のインターフエイス回路
を有効に制御することができるために制御装置の
構成が簡単になり、システムが比較的簡単で廉価
な構成にすることができる。

上述の、およびその他のこの発明の特徴は添付
図面を参照した以下の説明によつてさらに明らか
にされるであろう。

［実施例］ 主として第１図を参照すると、そこに示された
デジタル通信交換システムは複数のライン回路グ
ループを備え、各グループは共通の制御装置
DPTCを備えている。さらに詳しく説明すると、
32個のDPTCの各DPTCはトランスコーダおよび
フイルタ回路TCFと関連し、両者は16のライン
回路LC0〜15に共通であり、それなライン回路は
さらにデジタル信号プロセツサDSPおよびＬ１，
Ｌ２のようなラインにアクセスする加入者ライン
インターフエイス回路SLICを備えている。図示
の交換システムにおいては通話信号はPCMワー
ドに変換される。トランスコーダおよびフイルタ
回路TCFの目的は線形PCMワードを圧縮された
PCMワードに、或いはその反対に変換すること
である。16個のデジタル信号プロセツサDSPは
主としてアナログ−デジタル変換およびデジタル
−アナログ変換動作を行ない、加入者ラインイン
ターフエイス回路SLICはライン制御および管理
を行なうことができる。上記32のDPTCはTDM
（時分割多重）リンクTINA／Ｂおよび
TOUTA／Ｂおよび２個のターミナル制御装置
TCEAおよびTCEBを介して電話交換回路網
SNWに結合されている。ターミナル制御装置
TCEAおよびTCEBはそれぞれエレクトリカル・
コミユニケイシヨン第56巻第2/3号第135〜147頁
に記載されたような形式のものである。

クラスタを形成している32のDPTCは相互接続
されており、それらのそれぞれの目的は32×16＝
512のラインまたはターミナル間および２個のタ
ーミナル制御装置TCEAおよびTCEB間のインタ
ーフエイスとして動作することである。データは
それぞれターミナルTINA，TOUTAおよび
TINB，TOUTBを有する上記TDMリンクを介
してDPTCとこれらのターミナル制御装置TCEA
との間で伝送される。これらのTDMリンクは全
て4096MHzの周波数で動作し、125マイクロ秒の
フレームが使用される。各フレームは32チヤンネ
ルよりなり、各チヤンネルは16タイムスロツトよ
りなる。後述するようにこの制御装置の目的はチ
ヤンネル１６を介してTCEAとTCEBを交互に
DPTCとの間で制御データの転送をするように制
御することである。

次に第２図を参照すると、チツプ上に集積さ
れ、図示のように接続されたDPTCの各構成要素
が示されている。

直列入力並列出力レジスタSIPOAおよび
SIPOBは入力端子TINAおよびTINBを有し、そ
れらはそれぞれ上記TDMリンクを介してターミ
ナル制御装置TCEAおよびTCEBと接続されてお
り、一方並列入力直列出力レジスタPISOAおよ
びPISOBはそれぞれ出力端子TOUTAおよび
TOUTBを介して、およびそれらと同じ名称の
TDMリンクを介してターミナル制御装置TCEA
およびTCEBと接続されている。これら４個のレ
ジスタは16ビツトデータバスDF〜DOによつて２
個の命令レジスタIRAおよびIRBに接続されてい
る。上記レジスタ間のデータの転送はDPTCのチ
ヤンネル１６デコーダCH16DECによつて発生さ
れる制御信号によつて行われる。これらの信号は
SIPOAからデータを読み取りそれらをIRAに書
込むW16A、IRAからデータを読み取りそれらを
PISOAに書込むR16A、データをSIPOBからIRB
に転送するW16B、IRBからPISOBにデータを転
送するR16Bである。２個の命令レジスタIRAお
よびIRBはまたリセツト信号IRRESAおよび
IRRESBにより制御される入力を有し、それらは
付勢されたときこれらの命令レジスタIRAおよび
IRBの内容をそれぞれ０に等しくする。さらに命
令レジスタIRAおよびIRBは８ビツトバスBB7〜
BB0によつて例えば制御レジスタ、ライン駆動
およびダイナミツクRAMおよびミスマツチデー
タを蓄積するFIFOを含むDPTCの他の回路（図
示せず）に接続されている。これらの回路は本出
願人のベルギー特許第898959号に詳しく記載され
ている。

レジスタセレクタMUX1は２本のそれぞれの
16ビツトバスによつて命令レジスタIRA，IRBに
接続され、他の16ビツトバスIRF−IRoによつて
構成された出力を備えている。このレジスタセレ
クタMUX1はDPTCがそのＡ側すなわちTCEA，
IRAに対して動作するか、そのＢ側すなわち
TCEB，IRBに対して動作するかを示す選択信号
Ａ／Ｂによつて制御される。選択信号Ａ／Ｂの論
理値１または０の作用で、IRAの内容またはIRB
の内容がそれぞれMUX1の出力バスに出力され
る。

チヤンネル16主デコーダ兼ラツチ回路
CH16MDECは16ビツトバスIRF−IR0に接続さ
れた入力を備え、レジスタセレクタMUX1によ
つて選択された命令レジスタIRAまたはIRBの内
容を受信するように構成されている。その目的は
この命令レジスタ中に含まれた命令の動作符号を
解読し、その同様の名称の出力端子SOP，TS，
Ｒ／Ｗ，SOPSCAN，およびEOPにそのコード
に対応したそれぞれ別々の出力信号を与えること
である。さらに命令レジスタに蓄積された命令が
データを含むとき後者は詳細については後述する
ようにCH16MDECの４ビツト出力バスCC3〜
CC0または３ビツト出力バスRYAD2〜RYAD0
のいずれかに出力を与える。チヤンネル16主デコ
ーダ兼ラツチ回路CH16MDECはまた前記選択信
号Ａ／Ｂによつて制御される。CH16MDECの出
力信号はその端子TSおよびEOPに発生し、
DPTCターミナルセレクタおよびラツチ回路
DPTCSELに供給され、そのDPTCSELは選択信
号Ａ／Ｂ、入力STRに与えられたDPTCの識別
信号、および16ビツトバスIRF−IR0の一部に与
えられる５ビツトIR8〜IR4によつてさらに制御
される。このセレクタの目的は後述のようにその
出力にターミナル選択信号SELを発生することで
ある。このターミナル選択信号SEL、上記
CH16MDECの出力信号SOP，TS，Ｒ／Ｗ，
SOPSCAN，およびEOP、DPTCの共通ライン
処理装置（図示せず）によつて発生された信号
EOPSCANおよびMYTURNおよびインターフ
エイス制御装置兼ラツチ回路AUTOMATONに
より与えられるプロセツサリクエスト信号PREQ
はマルチプレクサMUX2の入力の全体を構成し、
このマルチプレクサMUX2は２キロビツトプロ
グラムされた読取り専用メモリPROM出力端子
CTRL3から供給される一組の入力制御信号
CTRL3の制御下に出力信号Ｘを与える。信号Ｘ
は論理装置LUに与えられ、この論理装置LUに選
択信号Ａ／Ｂ、PROMの出力端子OPCDEに出力
される信号、制御論理回路CLCによつて発生さ
れる承諾信号EACKもまた供給される。論理装置
LUは２個のプログラムカウンタPCAおよびPCB
を制御し、プログラムカウンタPCAおよびPCB
は共にPROMの端子CTRL1に結合され、その出
力はプログラムカウンタセレクタMUX3に結合
され、プログラムカウンタセレクタMUX3は選
択信号Ａ／Ｂの値の関数としてPCAまたはPCB
の内容を出力する。

プログラムカウンタセレクタMUX3の出力は
PROMに関連するアドレスデコーダADRに供給
され、PROMは出力端子OPCDE、CTRL1，
CTRL2，CTRL3を有しており、その後の３個の
端子は選択信号Ａ／Ｂと共に前記制御論理回路
CLCに接続されている。CLCはその出力に前記
承諾信号EACKおよび命令レジスタリセツト信号
IRRESAおよびIRRESBを発生する。命令レジス
タIRAおよびIRBならびに前記他の回路（図示せ
ず）のためにCLCの他の出力端子に読取りおよ
び書込み信号が発生される。

前記インターフエイス制御装置兼ラツチ回路
AUTOMATONはチヤンネル16デコーダ
CH16DECにより発生された入力信号W16Aおよ
びW16Bおよび制御論理回路CLCから供給された
入力信号EACKを有している。AUTOMATON
の出力は選択信号Ａ／Ｂおよびプロセツサリクエ
スト信号PREQである。

制御装置DPTCの機能について以下説明する。
各DPTCは７バイトの駆動情報およびライン当
り、または16ラインのターミナル当り、又は
DPTCが関連するターミナル当り１バイトの操作
情報を蓄積するダイナミツクRAM（図示せず）
を有している。さらにそれは制御レジスタおよび
これらのターミナルに関連するミスマツチ情報
MMIを蓄積するためのFIFOを備えている。この
ミスマツチ情報は走査によつて得られた新しい情
報とRAMの対応する走査バイトに蓄積された前
の情報とを比較することによつて得られる。

情報はチヤンネル１６を介して伝送されるパケ
ツトによつてターミナル制御装置TCEA，TCEB
およびDPTCの間で交換される。例えば多数のラ
インおよびDPTCの制御レジスタに対する多数の
読取りおよび書込み命令は単一のパケツトにおい
て伝送されることができる。第３図はそのような
情報パケツトの伝送の一例を示している。：ソー
スパケツトSPはTDMリンクTINAを介して
TCEAからクラスタDPTC0〜31に送られ、その
情報はワード単位でTDMリンクTOUTAを介し
て復帰パケツトRPとしてDPTCからTCEAに戻
される。そのような伝送動作の詳細については後
述する。

送られたパケツトの最初のワードは常に“パケ
ツトのスタート”ワードであり、最後のワードは
常に“パケツトの終了”ワードであり、これらの
２つのワードの間に読取りおよび書込み命令が伝
送される。それらの命令の各グループに先行して
“ターミナル選択”ワードとしてそれを識別する
コードを含み、またDPTCの識別信号および命令
が行われるべきラインまたはターミナルのアドレ
スを含むワードがある。それ故ターミナル選択ワ
ードに後続する各ワードおよび他のターミナル選
択ワードまたはパケツトの終了ワードに先行する
各ワードは同じターミナルまたはDPTCの制御レ
ジスタに関するものと考えられることができる。
読取りおよび書込み命令はデータフイールドと
RAMまたはDPTCの制御レジスタのためのアド
レスを含む。読取り命令は挿入されたデータを伴
つてターミナル制御装置TCEA，TCEBに戻さ
れ、書込み命令はデータフイールドにおける新し
いレジスタ内容を伴つてTCEA，TCEBに戻され
る。したがつてTCEA，TCEBから受信された各
ワードはDPTC中の作用の立上がりを与えDPTC
からTCEA，TCEBへ復帰パケツト中に送られる
べき１ワードを生じさせる。したがつて通常復帰
パケツトは対応するソースパケツトと同じ長さを
持つ。しかしながら、もしもソースパケツトがパ
ケツトの終わりのワードのすぐ前に“パケツト走
査スタート”ワードを含んでいるならば、DPTC
のFIFO中に含まれた可能なMMIはターミナル制
御装置に送られ、その場合には復帰パケツトの長
さはソースパケツトの長さよりも大きいこともあ
り得る。

再び第２図に戻ると、あるワードが対応する
TDMリンクTINAまたはTINB上のチヤンネル
１６を通つてTCEAまたはTCEBによつて送られ
るとき、それはそれぞれSIPOAまたはSIPOB中
に負荷される。TDMリンクTINAまたはTINB
上のチヤンネル１６の各発生においてチヤンネル
１６デコーダCH16DECは適当な書込み信号
W16AまたはW16Bを各命令レジスタIRAまたは
IRBに供給し、SIPOAまたはSIPOBの内容をそ
れぞれIRAまたはIRBに負荷する。同じ信号
W16AまたはW16BまたはAUTOMATONに供
給され、それはこの書込み信号をラツチし、対応
する選択信号Ａ／Ｂを与える。信号EACKの値の
関数としてプロセツサリクエスト信号PREQは後
述のようにプログラムされたメモリPROMを付
勢する。前記のように選択信号Ａ／Ｂはレジスタ
セレクタMUX1を制御し、この信号の関数とし
て対応する命令レジスタIRAまたはIRBの内容チ
ヤンネル１６主デコーダ兼ラツチ回路
CH16MDECに供給される。同時にこれらの内容
の５個の選択されたビツトが出力バスIR8〜IR4
を通つてDPTCターミナルセレクタおよびラツチ
回路DPTCSELに供給される。チヤンネル１６主
デコーダ兼ラツチ回路CH16MDECはターミナル
制御装置によつて伝送されたワードの種類を識別
し、検出されたコードに対応する出力信号を与え
る。CH16MDECにより発生されたた主出力信号
はSOPであり、それは命令レジスタ中のパケツ
トのスタートワード、ターミナルセレクタワード
にたいするTS、読取りまたは書込み命令に対す
るＲ／Ｗ、パケツト走査スタートワードに対する
SOPSCANおよびパケツトの終了ワードに対す
るEOPの存在を示す。さらに読取りまたは書込
み命令に含まれているアドレスがCH16MDECの
３ビツトバスBYAD2−BYAD0に出力される。

ターミナル選択ワードが受信された場合には、
チヤンネル16主デコーダ兼ラツチ回路
CH16MDECはTS信号を同じ名称の出力端子に
出力し、ターミナル選択ワードに含まれているタ
ーミナルアドレスをラツチする。この回路は、２
個のパケツトがそれぞれDPTCのＡ側またはＢ側
から同時に受信機されることができるようにする
ために２個のターミナルアドレスをラツチするよ
うに構成されている。選択信号Ａ／Ｂの制御下に
CH16MDECはDPTCのＡ側またはＢ側に関する
ターミナルアドレスをその４ビツト出力バスCC3
〜CC0に出力する。さらにCH16MDECの出力信
号TSは後者を付勢するためDPTCターミナルセ
レクタおよびラツチ回路DPTCSELに送られる。
DPTCSEはそれからターミナル選択ワードに含
まれ、５ビツトバスIR8〜IR4上をDPTCSELに
送られたDPTC識別値とその入力STRにおいて
指示されたDPTC識別値との比較を開始する。も
しもこれら２個のDPTC識別値が等しいならば、
DPTCSELは内部ターミナル選択信号を発生す
る。CH16MDECについては２個のそのような内
部ターミナル選択信号はDPTCSEL中にラツチさ
れるが、選択信号Ａ／Ｂに応じてただ１個ターミ
ナル選択信号SELだけがDPTCSELの同じ名称の
端子に出力される。DPTC識別値間の比較は命令
レジスタIRAおよびIRB中に現われる各新しいタ
ーミナル選択ワードに対して行われ、ターミナル
選択信号SELはパケツトの終了ワードに対応する
信号EOPがCH16MDECによつて出力されるとき
消勢される。

DPTCSELにより発生された信号SEL、
CH16MDECの出力信号SOP、TS、Ｒ／Ｗ、
SOPSCANおよびEOP、AUTOMATONにより
発生されたプロセツサリクエスト信号PREQ、お
よび信号MYTURNおよびEOPSCANは入力マ
ルチプレクサMUX2の対応する入力に供給され
る。さらに詳しく説明すると、プロセツサリクエ
スト信号PREQはAUTOMATONにより信号
W16AおよびW16Bの各発生において、すなわち
TDMリンクTINAおよびTINB上の各即16に対
して、承諾信号EACKが受信されたとき送信され
る。信号MYTURNはこのDPTCがMMIを
TCEA／TCEBに送信するために選択されたひと
を示し、信号EOPSCANは32個のDPTCの全て
のFIFOを蓄積するMMIが空であり、復帰パケツ
トが予め定められた長さを超過していることを示
している。これらの２個の信号はＡおよびＢ側に
関係する共通のラインハンドラＡおよびＢによつ
て供給され、前述の特許明細書に詳細に説明され
ている。MUX2の入力信号の一つはターミナル
CTRL3によつて供給される入力制御信号によつ
て選択され、このマルチプレクサMUX2の出力
信号Ｘとして現われる。

プログラムされたメモリPROMはDPTC中の
チヤンネル１６命令を処理し、第６図のフローチ
ヤートに示したように動作する。PROMによつ
て実行されたアルゴリズムは完全に逐次化され、
PROMはそのマイクロプログラム中で次のセツ
トの命令を使用する。すなわち、実行命令および
条件ジヤンプ命令であり、それらは同じ長さをも
ち、すなわちそれらはそれぞれ27ビツトよりな
る。

実行命令においては３ビツトは動作コードに割
当てられ、命令の形式を識別する。これらのビツ
トは出力端子OPCDEを介して論理装置LUに送
られる。命令番号Niの実行命令の場合には次に
続く命令の番号はNi＋１であり、全ての命令は
同じ長さであるから、Ni＋１のアドレスは１個
の命令の長さだけインクレメントされたNiのア
ドレスに等しい。後者のアドレスは計算され、選
択信号Ａ／Ｂに応じてプログラムカウンタPCA
またはPCBを選択する論理装置LUの制御下にプ
ログラムカウンタPCAおよびPCB中にラツチさ
れる。実行命令の残りの24ビツトは上述の他の回
路中の読取りおよび書込み命令の実行を制御する
信号をその出力に出力するため端子CTRL1，
CTRL2，CTRL3を対して制御論理回路CLCへ送
られる制御信号である。

条件ジヤンプ命令もまたターミナルOPCDEを
介してLUに伝送された３ビツト動作コードを有
するが、今度は13ビツトが制御信号として使用さ
れ、ターミナルCTRL2を介してCLCに送られる。
それらは実行命令の制御ビツトと同じ目的を有す
る。残りの11ビツトから５ビツトがMUX2の入
力制御信号として使用され、入力MUX2の一つ
がこのマルチプレクサの出力信号Ｘとして現われ
なければならないためにターミナルCTRL3を介
してそれに送信される。一方他の６ビツトはそれ
に続く命令アドレスを構成し、ターミナル
CTRL1を介してプログラムカウンタPCAおよび
PCBに供給される。命令番号Niを有する条件ジ
ヤンプ命令に対して、次の命令の番号は状態に対
する答が真が偽かによる。この答えはマルチプレ
クサMUX2の出力信号Ｘの値によつて決定され
る。この信号の制御下に論理装置LUは次の命令
の番号がNi＋１であるか否かを決定し、実行命
令またはｉと無関係のｊによるNjに対するのと
同様に計算され、そのアドレスはPROMのター
ミナルCTRL1を介して条件ジヤンプ命令それ自
身によつてプログラムカウンタPCAおよびPCB
に与えられる。

上述のように制御論理回路CLCはDPTCにおけ
る読取りおよび書込み動作の実行を制御する命令
信号READおよびWRITEを出力する。DPTCの
制御レジスタに対する書込み命令に対して制御レ
ジスタのアドレスはCH16MDECにより供給され
る３ビツトバスBYAD2〜BYAD0上に与えられ
る。RAM中のライン駆動バイトの書込み命令に
対してラインまたはターミナルアドレスは４ビツ
トバスCC3〜CC0上に供給され、バイトアドレス
は３ビツトバスBYAD2〜BYAD0に与えられ、
両アドレスはCH16MDECから来る。命令レジス
タIRA，IRBから制御レジスタまたはRAM位置
へのデータの伝送は８ビツトBB7〜BB0によつ
て行われる。読取り命令に対しては同じバス
BB7〜BB0が制御レジスタまたはRAM位置に内
容を命令レジスタIRAまたはIRB中へ負荷するの
に使用される。書込み命令に対してはラインアド
レスは４ビツトバスCC2〜CC0に供給され、レジ
スタアドレスは３ビツトバスBYAD2〜BYAD0
に与えられる。DPTCのＡ側とＢ側の間の選択は
常にAUTOMATONによつてその出力選択信号
Ａ／Ｂを介して行われる。

チヤンネル１６デコーダCH16DECにより発生
された読取り信号R16AおよびR16Bの制御下に
復帰パケツトは適当な命令レジスタIRAまたは
IRBの内容をそれぞれ並列入力直列出力レジスタ
PISOAまたはPISOBへ負荷することによつて形
成される。並列入力直列出力レジスタPISOAま
たはPISOBから出たデータはそれぞれTDMリン
ンクTOUTAおよびTOUTBのチヤンネル１６
を介して対応するターミナル制御装置TCEAおよ
びTCEBに伝送される。

インターフエイス制御およびラツチ回路または
AUTOMATONの回路は第４図に詳細に示され
ている。それは主としてアンドゲートの論理アレ
イLAANDおよびオアゲートの論理アレイLAOR
を具備し、LAANDの出力はLAORの入力に接続
されている。これら二つの論理アレイは4096MHz
の同じ周波数を有するクロツク信号C4＋，4＋，
C4−および4−によつて制御され、信号4＋，
C4−はそれぞれC4＋，C4−の補数である。さら
に信号C4−は方形波でありC4＋は正の部分がC4
−のそれより小さく、C4−の負の部分の中央で
生じる方形波である。

論理アレイはまた電源端子VDD＝５ボルトお
よび接地端子GNDに接続されている。各論理ア
レイは行および列から構成され、MOSトランジ
スタ、インバータおよびパストランジスタと呼ば
れる通過ゲートを具備している。

PMOSトランジスタはそれらのゲート電極に
小さな円を付して略図的に示している。通過ゲー
トはNMOSトランジスタおよびPMOSトランジ
スタによつて構成され、それらのソースおよびド
レイン電極は相互に接続され、それらのゲート電
極は適当な相補クロツク信号C4＋，4＋，また
はC4−，4−によつて制御される。

LANDにおいて行はC4および4＋によつて制
御される通過ゲートを介して入力端子I0〜15に接
続され、列はインバータを介して出力端子OAに
接続されている。各入力信号に対して割当てられ
た２つの行がある。第１の行は入力信号それ自身
によつて制御され、第２の行は入力が第１の行に
接続され、出力が第２の行に接続されたインバー
タによつて得られるこの入力信号の反転信号によ
つて制御される。LAANDの各列は数個の
MMOSトランジスタからなり、それらのトラン
ジスタはソース・ドレイン路を通つて直列に接続
され、それらのゲートは列出力において所望のア
ンド機能を行なうために適当な行にそれぞれ接続
されており、以下機能トランジスタと呼ばれる。

さらに、LAANDはまた２個の制御行を有す
る。第１の制御行は各列との交差点においてそれ
ぞれ一つ配置され、ドレイン電極が電源端子
VDDに接続され、ソース電極が対応する列の一
端に接続されているPMOSトランジスタによつ
て構成されている。これら後者の列の端部は出力
インバータを介してそれぞれLAANDの出力端子
OA〜CLに接続されている。これらのPMOSトラ
ンジスタのゲート電極は全てこの第１の制御行に
接続され、この第１の制御行自体はクロツク信号
C4＋によつて直接制御される。第２の制御行も
また各列にたいして１個のNMOSトランジスタ
を備え、それらのドレイン電極対応する列の他端
に接続されている。これらのトランジスタのソー
ス電極は接地端子に接続され、ゲート電極は全て
この第２の制御行に接続され、これら第２の制御
行自体はクロツク信号4＋によつて直接制御さ
れている。

LAANDの出力端子OA〜OLはLAORアレイの
同じ名称の入力端子にそれぞれ対応している。
LAORアレイにおいては各入力端子OA〜OLは
一つの列に接続され、出力端子O0〜O4はインバ
ータおよびクロツク信号C4−および4−により
制御される通過ゲートを介して行に接続されてい
る。各行はまたPMOSトランジスタのソース・
ドレイン路を介してVDDに接続され、そのトラ
ンジスタのゲート電極にはクロツク信号4＋が
供給される。出力端子O0〜O4において行われる
オア機能は行および列の適当な交差点に配置され
た数個のNMOSトランジスタによつて行われる。
これらのNMOS機能トランジスタのそれぞれは
そのドレイン電極がその行に接続され、そのゲー
ト電極が交差する列に接続され、一方これら全て
のトランジスタのソース電極はクロツク信号4
＋によつて制御されるゲート電極を有する
NMOSトランジスタのソース・ドレイン路を通
つて接地されている。

AUTOMATONの外部入力はLAANDの入力
端子I5に供給された承諾信号EACKおよびRSフ
リツプフロツプFF1およびFF2の設定入力端子に
それぞれ供給された書込み信号W16Aおよび
W16Bである。これらRSフリツプフロツプFF1お
よびFF2のリセツト入力端子Ｒはそれぞれ
LAANDの出力端子OAおよびOBに接続されて
いる。一方FF1およびFF2の反転出力端子はそ
れぞれLAANDの入力端子I3およびI4に接続され
ている。AUTOMATONの出力は出力端子O3に
出力された選択信号Ａ／ＢおよびLAORの出力
端子O4に出力されたプロセツサリクエスト信号
PREQである。LAORの各出力端子O0，O1およ
びO2に出力されたAUTOMATONの内部信号
Y0，Y1およびY2は反転され、それぞれ入力端子
I0，I1およびI2を介してLAANDへ再注入され
る。

クロツク信号4＋が低レベルにあるとき、
AUTOMATONはいわゆる予備充電状態である。
LAANDの出力端子OA〜OLはその時LAANDの
第１の制御行のPMOSトランジスタのソース・
ドレイン路を介してこれらの出力端子に供給され
る電位VDD、すなわち論理１により論理０であ
り、一方LAANDの端子I0〜I5に供給された入力
信号は正当と認められ、閉じている通過ゲートに
よつてNMOS機能トランジスタのゲート電極に
送られる。さらに、LAORの行は同じ名称の端
子に供給され、LAORのPMOSトランジスタの
ソース・ドレイン路を介してこれらの行に伝送さ
れる電位VDDにある。この電位VDDは、LAOR
の通過ゲートが開かれているためLAORの出力
端子へ伝送されない。

次の状態はクロツク信号4＋の高レベル値に
対応し、「評価」状態と呼ばれる。LAANDの通
過ゲートは今は開かれているから、入力信号はも
はやLAANDの行に伝送されず、対応する機能ト
ランジスタのゲート電極の電位は予備充電状態に
おいて定められた値に留る。LAANDの各列は今
は端子VDDから遮断され、接地端子GNDに接続
される。LAANDにおいては接地電位GNDは第
２の制御行の導通しているNMOSトランジスタ
によつてそれぞれ構成されている各列を介して出
力端子OA〜OLに供給され、NMOS機能トラン
ジスタは列および出力インバータのアンド機能を
行なう。したがつて、一つの列の全ての機能トラ
ンジスタが導通しているとき、すなわち論理値１
がそれらのゲート電極に供給されているとき、対
応する出力端子における信号の論理値は１であ
る。さらにLAORの入力端子OA〜OLは正当な
入力信号を有し、LAORの出力端子O0〜O4にお
ける信号もまた正当である。何故ならば、通過ゲ
ートは閉じており、LAORのNMOS機能トラン
ジスタはそのソース電極が接地端子GNDに接続
されているため清浄に動作しているからである。

それに続くクロツクの変化において、それは再
び予備電状態であるが、LAORの以前の出力信
号Y0〜Y2は反転され、それぞれ入力端子I0〜I2
を介してLAAND中に再注入される。
AUTOMATONの内部信号Y0，Y1，Y2は
DPTCプロセツサの機能を制御する。このプロセ
ツサはプログラムされたメモリPROMおよびそ
の関連回路すなわちアドレスデコーダADR、プ
ログラムカウンタPCAおよびPCB、プログラム
カウンタ選択装置MUX3およびデジタル装置LU
を備えている。AUTOMATONの動作を以下第
４図およびその状態図である第５図を参照に説明
する。この第５図では円の中の３デジツト３個の
内部信号Y2，Y1，Y0の論理値を示し、それらは
それぞれAUTOMATONの端子O2，O1，O0に
出力される。信号の低レベル値すなわち接地電位
GNDは論理状態０で示され、一方信号の高レベ
ル値すなわち電位VDD＝５ボルトは論理状態１
で示される。上記のようにAUTOMATON中の
信号の前進はクロツク信号4＋の正のパルス毎
に行われる。

AUTOMATONがDPTCのＡ側に対してアイ
ドル状態にあるとき、信号Y2，Y1，Y0はすべて
論理値０の状態にあり、これらの信号はLAOR
の出力端子O2，O1，O0とLAANDの入力端子
I2，I1，I0との間においてそれぞれ反転されるか
ら、こらの入力端子における論理状態はそのとき
全て１である。さらに、もしも、チヤンネル１６
デコーダCH16DECによる書込み信号W16A，
W16Bのいずれもが与えられなかつたならば、論
理状態１は両入力端子I3，I4に供給される。これ
らの条件においてLAANDの全ての出力端子OA
〜OLの状態は１である端子ODを除いて０であ
る。この状態の結果はLAORの端子O4における
出力信号PREQである、すなわちプロセツサリク
エストが存在しせず、端子O3における選択信号
Ａ／Ｂもまた０であることである。この後者の信
号はAUTOMATONが今DPTCのＢ側に対して
動作可能であることを示している。さらに出力端
子O2，O1，O0は今それぞれ０，１および１であ
る。この状態は第５図の右上の円で表わされてお
り、DPTCのＢ側に対するアイドル状態に対応し
ている。この場合に、値１，０および０はそれぞ
れ入力端子I2，I1，I0に与えられる。もしも、書
込み信号W16AおよびW16Bが以前として０であ
るならば、LAANDの出力端子OA〜OLは１であ
る端子OHを除いて全て０である。その結果出力
信号PREQは依然として０であるが、選択信号
Ａ／Ｂは今１であり、AUTOMATONが今
DPTCのＡ側に対して再び動作可能であることを
示す。LAORの出力端子O2，O1，O0における出
力信号は今全て０である。したがつて
AUTMATONはY2，Y1，Y0の３つが全て０で
あるその元の状態に戻る。上述のように状態000
および011はそれぞれDPTCのＡ側およびＢ側に
対するアイドル状態を表わし、書込み信号W16A
およびW16Bの存在しない状態で
AUTOMATONはDPTCのＡ側およびＢ側を交
互に選択するこれら２つのアイドル状態の間で振
動する。

書込み信号、例えばW16AがCH16DECによつ
て出力されたとき、それはAUTOMATONのRS
フリツプフロツプFF1によつてラツチされ、それ
はそれからアイドル状態000を状態001に切替え
る。何故ならば、端子OCは付勢されて１であり、
LAANDの他の出力端子は全て０であるからであ
る。端子OCにおける値１はLAORの出力端子O3
およびO4において他の値を１に上昇させる。こ
れはDPTCのＡ側が今選択されたこと（信号Ａ／
Ｂ＝１）およびプロセツサリクエスト信号PREQ
が付勢されたこと（信号PREQ＝１）を意味して
いる。これはもつと詳細に後述する上記プロセツ
サの動作を生じる。

この信号PREQに応じてAUTOMATONはプ
ログラムされたメモリPROMに結合された制御
論理回路CLCから承諾信号EACKを期待する。
この承諾信号EACKはプロセツサが新しい入力を
受信できることを示す。もしも承諾信号が与えら
れなければ、すなわち信号EACK＝０であれば、
LAANDの出力端子OKだけが１にされ、それ故
AUTOMATONは状態001からアイドル状態011
へ変化する。そこからAUTOMATONはアイド
ル状態ＢおよびＡの間で振動を開始しようとする
が、それが状態000に到達したとき、書込み信号
W16Aは依然としてRSフリツプフロツプFF1中
にラツチされているから、次に続く状態はは再び
001であり、新しいプロセツサリクエスト信号
PREQは制御論理回路CLCへ送られる。上記と同
じことは状態001にあるときに承諾信号EACKが
AUTOMATONによつて受信されるまで続けら
れる。その場合にはLAANDの出力端子OEだけ
が１であるから次に続く状態は010である。状態
010においては選択信号Ａ／Ｂは依然として１で
あるが、プロセツサリクエスト信号PREQは０に
リセツトされ、プロセツサは今や何等かの動作を
実行しているから、承諾信号EACKもまた制御論
理回路CLCによつて０にリセツトされる。

AUTOMATONは、新しい承諾信号EACKが
CLCによつて与えられるまで状態010のままであ
る。EACKが０であるかぎり、LAANDの出力端
子OFだけが１であり、状態は010のままである。
これはプロセツサがまだ動作中であることを意味
している。信号EACKがCLCにより供給される
とき、すなわちプロセツサが後述するように一連
の動作を完了したとき、端子OAが１であり、
DPTCのＡ側のアイドル状態とＢ側のアイドル状
態との間の振動が再び開始されるために
AUTOMATONは状態01になる。さらに端子
OAを介してそれに送られたRSフリツプフロツプ
FF1のリセツト入力Ｒにおける値１はFF1の出力
端子に論理１を与え、ラツチされた書込み信号
W16Aを消勢する。

経路011，100，101および000によるDPTCのＢ
側の動作シーケンスはDPTCのＡ側に対する上述
のシーケンス000，001，010および011と類似して
いる。それ故これ以上詳細な説明は行なわない。

プロセツサは第６図のフローチヤートに概略的
に示した動作シーケンスを実行する。

このフローチヤートを参照すると、電源を入れ
てスタートにした後、プロセツサはループ中で走
行し、まず待機状態Ａになる。プロセツサの動作
のブレークポイントにそれぞれ対応する３個の可
能な待機状態Ａ，Ｂ，Ｃが存在する。プロセツサ
がこれらの待機状態の一つに到達すると、承諾信
号EACKがその関連する制御論理回路CLCによ
つて発生される。この信号EACKは選択信号Ａ／
Ｂの値に応じてプログラムカウンタPCAまたは
PCBを阻止するために論理装置LUに送られ、ま
たAUTOMATONに送られ、それは対応する書
込み信号W16AまたはW16BがラツチされたRSフ
リツプフロツプFF1またはFF2をリセツトする。
AUTOMATONは上記のようにそのアイドル状
態000および011の一つにリセツトされる。信号
EACKはAUTOMATONに対して、プロセツサ
がリセツト状態にあり、後述するように
AUTOMATONから新しいプロセツサリクエス
ト信号PREQを受けることができることを示す。
実際の待機状態Ａ，ＢまたはＣはプログラムカウ
ンタPCAまたはPCB中に記憶され、それ故
AUTOMATONによつて供給された次のプロセ
ツサリクエスト信号PREQはDPTCのＡ側に対す
るものでもＢ側に対するものでもいずれでもよ
い。

プロセツサリクエスト信号PREQおよび適当な
選択信号Ａ／Ｂはチヤンネル１６デコーダ
CH16DECからの書込み信号W16AまたはW16B
の受信において、承諾信号EACKが利用可能であ
るときAUTOMATONによつて発生される。信
号PREQの目的はプロセツサを再びスタートさせ
ることであり、それ故この信号は入力マルチプレ
クサMUX2を介して論理装置LUに送られる。書
込み信号W16AまたはW16BはAUTOMATON
をそのアイドル状態000または011から状態001ま
たは100にそれぞれ切替える作用をする。
AUTOMATONが状態001または100にあり、プ
ロセツサが待機状態にあるとき、PROMは端子
CTRL3を介して送られた信号によつて、
AUTOMATONにより入力マルチプレクサ
MUX2に供給されたプロセツサリクエスト信号
PREQの選択を確実にする。マルチプレクサ
MUX2の対応する出力信号Ｘはそれから論理装
置LUに送られ、AUTOMATONの状態001また
は100によつてプログラムカウンタPCAまたは
PCBの動作を制御する。

上記のように、もしも、状態001または100にお
いて承諾信号EACKがそのプロセツサリクエスト
信号PREQに応答してAUTOMATONによつて
受信されないならば、それはそれぞれアイドル状
態011または000に戻る。反対に、もしも承諾信号
EACKが供給されるならば、AUTOMATONの
次の状態はDPTCのＡ側に対しては010になり、
Ｂ側に対しては101になる。これらの最後の状態
においてプロセツサリクエスト信号PREQは消勢
され、プロセツサが走行している間は承諾信号
EACKは出力されない。承諾信号EACKは、プロ
セツサが一連の動作を完了し、待機状態に戻つた
とき制御論理回路CLCによつて発生される。こ
の承諾信号EACKに反応してAUTOMATONは
そのアイドル状態000および011の一つに戻り、も
はや対応する書込み信号W16AまたはW16Bをラ
ツチしない。

第６図において、PROMの実行命令は方形の
枠で示され、状態ジヤンプ命令はダイアモンド形
の枠で示され、待機状態は長円形の枠で示されて
いる。

チヤンネル１６がTDMリンクTINAまたは
TINBに生じたときリセツト状態にあるプロセツ
サによる待機状態Ａからスタートすると、書込み
信号W16AまたはW16Bはチヤンネル１６デコー
ダCH16DECによつて付勢され、ソースパケツト
のワードは命令レジスタIRAまたはIRBにそれぞ
れ負荷される。AUTOMATONは選択信号Ａ／
Ｂを対応する値に設定しアイドル状態000または
011からこの選択信号Ａ／Ｂに応じて状態001また
は100にジヤンプする。さらに、AUTOMATON
は入力マルチプレクサMUX2を介してプロセツ
サにプロセツサリクエスト信号PREQを送る。帰
路においてプロセツサは制御論理回路CLCを介
してAUTOMATONに承諾信号EACKを返送し、
その制御論理回路CLCはAUTOMATONを状態
001または100から状態010または101にそれぞれさ
せる。プロセツサリクエスト信号PREQおよび承
諾信号EACKは消勢され、プロセツサはフローチ
ヤートに示された命令を実行する。

さらに詳細に説明すると、待機状態は実際には
特別条件ジヤンプ命令であり、制御信号として使
用されるその13ビツトは端子CTR2を経て制御論
理回路CLCへ送られる。それに応答してCLCは
承諾信号EACKを発生し、それは一方では選択信
号Ａ／Ｂに応じて対応するプログラムカウンタ
PCAまたはPCBを阻止するために論理装置LUに
送られ、他方ではプロセツサが今リセツト状態に
あり、新しいプロセツサリクエスト信号PREQを
受信可能であることを示すために
AUTOMATONに送られる。端子CTRL3を介し
て送られたこの条件ジヤンプ命令の５ビツトはプ
ロセツサリクエスト信号PREQを検出するため入
力マルチプレクサMUX2のこの信号と同じ名称
の入力PREQを選択するための入力制御信号とし
て使用される。プロセツサはそのような信号
OREQがAUTOMATONによつて供給されるま
でその命令位置において阻止されたままである。
その場合には対応するプログラムカウンタPCA
またはPCBはそこにジヤンプするためのプログ
ラムされたメモリPROMの次に続く命令アドレ
スを出力する。

待機状態Ａ後の最初の命令は条件ジヤンプ命令
SOPであり、それは命令レジスタIRAまたはIRB
中に存在するワードがパケツトのスタートワード
であるか否かをテストする。このテストを行なう
ために、この条件ジヤンプ命令SOP5個の入力ビ
ツトが出力端子CTRL3を経て入力マルチプレク
サMUX2に供給され、したがつて入力マルチプ
レクサMUX2は入力端子SOPを選択する。この
端子の信号はそれから論理装置LUへの信号Ｘと
して送られる。この信号Ｘの値に応じて論理装置
LUはプログラムカウンタPCAまたはPCBが
PROM中の次に続く命令のアドレス或いは条件
ジヤンプ命令SOPの６個のアドレスビツトによ
つてアドレスが与えられ、端子CTRL1経てPCA
またはPCBに送られる命令にジヤンプすること
を許容する。

もしもテストされたワードがパケツトのスター
トでないならば、条件ジヤンプ命令SOPの存在
はノーＮである。この場合にはIRAまたはIRBの
内容は妥当のものとされず、PROMの実行命令
０→IRに応じて制御論理回路CLCの各出力信号
IRRESAまたはIRRESBによつて０にリセツトさ
れる。この動作後プロセツサはこの待機状態Ａに
対応する特別条件ジヤンプ命令のアドレスを含む
ジヤンプ命令（図示せず）によつて再び待機状態
Ａにジヤンプする。さらにAUTOMATONはそ
のアイドル状態011に戻る。

その代わりに、もしもテストされたワードがパ
ケツトのスタートワードであるにらば、条件ジヤ
ンプ命令SOPの存在はイエスＹであり、プロセ
ツサは待機状態Ｂにおいて停止される。承諾信号
EACKがCLCによつてAUTOMATONに送ら
れ、それ故AUTOMATONは状態010または101
からアイドル状態011または000に変化するターミ
ナル制御装置TCEAまたはTCEBから来るソース
パケツトのパケツトスタートワードが妥当なもの
であり、レジスタPISOAまたはPISOBおよび
TDMリンクTOUTAまたはTOUTBのチヤンネ
ル１６を経て返送パケツトによりTCEAまたは
TCEBへ返送される。この転送動作はチヤンネル
１６デコーダCH16DECにより発生された読取り
信号R16AまたはR16Bによつて制御される。書
込み信号W16AまたはW16Bが次に発生したと
き、TCEAまたはTCEBにより送られたソースパ
ケツトの次のワードがそれぞれTDMリンク
TINA又はTINBおよびレジスタIRAまたはIRB
を経て命令レジスタIRAまたはIRB中に負荷され
る。AUTOMATONは再びアイドル状態000また
は011から状態001または100へ切替えられ、プロ
セツサにプロセツサリクエスト信号PREQを送信
する。後者は走行していないから（信号EACK＝
１）、それはプロセツサリクエスト信号PREQを
受け、AUTOMATONの新しい状態は010または
101になるプロセツサは今第６図のフローチヤー
トの待機状態Ｂからスタートし、その最初の動作
は条件ジヤンプ命令EOPである。

もしもワードがパケツトの終了ワードであれ
ば、ポジチブである答Ｙが条件ジヤンプ命令
EOPの出力に与えられ、プロセツサはフローチ
ヤートの待機状態Ａに戻される。信号EACKが
CLCによつてAUTOMATONに送られ、それを
アイドル状態に戻す。パケツトの終わりのワード
は復帰パケツトによつてTCEAまたはTCEBに返
送される。

一方、もしもワードがパケツトの終了ワードで
ないならば、ネガチブな答えＮが条件ジヤンプ命
令EOPの出力に与えられ、次の命令は他の条件
ジヤンプ命令SOPSCANであり、それは受信さ
れたワードが対応するターミナル制御装置に
DPTCのFIFO中に含まれたMMIを送信する命令
であるか否かをテストする。

もしもワードがパケツト走査開始ワードであれ
ば、条件ジヤンプ命令SOPSCANに対する答は
イエスＹであり、DPTCのFIFO中に含まれた
MMIは詳細については後述するようにTCEAま
たはTCEBに送られる。

その代わりに、もしもソースパケツトのワード
がパケツト走査開始ワードでなければ、条件ジヤ
ンプ命令SOPSCMNに対する答はノーＮであり、
プロセツサは別の条件ジヤンプ命令TSを実行す
る。この命令は命令レジスタIRAまたはIRBに負
荷されたワードがターミナル選択ワードであるか
否かをテストする。

もしもテストされたワードがターミナル選択ワ
ードであれば、その質問TSに対する答はイエス
Ｙであり、AUTOMATONはプロセツサから承
諾信号EACKを受信した後そのアイドル状態に戻
る。フローチヤートにおける分岐点は再び待機状
態Ｂである。さらに選択すべきターミナルのアド
レスはチヤンネル１６主デコーダ兼ラツチ回路
CH16MDECによりターミナル選択ワードから抽
出され、このCH16MDECにおいてラツチされ、
ターミナルが今選択されていることを示すターミ
ナル選択信号SELはDPTCターミナル選択兼ラツ
チ回路DPTCSELによつて発生され、そこにラツ
チされる。

その代わりに、もしもテストされたワードがタ
ーミナル選択ワードでなければ、ネガチブな答Ｎ
が条件ジヤンプ命令TSに対して出力として与え
られ、次に続く命令は再び条件ジヤンプ命令SEL
である。

条件ジヤンプ命令SELはターミナルが入力マル
チプレクサMUX2の入力信号SELを検査するこ
とによつてすでに選択されているか否かを質問す
る。

もしもターミナルがすでにソースパケツトの以
前のワードの一つによつて選択されているなら
ば、質問SELに対する答はイエスＹであり、後続
する命令は他の条件ジヤンプ命令Ｒ／Ｗであり、
その命令Ｒ／Ｗはそれが読取り命令か、書込み命
令かをテストする。

もしもどのターミナルもこのソースパケツトの
前の命令によつて選択されていなければ、質問
SELに対する答はノーＮであり、命令レジスタ
IRAまたはIRBに含まれたワードは妥当なもので
はない。この場合に、プロセツサの次の動作は実
行命令０→IRを実行することであり、その実行
命令は制御論理回路CLCによつて発生された各
出力信号IRRESAまたはIRRESBにより命令レジ
スタIRAまたはIRBの内容をゼロにリセツトす
る。この命令レジスタIRAまたはIRB中に妥当な
ものがないという指示は復帰パケツトによつて対
応するターミナル制御装置TCEAまたはTCEBに
戻される。最後に、プログラムされたメモリ
PROMはその待機状態Ｂに復帰する。

上述のとおり、質問SELに対してポジチブな答
Ｙの場合には次に続く命令Ｒ／Ｗはそれが読取り
命令であるか、書込み命令であるかをテストす
る。

読取り命令の場合には質問Ｒ／Ｗに対する答は
読取りＲであり、PROMの次に続く実行命令Ｎ
→IRの制御下にDPTCはRAM位置の一つまたは
命令レジスタIRAまたはIRB中のレジスタの一つ
の内容をこれらのデータを復帰パケツトによつて
TCEAまたはTCEBに送るために負荷しなければ
ならない。すべに述べたように、RAM位置は出
力バスCC3〜CC0上に供給されたラインまたはタ
ーミナルアドレスおよびチヤンネル１６主デコー
ダ兼ラツチ回路CH16MDECの出力バスBYA2〜
BYAD0上に与えられたバイトアドレスによつて
アドレスされる。一方データは８ビツトバス
BB7〜BB0上を伝送される。これらの動作後、
プロセツサは再び待機状態Ｂにジヤンプし、
AUTOMATONは対応するラツチされた書込み
信号W16AまたはW16Bが消勢された後アイドル
状態000と011との間で振動する。

その代わりに、もしもテストされたワードがデ
ータも含む書込み命令であるならば、条件ジヤン
プ命令Ｒ／Ｗは書込み信号Ｗを生じる。次の実行
命令IR→Ｎの制御下に書込み命令に含まれてい
たデータはバスCC3〜CC0およびBYAD2〜
BYAD0上に与えられるアドレスにより適正な制
御レジスタまたはDPTCのRAM位置中にバス
BB7〜BB0を介して負荷される。バスCC3〜CC0
上に得られるターミナルまたはラインアドレス
は、条件ジヤンプ命令Ｒ／Ｗが以前の条件ジヤン
プ命令SELに対するポジチブな答Ｙの後でのみ実
行されることができるため適正なものである。し
たがつて条件ジヤンプ命令Ｒ／Ｗがつこうされて
いるときは常に一つのターミナルが選択される。
フローチヤートにおける最終の待機状態はまたＢ
である。

上述のように、もしもパケツト走査開始ワード
が条件ジヤンプ命令SOPSCANが実行されてい
るとき命令レジスタIRAまたはIRBに存在するな
らば、他のグループの命令が実行されてDPTCの
FIFO中に含まれているMMIを命令レジスタIRA
またはIRB中に負荷する。さらに詳しく説明する
と、質問SOPSCANに対する肯定的な答の後プ
ロセツサは待機状態Ｃにジヤンプする。そこか
ら、パケツト終了ワードが復帰パケツトに供給さ
れるまで、TCEAまたはTCEBのソースパケツト
から来るワードは妥当とされるものは何もない。
もちろんこれはDPTCの対応する側に対してのみ
正しい。チヤンネル１６デコーダCH16DECから
の可能な対応する書込み信号W16AまたはW16B
はAUTOMATON中にラツチされる。TDMリ
ンクTINAまたはTINBのチヤンネル１６の発生
において、CH16DECにより発生された書込み信
号W16AまたはW16Bはプロセツサ承諾信号
EACKに応じてプロセツサリクエスト信号PREQ
がAUTOMATONにより送られるようにする。
その結果、プロセツサはフローチヤートの待機状
態Ｃにすぐ続く条件ジヤンプ命令EOPSCANを
実行する。この命令はパケツト走査終了信号
EOPSCANが入力マルチプレクサMUX2の同じ
名称の端子に与えられたか否かを検査する。

もしも、対応する共通ラインハンドラによつて
供給されたパケツト走査終了信号EOPSCANが
存在するならば、それはマルチプレクサMUX2
によりその出力信号Ｘを経て論理装置LUに送ら
れる。質問EOPSCANに対する答はその時イエ
スＹであり、プロセツサは実行命令EOP→IRヘ
ジヤンプし、それは復帰パケツトにより各ターミ
ナル制御装置TCEAまたはTCEBにそれを送るた
めに命令レジスタIRAまたはIRB中にパケツト終
了ワードを負荷させる。事実、パケツト終了ワー
ドは論理値０に対応し、それ故このワードの命令
レジスタIRAまたはIRB中への負荷は制御論理回
路CLCの出力信号IRRESAまたはIRRESBによ
つて実行されることができる。この復帰パケツト
中に負荷されたパケツト終了ワードはDPTCのそ
の側に対するFIFOが空であり、復帰パケツトが
その最大長を越えていることを示している。フロ
ーチヤートにおける最終位置は待機状態Ａであ
り、それ故プロセツサはTCEAまたはTCEBから
新しいソースパケツトを受信することができ、
AUTOMATON中にラツチされた可能な書込み
信号W16AまたはW16Bを妥当なものとすること
ができる。

一方、もしも信号EOPSCANが与えられない
ならば、質問EOPSCANに対する答はノーＮで
あり、次の命令は条件ジヤンプ命令MYTURN
であり、それは信号MYTURNが付勢されたか
否かを検査する。信号MYTURNはまた実際の
選択信号Ａ／Ｂに応じて対応する共通ラインハン
ドラによつて発生され、このDPTCが今選択され
て対応するターミナル素装置TCEAまたはTCEB
にそのFIFO中に含まれたMMIを送信することを
示している。

もしも信号MYTURNが付勢されるならば、
質問MYTURNに対する答はイエスＹであり、
DPTCのＡ側に対するFIFOまたはＢ側に対する
FIFOの内容は対応する命令レジスタIRAまたは
IRB中に負荷される。この動作は次の実行命令
FIFO→IRによつて制御される。復帰パケツトに
対してデータの出力周波数は最大でTDMリンク
TOUTAまたはTOUTB上のチヤンネル１６当
り1MMIバイトである。

一方、若しも信号MYTURNが付勢されない
ならば、質問MYTURNに対する答はノーＮで
あり、DPTCの命令レジスタIRAまたはIRBは制
御論理回路CLCの出力信号IRRESAまたは
IRRESBの制御下にＯで満たされる。この動作は
次に続く実行命令０→IRによつて制御される。

両方の場合においてフローチヤートの最終の点
は待機状態Ｃであり、上記のようにパケツト走査
終了ワードはFIFO走査を完了するために必要で
ある。

２個の待機状態の間においてプロセツサの動作
の期間が計算され、それ故何等かの新しい書込み
信号がチヤンネル１６デコーダCH16DECにより
発生される前にそれらは２個の可能な書込み信号
W16AおよびW16Bに対して完了される。

第６図のフローチヤートにおける動作のシーケ
ンスは第３図にされたようなパケツト伝送の一実
施例によつて説明される。

前述のようにパワーアツプスタート後、プロセ
ツサはその第１の待機状態にジヤンプする。
TCEAから来るソースパケツトSP中に現われる
最初のワードはパケツトスタートワードである。
待機状態Ａにすぐ続くプログラムされたメモリ
PROMの命令は条件ジヤンプ命令SOPであり、
それ故その質問に対する答はイエスＹである。プ
ロセツサはそのとき待機状態Ｂで終了し、パケツ
トスタートワードは読取り信号R16Aの次の発生
において復帰パケツトRPによつてTCEAに送ら
れる。

ソースパケツトSPの第２のワードはターミナ
ル選択ワードである。待機状態Ｂ後のプロセツサ
の最初の命令は条件ジヤンプ命令EOPである。
テストされたワードはパケツト終了ワードではな
く、それ故その質問EOPに対する答はノーＮで
ある。次の命令は条件ジヤンプ命令SOPSCAN
である。このワードはパケツト走査開始ワードで
はないから、その質問SOPSCANに対する答も
ノーＮであり、プロセツサは次の命令にジヤンプ
する。この次の命令は条件ジヤンプ命令TSであ
り、テストされたワードはターミナル選択ワード
ではないから、答はイエスＹであり、プロセツサ
はその待機状態Ｂへジヤンプする。その故このタ
ーミナル選択ワード復帰パケツトRPによつて
TCEAに戻され、ターミナル選択信号SELが
DPTCターミナル選択兼ラツチ回路DPTCSELに
よつて発生される。ターミナル選択ワード中に含
まれたターミナルのアドレスはチヤンネル１６主
デコーダ兼ラツチ回路CH16MDECによつて抽出
され、そこにラツチされる。このアドレスは選択
信号Ａ／Ｂに応じてCH16MDECの出力バスCC3
−CC0に送られる。

第３図の実施例における次のワードは読取り命
令である。プロセツサが再び待機状態Ｂからスタ
ートするとき、ノーの答Ｎが連続する質問EOP、
SOPSCAN、およびTSに対して与えられる。次
の命令は条件ジヤンプ命令SELであり、ターミナ
ルは前のワードによつて選択されたから、この質
問に対する答はイエスＹであり、それ故次の条件
ジヤンプ命令Ｒ／Ｗが実行される。質問Ｒ／Ｗに
対する答は読取りＲであり、次に続く命令は実行
命令Ｎ→IRであり、それはリクエストされたレ
ジスタまたはRAM位置と命令レジスタIRAとの
間のデータの転送を制御する。RAM中のレジス
タアドレスまたはバイアスアドレスはチヤンネル
１６主デコーダ兼ラツチ回路CH16MDECにより
読取り命令から抽出され、出力バスBYAD2〜
BYAD0上を伝送される。必要であればターミナ
ルアドレスがバスCC3〜CC0上で利用できる。復
帰パケツトは挿入されたリクエストされたデータ
を伴つてTCEAに読取り命令を返送する。これら
の動作後、プロセツサは待機状態Ｂに復帰する。

データを含む書込み命令はソースパケツトSP
中の読取り命令に後続する。先行する読取り命令
と同様にして後続される。プロセツサは待機状態
Ｂからスタートし、連続する条件ジヤンプ命令
EOP、SOPSCAN、TSはノーの答Ｎを受ける。
ターミナル選択信号SELは依然として妥当なもの
であり、それ故肯定の答Ｙが条件ジヤンプ命令
SELに対して与えられる。次に続く条件ジヤンプ
命令Ｒ／Ｗは今度は答として書込みＷを与え、次
の命令は実行命令IR→Ｎであり、それは命令レ
ジスタIRAとDPTC中のレジスタまたはRAM位
置との間のデータの転送を制御する。以前の読取
り命令の前に選択されたターミナルアドレスは変
更されないから、RAM中の同じターミナルまた
はラインアドレスがしようされ、このアドレスは
依然としてCH16MDECの出力バスCC3〜CC0上
に与えられる。さらに、制御レジスタのアドレス
またはターミナルのバイトのアドレスは書込み命
令自身によつて与えられ、チヤンネル１６主デコ
ーダラツチ回路CH16MDECの出力バスBYAD2
〜BYAD0上を伝送される。この後者のアドレス
は前の読取り命令中で与えられたものと異なつて
いる。プロセツサの最終の待機状態は依然として
待機状態Ｂであり、命令レジスタIRAは書込み命
令および復帰パケツトRPのための対応するデー
タによつて負荷される。

ターミナル選択ワードが書込み命令に後続す
る。これは条件ジヤンプ命令EOP、SOPSCAN
に対してノーの答Ｎを発生するが、条件ジヤンプ
命令TSに対しては肯定の答Ｙを生じる。上述の
ように、回路DPTCSELおよびCH16MDECは新
しいターミナルおよび／または結局他のDPTCを
選択する。もしもターミナル選択ワードに含まれ
ていたDPTC識別値およびDPTCSELの入力
STRによつて示されたDPTC識別値が合致して
いるならば、新しいターミナル選択信号SELが発
生され、DPTCSEL中にラツチされ、新しく選択
されたターミナルのアドレスがCT16MDECの出
力バスCC3〜CC0に供給され、そこにラツチされ
る。ターミナル選択ワード復帰パケツトRPによ
りTCEAに戻され、プロセツサは待機状態Ｂにお
いて終了する。

TCEAからのソースパケツトSPは今は読取り
命令を含んでいる。フローチヤートの待機状態Ｂ
からスタートして前の読取り命令について記載し
たのと同様に同じ処理が後続するが、今度はター
ミナルアドレスは相違している。上述のように、
フローチヤートのブレークポイントは待機状態Ｂ
であり、読取り命令は含まれたデータと共に復帰
パケツトチスセによりTCEAに戻される。

さらに、TCEAによつて発生されたソースパケ
ツトSP中の走査において、次に続くワードはパ
ケツト走査開始ワードである。プロセツサは再び
待機状態Ｂからスタートし、その次の動作は条件
ジヤンプ命令EOPであり、それに対する答はノ
ーＮであり、条件ジヤンプ命令SOPSCANがそ
れに続き、それは肯定の答Ｙを受ける。プロセツ
サは今度は待機状態Ｃで終わり、パケツト走査開
始ワードはTCEAに戻される。

もしも、ミスマツチ情報MMIがDPTCのＡ側
に対応するFIFOに存在するならば、それは今度
は復帰パケツトRPを介してTCEAに伝送される。
ソースパケツトSPの最後のワードはパケツト終
了ワードであり、全てのMMIが転送されたとき、
すなわち信号EOPSCANがDPTCのＡ側に対す
る共通ラインハンドラにより供給されたとき復帰
パケツトによりTCEAに返送されるだけである。

信号EOPSCANが対応する共通ラインハンド
ラにより伝送されない限り、否定の答ノーＮが条
件ジヤンプ命令EOPSCANに与えられ、それは
プロセツサの待機状態Ｃをもたらす。次いで、信
号MYTURNが同じ共通ラインハンドラにより
与えられる都度、条件ジヤンプ命令MYTURN
に対する答はイエスＹであり、FIFOの一つの
MMIは復帰パケツトRPによつてTCEAに送られ
るために命令レジスタIRA中に負荷される。各
MMIが送信された後、プロセツサは待機状態Ｃ
に戻る。一方、信号MYTURNが与えられなけ
れば、条件ジヤンプ命令MYTURNに対する答
はノーＮであり、命令レジスタIRAの内容は制御
論理回路CLCによつて発生された信号IRRESA
によつてゼロにリセツトされる。プロセツサの最
終の状態はまた待機状態Ｃである。

DPTCのＡ側に対するFIFOのMMIの全てが復
帰パケツトRPによつてTCEAに送られたとき、
或いはこの復帰パケツトRPの長さが予め定めら
れた値を越えたとき、信号EOPSCANが対応す
る共通ラインハンドラによつて発生される。条件
ジヤンプ命令EOPSCANに対する答はそのとき
イエスＹであり、次に続く命令は実行命令EOP
−IRであり、それは復帰パケツトRP中のパケツ
ト終了ワードの伝送を制御する。前述のように論
理値０であるこのパケツト終了ワードは制御論理
回路CLCにより後者の出力信号IRRESAによつ
て命令レジスタIRA中に負荷される。プロセツサ
はそれから待機状態Ａに戻り、新しいソースパケ
ツトがTCEAによつて発生されるであろう。

上記説明からAUTOMATONにより制御され
たプロセツサはDPTCとTCEAおよびTCEBの交
互のものとの間の交互のデータの伝送を制御する
ことが分る。TCEAとDPTCとの間の転送は
TDMリンクTINAおよびTOUTAを介して生
じ、TDMリンクTINBおよびTOUTBを介して
行われる。TCEBと同じDPTCとの間のデータの
転送とは独立している。

以上、本発明の原理を特定の装置と関連して説
明してきたが、この説明は単なる例示に過ぎず、
本発明の技術的範囲を制限するものではないこと
をはつきりと理解すべきである。

【図面の簡単な説明】

第１図は、共通制御装置DPTCを含むこの発明
の通信交換システムの１実施例のブロツク図を示
し、第２図は、この共通制御装置DPTCの詳細図
を示す。第３図は、この共通制御装置の動作の説
明に使用する図であり、第４図は、第２図の回路
のAUTOMATONの詳細図を示す。第５図は、
AUTOMATONの状態図を示す。第６図は、共
通制御装置DPTCの動作を示すフローチヤートで
ある。 DPTC……共通制御装置、TCF……トランス
コーダ兼フイルタ回路、DSP……デジタル信号
プロセツサ、SLIC……加入者ラインインターフ
エイス回路、SNW……交換回路網、TCEA，
TCEB……ターミナル制御装置。

Claims (1)

1. 【特許請求の範囲】 １ インターフエイス回路を通つて交換回路網と
   結合された複数のターミナル回路を具備している
   通信交換システムにおいて、 前記ターミナル回路は一つの共通の制御装置
   DPTCを具備し、複数の前記インターフエイス回
   路TCEA／Ｂを介して前記交換回路網SNWと結
   合され、 前記共通の制御装置DPTCは、処理装置および
   制御手段AUTOMATONを具備しており、 前記処理装置は複数のセグメントに区分された
   命令のプログラムを蓄積するためのメモリ
   PROMおよび前記命令の実行を制御して１つの
   セグメントの命令の実行の完了を示す第１の信号
   EACKを発生する処理手段（LU，PCA／Ｂ，
   MUX3，CLC，）を備え、 前記制御手段AUTOMATONはこの処理手段
   を１つのセグメントの命令の実行中前記インター
   フエイス回路TCEA／Ｂのそれぞれに順次割当て
   ることを特徴とする通信交換システム。 ２ 前記共通の制御装置は、前記インターフエイ
   ス回路のそれぞれのものに割当てられた第２の信
   号（W16A／Ｂ）を予め定められたインターバル
   で発生する手段を備え、前記制御手段は前記第１
   の信号EACKが供給される第１の入力と、前記第
   ２の信号が供給される複数の第２の入力とを備
   え、前記制御手段は前記第２の信号に応答して前
   記インターフエイス回路の１つを示す第３の信号
   Ａ／Ｂを発生する手段と、前記第１の信号に応答
   して前記セグメントの１つの命令の実行を前記処
   理手段に開始させる第４の信号PREQを発生する
   手段とを備え、前記１つのセグメントは前記第３
   の信号の関数であることを特徴とする特許請求の
   範囲第１項記載の通信交換システム。 ３ 前記処理手段は前記インターフエイス回路の
   それぞれのものと協同して動作し、実行されなけ
   ればならない命令のアドレスを蓄積することので
   きる複数のプログラムカウンタ手段PCA／Ｂと、
   前記第３の信号Ａ／Ｂによつて制御されて前記プ
   ログラムカウンタ手段の１つを選択する選択手段
   （MUX3）Ｓを備え、このプログラムカウンタ手
   段の１つはそれに蓄積された前記アドレスにおい
   て前記メモリPROMにアクセスする如く構成さ
   れていることを特徴とする特許請求の範囲第２項
   記載の通信交換システム。 ４ 前記メモリPROM中に蓄積された前記命令
   のプログラムは、前記メモリの出力に供給された
   制御データを含んでいる全て同じ長さを持つ第１
   と第２のセツトの命令を含んでおり、前記第２の
   セツトの命令はさらに他の命令のアドレスを含ん
   でおり、前記処理手段は前記第１のセツトの各命
   令に対して前記命令の長さから次に続く命令のア
   ドレスを計算し、前記第２のセツトの各命令に対
   して前記命令の長さ或いは前記他の命令のアドレ
   スのいずれかから次に続く命令のアドレスを計算
   することを特徴とする特許請求の範囲第２項記載
   の通信交換システム。 ５ 前記共通の制御装置は、前記複数のインター
   フエイス回路と結合されて前記インターフエイス
   回路のいずれか１つからデータを受信する如く構
   成され、この受信されたデータをデコードするよ
   うに構成されたデコード手段（CH16MDEC）に
   結合された出力を有してそれらの出力に対応する
   出力信号を出力する伝送手段と、前記デコード手
   段の出力および前記メモリの出力に結合されて前
   記制御データの制御下に前記出力信号の１つを選
   択し、それを制御信号Ｘとして前記プログラムカ
   ウンタ手段の動作を制御するために選択手段の出
   力に供給することができる第２の選択手段
   （MUX2）とを備えていることを特徴とする特許
   請求の範囲第４項記載の通信交換システム。 ６ 前記処理手段は前記第３の信号Ａ／Ｂと、命
   令のどのセツトがこの命令に属しているかを検出
   するために前記メモリの出力に与えられる実行さ
   れている命令の制御データ形成部分と、および前
   記制御信号Ｘとによつて制御される論理手段LU
   を備え、この論理手段は前記プログラムカウンタ
   手段を制御して前記第２のセツトの命令が検出さ
   れた場合に前記後続する命令のアドレスを計算す
   ることを特徴とする特許請求の範囲第５項記載の
   通信交換システム。 ７ 前記処理手段は前記メモリの出力において与
   えられた前記制御データに応答して前記第１の信
   号EACKを出力する出力手段CLCを備え、前記
   論理手段LUは前記第１の信号の制御下に前記セ
   グメントの１つの命令の全ての実行が完了した後
   前記プログラムカウンタを阻止することを特徴と
   する特許請求の範囲第６項記載の通信交換システ
   ム。 ８ 前記伝送手段は複数の時間チヤンネルからな
   る時分割多重リンクTINA／Ｂ，TOUTA／Ｂを
   介して前記複数のインターフエイス回路のそれぞ
   れと結合され、前記複数の時間チヤンネルの予め
   定められたものにおいて前記第２の信号が発生さ
   れることを特徴とする特許請求の範囲第５項記載
   の通信交換システム。