JPH036717B2 - - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はクロスポイントスイツチのための制御
装置に関する。

［従来技術］ クロスポイントスイツチは通信システム（特に
電話産業）において広く知られている。第３図は
簡単な片側用（one−sided）のクロスポイント交
換マトリツクスを示す。このクロスポイント交換
マトリツクスは４本のデータ線１０，１２，１
４、および１６を切替える。これらのデータ線は
端子を介してクロスポイント交換マトリツクスの
内部の行線１８，２０，２２、および２４に接続
される。クロスポイント交換マトリツクスは、さ
らに、前記行線と接触しない内部の列線２６およ
び２８を有する。しかしながら、行と列の交差点
にはそれぞれ双方向性のスイツチ（すなわちクロ
スポイント）が配置されている。各クロスポイン
トは行線と列線とを接続する。片側用スイツチの
最も簡単な場合、列線２６および２８は外部とは
接続されず、単に、行線と行線との接続線として
働く。データ線１０ないし１６のデータは全てク
ロスポイントを介してデータ線間を往来する。こ
れを達成するために、クロスポイントはターンオ
ンされねばならない。例えば、データ線１０およ
び１４を接続する場合はクロスポイント３０およ
び３２がターンオンされて、列線２６がその相互
接続線として働く。他の任意の２本のデータ線の
相互接続もそれに対応するクロスポイントおよび
列線がこれと同様に機能することによつて達成で
きる。クロスポイントは全て、制御バス４０を介
してクロスポイント交換マトリツクスに接続され
る制御装置３８で制御される。

第３図に示すようなクロスポイント交換マトリ
ツクスに使用できる制御装置は、これまで多くの
タイプが考え出されている。半導体クロスポイン
トスイツチの出現および電子交換システムの普及
によつて、多くの制御装置は集積回路（または制
御装置として機能付けられたプログラム可能なコ
ンピユータ）で実施されるようになつた。コンピ
ユータ処理による交換制御装置の従来例として、
米国特許第4331956号、第3935394号、および第
4196316号がある。しかしながらこれらに開示さ
れた電子交換網は、そのスイツチングの速度が遅
くてもよいような通信システム（これは相互接続
がいつたん確立すれば十分な一定期間にわたつて
データ線の相互接続が維持されるためである）の
ために設計されている。ところがクロスポイント
スイツチがコンピユータまたは他のコンピユータ
処理によるシステムの内部で使用されかつ相互接
続の持続時間が短いような場合は、相互接続を設
定するのに長時間を要する制御装置は、クロスポ
イントスイツチの有効帯域幅をかなり狭めてしま
う。言い換えれば、データ線の相互接続が要求さ
れてからそれが確立するまでは、データはクロス
ポイントを通過することはできず、したがつて、
関連するコンピユータのスループツトは落ちる。
コンピユータ処理による制御装置は比較的高速に
動作するであろうが、サービス要求があつてから
接続が確立するのに多数のマシンサイクルを要し
その分だけ処理が遅れる。この遅延は第３図に示
すような片側用スイツチの場合には特に顕著であ
る。何故なら、可能な接続経路が幾つも存在する
からである（未使用の列線を選択しなければなら
ない）。

［発明が解決しようとする問題点］ 以上説明したように、従来の制御装置はサービ
ス要求があつてから接続が確立するのに多数のマ
シンサイクルを要し、それに応じて多大な遅延を
伴つていた。

従つて本発明の目的はこの問題を解決すること
にある。

［問題点を解決するための手段］ 本発明を要約すれば以下のようになる。本発明
に基づく制御装置は並列およびパイプラインのア
ーキテクチヤで構成される複数の電子的な要素を
有する。パイプラインの特徴により、第１の要求
の或るステツプと、第２の要求の別のステツプ
と、を同時にサービスできる。また、パイプライ
ンのセグメント内での並列処理の特徴により、１
つのステツプの複数のサブステツプを並列に遂行
できる。これにより最小の遅延で要求に答えるこ
とができる。

［実施例］ 第２図はクロスポイント交換マトリツクスのア
レイおよびその制御装置を示す。図においては、
クロスポイント交換マトリツクス（以下単にマト
リツクスという）５０，５２，５４、および５６
が矩形パターンでアレイ構成されている。このよ
うなアレイ構成により適切なサイズのマトリツク
スで大規模なクロスポイント交換システムが実現
でき、しかも、マトリツクスのうちの１つが故障
した場合でもそれに対拠できる。データ線は図の
左側からマトリツクスへ入る。必要なデータ線の
数に応じて、垂直方向に配置するマトリツクスの
数を決定すればよい。制御装置５８は制御バス６
０を介してクロスポイントスイツチのスイツチン
グを制御する。米国特許第4023141号に、片側用
スイツチのための制御装置が開示されている。デ
コーダ、セレクタ、およびラツチを有する独立し
たマーカ６２は制御装置５８と制御バス６０との
間に設けられる。マーカ６２は、ラツチングとか
マトリツクスの付勢のようなルーチンタスクから
制御装置５８を解放する。米国特許第4119805号
にはクロスポイントの制御装置に用いるこのよう
なマーカが開示されている。データ線は端子を介
してマトリツクス内の行線（水平方向）に接続さ
れる。端子は３状態バツフアを含んでいてもよ
い。たとえば、マトリツクス５０のような１つの
マトリツクス内で２本のデータ線を相互接続する
場合は、第３図説明したのと同様にしてスイツチ
ングを遂行できる。ところで、たとえば、データ
線６４とデータ線６６のように異なるマトリツク
ス間で２本のデータ線を相互接続する場合は、マ
トリツクス５０および５２は両側用交換マトリツ
クスとして動作することができる。マトリツクス
５０および５２はそれぞれ列線（垂直方向）を有
する。列線は端子を介して垂直方向の相互接続６
８に接続され、これが閉路を形成する。もちろ
ん、この相互接続のためには、マトリツクス５０
および５２のクロスポイントは両方ともセツトさ
れねばならない。

第２図のアイレが付加的なマトリツクス列（５
４および５６）を含む理由は２つある。第１に
は、前に要求された接続が次に要求された接続を
阻止することのないように行と行の間の接続の完
全性を提供するために付加的な垂直方向の相互接
続線が必要となることがあるからである。第２図
からわかるように、同一マトリツクス内の列線に
せよ異なるマトリツクス間の垂直方向の相互接続
線にせよあらゆる可用な垂直方向の線は相互接続
線として利用できる。したがつて、マトリツクス
５０が故障してもマトリツクス５４を利用してス
イツチングを遂行することができる。これが第２
の理由である。もちろん、１以上のマトリツクス
が故障してもなおシステムの非閉塞性を維持した
いならば、故障がないとしたときの接続の完全性
に要求される必要数よりも多いマトリツクス列を
システムに付加すればよい。

第２図に示す制御装置５８は、相互接続を確立
するのに必要な情報を、切替えられるべきデータ
線から受け取る。この情報は、少なくとも、どの
データ線が接続を要求しているのかということ
と、接続のなされるべき相手側のデータ線がどれ
であるかということに関する情報を含む。そこ
で、ポートアダプタは交換システムへ入るデータ
線を受け入れて、いつ要求がされたかを認識し、
そうしてその要求を制御装置５８へ送る。サービ
ス要求がされていないときは、入力データが外部
データ線からマトリツクスアレイへ送られるか、
またはマトリツクスアレイから外部データ線へデ
ータが送られる。

第１図は本発明に基づく制御装置の実施例を示
すブロツク図である。外部のデータ線がＮ個のポ
ート（７０ないし７４）に接続される。ポート７
０ないし７４は、これらのデータ線がサービス要
求をどの時点で伝達したかを認識する。外部のデ
ータ線からポート７０ないし７４を介してマトリ
ツクスのデータ入力へ至る経路は図示されていな
い。サービス要求を直ちに遂行できない場合にそ
の要求を未処理サービスとして保持できるように
これらのポートはラツチを含むことができる。各
ポートはサービス要求線を介してポートアドレス
生成器７６に接続される。ポートアドレス生成器
７６は要求を行つているポートのアドレスを出力
する。さらにポートアドレス生成器７６は、２以
上のポートがサービスを要求しているときはどの
ポートがサービスされるべきであるかを調停す
る。選択されたポートのアドレスは起点アドレス
レジスタ７８に送られる。そうして選択されたポ
ートは内部の制御データバス８０へ自身のサービ
ス要求を出力する。このサービス要求は次に要求
レジスタ８２に書き込まれる。サービス要求は少
なくとも２つのタイプの情報、すなわち、その要
求が接続要求なのか切断要求なのかということと
接続に関係する宛先ポートはどれかということ、
を有する。ポートアドレス変換テーブル８４は宛
先ポートの論理アドレスを物理アドレスへ変換す
る。このようなアドレス変換機構を付加的に設け
ることによつて、外部のデータ線上の装置を再編
成しようとする場合、他の全ての装置の宛先アド
レスを更新する必要なく、これを行うことができ
る。宛先の物理アドレス、すなわち、接続がなさ
れるべき相手側のポートの番号、ポートアドレス
変換テーブル８４から宛先アドレスレジスタ８６
へ読み取られる。

第２図に示すクロスポイント交換マトリツクス
のアレイは片側用クロスポイントスイツチとして
働く。したがつて、要求をなした行を要求された
行に接続するために列を選択する必要がある。列
の選択はある程度自由であるが、現に別の接続に
使用されている列は避けなければならない。交換
システムが耐故障性を有する場合は、何らかの原
因により故障の発生した列もさらに避けられるべ
きである。

宛先ポートへの接続要求が出されたとき、その
ポートが可用である必要はない。そのポートが既
に要求線としてまたは被要求線として接続されて
いてもよい。実施例では同時に接続できる外部の
線は２本だけである。したがつて、ポート接続テ
ーブル８８を用いて、どのポートが現在ビジー状
態にあるかということを記録する。ポート接続テ
ーブル８８は、アドレスがポートに対応するよう
な、複数ワードのメモリとして構成される。各ア
ドレスのところには、少なくとも、そのポートが
ビジーであるか否かを示す標識が記憶される。本
実施例ではポート接続テーブル８８は、さらに、
ビジーポートのためにどの列が使用されているか
ということに関する情報も含む。したがつて、宛
先アドレスレジスタ８６によつてアドレス指定さ
れたポート接続テーブル８８内の場所に、要求さ
れたポートすなわち宛先ポートが可用か否かを示
す情報が存在する。この情報はメツセージテーブ
ルアドレスレジスタ９０へロードされる。メツセ
ージテーブルアドレスレジスタ９０は、内部の制
御データバス８０を介してメツセージテーブル９
２をポート７０，７２、および７４に接続する。
要求されたポートが使用不能であるためにその要
求が不成功に終わつた場合は、要求元ポートを介
して外部のデータ線上の要求元装置へメツセージ
が返送される。相互接続を確立するための、どの
列が可用であるかに関する情報は、列活動テーブ
ル９４に含まれる。列活動テーブル９４はシステ
ムの列の数に等しい数のビツトを有するレジスタ
である。列活動テーブル９４の１つのビツトが１
にセツトされると、その列がビジー状態であるこ
とが示される。列フリツプフロツプ９６は、接続
が要求されている場合は１にセツトされ切断が要
求されている場合は０にセツトされる。列アドレ
ス生成器９８は、列活動テーブル９４から、どの
列が可用であるかを判断して、相互接続を行うた
めにそのうちの１つを選択する。その後、選択さ
れた列に対応する、列活動テーブル９４のビツト
位置に１が書き込まれる。列アドレス生成器９８
は、単に、初めの可用な列を選択するものでもよ
いし、システムの要件に応じてさらに知能的な割
振りを遂行するものでもよい。列活動テーブル９
４は、さらに、故障の生じた列をその後は使用で
きないようにするためにも利用することができ
る。故障を検知したときはその列を１としてマー
クしておけば、これを達成できる。

この段階でクロスポイント交換を行うのに必要
な全ての情報が揃う。すなわち、起点アドセスは
起点アドレスレジスタ７８から利用でき、宛先ア
ドレスは宛先アドレスレジスタ８６から利用で
き、使用すべき列のアドレスは列アドレス生成器
９８から利用できる。これらの情報は行アドレス
制御バス１００および列アドレス制御バス１０２
へ送られる。行アドレス制御バス１００および列
アドレス制御バス１０２は、マーカ６２へ向かう
制御バス１０５の一部を形成する。マーカ６２が
クロスポイント交換マトリツクスを直接に制御す
る。

第１図の制御装置の主点は、どのポートがビジ
ーであるかを示すだけでなく、各ポートがどの列
に接続されているかを示すポート接続テーブル８
８である。これに関連して、相互接続のために使
用すべき列を指示する列アドレス生成器９８の出
力が接続状況レジスタ１０４へ送られる。そうし
て、接続状況レジスタ１０４の値を用いて、起点
アドレスレジスタ７８および宛先アドレスレジス
タ８６でアドレス指定される、ポート接続テーブ
ル８８の２つの場所に必要事項が書き込まれる。

以上説明したオペレーシヨンに係る全てのタイ
ミングおよびデータの流れを制御するために制御
論理１０６を設ける。個々の制御線（図示せず）
は制御論理１０６と第１図の全ての回路要素とを
相互に接続する。制御論理１０６は各回路要素に
調時された制御パルスを供給して、適切な時刻に
データを受信または送信するようにそれらの回路
要素を条件付ける。刻時装置（図示せず）がタイ
ミング信号を制御論理１０６へ供切する。これに
よつて制御装置の実行速度が決まる。制御論理１
０６は刻時装置によつて駆動されるカウンタとし
て実現できる。一定期間ごとに適切な制御信号を
有するカウンタがROMを制御する。カウンタが
別のシーケンスを表わす必要があるという理由
で、実行シーケンス中でジヤンプが要求される場
合もある。あるいは、PLA（Programmable
logic array）を用いて、クロツクの各カウント
の間に適切な制御信号を発生して次のカウントの
間で、回路要素から制御論理１０６へ送られてく
るデータに基づいてアドレスの生成を行うように
してもよい。さらに別な実施例として、制御論理
１０６は、並列的に制御信号を発生するプログラ
ムされたマイクロプロセツサであつてもよい。そ
のようなマイクロプロセツサによる制御回路はよ
く知られているものである。制御論理１０６の出
力は、マーカ６２へ向かう制御バス１０５の一部
として使用される。

サービス要求には少なくとも２つのタイプがあ
る。すなわち、接続要求と切断要求である。接続
要求は、さらに、宛先ポートが使用可能な場合と
そうでない場合とに分けられる。制御論理１０６
はこれらの異なる３つの場合の制御装置のオペレ
ーシヨンを制御する。制御装置はサービス要求に
対し３段階で動作する。第１段階では、ポートか
ら要求が取り出され、何をすべきかおよびそれが
できるかを判断するためにその要求が処理され
る。本実施例では、要求の取出しは３つのタイプ
のサービス要求に対して全て同じである。第２段
階でその要求が実行される。第２段階のオペレー
シヨンは、もちろん、なされるべき要求のタイプ
に依存する。その要求が首尾よく完了すれば、第
３段階が存在しそこでクロスポイントがマークさ
れる。第２図ではマーカ６２と制御装置５８が分
離しているが、適切な方法でマーカ６２を制御装
置５８に組み込むことも可能である。３つのタイ
プのサービス要求のためのオペレーシヨンのシー
ケンスを以下に説明する。このオペレーシヨンは
制御論理１０６の制御の下で第１図の個々の回路
において遂行される。

宛先ポートが使用可能な場合の接続要求のオペ
レーシヨンを表に示す。

表 接続要求（宛先ポート使用可能な場合） 要求取出し １ PAG←PORT：新しいポートアドレス生
成 ２ RR←PORT（PAG）：ポートからの要求読
取 ３ DAR←PATT（RR）：論理アドレスから物
理アドレスへの変換 ４ SAR←PAG：SARセツト CSR←PCT（DAR）：宛先ポートの状況を見
る MTAR←PCT（DAR）：戻りメツセージ選択 要求実行 １ CSR←CAG：PCT更新準備 COL FF←１：COL FF更新 ２ 制御バス←DAR：宛先アドレスを制御バ
ス１０５へ置く 制御浜バス←CAG：列アドレスを制御バス
１０５へ置く PCT（DAR）←CSR：PCT更新 CAT（CAG）←GOL FF：CAT更新 ３ 制御バス←SAR：起点アドレス制御バス
１０５へ置く 制御バス←CAG：列アドレスを制御バス１
０５へ置く PORT（SAR）←MT（MTAR）：ポートへ戻
りメツセージを置く PCT（SAR）←CSR：PCT更新 ４ CAG←CAT：新しい列アドレス生成 クロスポイントのマーク 表１（以下の表２および表３も同様）で使用
される第１図の各部分の略語等をここで示す。

PORT…ポート、PAG…ポートアドレスレ
ジスタ７６、SAR…起点アドレスレジスタ７
８、RR…要求レジスタ８２、PATT…ポート
アドレス変換テーブル８４、DAR…宛先アド
レスレジスタ８６、PCT…ポート接続テーブ
ル８８、MTAR…メツセージテーブルアドレ
スレジスタ９０、MT…メツセージテーブル９
２、CAT…列活動テーブル９４、COL FF…
列フリツプフロツプ９６、CAG…列アドレス
生成器９８、CSR…接続状況レジスタ１０４。

表１について説明する。第１段階（すなわち要
求取出し）の第１ステツプでは、ポートアドレス
生成器７６はポート７０，７２、および７４のう
ちの１つの要求線に応答して新したポートアドレ
スを生成する。ポートアドレスがわかつたので、
第２ステツプでそのポートの内容が内部の制御デ
ータバス８０を介して要求レジスタ８２へ転送さ
れる。ポートアドレス生成器７６はどのポートを
制御データバス８０へ接続すべきかを判断する。
要求レジスタ８２の情報は、接続か切断かの２つ
のタイプを表わす情報およびそれに関連する宛先
ポートはどれかを表わす情報を含む要求である。
第３ステツプにおいて、アドレス変換テーブル８
４が要求のポートアドレス部分を論理アドレスか
ら物理アドレスへ変換する。ポートのうちの１つ
が接続されたプロセツサが同じデータをプリンタ
へ出力したいというようなコンピユータシステム
の場合、この変換は有益である。というのは、こ
の変換によつてプロセツサはプリンタがどのポー
トに所在するかということを知る必要がなくなる
からである。さらに、ポートに接続された装置を
再編成しようとする場合、ポートアドレス変換テ
ーブル８４においてのみ変更するだけで、再編成
された装置の１つを要求するかもしれない全ての
プロセツサにおいては変更を必要とせずに、これ
を行うことができる。第４ステツプはさらに３つ
のサブステツプに分けられるが、これらは全て並
列に処理される。第４ステツプの第１サブステツ
プにおいては、ポートアドレス生成器７６の内容
が起点アドレスレジスタ７８へ転送される。起点
アドレスは要求を出したポートの番号である。第
２サブステツプにおいては、要求された宛先ポー
トの状況がポート接続テーブル８８から得られ
る。前述のように、ポート接続テーブル８８は、
ポート１つに対応した各ワード（すなわちエント
リ）を備えた複数ワードのメモリである。ワード
の中の或るビツトが、そのポートが現にビジーで
あるか否かを示す。こうして第２サブステツプに
おいて、宛先アドレスレジスタ８６によつて確定
されるアドレスのところのワードの内容が接続状
況レジスタ１０４に読み取られる。これと同時に
第３サブステツプにおいて、この同じワードがメ
ツセージテーブルアドレスレジスタ９０に読み取
られる。この時点で制御論理１０６は、要求のタ
イプ（要求において示される）および要求された
接続が可能かどうか（接続状況レジスタ１０４で
示される）に関する情報を使用できる。メツセー
ジテーブルアドレスレジスタ９０へ送られるワー
ドを用いて戻りメツセージを選択しこれが要求元
ポートを介して要求元装置へ返送される。ポート
７０，７２、および７４で複数の要求がサービス
を待機していることもあるので、要求の処理が進
行中であることを要求元装置に知らせるために必
要な戻りメツセージもある。さらに、装置が使用
不能なポートを要求したときは、この情報は要求
元装置に返送されねばならない。この情報が要求
元装置に返送されれば要求元装置はそれに応じて
処理を進めることができる。以上に説明した第１
段階（すなわち要求取出し）の一連のステツプ
で、要求のタイプ、要求された物理的なポート、
および要求が受諾できるか否かについて判断でき
る中間的な情報が生成される。

接続要求の第２段階（すなわち実行段階）は宛
先ポートが使用可能であると判断された場合に以
下のように実行される。第１ステツプは並列に処
理される２つのサブステツプに分けられる。列ア
ドレス生成器９８で既に生成される内容は接続状
況レジスタ１０４に書き込まれる。この書込み
は、相互接続にどの列が使用されるかに関する情
報でポート接続テーブル８８を更新することに備
えて、行われる。第２段階の第４ステツプのとこ
ろで説明するが、接続要求または切断要求を成功
させるための要求の実行段階の終りで、次の接続
要求に使用されるべき列のための新しい列アドレ
スが生成される。前述のように、接続状況レジス
タ１０４への書込みと同時に、列フリツプフロツ
プ９６が１にセツトされる（これは後に、列がビ
ジー状態であることを示すために使用される）。

第２段階の第２ステツプは並列に処理される４
つのサブステツプに分けられる。宛先アドレスレ
ジスタ８６から宛先アドレスが行アドレス制御バ
ス１００（これは制御バス１０５の一部である）
に読み取られる。列アドレス生成器９８から列ア
ドレスが列アドレス制御バス１０２（これも制御
バス１０５の一部である）に読み取られる。これ
と同時に、宛先アドレスレジスタ８６でアドレス
指定されたポート接続テーブル８８の場所に、接
続状況レジスタ１０４の内容をロードすることに
よつてポート接続テーブル８８を更新する。接続
状況レジスタ１０４の内容とは、接続を示すビツ
トおよび新しい接続にどの列が使用されるかにつ
いての情報である。したがつて、宛先ポートのた
めの、ポート接続テーブル８８のエントリは、こ
のポートが使用されることを示すビツトの他に、
その接続に使用される列の番号を含む。第２段階
の第２ステツプの以上の３つのサブステツプと同
時に、列フリツプフロツプ９６の有する１が列活
動テーブル９４の所望のビツト位置に読み取られ
る。このビツト位置は列アドレス生成器９８によ
つてアドレス指定される。すなわち列活動テーブ
ル９４において、この接続に使用される列のため
のビツトが１にセツトされて、その列が使用され
ることを示す。これが第２段階の第２ステツプの
第４サブステツプである。

次の第３ステツプは並列に処理される４つのサ
ブステツプに分けられる。起点アドレスレジスタ
７８から要求元ポートの起点アドレスが行アドレ
ス制御バス１００（これは制御バス１０５の一部
である）に読み取られる。列アドレス生成器９８
から列アドレスが列アドレス制御バス１０２（こ
れも制御バス１０５の一部である）に再度読み取
られる。したがつて、マーカ６２は第３ステツプ
で起点ポートのポートアドレスおよび列アドレス
を受諾できる前に、その前のステツプで受け取つ
ている宛先ポートのポートアドレスおよび列アド
レスを先に処理しなければならない。これと同時
に、要求元装置への戻りメツセージを関連するポ
ートに置く。これは、メツセージアドレスレジス
タ９０でアドレス指定されるメツセージをメツセ
ージテーブル９２から、起点アドレスレジスタ７
８でアドレス指定されるポートへ読み取ることに
よつてなされる（このメツセージは内部の制御デ
ータバス８０を介して伝達される）。第３ステツ
プの第４サブステツプは、ポート接続テーブル８
８の起点ポートのエントリの更新である。接続状
況レジスタ１０４の内容が、起点アドレスレジス
タ７８でアドレス指定される、ポート接続テーブ
ル８８の場所（すなわちエントリ）へ読み取られ
る。これによつて、要求をしたポートが使用され
ているということと、相互接続のために特定の列
が使用されているということが示される。第２段
階の最終ステツプ（第４ステツプ）は、後続の接
続要求に備えて新しい列アドレスを生成すること
である。列活動テーブル９４の内容は列アドレス
生成器９８に読み取られる。列アドレス生成器９
８はどの列が使用可能かを見るために列活動テー
ブル９４を検査して（使用可能な列には１がマー
クされてない）、接続すべき列として次に出力す
るエントリの１つを選択する。

マーカ６２は分離した単体であつてもよいし制
御装置５８に組み込んでもよい。あるいは、第２
図に示すマトリツクスのアレイの各マトリツクス
に対してそれぞれマーカを設けてもよい。マーカ
６２は幾つかのルーチンタスクを遂行する。マー
カ６２は制御バス１０５から受け取つたアドレス
を復号して、マトリツクスアレイのうちの対応す
るマトリツクスを選択する。マトリツクスアレイ
の列アドレスおよび行アドレスに基づいて、マー
カ６２は、選択されたマトリツクスへ適切な列ア
ドレスおよび行アドレスを送る。マトリツクスが
３状態バツフアによつて絶縁されているときは、
マーカ６２は所望の列および行の３状態バツフア
をターンオンする。最終的には、列アドレスおよ
び行アドレスに基づく所望のクロスポイントがタ
ーンオンするか、または、これと同じ効果が得ら
れるような指令をマトリツクスへ送る。このよう
な制御装置が制御バス６０から取り除かれた後で
もクロスポイントの状態を維持できるように、こ
の制御情報をマトリツクスにラツチしてもよい。
第３段階は、クロスポイントのマーキングを含
む。宛先用のクロスポイントのマーキングは第２
段階の第３ステツプと同時に遂行されなければな
らない。何故なら制御バス１０５で起点アドレス
が有用となつている時間が短いからである。第２
段階の第４ステツプにおいて起点用のクロスポイ
ントがマークされる。

接続要求をしたが宛先側が使用不能であるよう
な場合は、表２に示すようなオペレーシヨンが遂
行される。

表 ２ 接続要求（宛先ポート使用可能な場合） 要求取出し １ PAG←PORT：新しいポードアドレス生
成 ２ RR←PORT（PAG）：ポートからの要求読
取 ３ DAR←PATT（RR）：論理アドレスから物
理アドレスへの変換 ４ SAR←PAG：SARセツト CSR←PCT（DAR）：宛先ポートの状況を見
る MTAR←PCT（DAR）：戻りメツセージ選択 要求実行 １ NOP：ノーオペレーシヨン ２ NOP：ノーオペレーシヨン ３ PORT（SAR）←MT（MTAR）：ポートへ
戻りメツセージを置く ４ NOP：ノーオペレーシヨン 表２について説明する。宛先ポートが使用不能
な場合の接続要求の第１段階（要求取出し）は、
宛先ポートが使用可能な場合の接続要求の第１段
階と全く同じである。しかしながら、第１段階の
第４ステツプにおいて、接続状況レジスタ１０４
へロードされるポート接続テーブル８８の内容
は、要求されたポートが現にビジーであるために
接続ができないということを示すものである。こ
の情報は制御論理１０６によつて検知され、次に
制御論理１０６が宛先ポート使用不能の場合の接
続要求を実行する。第２段階（要求実行）の初め
の２ステツプはいわゆる“ノーオペレーシヨン”
である。この２ステツプは何もなされないまま時
間が経過する。この遅延は後で説明するパイプラ
イン処理に必要なものである。第２段階の第３ス
テツプにおいて、メツセージが要求元ポートを介
して起点装置に返送される。これは、メツセージ
アドレスレジスタ９０でアドレス指定されるメツ
セージをメツセージテーブル９２から、内部の制
御データバス８０へ読み取ることによつて達成さ
れる（制御データバス８０は、起点アドレスレジ
スタ７８でアドレス指定されるポートへ選択的に
接続される）。この戻りメツセージは要求された
接続ができないことを示すものである。第２段階
の第４ステツプもまたノーオペレーシヨンのステ
ツプである。クロスポイントがセツトされないの
で、第３段階（クロスポイントのマーキング）は
存在しない。宛先ポートが使用不能な場合の接続
要求においては、外部でこの戻りメツセージが検
知されることが主点である。

クロスポイント交換システムの制御装置は、線
の接続ができるだけでなく、線の切断もできなけ
ればならない。そこで切断要求が必要となる。次
に切断要求のオペレーシヨンを表３に示す。

表 ３ 切断要求 要求取出し １ PAG←PORT：新しいポートアドレス生
成 ２ RR←PORT（PAG）：ポートからの要求読
取 ３ DAR←PATT（RR）：論理アドレスから物
理アドレスへの変換 ４ SAR←PAG：SARセツト CSR←PCT（DAR）：列アドレスを見つける MTAR←PCT（DAR）：戻りメツセージ選択 要求実行 １ COL FF←０：CAT更新準備 ２ 制御バス←DAR：宛先アドレスを制御バ
ス１０５へ置く 制御バス←CSR：列アドレスを制御バス１
０５へ帯く PCT（DAR）←０：PCT更新 CAT（CSR）←COL FF：CAT更新 ３ 制御バス←SAR：起点アドレスを制御バ
ス１０５へ置く 制御バス←CSR：列アドレスを制御バス１
０５置書く PCT（SAR）←０：PCT更新 PORT（SRT）←MT（MTAR）：ポートへ戻
りメツセージを置く ４ CAG←CAT：新しい列アドレス生成 クロスポイントのマーク 切断要求に関する要求取出し（第１段階）は
接続要求の要求取出しと同じである。内部の制
御データバス８０がさらに制御論理１０６に接
続されると、制御論理１０６は、第１段階の第
２ステツプよりも前で、その要求が切断要求で
あることを知つて、それに応じて第２段階（要
求実行）を処理する。

第２段階の第１ステツプは、列フリツプフロ
ツプ９６を０にセツトすることである。この値
は後で列活動テーブル９４の所望のエントリを
非活動化するために用いられる。

第２段階の第２ステツプは並列に処理される
４つのサブステツプを有する。宛先アドレスレ
ジスタ８６から宛先アドレスが行アドレス制御
バス１００に読み取られる。ポート接続テーブ
ル８８へ記憶される相互接続用の列に関する情
報（接続状況レジスタ１０４がこれを有する）
が列アドレス制御バス１０２に読み取られる。
ポート接続テーブルにある相互接続用の列に関
する情報が使用されるので、切断要求をした装
置はどのポートからの切断を要求しているのか
を指定する必要がない。宛先アドレスレジスタ
８６でアドレス指定されるエントリへ０を書き
込むことによつて、ポート接続テーブル８８の
宛先のところのエントリが更新される。第２段
階の第２ステツプの第４サブステツプは列活動
テーブル９４の更新である。これは、列フリツ
プフロツプ９６にある０を、接続状況レジスタ
１０４でアドレス指定された列活動テーブル９
４のエントリーに転送することによつてなされ
る。その結果、その列は後で使用可能なものと
して示される。

第２段階の第３ステツプは並列に処理される
４つのサブステツプを有する。起点アドレスレ
ジスタ７８から起点アドレスが行アドレス制御
バス１００に読み取られる。さらに、接続状況
レジスタ１０４から列アドレスが列アドレス制
御バス１０２に読み取られる。ポート接続テー
ブル８８の起点のところのエントリが更新され
る。これは、起点アドレスレジスタ７８でアド
レス指定された場所を０にすることによつてな
される。これによりその起点が後で使用可能で
あることが示される。最終的にはメツセージが
ポートに置かれる。これは、メツセージテーブ
ルアドレスレジスタ９０でアドレス指定される
メツセージを、起点アドレスレジスタ７８でア
ドレス指定されるポートへ送出することによつ
てなされる。このメツセージは、たとえば、要
求元装置に切断を知らせたり、ポートの電子装
置をリセツトしたりするのに使用される。

第２段階の第４ステツプは新しい列アドレス
の生成である。このステツプは接続要求の場合
と全く同様に、列活動テーブル９４の内容を列
アドレス生成器９８へ転送することによつてな
される。

切断要求の場合、マーカ６２は、所望のマト
リツクスならびに列および行を滅勢する（それ
以前に所望の３状態バツフアをターンオフする
ように動作する。

以上に示した表１ないし表３のオペレーシヨン
シーケンスは、制御装置５８の並列パイプライン
オペレーシヨンができるように工夫して構成され
ている。第４図を参照してこれを説明する。第４
図は接続要求または切断要求の各段階のタイミン
グを示す図である。各段階は４つの逐次的なステ
ツプに分けられる。実行段階は取出し段階で生成
された状報に依存するので、取出し段階の後に続
く。ところがマーク段階（第３段階）は若干これ
と異なる。マーク段階は対応する実行段階の最後
の２ステツプの間に処理される２ステツプから成
る。マーク段階の各ステツプは直前の実行段階で
生成された情報に依存する。ステツプは一般的に
は直前のステツプで生成された情報に依存するの
で、第４図に示すような順番で逐次的に遂行され
る。一方、これらのステツプの大部分はそれぞれ
幾つかのサブステツプを有し、その各サブステツ
プは同時に遂行できる（各サブステツプの入力が
他のサブステツプの出力に依存しないので）。し
たがつて、たとえば４つのサブステツプが同時に
処理されるならば、それらのサブステツプが逐次
的に処理される場合に比して４倍の速度で処理で
きる。このようにして並列処理の特徴が提供され
て、制御装置５８はさらに速く応額できるように
なる。

次に複数の異なる要求の種々の段階におけるパ
イプラインオペレーシヨンについて説明する。２
つの独立した要求の異なる段階は、それらの要求
の間で不用意にパラメータを交換することなく同
時に遂行できる。たとえば、第４図に示すよう
に、接続要求の取出し段階が完了するとその同じ
要求の実行段階が始まる。一方、この第１の要求
の取出し段階が終わると同時に第２の要求の取出
し段階を始めることができる。同様に、第１の要
求の実行段階の直後に第２の要求の実行段階が続
くことができる。さらにこれと同時に第３の要求
を取り出すこともできる。複数の要求の間のこう
した同時的かつ逐次的な処理はパイプラインオペ
レーシヨンと呼ばれる。要求は、実行段階の初め
の部分を介して取出し段階からマーク段階へとパ
イプラインを進行する。要求が取出し段階から出
ると、その要求が次の段階へ進むと同時に次の要
求を発生できる。パイプラインオペレーシヨンは
処理の高速化そのものを図るものではなく、スル
ープツトを上げることを目的としている。複数の
要求が同時に処理できれば、所与の時間でさらに
多くの要求をサービスできる。米国特許第
4229624号に示される従来の制御装置は、２ステ
ツプで並列に動作する論理回路を使用する。しか
しながら、２つの要求を同時に処理させるために
共通の論理指令回路の制御の下で動作するという
パイプラインの機能と、並列処理の機能とを組合
せた制御装置はこれまでに開示されていない。

［発明の効果］ 以上説明した本発明に基づく制御装置は最小の
遅延でしかも高スループツトレートで動作でき
る。

本実施例では、前述のようにさらに、ポートア
ドレス変換テーブル８４により、ポートに接続さ
れた全ての要求元装置において宛先テーブルを変
換する必要なくポートの動的割振りを行う機能が
提供される。さらに異なる列によつて異なる相互
接続ルートを選択できる。たとえば何らかの理由
で或る列が動作できなくなつたときは、故障した
列を次回からは使用しないように列活動テーブル
９４または列アドレス生成器９８をプログラムす
ることができる。システムの要件に応じて相互接
続用の列の選択をさらに知能的に行うこともでき
る。

【図面の簡単な説明】

第１図は本発明に基づく制御装置の実施例の構
成を示すブロツク図、第２図は第１図の制御装置
とそれによつて制御されるクロスポイント交換マ
トリツクスのアレイ構成とを示すブロツク図、第
３図は従来のクロスポイント交換マトリツクスと
それを制御する制御装置とを示すブロツク図、第
４図は第１図の制御装置のパイプラインオペレー
シヨンを説明する図である。

Claims (1)

1. 【特許請求の範囲】 １ 接続要求又は切断要求に応答して、交換アレ
   イによるデータ線の接続の確立又は切断を行う交
   換アレイ制御装置であつて、 前記接続要求又は前記切断要求を出す要求手段
   と、 前記要求手段から要求を受け取つて、該要求に
   係る接続の状況を供給する第１手段と、 前記第１手段から前記状況を受け取つて、前記
   要求に係る接続の確立又は切断を行う制御信号を
   発生する第２手段と、 所与の要求に対する前記第１手段の動作及び該
   所与の要求より前の要求に対する前記第２手段の
   動作をパイプライン式に並行して行わせる制御手
   段と、 を具備する交換アレイ制御装置。