JPS61114694A - 多段空間スイツチングネツトワークを制御する方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は電気機械的空間スイッチングネットワークに関
し、より詳しくは、多段ネットワークを動作させるのに
必要な制御リードの数を最小にするための多段空間スイ
ッチングネットワークの制御方法に関するものである。

従来の技術 最近のスイッチングシステムはそれらの設計および実行
において完全に電子的な時間および空間スイッチングネ
ットワークを用いるのが典型である。そのようなスイッ
チングシステムの例としてはジー・ティー・イー・コミ
ユニケイジョン・システムズ・コーポレイションによシ
製造されたＧＴＤ−５ＷＡＸ　おｘびウェスターン・エ
レクトリック社によシ製造された＆　５　Ｅ　Ｓ　Ｓが
ある。

すべてのスイッチングシステムは加入者線呼出および貨
幣制御機能のような諸機能のために比較的高い電圧をス
イッチングすることができるネットワークを必要とする
。これらのネットワークは補助ネットワークでアシ、音
声あるいはデータスイッチングパスの一部ではない。こ
れらの補助ネットワークは線路又はサービス回線集信装
置ネットワークである。既存の技術によシ高電圧をスイ
ッチングする完全に電子的なネットワークを用いること
は高価であシ、シたがって最近のスイッチングシステム
においてはほとんど用いられていない。

発明が解決しようとする問題点 従来の電気機械的スイッチングネットワークの部品およ
び技術は必ずしもこれら最近のスイッチングシステムの
設計と互換性があるとはいえない。

さらに、これら従来の電気機械的スイッチングネットワ
ークはネットワークを動作させるために多数の制御リー
ドを要する。従って、制御リードの数を減らすことはプ
リント回路板のパッケージングの効率を一段と向上させ
る。また、制御信号の減少によ）ネットワークの制御が
かなシ単純化される。

問題点を解決するための手段 本発明による空間スイッチングネットワークにおける多
段ネットワークを制御する方法は、まず空間子イツチン
グネットワークのスイッチングマトリクスを通る複数の
経路から空き経路を選択する。次に、複数のネットワー
クパラメータが公式化される。これらパラメータは各ス
イッチングマトリクスを通じて伝送するために選択され
た空き経路に対応する。

次に、これらパラメータは２組にグループ化さ界 れる。これら２つの組は選択された空き経路に対応する
。２組のパラメータはレジスタに記憶され、適当な時間
にスイッチングマトリクスに伝送される。

水平および垂直制御信号がこれら２組のパラメータから
発生される。これら水平および垂直制御信４号のあるも
のは、１つのマトリクスの垂直制御信号がまた次のスイ
ッチングマトリクスにおける水平制御信号であるように
、スイッチングマトリクス間で共有される。最後に、対
応するリードを介して対応する垂直および水平制御信号
に接続される各スイッチングマトリクスにおけるラッチ
手段が同時に作動され、第１のスイッチングマトリクス
の入力から最後のスイッチングマトリクスの出力に至る
物理的信号経路を確立する。この経路は前に選択された
空き経路である。

実施例 以下本発明の好ましい実施例について添付図面を参照し
て詳細に説明する。

第１図を参照すると空間スイッチングネットワーク用の
さ点接続が示されている。図解的に示されるように空間
スイッチングネットワークの各水平ラインと各垂直ライ
ンの交点に２つの素子が設けられている。第１の素子は
さ点スイッチング素子Ｘであシ、この素子は付勢された
ときに特定の水平信号リードと特定の垂直信号リード間
に信号経路を確立する。さ点スイッチング素子Ｘはフエ
ＩＪ　−１”）ジー装置あるいは他の金属接点装置で構
成することができる。これらの電気機械的さ点は加入者
線呼出あるいは貨幣制御機能のような高電圧信号をスイ
ッチングするために用いられる。このネットワークの構
成はまた、音声あるいはデータネットワークにも適用で
きる。音声あるいはデータネットワークへ適用する際に
は、信号スイッチング素子、すなわち電気機械的さ点の
代シに電子的さ点が使用されることになろう。この電子
的さ点は音声およびデータ伝送に関連する比較的低電圧
を十分に処理することになろう。

信号スイッチング経路を完成するために必要な第２の素
子は制御メモリＭである。この制御メモリ素子Ｍは２つ
の制御信号、すなわち水平制御リードおよび垂直制御リ
ードの信号に応答して動作する。垂直および水平制御リ
ード信号の両方の同時発生に応答して制御メモリ素子Ｍ
はスイッチング素子制御信号を発生し、この信号は信号
スイッチング素子Ｘに伝送される。したがって、空間ス
イッチングマトリクス段を経由する接続を完成するため
には垂直および水平制御リード信号が適当な制御メモリ
素子Ｍに供給され、その対応する信号スイッチング素子
Ｘを作動させて対応する水平信号リードおよび垂直信号
ＩＪ　　Ｆ間に経路を確立する必要がある。

信号スイッチング素子Ｘは小型単巻ＤＩＰ（デュアル　
インライン　パッケージ）リレーあるいはフェリード型
のような電気機械的さ点で構成することができる。

第２図を参照すると、４段の空間スイッチングネットワ
ークが示されている。スイッチングマトリクス人乃至り
は水平および垂直ラインの交差によシ表わされている。

４段の空間スイッチングネットワークが示されているが
、本発明はスイッチング段が何段の空間スイッチングネ
ットワークに対しても適用できる。

各空間スイッチングマトリクスはマトリクスを通過する
１つの経路を選択するために２つの信号を必要とする。

これら２つの信号は水平制御信号および垂直制御信号で
ある。従来の空間スイッチングネットワークにおいては
、通常制御信号は各マトリクス段に対し独立に発生され
ていた。したがって、第２図に示されるような４段のネ
ットワークは８個の制御信号、すなわち４段のそれぞれ
に対し垂直制御信号と水平制御信号を必要とする。

本発明においては、Ｎ個のスイッチングマ）　ＩＪクス
はＮ＋１個の制御信号によって動作させることができる
。例えば、第２図に示される４段のスイッチングネット
ワークは５つの制御信号で動作可能である。

図を単純にするため各マトリクス段のマトリクスは１個
のみが示されている。実際のネットワーク″構成９″″
゛１は各段は数個０）Ｘ（’）ｆ＞７”？　　　　。

トリクスを含んでいる場合が多い。例えば、図示のＡマ
トリクスは、第２図に示される特定のＢマトリクスへの
接続に加えて、他の数個のＢマトリクス（図示せず）に
も接続される。これは各マトリクス段においても同様で
ある。これらのマトリクス段間の相互接続はリンクと呼
ばれ、この相互接続パターンはネットワークの構造体（
７アブリツク）と呼ばれる。

ネットワークマトリクスの水平、垂直の各交点は第１図
に示すようなネットワークスイッチング素子から構成さ
れている。この形態に対する信号スイッチング素子はさ
点である。第１図の形態における制御メモリ素子は第２
図に示されるようなり型ラッチである。

第２図に示される空間スイッチングネットワークを通じ
ての接続を確立するため、人、Ｂ、ＣおよびＤマトリク
スを介して１つの入水子リードからＤ垂直リードに至る
１つの経路が確立されなければならない。第２図におい
て黒い実線と破線で示されるサンプルのネットワーク接
続を確立するために、能動データ信号がＡＢおよびＣＤ
リードに供給される。一方、クロック信号がＡ水平ＩＪ
−ド、ＢＣおよびＤ垂直リードに与えられる。入水子信
号はクロック信号であるが、これは水平制御信号として
人マトリクスに供給される。λＢ倍信号データ信号であ
るがこれは垂直制御信号として人マトリクスに供給され
るとともに水平制御信号としてＢマトリクスに供給され
る（第２図に太い破線で示されている）。

マトリクス人の入水子信号（太い実線で示されている）
とＡＢリードとの交点におけるスイッチング素子は動作
させられ、Ａマ）　ＩＪクスへの水平入力（太い実線で
示される）からＡＢ垂直信号リードを介してＢマトリク
スに至る（太い破線で示される）信号経路が確立される
。ＡマトリクスとＣマ）　ＩＪクス用のＤ型ラッチの構
成はこれらのマトリクスの図の下方左側に示されている
。ＢおよびＤマトリクスに対するＤ型ラッチの接続は第
２図の下方右側に示される。

Ａマトリクスにおいて、破線で示される垂直データ制御
信号はラッチの９人力に供給される。そして水平クロッ
ク制御信号はラッチのクロック入力に供給される。これ
ら２つの制御信号が能動（アクティブ）であると、ラッ
チに関連するさ点は閉じられ、信号経路をＡマトリクス
を介して接続する。

Ａマトリクスの動作と同時に、ＡＢ（データ）信号は、
これはまたＢマ）　ＩＪクスの水平制御信号であるが、
Ｂマトリクスの垂直制御信号であるＢＣ（クロック）信
号とともにＢマトリクスを通る経路を切換えるように動
作する。この結果これら２つの制御信号の交点のＤ型ラ
ッチは付勢され、その対応するＢマトリクスさ点を動作
させる。このさ点は太い破線を介してＡマトリクスから
Ｂマトリクスへ、そしてＢＣ信号として示される太い実
線を介してＣマトリクスへの接続を確立する。

この太い実線および破線は第１図において示したのと同
様に制御信号と信号リードの両方を示している。

人マトリクスとＢマトリクスの接続と同時にＢマトリク
スからＣマトリクスへの接続が行なわれる。Ｂマトリク
ス用の垂直制御信号として用いられ九ＢＣ信号が水平制
御信号（太い実線で示される）としてＣマトリクスに供
給される。ＣＤ信号（太い破線で示される）はＣマトリ
クスにおける選択のだめの垂直制御信号である。ＢＣお
よびＣＤ信号の交点におけるＤ型ラッチは第２図の下方
左側に示されるものである。ＣＤ信号はラッチのＤ入力
に供給される。このラッチが付勢されると、それが接続
された対応するさ点が図示のＣマトリクスを通る経路を
確立するように作動される。

Ａ、ＢおよびＣマ）ＩＪクスを通る経路の確立と同時に
Ｃマトリクスを通る最終の経路が確立される。Ｃマトリ
クスに垂直制御信号として供給されたＣＤ信号は水平制
御信号としてＤマ）　ＩＪクスに供給される（太い破線
で示される）。Ｃマトリクス用の垂直制御信号は太い実
線で示されるＤ垂直信号である。Ｃマトリクス内のこれ
ら２つの信号の交点におけるラッチは第２図の下方右側
に示されるものである。Ｄ垂直信号は関連するラッチの
峯 クロック入力に供給され、ＣＤ信号はこのラッチのデー
タ入力として供給される。ＣＤおよびＤ垂直リードに能
動信号が存在すると、ラッチが動作し、関連するさ点は
ＣマトリクスからＣＤ水平リードに沿ってＤ垂直リード
そしてＣマトリクスの外部へ至る経路を確立する。この
結果ＡＳＢＳＣおよびＣマトリクスを通る経路が確立さ
れる。

Ｄ型ラッチのデータリード上に能動信号すなわち論理１
信号が存在しかつクロック信号が印加されると、ラッチ
は能動信号を蓄積するように動作する。この結果さ点が
作動され、ラッチがセット状態に保持される限シ動作状
態に保持される。各ラッチは適当なりロックパルスの存
在の下に非能動（インアクティブ）信号すなわち論理０
信号を印加することによってすべて同時にリセットする
ことができる。

λＢ信号は人マ）　ＩＪクス内では垂直制御信号であシ
かつＢマトリクス内では水平制御信号である。

このＡＢ倍信号ｈ−ｉｚクスの特定の垂直リードに沿う
各り型ラッチのデータ入力に加えられるデータ信号であ
る。連続する空間スイッチングマトリクスのそれぞれは
１つのマトリクスにおける垂直制御信号の役割と次の間
接するマ）　ＩＪクスにおける水平制御信号の役割を果
すためにクロック信号の使用を交互に切）換える。例え
は、Ｂｃ倍信号ＢおよびＣマトリクスに対してこれらの
機能をそれぞれ実行する。ＣおよびＣマトリクス共用の
信号はデータ信号すなわちＣＤ信号である。この構成に
対して引続くマトリクスを追加することは第２図に示す
ようにデータおよびクロック信号を交互に共通に使用す
ることによって達成される。

第３図を参照すると、必要なデータおよびクロック制御
信号を発生する制御論理が示されている。

プロセッサ１０はマイクロプロセッサにょシ実施するこ
とができるが、ネットワーク端末およびリンクマツプ２
０に接続される。ネットワーク端末およびリンクマツプ
２ｏは特定のネットワークリンクが話中か空きかを指示
する。この指示は各ネットワークリンクに対応する特定
のビットをセットすることによっであるいは特定のビッ
トをリセットすることによって行なわれる。さらに、プ
ロセッサ１０はまた、プロセッサの動作プログラムを記
憶するための他のローカルメモリを含んでぃる。

プロセッサはネットワークマトリクスを通じて１つの経
路を接続するべき空きネットワークリンクを組み合わせ
るためにネットワーク端末およびリンクマツプ２０を走
査する。プロセッサ１０によって特定のネットワーク経
路が選択されると、特定リンクの話中／空き状態を指示
する各ビットは話中と指示され、論理１にセットされる
。

プロセッサ１０はさらにＩ１０ボート３０および４０に
接続され、これらＩ１０ポートは制御データを伝送する
。Ｉ１０ボート３０および４０はパラメータレジスタ５
０に接続される。パラメータレジスタ５１乃至５６の各
々はＩ１０ボート３０およびＩ１０ボート４０の両方に
接続される。

１つのパラメータレジスタはネットワーク構造体パラメ
ータの各カテゴリごとに必要とされる。

各パラメータレジスタはマルチピットレジスタである。

各パラメータレジスタの大きさは与えられたパラメータ
の形式内の変数の数によって決定される。水平パラメー
タレジスタ５１の巾すなわち大きさはＮ１である。これ
はＡマトリクスあたシの入力の数に対応する。スイッチ
ングネットワークにおける各Ａマド’Ｊクスは同数の入
力を有している。マトリクスパラメータレジスタ５２は
スイッチングネットワーク内のＡマトリクスの数Ｎ２を
含むのに十分な巾を有している。同様にＢマトリクスパ
ラメータレジスタ５３、Ｃマトリクスパラメータレジス
タ５４およびＤマトリクスパラメータレジスタ５５はそ
れぞれＢ、ＣおよびＤマトリクスの数Ｎ３、Ｎ４および
Ｎ５を指示するのに十分な大きさを有している。さらに
、Ｄ垂直パラメータレジスタ５６はＤマトリクスあたシ
の出力の数Ｎ６を含ものに十分な大きさを持っている。

ネットワークを通じて特定の経路を確立するためプロセ
ッサ１ａはネットワーク端末およびリンクマツプ２０を
走査して空き経路を選択する。空き経路が見つかると、
プロセッサ１０はＩ１０ボート３０を介して各入力およ
び出力の識別情報を　　　１それぞれのパラメータレジ
スタ５１乃至５６に伝送する。各パラメータレジスタ５
１乃至５６に選択された特定経路に対応するビットｂｒ
セットされる。

第２図に示された水平および垂直制御信号を発生するた
め、パラメータレジスタ５０の出力はクロック信号ゲー
ト６０およびデータ信号ゲート８０を介してゲートされ
る。パラメータレジスタ５１および５２はＡＮＤゲート
６１で代表される複数のＡＮＤゲートに接続される。各
入水平に対して制御信号を発生するため、１つのアンド
ゲート６１が動作可能状態にされねばならない。入水平
ＡＮＤゲート６１の数は入水平パラメータレジスタ５１
の大きさとＡマトリクスパラメータレジスタ５２の大き
さの積すなわちＮｌＸＮ２によって算出される。例えば
、Ａマトリクス当ｐＮ１に等しい４つの入力があシ、か
つＮ２に等しい１６個のＡマトリクスがあったとすると
、６４個のＡ水平ＡＮＤゲート６１がパラメータレジス
タ５マおよび５２に接続される必要がある。パラメータ
レジスタ５１および５２のＡＮＤゲート６１への接続ハ
パラメータレジスタ５１によシ代表された特定の入力お
よびパラメータレジスタ５２によう代表された特定のマ
）　ＩＪクスが選ばれた時に１つのＡＮＤゲート６１が
応答するようなマトリクス動機にある。

ＩＭｍにパラメータレジスタ５５および５４に接続され
るＡＮＤゲート６２の数はＮ３とＮ４の積によシ算出さ
れる。ＡＮＤゲート６３の数はＮ５とＮ６の積で算出さ
れるが、これはＤマトリクスの数と出力の数との積に対
応する。

特定のＡ水平、ＢＣＩＪンクおよびＤ垂直をそれぞれ表
わす適当なりロック信号ゲート６１．６２および６３が
選ばれると、これらのゲートは適当な時間に動作可能状
態にされる。これはＡＮＤゲート７０によシ達成される
が、このゲートはＶＯボート４０を介してプロセッサ１
０から伝送される信号でネットワーククロックをゲート
する。プロセッサ１０が許容（イネーブル）信号を伝送
し、かつ仁の許容信号とネットワーククロック信号とが
一致すると、ＡＮＤゲート６１．６２および６３の適当
なものが動作可能（許容状態）にされ、ネットワークの
対応するＤｆｆｌラッチを動作させる。

データ制御信号をデータ信号ゲート８０によって発生さ
せるため、クロック信号ゲート６０によシクロツク制御
信号を発生したのと類似の動作が行なわれる。ＡＮＤゲ
ート８１で代表されるＡＮＤゲートの数は人マトリクス
の数Ｎ２とＢマトリクスの数Ｎ３との積に等しい。とれ
はＡＢリンクの数である。例えば、もしＡマトリクスの
数が１６でＢマトリクスの数が４の場合、λＢリンクの
数である６４個のＡＮＤゲート８１が存在することにな
る。パラメータレジスタＳ１および５２はこれらの同時
動作によって単一のゲートが選ばれるようにデータ信号
ゲート８１にマトリクス態様で接続される。同様に、Ａ
ＮＤゲート８２はパラメータレジスタ５４および５５に
接続される。にΦゲート８２の数はＣマトリクスの数Ｎ
４とＤマトリクスの数Ｎ５との積に等しい。

クロック信号ゲート６０を動作可能にすると同時にプロ
セッサ１０はＩ１０ボート４０を介してデータ信号ゲー
ト８１および８２を動作させ、ＡＢおよびＣＤデータ信
号を発生させる。ＡＢおよびＣＤデータ信号は上述した
ように、ネットワークマトリクスの種々の垂直と水平の
交点におけるＤ型ラッチを動作させるように作用する。

空間スイッチングマトリクスを通る経路を切断すること
が必要なときには、プロセッサー０は再びすべてのパラ
メータレジスタ５０を動作させるが、しかし各データ信
号ゲート８０に対しては論理０を指示する。クロック信
号ゲート６０は接続を確立する場合と同様に作動される
。この結果、次のクロックサイクルですでにセットされ
ていた各り型ラッチは今やデータ入力に論理０が入力さ
れ、リセットされる。さらに対応するさ点は解放され、
接続経路は開路される。

以上本発明の好ましい実施例を例示し、詳細に説明した
が、本発明の精神からあるいは特許請求の範凹から逸脱
することなしに種々の変形および等 変更がなし得ることはこの分野の技術者には極めて明ら
かであろう。また、本発明の方法は通常の非ＫＮ圧、す
なわち低電圧をスイッチングする空間スイッチング装置
においても使用できるものである。

【図面の簡単な説明】

第１図は本発明を実施するスイッチングネットワークに
用いられたさ点の構成を示す概略構成図、第２図は本発
明の多段スイッチングネットワークの具体例を示す概略
構成図、第３図は本発明を実施するスイッチングネット
ワークに対する制御部分のブロック図である。 Ｘ：さ点スイッチング素子 Ｍ：制御メモリ １０：プロセッサ ２０：ネットワーク端末およびリンクマツプ３０．４０
：Ｉ１０ボート ５０：パラメータレジスタ ５１：Ａ水平パラメータレジスタ ５２：Ａマトリクスパラメータレジスタ５５：Ｂマトリ
クスパラメータレジスタ５４：Ｃマトリクスパラメータ
レジスタ５５：Ｄマトリクスパラメータレジスタ５６：
Ｄ垂直パラメータレジスタ ６０：クロック信号ゲート ７０：ＡＮＤゲート ８０：データ信号ゲート

Claims (1)

【特許請求の範囲】
1. （１）空間スイッチングネットワークの複数のスイッチ
   ングマトリクスを通る複数の経路から空き経路を選択す
   る段階と、 前記各スイッチングマトリクスを通る前記選択された空
   き経路に対応する複数のパラメータを公式化する段階と
   、 前記選択された空き経路に対応する第１組および第２組
   の前記公式化されたパラメータを複数のレジスタ手段か
   ら伝送する段階と、 前記第１および第２組の伝送されたパラメータから複数
   の水平および垂直制御信号を発生する段階と、 前記発生された水平および垂直制御信号に応答して各ス
   イッチングマトリクスの少なくとも１つのＤ型ラッチ手
   段を同時に動作させ、第１のスイッチングマトリクスの
   入力から最後のスイッチングマトリクスの出力に至る物
   理的信号結線を確立する段階 とからなることを特徴とする空間スイッチングネットワ
   ークにおける多段ネットワークを制御する方法。