JPH036728B2 - - Google Patents
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- JPH036728B2 JPH036728B2 JP59012237A JP1223784A JPH036728B2 JP H036728 B2 JPH036728 B2 JP H036728B2 JP 59012237 A JP59012237 A JP 59012237A JP 1223784 A JP1223784 A JP 1223784A JP H036728 B2 JPH036728 B2 JP H036728B2
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- Japan
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- power
- turned
- relay
- time
- power supply
- Prior art date
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- 238000001514 detection method Methods 0.000 claims description 14
- 239000003990 capacitor Substances 0.000 description 14
- 238000010586 diagram Methods 0.000 description 8
- 230000003111 delayed effect Effects 0.000 description 3
- 230000006378 damage Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000005284 excitation Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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- Emergency Protection Circuit Devices (AREA)
- Supply And Distribution Of Alternating Current (AREA)
Description
【発明の詳細な説明】
〔技術分野〕
この発明は入力インピーダンスの小さい電気機
器に給電する電源回路に関するものである。
器に給電する電源回路に関するものである。
従来のこの種の電源回路は、第１図に示すよう
に、交流電源Ｅと負荷（電気機器）LDとの間に
電源スイツチSW1と突入電流制限用抵抗Ｒの直列
回路を介挿接続し、電源スイツチSW1と突入電流
制限用抵抗Ｒの直列回路の負荷LD側よりリレー
制御部CRに給電し、この制御部CRによつて開閉
制御される常開型のリレー接点ryを突入電流制限
用抵抗Ｒに並列に接続した構成であつた。
に、交流電源Ｅと負荷（電気機器）LDとの間に
電源スイツチSW1と突入電流制限用抵抗Ｒの直列
回路を介挿接続し、電源スイツチSW1と突入電流
制限用抵抗Ｒの直列回路の負荷LD側よりリレー
制御部CRに給電し、この制御部CRによつて開閉
制御される常開型のリレー接点ryを突入電流制限
用抵抗Ｒに並列に接続した構成であつた。
この電源回路は、第２図Ａに示すように、時刻
t1で電源スイツチSW1をオンにすると、この時は
まだリレー接点ryがオフであるので、交流電源Ｅ
から突入電流制限用抵抗Ｒを通して負荷LDへ給
電され、電源スイツチSW1のオン時よりリレー動
作遅れ時間tRONだけ遅れた時刻t2で第２図Ｂに示
すように、リレー接点ryがオンとなり、交流電源
Ｅから突入電流制限用抵抗Ｒを介さずにリレー接
点ryを通して負荷LDに給電される。このときの
リレー制御電圧VAは第２図Ｃに示すように変化
する。
t1で電源スイツチSW1をオンにすると、この時は
まだリレー接点ryがオフであるので、交流電源Ｅ
から突入電流制限用抵抗Ｒを通して負荷LDへ給
電され、電源スイツチSW1のオン時よりリレー動
作遅れ時間tRONだけ遅れた時刻t2で第２図Ｂに示
すように、リレー接点ryがオンとなり、交流電源
Ｅから突入電流制限用抵抗Ｒを介さずにリレー接
点ryを通して負荷LDに給電される。このときの
リレー制御電圧VAは第２図Ｃに示すように変化
する。
その後の時刻t3で電源スイツチSW1をオフにす
ると負荷LDへの給電が停止する。この後リレー
制御電圧VAが第２図Ｃのように徐々に下降し、
リレー制御部CR固有の電源立下がり時間による
リレーオフ遅れ時間tdOFF（リレー制御電圧VAがリ
レー保持電圧VRまで下降するまでの時間）とリ
レーがもつ固有の復帰時間tROFFとの和だけ遅れた
時刻t4でリレー接点ryがオフとなる。
ると負荷LDへの給電が停止する。この後リレー
制御電圧VAが第２図Ｃのように徐々に下降し、
リレー制御部CR固有の電源立下がり時間による
リレーオフ遅れ時間tdOFF（リレー制御電圧VAがリ
レー保持電圧VRまで下降するまでの時間）とリ
レーがもつ固有の復帰時間tROFFとの和だけ遅れた
時刻t4でリレー接点ryがオフとなる。
このように、この電源回路は、第３図Ａに示す
電源スイツチSW1のオンより第３図Ｂに示すリレ
ー接点ryがリレー動作遅れ時間tRONだけ遅れてオ
ンとなるため、このときに負荷LDに流れ込む入
力電流は例えば第３図Ｃのようになり、突入電流
制限用抵抗Ｒで突入電流がレベルL1に制限され、
電源投入時の突入電流を少なく抑えることができ
る。
電源スイツチSW1のオンより第３図Ｂに示すリレ
ー接点ryがリレー動作遅れ時間tRONだけ遅れてオ
ンとなるため、このときに負荷LDに流れ込む入
力電流は例えば第３図Ｃのようになり、突入電流
制限用抵抗Ｒで突入電流がレベルL1に制限され、
電源投入時の突入電流を少なく抑えることができ
る。
しかしながら、交流電源Ｅの瞬時停電があつた
場合や電源スイツチSW1を瞬時的にオフにした場
合などにおいて、給電停止時間txが（tdOFF＋
tROFF）より短いものであり、かつ負荷電源の立上
がりが速い場合に、リレー接点ryがオフとなる前
に電源復帰が行われ（突入電源制限が全く行われ
ない）、電源復帰後負荷LDに大きな突入電流（レ
ベルL2）が流入し、負荷LDの電子部品を破壊し
たり、また電源スイツチSW1の接点の摩耗を早め
るという問題があつた。
場合や電源スイツチSW1を瞬時的にオフにした場
合などにおいて、給電停止時間txが（tdOFF＋
tROFF）より短いものであり、かつ負荷電源の立上
がりが速い場合に、リレー接点ryがオフとなる前
に電源復帰が行われ（突入電源制限が全く行われ
ない）、電源復帰後負荷LDに大きな突入電流（レ
ベルL2）が流入し、負荷LDの電子部品を破壊し
たり、また電源スイツチSW1の接点の摩耗を早め
るという問題があつた。
この発明は電源瞬時オフ時においても突入電流
を確実に制限することができる電源回路を提供す
ることを目的とする。
を確実に制限することができる電源回路を提供す
ることを目的とする。
この発明の電源回路は、電源と、この電源と負
荷との間に介挿接続した電源スイツチおよび突入
電流制限用抵抗の直列回路と、この突入電流制限
用抵抗に並列接続した短絡スイツチと、前記電源
スイツチの負荷側より給電され給電開始後一定時
間経過して前記短絡スイツチをオフからオンに切
換える制御部と、前記負荷への給電停止を検出し
て少くとも一定時間前記短絡スイツチを強制的に
オフにするように前記制御部に信号を与える瞬時
停電検出部とを備える構成にしたことを特徴とす
る。
荷との間に介挿接続した電源スイツチおよび突入
電流制限用抵抗の直列回路と、この突入電流制限
用抵抗に並列接続した短絡スイツチと、前記電源
スイツチの負荷側より給電され給電開始後一定時
間経過して前記短絡スイツチをオフからオンに切
換える制御部と、前記負荷への給電停止を検出し
て少くとも一定時間前記短絡スイツチを強制的に
オフにするように前記制御部に信号を与える瞬時
停電検出部とを備える構成にしたことを特徴とす
る。
この発明の一実施例を第４図および第５図に基
づいて説明する。この電源回路は、第４図に示す
ように、交流電源Ｅに電源スイツチSW1および突
入電流制限用抵抗Ｒの直列回路を介して負荷LD
を接続し、電源スイツチSW1および突入電流制限
用抵抗Ｒの直列回路の負荷LD側よりリレー制御
部CTおよび瞬時停電検出部DTに給電し、リレ
ー制御部CTによつてオンオフ制御される常開型
のリレー接点ryを突入電流制限用抵抗Ｒに並列に
接続し、瞬時停電検出部DTによつてリレー制御
部CTを制御するようにしている。
づいて説明する。この電源回路は、第４図に示す
ように、交流電源Ｅに電源スイツチSW1および突
入電流制限用抵抗Ｒの直列回路を介して負荷LD
を接続し、電源スイツチSW1および突入電流制限
用抵抗Ｒの直列回路の負荷LD側よりリレー制御
部CTおよび瞬時停電検出部DTに給電し、リレ
ー制御部CTによつてオンオフ制御される常開型
のリレー接点ryを突入電流制限用抵抗Ｒに並列に
接続し、瞬時停電検出部DTによつてリレー制御
部CTを制御するようにしている。
この場合、リレー制御部CTは、交流電源Ｅの
投入後または瞬時停電回復後一定時間（負荷LD
への入力電流が安定するのに必要な時間）遅れて
常開型のリレー接点ryをオンにして突入電流を制
限するようになつている。
投入後または瞬時停電回復後一定時間（負荷LD
への入力電流が安定するのに必要な時間）遅れて
常開型のリレー接点ryをオンにして突入電流を制
限するようになつている。
また、瞬時停電検出回路DTは、交流電源Ｅの
瞬時停電（電源スイツチSW1の瞬時オフも含む）
を検出してリレー制御部CTに信号を与えること
によりリレー接点ryを電源オフ後一定時間ｔだけ
強制的にOFFにさせるようになつている。この
時間ｔは、瞬時停電発生後リレー制御部CTが動
作できなくなるまでの時間txに設定している。
瞬時停電（電源スイツチSW1の瞬時オフも含む）
を検出してリレー制御部CTに信号を与えること
によりリレー接点ryを電源オフ後一定時間ｔだけ
強制的にOFFにさせるようになつている。この
時間ｔは、瞬時停電発生後リレー制御部CTが動
作できなくなるまでの時間txに設定している。
第５図は第４図の回路におけるリレー制御部
CTと瞬時停電検出部DTの具体回路図を示して
いる。第５図において、TRはトランス、DBは
全波整流器、C1，C2はコンデンサ、R1〜R6は抵
抗、ZDはツエナーダイオード、OPは比較器、Di
はダイオード、Ｑはトランジスタ、RYはリレー
である。
CTと瞬時停電検出部DTの具体回路図を示して
いる。第５図において、TRはトランス、DBは
全波整流器、C1，C2はコンデンサ、R1〜R6は抵
抗、ZDはツエナーダイオード、OPは比較器、Di
はダイオード、Ｑはトランジスタ、RYはリレー
である。
つぎに、この回路の動作を説明する。電源投入
されると、トランスTRおよび全波整流器DBを
通してコンデンサC1が充電され、このコンデン
サC1が比較器OPおよびリレーRYの駆動電源と
なる。コンデンサC1の充電が進んでその電圧VC1
が上昇し、電圧VC1を抵抗R1，R2で分圧した電圧
R1／R1＋R2VC1がツエナーダイオードZDの電圧VZD に対し、 VZD＜R2／R1＋R2VC1 となると、比較器OPの出力が低レベルから高レ
ベルに変化してトランジスタＱがオンとなり、リ
レーRYが励磁されてリレー接点ryがオフからオ
ンに切換わる。また、電源遮断されると、電圧
VC1が徐々に降下し、 VZD＞R2／R1＋R2VC1 となつたときに比較器OPの出力が高レベルから
低レベルに変化してトランジスタＱがオフとな
り、リレーRYが励磁が停止し、リレー接点ryが
オフとなる。なお、上記動作はコンデンサC2、
ダイオードDi、抵抗R4，R5よりなる瞬時停電検
出部DTがない場合のリレー制御部CTのみの動
作である。
されると、トランスTRおよび全波整流器DBを
通してコンデンサC1が充電され、このコンデン
サC1が比較器OPおよびリレーRYの駆動電源と
なる。コンデンサC1の充電が進んでその電圧VC1
が上昇し、電圧VC1を抵抗R1，R2で分圧した電圧
R1／R1＋R2VC1がツエナーダイオードZDの電圧VZD に対し、 VZD＜R2／R1＋R2VC1 となると、比較器OPの出力が低レベルから高レ
ベルに変化してトランジスタＱがオンとなり、リ
レーRYが励磁されてリレー接点ryがオフからオ
ンに切換わる。また、電源遮断されると、電圧
VC1が徐々に降下し、 VZD＞R2／R1＋R2VC1 となつたときに比較器OPの出力が高レベルから
低レベルに変化してトランジスタＱがオフとな
り、リレーRYが励磁が停止し、リレー接点ryが
オフとなる。なお、上記動作はコンデンサC2、
ダイオードDi、抵抗R4，R5よりなる瞬時停電検
出部DTがない場合のリレー制御部CTのみの動
作である。
上記コンデンサC2、ダイオードDi、抵抗R4，
R5よりなる瞬時停電検出部DTが接続され、かつ
抵抗R5の値を大きく、かつ抵抗R4の値およびコ
ンデンサC2の容量を小さく設定しているとする
と、Ａ点の電位VAは、電源オン時にゆるやかに
上昇し、電源オフ後VZD＜VAとなるまでの期間
（負荷LDへの入力電流が安定するまでの期間）ト
ランジスタＱがオンとはならず、したがつてリレ
ーRYも励磁されず、リレー接点ryがオフとなつ
ているので、負荷LDへの入力電流は突入電流制
限用抵抗Ｒを通して流れ、電源オン時の突入電流
は十分抑制される。その後、コンデンサC2の充
電が進み、VZD＜VAとなると、トランジスタＱが
オンとなつてリレーRYが励磁され、リレー接点
ryがオンとなり、負荷LDへの入力電流がリレー
接点ryを通して流れることになる。
R5よりなる瞬時停電検出部DTが接続され、かつ
抵抗R5の値を大きく、かつ抵抗R4の値およびコ
ンデンサC2の容量を小さく設定しているとする
と、Ａ点の電位VAは、電源オン時にゆるやかに
上昇し、電源オフ後VZD＜VAとなるまでの期間
（負荷LDへの入力電流が安定するまでの期間）ト
ランジスタＱがオンとはならず、したがつてリレ
ーRYも励磁されず、リレー接点ryがオフとなつ
ているので、負荷LDへの入力電流は突入電流制
限用抵抗Ｒを通して流れ、電源オン時の突入電流
は十分抑制される。その後、コンデンサC2の充
電が進み、VZD＜VAとなると、トランジスタＱが
オンとなつてリレーRYが励磁され、リレー接点
ryがオンとなり、負荷LDへの入力電流がリレー
接点ryを通して流れることになる。
一方、電源オフとなると、コンデンサC2の電
荷が急激に放電され、電圧VAが急激に降下し、
電源オフ後ただちにトランジスタＱがオフとなつ
てリレーRYの励磁が停止し、リレー接点ryが強
制的にオフとなる。
荷が急激に放電され、電圧VAが急激に降下し、
電源オフ後ただちにトランジスタＱがオフとなつ
てリレーRYの励磁が停止し、リレー接点ryが強
制的にオフとなる。
このように構成した結果、交流電源Ｅの瞬時停
電や電源スイツチSW1の瞬時オフによる電源瞬時
オフがあつても、電源オフ後ただちにリレー接点
ryがオフとなり、電源回復後一定時間経過してリ
レー接点ryがオンとなるため、負荷LDへ流れ込
む突入電流を確実に抑制することができる。その
結果、負荷LDの電子部品の破壊や電源スイツチ
SW1の接点消耗を少くできる。
電や電源スイツチSW1の瞬時オフによる電源瞬時
オフがあつても、電源オフ後ただちにリレー接点
ryがオフとなり、電源回復後一定時間経過してリ
レー接点ryがオンとなるため、負荷LDへ流れ込
む突入電流を確実に抑制することができる。その
結果、負荷LDの電子部品の破壊や電源スイツチ
SW1の接点消耗を少くできる。
なお、上記実施例では機械式のリレーRYおよ
びリレー接点ryを用いたが、これに代えて半導体
スイツチを用いてもよい。また、電源オフの検出
は電源電圧の変動によつて検出したが、電源スイ
ツチSW1に連動する補助スイツチによつて検出す
るようにしてもよい。
びリレー接点ryを用いたが、これに代えて半導体
スイツチを用いてもよい。また、電源オフの検出
は電源電圧の変動によつて検出したが、電源スイ
ツチSW1に連動する補助スイツチによつて検出す
るようにしてもよい。
この発明の他の実施例を第６図および第７図に
基づいて説明する。この電源回路は、第６図に示
すように第５図におけるコンデンサC2、抵抗R4，
R5に代えて、瞬時停電検出回路Ｂおよび信号保
持回路Ｃを用いたものである。瞬時停電検出回路
Ｂは電源電圧の変動により電源瞬時オフを検出す
るか、または電源スイツチSW1のオンオフによつ
て電源瞬時オフを検出するようになつている。信
号保持回路Ｃは瞬時停電検出回路Ｂからの瞬時停
電検出信号を受けてそれを時間ｔだけ保持するも
ので、例えば単安定マルチバイブレータで構成さ
れる。
基づいて説明する。この電源回路は、第６図に示
すように第５図におけるコンデンサC2、抵抗R4，
R5に代えて、瞬時停電検出回路Ｂおよび信号保
持回路Ｃを用いたものである。瞬時停電検出回路
Ｂは電源電圧の変動により電源瞬時オフを検出す
るか、または電源スイツチSW1のオンオフによつ
て電源瞬時オフを検出するようになつている。信
号保持回路Ｃは瞬時停電検出回路Ｂからの瞬時停
電検出信号を受けてそれを時間ｔだけ保持するも
ので、例えば単安定マルチバイブレータで構成さ
れる。
つぎに、この回路の動作を説明する。電源投入
すると、トランスTRおよび全波整流器DBを通
してコンデンサC1が充電され、 VZD＜R2／R1＋R2VC1 となつたときに、比較器OPの出力が高レベルと
なつてトランジスタＱがオンとなり、リレーRY
が励磁されてリレー接点ryがオンとなる。この場
合、電源投入後リレー接点ryがオンとなるまでの
時間が負荷LDへの入力電流が安定するまでの時
間より長くなるように回路の時定数を設定する。
このように構成すると、電源投入直後はリレー接
点ryがオフで入力電流が突入電流制限用抵抗Ｒを
通して流れ、入力電流が安定するとリレー接点ry
を通して入力電流が流れることになり、電源投入
時の突入電流を低減することができる。なお、比
較器OPの出力が高レベルとなる時期はコンデン
サC1の電圧VC1がリレーRYの動作電圧V1を越え
る時期より遅れるように設定している。
すると、トランスTRおよび全波整流器DBを通
してコンデンサC1が充電され、 VZD＜R2／R1＋R2VC1 となつたときに、比較器OPの出力が高レベルと
なつてトランジスタＱがオンとなり、リレーRY
が励磁されてリレー接点ryがオンとなる。この場
合、電源投入後リレー接点ryがオンとなるまでの
時間が負荷LDへの入力電流が安定するまでの時
間より長くなるように回路の時定数を設定する。
このように構成すると、電源投入直後はリレー接
点ryがオフで入力電流が突入電流制限用抵抗Ｒを
通して流れ、入力電流が安定するとリレー接点ry
を通して入力電流が流れることになり、電源投入
時の突入電流を低減することができる。なお、比
較器OPの出力が高レベルとなる時期はコンデン
サC1の電圧VC1がリレーRYの動作電圧V1を越え
る時期より遅れるように設定している。
つぎに、電源の瞬時オフが生じた場合について
説明する。電源の瞬時オフが生じると、瞬時停電
検出回路Ｂがそれを検出して信号保持回路Ｃに伝
える。信号保持回路Ｃはそれを受けて、電源があ
る限り時間ｔだけトランジスタＱのベースを強制
的に低レベルとしてトランジスタＱを強制遮断
し、リレーRYの励磁を停止してリレー接点ryを
オフにする。
説明する。電源の瞬時オフが生じると、瞬時停電
検出回路Ｂがそれを検出して信号保持回路Ｃに伝
える。信号保持回路Ｃはそれを受けて、電源があ
る限り時間ｔだけトランジスタＱのベースを強制
的に低レベルとしてトランジスタＱを強制遮断
し、リレーRYの励磁を停止してリレー接点ryを
オフにする。
今、瞬時停電時間をtyとすると、ｔ＜tyのとき
は、電源復帰時は明らかにリレー接点ryがオフと
なつており、突入電流は低減される。
は、電源復帰時は明らかにリレー接点ryがオフと
なつており、突入電流は低減される。
ｔ＝tyのときは、電源復帰時はリレー接点ryが
オフとなつており、突入電流は低減できる。
オフとなつており、突入電流は低減できる。
ｔ＞tyのときは、VZD＜R2／R1＋R2VC1となるまで
に入力電流は安定しており、突入電流は低減でき
る。
る。
すなわち、強制的にリレー接点ryをオフにする
時間ｔを電源オフ後電圧VC1が信号保持回路Ｃが
動作可能下限電圧まで低下するに必要な時間とす
ることにより、電源の瞬時的なオン−オフ−オン
が生じても突入電流が確実に低減される。
時間ｔを電源オフ後電圧VC1が信号保持回路Ｃが
動作可能下限電圧まで低下するに必要な時間とす
ることにより、電源の瞬時的なオン−オフ−オン
が生じても突入電流が確実に低減される。
第７図は瞬時停電時間tyとリレー接点ryの遮断
時間ｔとが等しいときのタイムチヤートを示して
いる。同図Ａは電源スイツチSW1のオンオフ状態
を示し、同図ＢはコンデンサC1の電圧VC1（制御
部電源）を示し、同図Ｃはリレー接点ryのオンオ
フ状態を示している。
時間ｔとが等しいときのタイムチヤートを示して
いる。同図Ａは電源スイツチSW1のオンオフ状態
を示し、同図ＢはコンデンサC1の電圧VC1（制御
部電源）を示し、同図Ｃはリレー接点ryのオンオ
フ状態を示している。
図において、時刻t1で電源投入すると、電圧
VC1が徐々に上昇し、リレーRYの動作電圧V1を
越え、さらにVZD＜R2／R1＋R2VC1となる電圧V2を 越えると（時刻t2）、リレー接点ryがオンとなる。
その後、時刻t3で瞬時停電が起こると、電圧VC1
が徐々に低下し、動作可能下限電圧V3による時
刻t4までの時間ｔの間信号保持回路Ｃがリレー接
点ryを強制的にオフにする。時刻t4で電源が回復
すると電圧VC1が徐々に上昇し、電圧VC1がVZD＜
R2／R1＋R2VC1となる時刻t5でリレー接点ryがオン となる。この場合に、時間t5−t4が負荷LDへの入
力電流が安定するのに必要な時間より長くなるよ
うに電圧VC1の上昇時定数を定めている。
VC1が徐々に上昇し、リレーRYの動作電圧V1を
越え、さらにVZD＜R2／R1＋R2VC1となる電圧V2を 越えると（時刻t2）、リレー接点ryがオンとなる。
その後、時刻t3で瞬時停電が起こると、電圧VC1
が徐々に低下し、動作可能下限電圧V3による時
刻t4までの時間ｔの間信号保持回路Ｃがリレー接
点ryを強制的にオフにする。時刻t4で電源が回復
すると電圧VC1が徐々に上昇し、電圧VC1がVZD＜
R2／R1＋R2VC1となる時刻t5でリレー接点ryがオン となる。この場合に、時間t5−t4が負荷LDへの入
力電流が安定するのに必要な時間より長くなるよ
うに電圧VC1の上昇時定数を定めている。
このように、電源投入時および電源瞬時オフ時
に突入電流を確実に低減することができるので、
電子部品の破壊や電源スイツチSW1の接点消耗を
防止することができる。
に突入電流を確実に低減することができるので、
電子部品の破壊や電源スイツチSW1の接点消耗を
防止することができる。
〔発明の効果〕
この発明の電源回路によれば、電源投入時およ
び電源瞬時オフ時に突入電流を確実に低減するこ
とができ、電子部品の破壊や電源スイツチの接点
消耗を防止できる。
び電源瞬時オフ時に突入電流を確実に低減するこ
とができ、電子部品の破壊や電源スイツチの接点
消耗を防止できる。
第１図は従来の電源回路のブロツク図、第２図
および第３図はその動作説明のたの波形図、第４
図はこの発明の一実施例のブロツク図、第５図は
その具体回路図、第６図はこの発明の他の実施例
の回路図、第７図はその動作説明のための波形図
である。 Ｅ……交流電源、SW1……電源スイツチ、Ｒ…
…突入電流制限用抵抗、ry……リレー接点、CT
……リレー制御部、DT……瞬時停電検出部。
および第３図はその動作説明のたの波形図、第４
図はこの発明の一実施例のブロツク図、第５図は
その具体回路図、第６図はこの発明の他の実施例
の回路図、第７図はその動作説明のための波形図
である。 Ｅ……交流電源、SW1……電源スイツチ、Ｒ…
…突入電流制限用抵抗、ry……リレー接点、CT
……リレー制御部、DT……瞬時停電検出部。
Claims (1)
- １ 電源と、この電源の負荷との間に介挿接続し
た電源スイツチおよび突入電流制限用抵抗の直列
回路と、この突入電流制限用抵抗に並列接続した
短絡スイツチと、前記電源スイツチの負荷側より
給電され給電開始後一定時間経過して前記短絡ス
イツチをオフからオンに切換える制御部と、前記
負荷への給電停止を検出して少くとも一定時間前
記短絡スイツチを強制的にオフにするように前記
制御部に信号を与える瞬時停電検出部とを備えた
電源回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59012237A JPS60156225A (ja) | 1984-01-25 | 1984-01-25 | 電源回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59012237A JPS60156225A (ja) | 1984-01-25 | 1984-01-25 | 電源回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60156225A JPS60156225A (ja) | 1985-08-16 |
| JPH036728B2 true JPH036728B2 (ja) | 1991-01-30 |
Family
ID=11799759
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59012237A Granted JPS60156225A (ja) | 1984-01-25 | 1984-01-25 | 電源回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60156225A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2009159400A (ja) * | 2007-12-27 | 2009-07-16 | Aiphone Co Ltd | インターホン装置 |
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-
1984
- 1984-01-25 JP JP59012237A patent/JPS60156225A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60156225A (ja) | 1985-08-16 |
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