JPH0367296A

JPH0367296A - 表示合成装置

Info

Publication number: JPH0367296A
Application number: JP1204054A
Authority: JP
Inventors: Ichiro Ohashi; 大橋　市郎
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1989-08-07
Filing date: 1989-08-07
Publication date: 1991-03-22
Anticipated expiration: 2011-01-29
Also published as: JPH087555B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】技術分野本発明は表示合成装置に関し、特に図形表示装置の表示
合成方式に関するものである。

従来技術従来のこの種の装置は第３図に示すようなブロックで溝
底されている。図において、マイクロプロセッサ１はマ
イクロプログラムの実行部であり、メモリ２はマイクロ
プログラム及びデータの格納部であり、インタフェース
制御部３は上位装置とのインタフェースを制御する部分
である。

フレームバッファ＃１（４）及び＃２（５）は表示内素
情報を格納する部分であり、複数プレーンからなり各プ
レーンを１ビットに対応づけるカラーコードの形式でデ
ータが構築されている。

カラーパレット＃１（１１）及び＃２（１２）はフレー
ムバッファ＃１及び＃２の出力ヲ夫々アドレス情報とし
て色階１鍔データを出力する部分であり、フレームバッ
ファ４．５のプレーン数にχ・Ｉ応したエントリを有す
るテーブルメモリである。

表示合成回路１４はフレームバッファ選択メモリ６の選
択情報に応してカラーパレソト＃１．＃２の色階調デー
タを選択的に合成するためのものである。Ｄ／Ａコンバ
ータ１５は表示合成回路１４からのディジタルな色皆調
データをアナログビデオ信号に変換する部分である。

表示開明回路１３はフレームバッファ４，５の読出し及
びフレームバッファ選択メモリ６の読出しを制御すると
共にＣＲＴ表示部１６の表示のための同期信号を発４卜
する部分である。

表示合成回路１４は例えば第４図に示す様な構成となっ
ており、フレームバッファ選択メモリ６の１ノ号容が“
１”の場合、アンドゲート４１がオンとなり、カラーパ
レット＃］の出力がオアゲート４３を介して出力される
。また、フレームバッファ選択メモリ６の内容が“０“
の場合、アントゲ−ｌ−４２がオンとなって、カラーパ
レット＃２の出力がオアゲート４３を介して出力される
。

この場合、フレームバッファ＃１，２が共に８プレーン
（１カ成で、１画素が８ビットてあれば、第４図に示す
回路は、Ｒ，Ｇ、Ｂの各色８ビットずつ必要となり、合
５１２４ビソト分の２４回路必要となる。

この様に、従来の表示合成装置では、合成すべき論理信
号の人カビット幅が広いので、表示合成回路１４の金物
量が増大してコストアップの要因となる。また、ｉ１１
重合域方式（第３図の例では、論理和合成方式）である
ので、表示合成の柔軟性に欠けるという欠点がある。

発明の１」的本発明の目的は、表示合成の柔軟性を大幅に向上せしめ
ると共に金物量の削減を図ってローコスト化を可能とし
た表示合成装置を４２　ｆｔ’−することである。

発明の構成本発明によれば、各プレーンを１ビットに対応づ番する
コード形式で表示画像情報を格納する複数プレーン構成
の第１及び第２のフレームバッファと、前記第１及び第
２のフレームバッファの表示画像情報により夫々アドレ
スされて色階調データを出力する第１及び第２のカラー
パレットを有し、これ等第１及び第２のカラーパレット
の出力を合成して単一の表示器に表示するようにした図
形表示装置の表示合成装置であって、前記第１及び第２
のカラーパレットの所定アドレスを夫々指定する第１及
び第２のアドレス指定手段と、前記第１及び第２のカラ
ーパレットのアドレスとして、前記第１及び第２のフレ
ームバッファの格納情報を用いるか前記第１及び第２の
アドレス指定手段のアドレス情報を用いるかを表示画素
１１１位に指示する下段とを有することを特徴とする表
示合成装置がｉすられる。

実施例次に本発明の実施例について図面を参照して説明する。

第１図は本発明の一実施例のブロック図である。

マイクロプロセッサ１はマイクロプログラムの実行部で
あり、メモリ２はマイクロプログラム及びデータの格納
部であり、インタフェース制御部３は上位装置とのイン
タフェースを制御部する部分である。すなわち、マイク
ロプログラムｌはマイクロプログラムを実行することに
よって上位装置からの図形表示命令を解釈し、表示情報
を画素パターンに展開し、フレームバッフア＃１　（４
）、あるいはフレームバッフア＃２　（５）に格納する
。

フレームバッファ＃１．＃２は各プレーンを１ビットに
対応ずけるカラーコードの形式で表示画素情報を格納す
る複数プレーン構成のメモリである。すなわち、Ｍ画素
×Ｎラインの表示分解能で同晴表現色２Ｐ色の表示性能
を実現するためには、少くともＭＸＮビット／プレーン
でプレーン数Ｐのフレームバッファを構成する必要があ
る。

アドレスレジスタ＃］　　（７）はカラーパレット＃１
（１１）の特定アドレス情報を指定するレジスタであり
、アドレスレジスタ＃２（８）はカラーパレット＃２（
１２）の特定アドレス情報を指定するレジスタである。

アドレス切替凹路＃１（９）はカラーパレット＃１．（
１１）のアドレス情報をフレームバッファ＃１（４）で
与えるか、アドレスレジスタ＃１（７）で与えるかを選
択制御する部分であり、アドレス切替回路＃２（１０）
はカラーパレット非２（１２）のアドレス情報をフレー
ムバッファ非２（５）で与えるか、アドレスレジスタ＃
２（８）で与えるかを選択制御する部分である。

カラーパレット＃１はアドレス切替回路＃１（９）の出
力をアドレス情報として色階調データを出力するテーブ
ルメモリであり、カラーパレット非２はアドレス切替凹
路＃２（１０）の出力をアドレス情報として色階調デー
タを出力するテーブルメモリである。これ等テーブルメ
モリは２１（Ｐはフレームバッファ＃１及び＃２のプレ
ーン数）のエントりを有し、表示動作１１！？　、　Ｒ
ＥＤ、ＧＲＩミ１シＮ。

旧、ＵＥの３　ｔＪ！の位階調データを出力する。

フレームバッファ選択メモリ６はアドレス切替回路＃１
（９）及び＃２　（１０）にχ−１して画素（ｌｊ。

位に選択情報をｌｊえるメモリである。

表示合成回路１４は、カラーパレット＃１と＃２との出
力データ間で、マイクロプロセッサ］が指定する論理合
成をする部分てあり、Ｄ／Ａコンバータ１５は表示合成
回路１４が出力するディジタルな色階調データをアナロ
グビデオ信号に変換する部分である。

以上の動作によって、フレームバッファ＃１（４）と＃
２　（５）の格納表示情報が、フレームバッファ選択メ
モリ６の格納情報の制御を受けて論理合成され、ＣＲＴ
表示部１６に画面表示される。

第５図は第１図の表示合成回路１４の具体例を示す回路
図であり、カラーバレッｌ−＃１．＃２の各出力を２人
力とするオアゲート５３のみからなる。もっとも、Ｒ，
Ｇ、Ｂ各８ビットであれば、合；１２４ビットで第５図
の回路が２４回踏必要となる。

第６図はアドレス切替回路＃１．（９）及び＃２（１０
）の具体例を示す図であり、フレームバッファ選択メモ
リ６の内容が“１″であれば、アントゲ−１６１がオン
となってフレームバッファ＃１（ｒｌ＜は＃２）の出力
がオアゲート６３を介して出力され、“０”であれば、
アントゲ−１・６２がオンとなってアドレスレジス＃１
　（若しくは＃２）の出力がオアゲート６３を介して出
力される。

この第６図に示した回路は、フレームバッファ＃１．＃
２を各８ビットで２５６色表示とすれば、８ビットＸ　
２−１．６個必要となる。

第２図はマイクロプロセッサ１が表示合成回路１４に論
理和を指定し、アドレスレジスタ＃１及び＃２に００．
１を格納し、カラーパレット＃１及び＃　２１：ＯＯｎ
　、　ＯＯｎ　、　（１０ｕを格納した場合の表示合成
メカニズムを図示したちのである。

すなわち、第２図（Ａ）のようにフレームバッファ選択
メモリ６の内容が論理“０“の表示領域には、フレーム
バッファ＃１の格納情報が、第２図（Ｂ）のように論理
“１”の表示領域には、フレームバッファ非２の格納情
報が夫々表示される。

以上述べた如く、従来技術においては、表示合成回路と
して、第４図に示す回路が２４個必要であるが、本実施
例では、第５図に示す回路が２４個彩度でかつ第６図に
示す回路が１６個彩度となる。よって、本発明によるも
のが明らかにハードウェア量は少なくなって有利となる
。

尚、本実施例では、論理和含酸として小成合成（表示切
替）としているが、＞Ｍ　Ｈｌな合成（排他的論理和含
酸等）を考えると、ハードウェア量の差は更に大となっ
てｒ１利である。

また、本実施例において示した如く、カラーパレットの
特定領域（アドレスレジスタ＃１．＃２で指定される領
域）の内容を工夫し、更に表示合成回路への指定論理を
工夫することにより、合成方法等が柔軟となるものであ
る。

光用の効果以上の如く、本発明によれば、カラーパレットのアドレ
スをフレームバッファの格納情報にて指定するか、レジ
スタにより特定アドレスによって指定するかを、表示画
素１１位に選択制御するようにしているので、２つのフ
レームバッファの格納情報の表示合成か、低コストでか
つ柔軟に可能となるという効果かある。

【図面の簡単な説明】

第１図は本発明の実施例のブロック図、第２図は本発明
の実施例の表示合成のメカニズムを示す図、第３図は従
来抜術を示すブロック図、第４図は従来の表示合成回路
の例を示す図、第５図は本発明の実施例の表示合成回路
の例を示す図、第６図はアドレス切替回路の例を示す図
である。主要部分の符号の説明４．５・・・・・フレームバッファ６・・・・・・フレームバッファ選択メモリ７．８・・
・・・・アドレスレジスタ９１０・・・・・・アドレス切替回路１１１２・・・・・カラーパレット１４・・・・・・表示合成回路

Claims

【特許請求の範囲】

（１）各プレーンを１ビットに対応づけるコード形式で
表示画像情報を格納する複数プレーン構成の第１及び第
２のフレームバッファと、前記第１及び第２のフレーム
バッファの表示画像情報により夫々アドレスされて色階
調データを出力する第１及び第２のカラーパレットを有
し、これ等第１及び第２のカラーパレットの出力を合成
して単一の表示器に表示するようにした図形表示装置の
表示合成装置であって、前記第１及び第２のカラーパレ
ットの所定アドレスを夫々指定する第１及び第２のアド
レス指定手段と、前記第１及び第２のカラーパレットの
アドレスとして、前記第１及び第２のフレームバッファ
の格納情報を用いるか前記第１及び第２のアドレス指定
手段のアドレス情報を用いるかを表示画素単位に指示す
る手段とを有することを特徴とする表示合成装置。