JPH0367382B2 - - Google Patents

Description

請求の範囲 １ 半サイクル対称の比較的低周波と比較的高周
波との連続したシーケンスを含む形式の、従来の
周波数エンコードされた信号よりも伝送線歪みを
受けにくい修正された周波数エンコードされた信
号を発生するための電気回路であつて、 外部ソースから前記従来の周波数エンコードさ
れた信号を受け、かつ、前記従来の周波数エンコ
ードされた信号において前記比較的低周波から前
記比較的高周波への遷移が発生したときを示す制
御信号を発生する手段と、 前記制御信号に応答して、前記従来の周波数エ
ンコードされた信号を、前記遷移の直後の半サイ
クルの期間が前記比較的高周波の期間の半サイク
ルよりも予め定められた量の時間だけ長くされ、
かつ次の半サイクルの期間が同様の量の時間だけ
短縮されるように修正する手段とを備える、電気
回路。 ２ 前記従来の周波数エンコードされた信号を修
正するための前記手段は、前記制御信号に応答し
て前記従来の周波数エンコードされた信号をスト
アするための手段を含む、請求の範囲第１項記載
の電気回路。 ３ 前記ストアするための手段は、前記従来の周
波数エンコードされた信号を受け、前記制御信号
に応答して前記従来の周波数エンコードされた信
号の高電圧状態を予め定められた時間期間ラツチ
しかつ前記制御信号に応答して前記従来の周波数
エンコードされた信号の低電圧状態を前記予め定
められた時間期間ラツチするためのフリツプフロ
ツプ手段を含む、請求の範囲第２項記載の電気回
路。 ４ 前記制御信号を発生するための前記手段は、
前記遷移に応答して前記制御信号としてパルスを
発生するための手段を含み、前記修正するための
手段は前記パルスを遅延させるための手段を含
み、前記フリツプフロツプ手段は前記遅延させる
ための手段からの前記遅延されたパルスに応答し
て前記従来の周波数エンコードされた信号をラツ
チするようにされる、請求の範囲第３項記載の電
気回路。 ５ 前記パルスは前記遷移と同期し、それによつ
てパルスを遅延させるための前記手段を通じての
前記パルスの遅延時間と前記パルスの時間との和
は、前記遷移の直後の前記長くされた半サイクル
の時間期間と等しい、請求の範囲第４項記載の電
気回路。 ６ 半サイクル対称の比較的低周波と比較的高周
波との連続したシーケンスを含む形式の、従来の
周波数エンコードされた信号よりも伝送線歪みを
受けにくい修正された周波数エンコードされた信
号を発生するための電気回路であつて、 前記修正された周波数エンコードされた信号に
エンコードされるべき、第１および第２の電圧状
態を有するデイジタル信号を外部ソースから受け
る手段と、 比較的低周波成分を有する第１の信号を発生す
る手段と、 前記デイジタル信号を遅延させる手段と、 前記デイジタル信号および前記遅延されたデイ
ジタル信号に応答して、前記デイジタル信号の前
記第２の電圧状態が受けられているときに、比較
的高周波成分を有しかつ前記比較的高周波成分を
有する期間の最初の半サイクル期間が予め定めら
れた量の時間だけ長くかつ次の半サイクルの期間
が前記量と同一の時間だけ短い第２の信号を発生
する手段と、 前記デイジタル信号の前記第１の電圧状態が受
けられいてるときに前記第１の信号を前記修正さ
れた周波数エンコードされた信号として出力しか
つ前記デイジタル信号の前記第２の電圧状態が受
けられているときに前記第２の信号を前記修正さ
れた周波数エンコードされた信号として出力する
エンコード信号出力手段とを備えた、電気回路。 ７ 前記第２の信号は、前記修正された周波数エ
ンコードされた信号の前記比較的高周波成分にお
ける各サイクルと時間同期したパルスを含む、請
求の範囲第６項記載の電気回路。 ８ 前記エンコード信号出力手段は、前記パルス
を受けるように接続されかつ前記パルスによつて
トリガされる第１のトリガブルフリツプフロツプ
手段を含み、前記第１の信号を発生する手段は、
所定のクロツク信号によつてトリガされる第２の
トリガブルフリツプフロツプ手段を含む、請求の
範囲第７項記載の電気回路。 ９ 前記エンコード信号出力手段は、前記第１お
よび前記第２のトリガブルフリツプフロツプ手段
からの出力信号を排他的オア処理して前記修正さ
れた周波数エンコードされた信号を形成する手段
をさらに含む、請求の範囲第８項記載の電気回
路。 発明の背景 この発明は長いケーブルを介する伝送のため電
気信号をエンコードする技術分野に関し、より特
定的には、ケーブルの受信端での歪みを低減する
ような方法でデイジタル信号を周波数エンコード
する技術分野に関する。 そのような周波数エンコードされたデイジタル
信号が伝送される１つのシステムが、第１図に示
されている。このシステムは、入力端子１２でデ
イジタル信号を受け、その信号を周波数エンコー
ドされた信号に変換して出力端子１３に与えるエ
ンコーダ１１を有する装置１０を含む。送信器１
４は入力端子１５に周波数エンコードされた信号
を受けて、それらを１対の差動周波数エンコード
された信号に変換して１対の出力端子１６ａおよ
び１６ｂに与える。 端子１６ａおよび１６ｂは長いケーブル２０の
一端に接続され、ケーブル２０は１対のねじり線
２１ａおよび２１ｂからなる。適当な電磁シール
ドが、１対のねじり線に対する被覆部材として与
えられてもよい。線２１ａおよび２１ｂは、その
反対側端部で、受信器３２の１対の入力端子３１
ａおよび３１ｂと接続される。受信器３２は、そ
の入力端子の１対の差動信号を、対応するデイジ
タル信号に変換して、その出力端子３３に与える
ように動作する。 しかしながら、上述した第１図のシステムの問
題点は、長いケーブル２０が送信器１４からの信
号を歪ませ、その歪みが受信器３２で誤りを引起
こすということである。この問題点を理解するた
めに、第２Ａ図および第２Ｂ図の波形図をまず考
察する。第２Ａ図は、エンコーダ１１の入力端子
１２でのデイジタル信号DSを表わす。第２Ｂ図
は、送信器１４の入力端子１５での従来の周波数
エンコードされた信号FESを表わす。信号FES
は、デイジタル「１」で表わされる低周波成分f_L
を含み、またデイジタル「０」で表わされる高周
波成分f_Hを含む。低周波成分の各半サイクルは信
号時間間隔1/2f_Lのものであり、また高周波成分
の各半サイクルは別の信号時間間隔1/2f_Hのもの
である。 次に、第２Ｃ図の波形図を考察する。第２Ｃ図
は、受信器３２の入力端子にかかる差動電圧であ
る信号V_Rを示す。理想的には、信号V_Rは、信号
FESと同一形状のものでなければならない。しか
しながら、第２Ｂ図を第２Ｃ図と比較すれば、信
号V_Rは低周波から高周波へと変化するのにつれ
て歪められているということがわかる。参照数字
４１は、この歪み（以後伝送線歪みという）が開
始する時点を示す。 信号V_Rにおける伝送線歪みのために、信号V_R
の高周波成分の包絡線４２は平坦ではない。代わ
りに、低−高周波遷移点４１の直後に続く包絡線
４２の部分は、その遷移の前の最後の低周波半サ
イクルのピーク電圧の方向に曲げられている。第
２Ｃ図において、包絡線４２は、遷移点４１の前
の最後の低周波半サイクルにおけるピーク電圧が
負であるので、負方向に曲がつている。これに対
し、第２Ｄ図においては、包絡線４２は、遷移点
４１の前の最後の低周波半サイクルのピーク電圧
が正であるので、正方向に曲がつている。 上述したような包絡線４２の曲がりが起こるの
で、遷移点４１に続く最初の高周波半サイクルの
ピーク電圧の強度は非常に小さく、またさらに、
次の高周波半サイクルのピーク電圧の強度は非常
に大きい。また、半サイクルピーク電圧の強度に
おけるこれらの歪みは、ケーブル２０の長さが増
大するにつれてより顕著になる。このように、ケ
ーブル２０の長さが増加するにつれて、受信器３
２がその入力端子での周波数エンコードされたデ
ータを対応するデイジタルデータに正しく復元す
ることができないといつた状況に最終的に達す
る。 発明の概要 それゆえにこの発明の主たる目的は、従来の周
波数エンコードされた信号を修正し、それによつ
て修正された信号が従来の周波数エンコードされ
た信号よりも伝送線歪みを受けにくいようにする
電気回路を提供することである。 この発明の他の目的は、デイジタルデータ信号
から直接に、伝送線歪みを受けにくい修正された
周波数エンコードされた信号を発生するための回
路を提供することである。 上述の目的および他の目的は、少なくとも２つ
の主要モジユールを含む電気回路を設けることに
よつて達成される。一方のモジユールは、半サイ
クル対称の第１および第２の周波数の連続したシ
ーケンスを含む形式の（外部ソースからの）従来
の周波数のエンコードされた信号を受ける。その
一方のモジユールは、第１および第２の周波数の
低い側から高い側への遷移が従来の周波数エンコ
ードされた信号において起こるときを示す制御信
号を発生する。他のモジユールは、その制御信号
に応答して、その遷移の直後の半サイクルの期間
が予め定められた時間だけ高周波の期間の半分よ
りも長く、次の半サイクルの期間が同様の時間だ
け短くなるように、その従来の周波数エンコード
された信号を修正する。 この発明の他の実施例において、従来の周波数
エンコードされた信号よりも伝送線歪みを受けに
くい修正された周波数エンコードされた信号で
は、デイジタル入力信号から直接に発生される。
この実施例は、低周波信号がデイジタル「１」を
表わし、高周波信号がデイジタル「０」を表わす
ような出力信号を作り出す。また、高周波の期間
の半分よりも長い時間期間を有する低周波信号の
直後の高周波信号の半サイクルを作り出し、かつ
高周波の期間の半分よりも短い時間期間を有する
高周波信号の次の半サイクルを作り出す手段が設
けられる。

【図面の簡単な説明】

この発明の種々の特徴および効果は、添付の図
面を参照して以下の詳細な説明において述べられ
る。 第１図は、先行技術のシステムの概略ブロツク
図であり、この発明が関係する形式の周波数エン
コードされた信号が送信および受信される。第２
Ａ図ないし第２Ｄ図は、第１図のシステムの動作
を示す波形図である。第３図は、この発明の好ま
しい一実施例の詳細な論理ブロツク図である。第
４図は、第３図の回路の動作を示すタイミング図
である。第５図は、この発明の他の好ましい実施
例の詳細な論理ブロツク図である。第６図は、第
５図の実施例の動作を示すタイミング図である。
第７Ａ図および第７Ｂ図は、従来の周波数エンコ
ードされた信号において、およびこの発明の修正
された周波数エンコードされた信号において起こ
る伝送線歪みを比較する写真である。

【発明の詳細な説明】

ここで第３図を参照すると、この発明による修
正された周波数エンコードされた信号を発生する
ための回路の好ましい一実施例が示されている。
第３図の回路をいくつかのモジユールは、デイジ
タルデータ同期器５０、定常周波数エンコーダ６
０、低−高周波数遷移検出器７０、および半サイ
クル伸長器８０を含む。これらのモジユールの詳
細な論理ブロツク図は、第３図に示されている。
またそのブロツク図におけるいくつかの信号が第
４図に示されている。 同期化器５０は、１対のトリガブルＤ型フリツ
プフロツプ５１および５２を含む。フリツプフロ
ツプ５１は、クロツク信号CKを受けるように接
続されたトリガ入力端子を有し、クロツク信号
CKは外部ソース（図示せず）によつて発生され
る。信号CKは、発生されるべき修正された周波
数エンコードされた波形の高周波の２倍の周波数
を有する方形波である。 フリツプフロツプ５１は、そのＤ入力端子に接
続される出力端子を有する。したがつてフリツ
プフロツプ５１は、信号CKを２つに分割するよ
うに動作する。したがつて、信号CK／２は、フ
リツプフロツプ５１のＱ出力端子で発生される。
信号CKおよびCK／２は共に、第４図の最上部に
示されている。 フリツプフロツプ５２は、信号CK／２を受け
るように接続されたクロツク入力端子を有し、ま
た周波数エンコードされるべきデータ信号Ｄを受
けるように接続されたデータ入力端子を有する。
信号CK／２が高電圧−低電圧遷移を行なうとき
の信号Ｄの状態は、一方のデイジタルビツトを特
定する。信号SYNCDはこのデイジタルビツトを
表わし、この信号はフリツプフロツプ５２のＱ出
力端子で発生される。 信号ＤおよびSYNCDは、第４図において信号
CKおよびCK／２の下に示されている。この図面
において、信号Ｄは瞬間時間t₁での信号CK／２
の高−低電圧遷移の間高電圧状態にあり、したが
つて信号SYNCDは、次の時間間隔Δt₁の間高電
圧状態にある。同様に信号Ｄは、瞬間時間t₂，
t₅、およびt₇での高電圧−低電圧遷移を信号
CK／２が行なうときに高電圧状態にあり、した
がつて信号SYNCDは、対応する時間間隔Δt₂，
Δt₅、およびΔt₇の間高電圧状態にある。これに
対し、瞬間時間t₃，t₄、およびt₆において、信号
Ｄは、信号CK／２の高−低電圧遷移のときに低
電圧状態にあり、したがつて信号SYNCDは、対
応する時間間隔Δt₃，Δt₄、およびΔt₆の間低電圧
状態にある。 次にエンコーダ６１を詳細に考察すると、エン
コーダ６１は、アンドゲート６１，６２、および
６３と、オアゲート６４と、トリカブルＤ型フリ
ツプフロツプ６５とを含んでいる。フリツプフロ
ツプ６５は、信号CKを受けるように接続された
トリガ入力端子を有し、またオアゲートの出力端
子に接続されたデータ入力端子を有する。オアゲ
ート６４は３つの入力端子を有し、それらはそれ
ぞれアンドゲート６１，６２、および６３の出力
端子と接続されている。これらのアンドゲートの
入力端子は、フリツプフロツプ６４のＱ出力端子
の信号FESが信号SYNCDの従来の周波数エンコ
ードされた表示であるように接続されている。 ゲート６１は３つの入力端子を有し、そのうち
の１つはフリツプフロツプ６５のＱ出力端子に接
続され、別の１つはフリツプフロツプ５１の出
力端子に接続され、そして残りの１つはフリツプ
フロツプ５２のＱ出力端子に接続されている。し
たがつてアンドゲート６１により、フリツプフロ
ツプ６５のＱ出力端子の信号FESは、もし信号
FES，SYNCD、および２が遷移のときに
すべて高電圧状態にあれば、信号CKのその高−
低電圧遷移に基いて高電圧状態に移行する。この
ことはたとえば、瞬間時間t₁およびt₂の間の中間
に起こる信号CKの高−低電圧遷移のときに起こ
り、それによつてアンドゲート６１は時間間隔
Δt₁の後半分の間に信号FESの高電圧状態を生じ
させる。 ゲート６２は、２つの入力端子を有し、その一
方はフリツプフロツプ５１のＱ出力端子に接続さ
れ、またその他方はフリツプフロツプ６５の出
力端子に接続されている。したがつてアンドゲー
ト６２により、もしすべての信号CK／２および
FESが遷移のときに高電圧状態にあれば、信号
CKのその高−低電圧遷移に基づいて、信号FES
は高電圧状態に移行する。このことはたとえば、
瞬間時間t₃での信号CKの高−低電圧遷移のとき
に起こり、それによつてアンドゲート６２は、時
間間隔Δt₃の最初の半分の間に信号FESの高電圧
状態を作り出す。 ゲート６３は２つの入力端子を有し、その一方
はフリツプフロツプ５２の出力端子に接続さ
れ、またその他方はフリツプフロツプ６５の出
力端子に接続されている。したがつてアンドゲー
ト６３により、すべての信号および
が高電圧状態にあるときに信号CKが高−低電圧
遷移を行なえば、信号FESは高電圧状態に移行す
る。このことはたとえば瞬間時間t₄のときに起こ
り、したがつてアンドゲート６３は、時間間隔
Δt₄の最初の半分の間に信号FESの高電圧状態を
作り出す。 次に検出器７０を詳細に考察する。検出器７０
はＤ型トリガブルフリツプフロツプ７１、インバ
ータ７２、およびアンドゲート７３を含む。フリ
ツプフロツプ７１は、インバータ７２の出力端子
に接続されたトリガ入力端子を有し、インバータ
７２は信号CKを受けるように接続された入力端
子を有する。したがつてフリツプフロツプ７１
は、信号CKの低−高電圧遷移によりトリガされ
る。フリツプフロツプ７１はまた、フリツプフロ
ツプ５２のＱ出力端子に接続されたＤ入力端子を
有し、またアンドゲート７３の一方の入力端子に
接続されたＱ出力端子を有する。アンドゲート７
３の他の入力端子は、フリツプフロツプ５２の
出力端子に接続されている。 動作において、信号FESにおいて低周波−高周
波遷移が発生するときにはいつでも、回路７０は
アンドゲート７３の出力に制御信号CTLを発生
する。制御信号CTLは、クロツク信号CKの２分
の１の期間だけ続く高電圧レベルのパルスであ
り、信号を、フリツプフロツプ７１のＱ
出力端子からの信号CTL１と論理和処理するこ
とによつて形成される。信号CTL１は、第４図
に示されるように、信号SYNCDと同一形状であ
るが、信号CKの２分の１の期間だけ遅延されて
いる。この遅延は、信号CKの高−低電圧遷移と
反対の信号CKの低−高電圧遷移によりフリツプ
フロツプ７１がトリガされるようにするインバー
タ７２によつて生じる。 次に回路８０を詳細に考察すると、回路８０は
４つのナンドゲート８１，８２，８３、および８
４と遅延ライン８５とを含んでいる。ゲート８１
および８２はクロス接続されて１つのフリツプフ
ロツプを形成し、ゲート８３および８４は同様に
クロス接続されて他のフリツプフロツプを形成す
る。制御信号CTLは遅延ライン８５の入力端子
と接続され、遅延ライン８５の出力端子はナンド
ゲート８２および８４の各入力端子と接続され
る。信号FESはナンドゲート８１の入力端子と接
続され、ナンドゲート８１の出力端子はナンドゲ
ート８３の入力端子と接続され、またナンドゲー
ト８３はその出力端子で修正された周波数エンコ
ードされたデータ信号FES^*を発生する。 上述したように、信号CTLは、信号FESにお
いて低−高周波数遷移が発生するときにのみ起こ
る高電圧レベルのパルスである。したがつて、信
号CTLは、一般的に低電圧状態にある。この低
電圧は遅延ライン８５を介して伝えられ、ナンド
ゲート８２および８４の出力端子の信号が高電圧
状態になるように強制する。ナンドゲート８２お
よび８４の出力端子の信号が高電圧状態である状
態で、信号FESはナンドゲート８１および８３を
介して直接に伝送されて、修正された周波数エン
コードされたデータ信号FES^*を形成する。 これに対し、信号CTLが高電圧状態にあると
き、この高電圧はΔt_dの時間遅延の後遅延ライン
８５を介し伝達され、その後その信号はナンドゲ
ート８２および８４に送られる。これにより、ゲ
ート８２−８４から形成されるフリツプフロツプ
がラツチされる。もしナンドゲート８１に対する
入力電圧が低電圧状態にあれば、ナンドゲート８
１の出力は高電圧をラツチし、一方もしナンドゲ
ート８３の入力電圧が低電圧状態にあれば、ナン
ドゲート８３の出力は高電圧をラツチする。 これらのフリツプフロツプがラツチされたまま
残る限り、信号FES^*の状態は変化せず、したが
つて信号FESにおける低−高周波数遷移に続く最
初の半サイクルの所望の引き延ばしが達成され
る。その後信号CTLが低電圧状態に戻れば、そ
の低電圧はΔt_dの時間遅延の後遅延ライン８５を
介して伝送され、それによりフリツプフロツプは
ラツチ解除され、信号FESはナンドゲート８１お
よび８３を介して直接に伝送される。 第４図は、信号FES^*における上述した半サイ
クルの引き延ばしを示す。これらの引き延ばし
は、参照数字９１および９２によつて示されてい
る。引き延ばされた半サイクル９１においては高
電圧レベルの時間間隔が増加されるが、半サイク
ル９２においては低電圧レベルの時間間隔が増加
されるということに注意されたい。また、引延ば
された半サイクル９１および９２に続く信号
FES^*における次の半サイクルは、同様の時間だ
け縮められる。参照数字９３は、引延ばされた半
サイクル９１に続く縮められた半サイクルを示
し、また参照数字９４は引延ばされた半サイクル
９２に続く縮められた半サイクルを示す。 ここで第５図を参照して、この発明の他の好ま
しい一実施例を詳細に説明する。この実施例は、
上述した第３図の実施例と、以下の点において類
似している。すなわち、この実施例は同様に修正
された周波数エンコードされたデータ信号FES^*
を発生し、そこにおいては、各低−高周波遷移の
直後の高周波数半サイクルの時間間隔は、予め定
められた量の時間だけ高周波の期間の半分よりも
長くされ、また次の半サイクルの期間は同様の量
の時間だけ短くされる。しかしながら、第５図の
実施例は、以下の点において第３図の実施例と基
本的に異なる。すなわち、第５図の実施例は、修
正された周波数エンコードされた信号FES^*をデ
イジタルデータ入力信号Ｄから直接に発生する。
すなわち、第５図の実施例は普通の周波数エンコ
ードされた信号FESを受取らずに、信号FESを信
号FES^*に修正する。 ３つのトリガブルＤ型フリツプフロツプ１１
０，１１１、および１１２と、ノアゲート１１３
と、排他的オアゲート１１４と、遅延ライン１１
５とが第５図の実施例に含まれる。フリツプフロ
ツプ１１０のトリガ入力端子はクロツク信号CK
を受けるように接続され、クロツク信号CKは修
正された周波数エンコードされた信号FES^*にお
ける高周波と等しい周波数を有する方形波であ
る。信号CKは、第６図の波形図の最上部に示さ
れている。 フリツプフロツプ１１０のデータ入力端子は、
周波数エンコードされるべきデイジタルデータ信
号Ｄを受けるように接続される。信号Ｄは、第６
図において、信号CKの下に示されている。信号
CKが低電圧−高電圧遷移をするときに信号Ｄが
高電圧状態にあれば、信号SYNCDはデイジタル
「１」と等しく、信号CKが低電圧−高電圧遷移を
行なうときに低電圧状態にあれば、信号SYNCD
はデイジタル「０」に等しい。 信号CKが低電圧−高電圧遷移を行なうすべて
の瞬間時間は、第６図において時間t₁，t₂…t₁₃と
して示されている。信号Ｄは瞬間時間t₁，t₂，t₆，
t₇，t₈、およびt₁₃のときに高電圧状態にあり、し
たがつてフリツプフロツプ１１０のＱ出力端子か
らの出力信号SYNCDはこれらの瞬間時間に続い
てデイジタル「１」を示す。これに対し、瞬間時
間t₃，t₄，t₅，t₉，t₁₀，t₁₁、およびt₁₂のとき信号
Ｄは低電圧状態にあり、したがつて信号SYNCD
はこれらの瞬間時間に続きデイジタル「０」を表
わす。 ノアゲート１１３は３つの入力端子を有する。
これらの端子のうちの１つは信号SYNCDを受け
るように接続され、他の１つは信号CKを受ける
ように接続され、また残りの１つは遅延ライン１
１５の出力端子からの信号DELAYSYNCDを受
けるように接続される。遅延ライン１１５の入力
端子は、信号SYNCDを受けるように接続され
る。 したがつて、信号SYNCDが高電圧状態にある
ときはいつでも、ノアゲート１１３の出力信号Ｘ
は低電圧状態に強制される。したがつて、信号
SYNCDが低電圧状態にあるときはいつでも、ノ
アゲート１１３からの信号Ｘは、ただ１つの例外
を除いて、信号CKの逆と等しい。このただ１つ
の例外は、信号SYNCDの各高電圧−低電圧遷移
に続くΔtの時間間隔の間に起こる。そのような
時間間隔の間、遅延ライン１１５からの出力信号
DELAYSYNCDは、ノアゲート１１３の出力信
号Ｘを低電圧状態に強制し続ける。 これらの動作は、第６図において波形X′，
DELAYSYNCD、およびＸによつて示されてい
る。信号X′は、遅延ライン１１５がないときの
ノアゲート１１３の出力端子で発生される電圧を
示す。信号X′を調べると、この信号は信号
SYNCDが高電圧状態にあるときはいつでも低電
圧状態にあり、また信号SYNCDが低電圧状態に
あるときはいつでも信号CKの逆であるというこ
とがわかる。 ここで信号X′を信号Ｘと比較すると、これら
の２つの信号は時間間隔Δt₃およびΔt₉を除いて
同一であるということがわかる。これらの時間間
隔は、信号SYNCDの高電圧−低電圧遷移に続
く。またこれらの時間間隔の間に、信号
DELAYSYNCDは、Δtの時間の間信号Ｘを低電
圧状態に強制し続ける。 フリツプフロツプ１１１の入力端子は信号Ｘを
受けるように接続され、またその出力端子はそ
のデータ入力端子に接続される。したがつてフリ
ツプフロツプ１１１のＱ出力端子の信号HFは、
信号Ｘが低電圧−高電圧遷移を行なうときにはい
つでもその状態を変化する。信号HFは、第６図
において信号Ｘの下に示されている。 ゲート１１４の入力端子は信号HFを受けるよ
うに接続され、またその他の入力端子はフリツプ
フロツプ１１２のＱ出力端子に接続される。フリ
ツプフロツプ１１２の出力端子はそのデータ入
力端子に接続され、またトリガ入力端子は信号
CKを受けるように接続される。したがつて、フ
リツプフロツプ１１２のＱ出力端子の出力信号
CK／２は、２つに分割された信号CKと等しい。 ゲート１１４は信号HFとCK／２とに排他的
オア処理を行ない、この排他的オア処理の結果は
修正された周波数エンコードされたデイジタル信
号FES^*を形成する。信号FES^*は、第６図の波形
図の一番下に示されており、ゲート１１４の出力
端子において発生される。 第６図に示されるように、信号FES^*のすべて
の半サイクルは、時間間隔Δt₃およびΔt₉の間に
起こるものを除いて、対称的である。これらの時
間間隔は、信号FES^*における低周波−高周波遷
移の直後に発生する。したがつて、この発明によ
り、時間間隔Δt₃およびΔt₉の間の信号FES^*の最
初の半サイクルは、高周波の期間の半分を越えて
引延ばされ、次の半サイクルは同様の時間だけ縮
められる。 参照数字１２０は、時間間隔Δt₃の間の信号
FES^*における引延ばされた半サイクルを示し、
参照数字１２１は、時間間隔Δt₉の間の信号FES^*
における引延ばされた半サイクルを示す。これら
の引延ばされた半サイクル１２０および１２１は
Δtの時間間隔を有し、それらはノアゲート１１
３の出力信号がその同一の時間間隔Δtによつて
低−高電圧遷移するのを禁止する信号
DELAYSYNCDによつて生じさせられる。 なお、フリツプフロツプ１１２は、“第１の信
号を発生する手段”を構成し、遅延ライン１１５
は、“デイジタル信号を遅延させる手段”を構成
する。また、オアゲート１１３は、“第２の信号
を発生する手段”を構成し、フリツプフロツプ１
１１および排他的オアゲート１１４は、“エンコ
ード信号出力手段”を構成する。 またフリツプフロツプ１１１が、“第１のトリ
ガブルフリツプフロツプ手段”に対応し、フリツ
プフロツプ１１２が、“第２のトリガブルフリツ
プフロツプ手段”に対応する。 ここで第７Ａ図および第７Ｂ図を参照すると、
１組の写真が示されている。これらの写真はこの
発明により発生された修正された周波数エンコー
ドされた信号が現実に実質的に従来の周波数エン
コードされた信号よりも伝送線歪みを受けにくい
ということを示している。これらの写真を得るた
めに、第１図の上述したシステムと同一に設定さ
れたテストが行なわれた。送信器１４は
T²L75113回路であり、受信器３２はT²L75115回
路であり、ケーブル２０は1000フイート長さのシ
ールドされていない２２径ねじり線であり、ねじ
られたそれぞれの線はその受信端およびその送信
端で75Ωの抵抗を有して終了する。 また、行なわれたテストにおいて、回路１１は
上述したこの発明の第６図の実施例と同一に構成
された。クロツク信号CKは200ナノ秒の期間の方
形波であり、周波数エンコードされたデイジタル
信号Ｄは、16の「１」ビツトとそれに続く16の
「０」ビツトとの周期的なシーケンスとして、外
部ソースから発生された。第６図の回路における
遅延ライン１１５は、信号FES^*の高周波成分の
最初の半サイクルが120ナノ秒であり、次の半サ
イクルが80ナノ秒であるように選択された。 この信号FES^*は、第７Ａ図の写真において参
照数字１３０によつて示されるように、受信器３
２の入力端子にかかる差動電圧波形を発生した。
また受信器３２の対応する出力電圧は、同様の写
真において参照数字１３１によつて示されてい
る。これに対し、第７Ｂ図の写真における電圧波
形１４０および１４１は、受信器３２の入力端子
および遅延ライン１１５が第６図の回路から取除
かれたときの受信器３２の出力電圧をそれぞれ示
す。このような状況の下で、第６図の回路によつ
て発生された出力電圧は、従来の周波数エンコー
ドされた信号FESに対応する。 第７Ａ図および第７Ｂ図はすべての波形に対し
水平方向における各格子間隔は、100ナノ秒の期
間を表わす。波形１３０および１４０に対し垂直
方向における各格子間隔は、500ミリボルトを表
わし、波形１３１および１４１に対する各格子間
隔は５ボルトを表わす。 波形１３０を波形１４０と比較すると、波形１
４０において最初の高周波半サイクルのピーク電
圧１４２Ａが非常に小さく、またさらに次の高周
波半サイクルのピーク電圧１４２Ｂが非常に大き
いということが明瞭に理解できる。したがつて、
受信器３２は最初の高周波半サイクルの存在を検
出することができず、このことは瞬間時間１４３
において波形１４１にパルスが存在しないことに
よつて明らかである。 これに対し、波形１３０において、最初の高周
波半サイクルのピーク電圧１３２Ａは実質的に増
大されており、また次の高周波半サイクルのピー
ク電圧１３２Ｂは実質的に減少されている。その
結果、受信器３２は、瞬間時間１３３において波
形１３１におけるパルスが存在することから明ら
かなように、最初の高周波サイクルを検出するこ
とができる。 この発明の種々の好ましい実施例が詳細に説明
された。さらに、多くの変更や修正がこの発明の
精神から逸脱することなく実施例に対してなされ
得る。したがつて、この発明は上述の説明に限定
されることなく、添付のクレームによつて規定さ
れるべきであるということを理解されたい。