JPH036742A - フオールト・トレラント・データ処理システム - Google Patents

フオールト・トレラント・データ処理システム

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JPH036742A
JPH036742A JP2125646A JP12564690A JPH036742A JP H036742 A JPH036742 A JP H036742A JP 2125646 A JP2125646 A JP 2125646A JP 12564690 A JP12564690 A JP 12564690A JP H036742 A JPH036742 A JP H036742A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
以下の順序で本発明を説明する。 Ａ、産業上の利用分野 Ｂ、従来の技術 Ｃ０発明が解決しまうとする課題 り１課題を解決するための手段 Ｅ、実施例 Ｅｌ、序論 Ｅ２．フォールト・トレラント環境において通常非フォ
ールト・トレラントであるプロセッサを動作させること Ｅ３．別のプロセッサからあるプロセッサへのコマンド
及びデータを禁止するために、そのプロセッサを関連ハ
ードウェアから切り放すことＥ４．オペレーティング・
システムに対して透過的なシステムに対して割り込みを
与えることＥ５．異なる仮想記憶オペレーティング・シ
ステムを実行する２つまたはそれ以上のプロセッサの間
で実記憶を共用すること Ｅ６．単一システム・イメージ Ｅ７．要約 Ｅ８．序論−従来のシステム／８８ Ｅ９．Ｈ３ＤＩネットワークを介して相互接続されたフ
ォールト・トレラントＳ／３７０モジユール ＥＩＯ１２重化プロセッサ対ユニット２１．２３の一般
的説明 Ｅｌ　１．Ｓ／３７０及びＳ／８８プロセッサ要素の結
合（第１１及び第１０図） Ｅｌ２．プロセッサ間インターフェース８９Ｅ１２Ａ、
Ｉ１０アダプタ１５４ Ｅ１２Ｂ、Ｉ１０アダプタ・チャネル０及びチャネル１
バス（第１６図） Ｅ　１２Ｃ，バス制御ユニット１５６−一般的な説明（
第１６及び第１７図） Ｅ　１２Ｄ、直接メモリ・アクセス・コントローラ０９ Ｅ　１２Ｅ、バス制御ユニット１５６−詳細な説明（第
１９Ａ乃至第１９Ｃ図と第２０図）Ｅｌ３．Ｓ／３７０
プロセッサ要素ＰＥ８５Ｅ１４．プロセッサ・バス１７
０（第１１及び３０図）とプロセッサ・バス・コマンド Ｅ１５．Ｓ／３７０記憶管理ユニット８１Ｅ１．６．Ｓ
／３７０　　Ｉ１０サポート（第３７図） Ｅ１７．Ｓ／３．７０　１１０動作、ファームウェアの
概要 Ｅ１８．システム・マイクロコード・デザインＥ１９．
バス制御ユニット（ＢＣＵ）の動作Ｅ２０．Ｓ／３７０
　　Ｉ１０開始シーケンス・フロー、概要及び詳細説明 Ｅ２１．Ｓ／３７０　　Ｉ１０データ転送シーケンス・
フロー　−船釣説明 Ｅ２２．カウント、キー　及びデータ・フォーマット・
エミュレーション（第４６Ａないしに図） Ｅ２３．Ｓ／８８とＳ／３７０による実記憶１６の共有 Ｅ２４．Ｓ／３７０によって開始されるＳ／８８割り込
みのための初期化機能 Ｅ２５．Ｓ／８８オペレーティング・システムを変更す
ることなく空きを獲得すること Ｅ２６．Ｓ／８８オペレーティング・システムを変更す
ることなく記憶を獲得（ＳＴＥＡＬ）すること Ｅ２７．フォールト・トレラント・ハードウェア同期化 Ｆ０発明の効果 Ａ、産業上の利用分野 本発明は、フォールト・トレラント（障筈許容性）デー
タ処理システムに関するものである。 Ｂ、従来の技術 フォールト・トレラント・システムは、典型的には、フ
ォールト・トレラント動作のためのボトム・アップから
設計されたものである。それにおいては、プロセッサ、
記憶、Ｉ１０装置及びオペレーティング・システムが特
別にフォールト・トレラント環境のために仕立てられて
いる。しかし、顧客ベースの仄がつと、そのオペレーテ
ィング・システムの成熟度と、可用ユーザー・プログラ
ムの数と範囲は、インターナショナル・ビジネス・マシ
ーンズ・コーポレーションによって販売されているシス
テム３７０　（Ｓ／３７０）などのいくつかの製造メー
カーの際立って古いメインフレーム・システムはどには
大きくない。 今日のフォールト・トレラント・データ処理システムの
あるものは、旧来の非フォールト・トレラント・メイン
フレーム上で可用でない、またはメインフレーム・オペ
レーティング・システムによってサポートされない多く
の先進機能を提供する。これらの機能としては、分散処
理ネットワークに亙る単一のシステム・イメージや、プ
ロセッサ及び１１０コントローラをホットプラグする（
電源オンによりカードを除去しまたは導入する）能力や
、瞬間的にエラーを検出して故障を分類し、コンピュー
タ・ユーザに対する割り込みなしで故障素子のサービス
から電気的に除去する機能や、素子の故障から生じる動
的再構成またはシステムが連続的に動作している間にシ
ステムに対して追加の装置を加えることがある。 そのようなフォールト・トレラント・システムの１つの
例として、インターナショナル・ビジネス・マシーンズ
・コーポレーションによって販売されているシステム８
８　（Ｓ／８８）がある。本発明の好適な形態の統合部
分を形成するのが、このＩＢＭ　　Ｓ／８８の１つのモ
デル及びＩＢＭＳ／３７０の１つのモデルである。 上述の機能をＳ／３７０環境及びアーキテクチャに組み
込もうとすることは、典型的には、オペレーティング・
システム及びアプリケーション・プログラムの大幅な書
き直しと、スクラッチから開発された新しいハードウェ
アを要する。しカシ、ＶＭ、ＶＳＥ、ｌＸ３７０などの
オペレーティング・システムの書き直しは、まさに途方
もない作業であって、膨大な数のプログラマと、相当の
期間を要するというのが多数の者が考えるところである
。ＩＢＭ　　Ｓ／３７０またはＭＶＳなどの複雑なオペ
レーティング・システムが成熟するには通常５年以上か
かる。現時点まで、大抵のシステム故障は、オペレーテ
ィング・システム・エラーの結果である。また、ユーザ
ーがオペレーティング・システムの使用に収益を見出す
ようになるには多くの年月を要する。不幸にも、あるオ
ペレーティング・システムが一旦成熟し大きいユーザー
・ベースを形成してしまうと、そのコードを、フォール
ト・トレランス、動的再構成、単一システム・イメージ
などの新しい機能を導入するように変更することは容易
な努力ではない。 成熟したオペレーティング・システムを新しいマシン・
アーキテクチャに移植することの複雑性と費用のため、
設計者は通常、新しいオペレーティング・システムを開
発しようと決心することになるが、これはユーザーの社
会によって容易に受は入れられないことがある。成熟し
たオペレーティング・システムを、新しく開発されたオ
ペレーティング・システムによって例示される新しい機
能を組み込むＪうに変更することは非現実的であること
が分かっているが、この新しいオペレーティング・シス
テムは実質的なユーザー・ベースを決して形成すること
が出来ないかもしれず、はとんどの問題が解決される可
に多年のフィールドでの使用を経ることになろう。 Ｃ９発明が解決しようとする課題 この発明の主要な目的は、オペレーティング・システム
をあまり書き直すことなく、通常非フォールト・トレラ
ントである処理システム及びオペレーティング・システ
ムのために、フォールト・トレラント環境及びアーキテ
クチャを提供することにある。 ０３課題を解決するための手段 上述の目的は、第１の複数の、今まで非フォールト・ト
レラント（ＮＦＴ）であった中央処理装置（ｃＰＵ）の
各々を互いに一意的に接続し、また、フォールト・トレ
ラント環境を提供するオペレーティング・システム・ソ
フトウェアの制御の下で通常フォールト・トレラント形
式で動作する異なる第２の複数のＣＰＵの各々とも一意
的に接続することによる好適な実施例において達成され
る。複数のＣＰＵの各々は、プログラム制御の下で同時
にそれぞれ同一の動作を行う。この相互接続によって、
非フォールト・トレラントである第１のＣＰＵが、各々
の非フォールト・トレラント・オペレーティング・シス
テム・ソフトウェアの制御の下でのプログラム命令の実
行の間にフォールト・トレラント様式で動作することが
可能となる。これら第２のＣＰＵは、フォールト・トレ
ラント主記憶及びフォールト・トレラント入出力（Ｉｌ
ｏ）装置に接続され、第１のＣＰＵのためのＩ１０コン
トローラとして動作するように制御される。また、エラ
ーを検出するために、それらめいめいのＣＰｔＪの状態
を互いに周期的に比較するための手段も設けられる。フ
ォールト・トレラント動作は、結合された第１及び第２
のＣＰｔＪのうちの少なくとも２つがエラーがないこと
が見出される限り継続される。 Ｅ、実施例 Ｅｌ、序論 本発明を実現するための好適な実施例は、フォールト・
トレラント・システムを有する。 フォールト・トレラント・システムは、典型的には、フ
ォールト・トレラント動伴のためのボトム・アップから
設計されたものである。それにおいては、プロセッサ、
記憶、Ｉ１０装置及びオペレーティング・システムが特
別にフォールト・トレラント環境のために仕立てられて
いる。しかし、顧客ベースの広がりと、そのオペレーテ
ィング・システムの成熟度と、可用ユーザー・プログラ
ムの数と範囲は、インターナショナル・ビジネス・マシ
ーンズ・コーポレーションによって販売されているシス
テム３７０　（Ｓ／３７０）なとのいくつかの製造メー
カーの際立って古いメインフレーム・システムはどには
大きくない。 今日のフォールト・トレラント・データ処理システムの
あるものは、旧来の非フォールト・トレラント・メイン
フレーム上で可用でない、またはメインフレーム・オペ
レーティング・システムによってサポートされない多く
の先進機能を提供する。これらの機能としては、分散処
理ネットワークに亙る単一のシステム・イメージや、プ
ロセッサ及びＩ１０コントローラをホットプラグする（
電源オンによりカードを除去しまたは導入する）能力や
、瞬間的にエラーを検出して故障を分離し、コンピュー
タ・ユーザに対する割り込みなしで故障素子のサービス
から電気的に除去する機能や、素子の故障から生じる動
的再構成またはシステムが連続的に動作している間にシ
ステムに対して追加の装置を加えることがある。 そのようなフォールト・トレラント・システムの１つの
例として、インターナショナル・ビジネス・マシーンズ
・コーポレーションによって販売されているシステム８
８　（Ｓ／８８）がある。本発明の好適な形態の統合部
分を形成するのが、このＩＢＭ　　Ｓ／８８の１つのモ
デル及びＩＢＭＳ／３７０の１つのモデルである。 上述の機能をＳ／３７０環境及びアーキテクチャに組み
込もうとすることは、典型的には、オペレーティング・
システム及びアプリケーション・プログラムの大幅な書
き直しと、スクラッチから開発された新しいハードウェ
アを要する。しかし、ＶＭ、ＶＳＥ、ｌＸ３７０などの
オペレーティング・システムの書き直しは、まさに途方
もない作業であって、膨大な数のプログラマと、相当の
期間を要するというのが多数の者が考えるところである
。ＩＢＭ　　Ｓ／３７０またはＭＶＳなどの複雑なオペ
レーティング・システムが成熟するには通常５年以上か
かる。現時点まで、大抵のシステム故障は、オペレーテ
ィング・システム・エラーの結果である。また、ユーザ
ーがオペレーティング・システムの使用に収益を見出す
ようになるには多くの年月を要する。不幸にも、あるオ
ペレーティング・システムが一旦成熟し大きいユーザー
・ベースを形成してしまうと、そのコードを、フォール
ト・トレランス、動的再構成、単一システム・イメージ
などの新しい機能を導入するように変更することは容易
な努力ではない。 成熟したオペレーティング・システムを新しいマシン・
アーキテクチャに移植することの複雑性と費用のため、
設計者は通常、新しいオペレーティング・システムを開
発しようと決心することになるが、これはユーザーの社
会によって容易に受は入れられないことがある。成熟し
たオペレーティング・システムを、新しく開発されたオ
ペレーティング・システムによって例示される新しい機
能を組み込むように変更することは非現実的であること
が分かっているが、この新しいオペレーティング・シス
テムは実質的なユーザー・ベースを決して形成すること
が出来ないかもしれず、はとんどの問題が解決される前
に多年のフィールドでの使用を経ることになろう。 従って、本発明は、オペレーティング・システムをあま
り書き直すことなく、通常弁フｔ−ルト・トレラントで
ある処理システム及びオペレーティング・システムのた
めに、フォールト・トレラント環境及びアーキテクチャ
を提供することを意図している。好適な実施例では、Ｉ
ＢＭシステム／８８の１つのモデルが、ＩＢＭ　　Ｓ／
３７０の１つのモデルに接続される。 異なるプロセッサ及びオペレーティング・システムを結
合するための現在の方法として、ある種の通信コントロ
ーラを各システムに追加し、オペレーティング・システ
ムにデバイス・ドライバを付加し、データを輸送するた
めにシステム・ネットワーク・アーキテクチャ（ＳＮＡ
）またはＯ８１などのある種の通信コードを使用するこ
とを通じての方法がある。通常、ネットワーク中の端点
コンピュータの間のデータ通信を達成するためには、そ
れらの端点がめいめい、交換されるべきデータに対する
サービスの一貫したセットを理解し適用することが必要
である。 それらの設計上の複雑さを低減するために、はとんどの
ネットワークは、めいめいの層またはレベルが１つ下の
層またはレベル上に構成されてなる一連の層またはレベ
ルとして構成されている。 層の数、各層の名称、及び各層の機能は、ネットワーク
によって異なる。しかし、あらゆるネットワークにおい
て、各層の目的は、上位のサービスに対してサービスを
提供し、以てそれら上位の層を、提供されるサービスが
実際に実現される様式の詳細情報から遮蔽することにあ
る。１つのマシン上の層ｎは、別のマシン上の層ｎと会
話をやりとりする。この会話で使用される規則と会話は
、層ｎプロトコルとして集合的に知られている。異なる
マシン上の対応層を有するエンティティは、対等（ｐｅ
ｅｒ）プロセスと呼ばれ、そのプロトコルを使用して通
信すると言われるのがこの対等プロセスである。 実際上、１つのマシン上の層ｎから別のマシンの層りに
直接転送されるデータはない（最下位または物理層の場
合は例外）。すなわち、異なるまたは相違するシステム
上で動作するアプリケ−シコン・プログラムの直接的結
合はあり得ない。 そうではなくて、各層は、最下位層に達するまでデータ
及び制御情報をその直ぐ下の層に渡すのである。最下位
層では、まり上位の層によって使用される仮想通信とは
対照的に、別のマシンとの物理的通信が存在する。 これらのサービスのセットの定義は上述の複数の異なる
ネットワーク中に存在し、より最近は、異なるベンダか
らのシステムの相互接続を容品ならしめるためのプロト
コルの提供に興味が集まっている。これらのプロトコル
の開発の１つの構成として、ＩＳＯの７層０ＳＩ（解放
システム相互接続）モデルに町って定義される枠組みが
ある。 このモデルの各層は、その下の層からサービスを要求し
つつその上の層に対してネットワーク・サービスを与え
る役目を果たす。各層で与えられるサービスは、それら
をネットワーク中の各ステーションによって矛盾なく適
用することができるように良好に定義されている。これ
は、異なるベンダの装置の相互接続を可能ならしめると
いうことである。あるノード内の層から層へのサービス
の実現は、その実現構成に特有であり、あるステーショ
ン内で与えられたサービスＬこ基づきベンダ差別化を可
能ならしめる。 そのようなプロトコルの構造化されたセットを実現する
全体の目的は、データの端点から端点への転送を実現す
ることにある、ということに留意することは重要である
。Ｏ９Ｉモデル内の主な区分けは、ユーザー・ノードが
、ソース側アプリケーション・プログラムから受信画ア
プリケーション・プログラムへのデータの引き渡しに関
与していると考えてみる゛ならよりよく理解されよう。 このデータを引き渡すために、Ｏ３Ｉプロトコルは、各
レベルのデータに働きかけ、ネ・ントーワークに対して
フレームを供給する。それらのフレームは次に、ビット
のセットとして物理媒体に与えられ、それはその物理媒
体を通じて伝送される。それらは次に、受取りステーシ
ョン側のアプリケーション・プログラムにデータを提供
するために、逆の手続を受ける。 異なるプロセッサ及びオペレーティング・システムを結
合するための現在の方法として、ある種の通信コントロ
ーラを各システムに追加し、オペレーティング・システ
ムにデバイス・ドライバを付加し、データを輸送するた
めにシステム・ネットワーク・アーキテクチャ（ＳＮＡ
）またはＯ８工などのある種の通信コードを使用するこ
とを通じての方法がある。第３図は、ローカル・エリア
・ネットワーク（ＬＡＮ）による２つのコンピュータ・
システムの標準的な相互接続を示すものである。特に、
ＩＢＭ　　システム／８８アーキテクチヤに接続された
ＩＢＭ　　Ｓ／３７０アーキテクチヤが示されている。 ここで、めいめいの場合、アプリケーション・プログラ
ムが、プロセッサをｊ！ｉＩＪ御しＩ１０チャネルまた
はパスにアクセスするために、オペレーティング・シス
テムとのインターフェースを通して動作することが見て
取れよう。各アーキテクチャ装置は、データを交換する
ための通信コントローラをもっている。通信するために
は、データが対応するアプリケーション・プログラムの
間で交換されることを可能ならしめるように多層プロト
コルを利用しなくてはならない。 データを交換するための別の方法として、コプロセッサ
がシステム・バス上にあってシステム・バスを調停し、
そのＩｌｏをホスト・プロセッサとして使用するまうな
、コプロセッサによる方法がある。このコプロセッサに
よる方法の欠点は、同種でない（相違する）ホストＩ１
０をサポートするために必要なコードの書き直しの量で
ある。別の欠点として、コプロセッサとホスト・オペレ
ーティング・システムの間で切り換え杏行うためにユー
ザーが両方のシステム・アーキテクチャに慣れ親しまな
くてはならず、すなわち二一ザー・フレンドリでない環
境である、ということかある。 従来技術のフォールト・トレラント・コンピュータ・シ
ステムは、処理装置と、ランダム・アクセス・メモリ装
置と、周辺制御装置と、幾つかのモジュール単位間のす
べての情報転送を与える単一パス構造を含むプロセッサ
・モジュールを有する。各プロセッサ・モジュール内の
システム・バス構造は、重複相手（ｄｕｐｌｉｃａｔｅ
　ｐａｒｔｎｅｒ）バスを有し、プロセッサ・モジュー
ル内の各機能ユニットもまた重複相手ユニットをもつ。 このバス構造は、モジュールのユニットに対する動作電
力と、主クロックからのシステム・タイミング信号を与
える。 第２図は、機能ブロック図の形式でプロセッサ・モジュ
ールのプロセッサ・ユニットの構造を示すものである。 共通の交換カード上に取り付けられ同期して同一の動作
を実行する対になった同一のプロセッサを使用すること
によって、処理エラーを検出するための比較を行うこと
ができる。 冬カードは通常、同一の構造の、相手となる冗長ユニッ
トをもつ。 このコンビュ゛−夕・システムは、全体のプロセッサ・
モジュール内の各機能ユニットのレベルで故障検出を行
う。エラー検出器は、各ユニット内のハードウェア動作
を監視し、ユニット間の情報転送をチエツクする。エラ
ーの検出によって、プロセッサ・モジュールがそのエラ
ーを引き起こしたユニットを分離し、そのユニットが別
のユニットに情報を伝送するのを禁止し、モジュールは
、その故障ユニットの相手側のユニットを使用すること
によって動作を継続する。 どれかのユニットで故障が検出されると、そのユニット
は分離され、それが誤った情報を別のユニットに転送す
ることができないように、切り放し状態＜ｏｆｆ−ｌｉ
ｎｅ）に置かれる。この今や切りはなされたユニットの
相手は動作を継続し、以てモジュール全体が動作を継続
するのを可能ならしめる。ユーザーは、その切りはなさ
れたユニットにサービスする保守要求の表示を除けば、
そのまうな故障検出及び切り放し状況への転移に気付く
ことはめったにない。このカード配置は、除去及び交換
を容易ならしめる。 メモリ・ユニットにはまた、システム・バスをチエツク
するタスクが割当てられる。このために、そのユニット
は、アドレス信号をテストし、そのバス構造上のデータ
信号をテストするパリティ・チエッカをもつ。どのパス
が故障であるかを決定すると、メモリ・ユニットは、モ
ジュールの他のユニットに、非故障パスにのみ従うよう
に通知する。プロセッサ・モジュールの電源ユニットは
、２つの電源を使用し、そのめいめいが、組となった対
のユニットのうちの１つのユニットに対してのみ電力を
与える。そして、障害供給電圧が検出されると、それに
よって影響を受けるユニットからバス構造に至るすべて
の出力線がアース電位にクランプされ、以て電力の障害
がバス構造に対する障害情報の伝送を引き起こすのを防
止する。 第１図は、機能ブロック図の形式で、データの直接交換
を可能ならしめるためのフォールト・トレラント構造の
様式の、対Ｓ／３７０プロセッサと対Ｓ／８８プロセッ
サの相互接続を示す図である。従来技術のＳ／８８構造
（第４図）に対する類似性は意図的なものであるが、本
発明の好適な実施例を確立するのは、ハードウェアとソ
フトウェアの両方の手段に止る独特の相互接続である。 このとき、Ｓ／３７０プロセッサが、Ｓ／８８タイプ比
較論理以外に記憶制御論理及びバス・インターフェース
にも接続されていることが見て取れよう。後述するが、
その比較論理は、Ｓ／８８プロセッサの比較論理と同様
に機能する。さらに、Ｓ／３７０プロセッサはシステム
・バスを介して対応するＳ／８８プロセッサに直接接続
されている。Ｓ／８８プロセッサの場合と同様に、Ｓ／
３７０プロセッサは対に接続され、その対は、フィール
ド交換可能で、ホットプラグ可能な回路カード上に取り
付けられるまうに意図されている。いくつかのドライバ
の相互接続の詳細は、後で詳細に説明する。 この好適な実施例は、Ｓ／３７０オペレーティング・シ
ステムの制御の下で同一のＳ／３７０命令を同時に実行
するために複数のＳ／３７０プロセッサを相互接続する
。これらは、対応するＳ／８８プロセッサ、Ｉ１０装置
及び主記憶に接続され、それらはすべて、Ｓ／８８オペ
レーティング・システムの制御の下で同一のＳ／８８命
令を同時に実行する。また、後述するが、Ｓ／８８プロ
セッサが結合されていない間にＳ／３７０プロセッサか
らのＳ／３７０　　Ｉ１０コマンド及びデータをＳ／８
８プロセッサに渡し、Ｓ／８８プロセッサがＩ１０装置
及び主記憶に再結合されたときに後でＳ／８８プロセッ
サによって処理するためにＳ／８８に町って使用可能な
形式にそのコマンド及びデータを変換するために、Ｓ／
８８プロセッサをそのＩ１０装置及び記憶から非同期的
に切り放すための手段も含まれている。 Ｅ２．フォールト・トレラント環境において通常非フォ
ールト・トレラントであるプロセッサを動作させること 前記にリストしたフォールト・トレラント機能は、１つ
のＳ／３７０オペレーティング・システムの制御の下で
同一のＳ／３７０命令を同時に実行する第１の対として
Ｓ／３７０プロセッサなどの通常非フォールト・トレラ
ントであるプロセッサを結合することによって好適な実
施例で達成される。また、一方または両方のプロセッサ
中のエラーを瞬間的に検出するために、一方のプロセッ
サ中のさまざまな信号の状態を他方のプロセッサ中のそ
れらと比較するための手段も設けられている。 さらに、第１の対と同時に同一のＳ／３７０命令を実行
し第２の対のＳ／３７０中のエラーを検出するための、
比較手段をもつ第２の対のＳ／３７０プロセッサが設け
られている。各Ｓ／３７０プロセッサは、第１及びそれ
の相手の第２のプロセッサと、Ｓ／８８　　Ｉ１０装置
と、Ｓ／８８主記憶をもつＳ／８８データ処理システム
などのフォールト・トレラント・システムの個別のＳ／
８８プロセッサに結合されている。各Ｓ／８８プロセッ
サは、それをＩ１０装置及び主記憶に結合するためのハ
ードウェアを接続されてなる。 個別のＳ／３７０及びＳ／８８プロセッサはそれぞれ、
バス制御ユニットを含む手段によってそのプロセッサ・
バスを互いに接続されてなる。各バス制御ユニットは、
個別のＳ／８８プロセッサをそれの関連ハードウェアか
ら非同期的に切り放し、（１）Ｓ／３７０プロセッサか
らのＳ／３７０コマンド及びデータをＳ／８８プロセッ
サに転送しく２）そのＳ／３７０コマンド及びデータを
、Ｓ／８８プロセッサによって実行可能なコマンド及び
使用可能なデータに変換するためにＳ／８８プロセッサ
をバス制御ユニットに結合するために、個々のＳ／８８
プロセッサ上で走るアプリケーション・プログラムと対
話する手段を含む。 Ｓ／８８データ処理システムはその後、Ｓ／８８オペレ
ーティング・システムの制御の下でそのコマンド及びデ
ータを処理する。Ｓ／８８データ処理システムはまた、
Ｓ／３７０プロセッサ対のどちらか１つ、または個々の
Ｓ／８８プロセッサ結合対におけるエラー信号に応答し
、その結合対をサービスから除去して他方のＳ／３７０
及びＳ／８８対によってフォールト・トレラント動作の
継続を可能ならしめる。この構成にまり、Ｓ／３７０プ
ログラムは、（１１０１１１件のためのＳ／８８システ
ムの援助により）、Ｓ／３７０及びＳ／８８オペレーテ
ィング・システムにあまり変更を加えることなくＳ／８
８の有利な機能を以てフォールト・トレラント（ＦＴ）
環境でＳ／３７０プロセッサに町って実行される。 さらに、Ｓ／８８プロセッサの記憶管理は、Ｓ／８８主
記憶中の専用領域を、Ｓ／８８オペレーティング・シス
テムの知識なく重複化されたＳ／３７０プロセッサ対及
びそのオペレーティング・システムに割当てるように制
御される。その重複化されたＳ／３７０プロセッサ対の
プロセッサは、Ｓ／３７０命令及びデータをその専用記
憶領域からフェッチし記憶するために、記憶管理装置及
びＳ／８８バス・インターフェースを介してＳ／８８の
共通バス構造に個別に結合される。 この好適な実施例は、Ｓ／３７０オペレーティング・シ
ステムまたはＳ／３７０アプリケーシヨンを書き直すこ
となくＳ／３７０ハードウエア中でフォールト・トレラ
ンスを実現するための方法と手段を提供する。そして、
フォールト・トレランスをサポートするようにプロセッ
サをカスタム設計することなく、完全なＳ／３７０　　
ＣＰＵハードウェア冗長性及び同期が与えられる。Ｓ／
３７０オペレーティング・システム及びフォールト・ト
レラント・オペレーティング・システム（どちらも仮想
メモリ・システムである）は、どちらのオペレーティン
グ・システムをもあまり書き直す必要なく同時に走る。 この好適な実施例においては、対等プロセッサ対の間に
はハードウェア／マイクロコード・インターフェースが
与えられ、各プロセッサは異なるオペレーティング・シ
ステムを実行する。−万のプロセッサは、ＩＢＭオペレ
ーティング・システム（例えばＶＭ、ＶＳＥ、ｌＸ３７
０など）を実行する、マイクロコード制御されるＩＢＭ
　Ｓ／３７０エンジンであり、好適な実施例の第２のプ
ロセッサは、Ｓ／８８ＶＯ３（仮想オペレーティング・
システム）を実行する、ハードウェア・フォールト・ト
レラント環境を制御することのできるオペレーティング
・システム（例えばＩＢＭシステム／８８）を実行する
ハードウェア・フォールト・トレラント・エンジンであ
る。 プロセッサ対の間のハードウェア／マイクロコード・イ
ンターフェースは、その２つのオペレーティング・シス
テムが、ユーザーによって単一のシステム環境として知
覚される環境に共存することを可能ならしめる。このハ
ードウェア／マイクロコード資源（メモリ、システム・
バス、ディスクＩ１０、テープ、通１１１０端末、Ｋ孫
及び筐体）は、各オペレーティング・システムがそのシ
ステム機能の部分を処理する間に互いに独立に使用する
。尚、メモリという用語と記憶という用語は、ここでは
同じように使用される。ＦＴプロセッサとオペレーティ
ング・システムは、エラー検出／分離及び回復と、動的
再構成と、工１０動伊を管理する。非フォールト・トレ
ラント（ＮＦＴ）プロセッサは、ＦＴプロセッサを意識
することなく本来の命令を実行する。ＦＴプロセッサは
、ＮＦＴプロセッサには、多重１１０チヤネルのように
見える。 ハードウェア／マイクロコード・インターフェースは、
両方の仮想メモリ・プロセッサが共通のフｔ−ルト・ト
レラント・メモリを共有するのを可能ならしめる。各Ｎ
ＦＴプロセッサには、ＦＴプロセッサのメモリ割り振り
テーブルからの連続的な記憶ブロックが割当てられる。 ＮＦＴプロセッサの動的アドレス変換機能は、ＦＴプロ
セッサによって割り振られた記憶のブロックを制御する
。ＮＦＴプロセッサは、オフセット・レジスタの使用を
通じて、そのメモリがアドレス・ゼロでスタートするこ
とを認識する。そして、ＮＦＴプロセッサをその記憶境
界に維持するために限界チエツクが実行される。ＦＴプ
ロセッサは、ＮＦ前記憶及びＮＦＴアドレス空間の内及
び外のデータのＤＭＡ　　Ｉ１０ブロックにアクセスす
ることができるが、ＮＦＴプロセッサは、その割当てら
れたアドレス空間の外の記憶にアクセスすることは禁止
されている。ＮＦ前記憶サイズは、構成テーブルを変更
することによって変えることができる。 Ｅ３．別のプロセッサからあるプロセッサへのコマンド
及びデータを禁止するために、そのプロセッサを関連ハ
ードウェアから切り放すこと既存のプロセッサ及びオペ
レーティング・システムに新しい装置を追加するには、
−船釣に、バスまたはチャネルを介してハードウェアを
取り付け、オペレーティング・システムのために新しい
デバイス・ドライバ・ソフトウェアを書くことが必要で
ある。本発明の改善された「切り放し３機能は、−万の
プロセッサをバスまたはチャネルに接続することなく、
またバスの占有権を巡って調停することなく、２つの異
なるプロセッサが互いに通信することが可能となる。そ
れらのプロセッサは、オペレーティング・システムをあ
まり変更することなく、デバイス・ドライバを追加する
必要なく、通信する。本発明のｍ姥は、２つの相違する
プロセッサが組み合わされた時、たとえめいめいのプロ
セッサが自分本来のオペレーティング・システムを実行
していても、ユーザーには単一のシステムのイメージを
与える。 この機能は、より最近になって開発されたオペレーティ
ング・システムによって提示される特殊な機能を、成熟
したオペレーティング・システムのユーザーの見解及び
信頼性と結合する方法及び手段を提供する。この機能は
、２つのシステム（ハードウェア及びソフトウェア）を
結合して新しい￥Ｓ３のシステムを形成する。この分野
の当業者には、この好適な実施例がＳ／８８システムに
結合されたＳ／３７０システムを示しているけれども、
任意の２つの異なるシステムを結合することができるこ
とを理解するであろう。この概念の設計基準は、信頼性
を維持するために成熟したオペレーティング・システム
にはほとんどあるいは全く変更を加えないこと、及びコ
ードの開発期間のためより最近になって開発されたオペ
レーティング・システムに対するインパクトが最初であ
ることである。 この機能は、２つの相違するオペレーティング・システ
ムをそれら固有の特徴を維持しつつ両方の特徴をもつ第
３のシステムに結合する方法に関与する。この発明の好
適な形式は、主に直接メモリ・アクセス・コントローラ
（ＤＭＡＣ）として機能するシステムの間の結合論理を
必要とする。この機能の主要な目的は、フォールト・ト
レラント・プロセッサ（例えば好適な実施例ではＳ／８
８）中で走りフォールト・トレラント・オペレーティン
グ・システム上にあるアプリケーション・プログラムに
、異種プロセッサ（例えば好適な実施例ではＳ／３７０
）及びそのオペレーティング・システムからデータ及び
コマンドを獲得する方法を与えることにある。侵入（す
なわち、監視プログラム対ユーザー状態、メモリ・マツ
プ・チェツキングなど）を防止するために、どのプロセ
ッサにもハードウェアとソフトウェアの両方の防止機構
が存在する。典型的には、オペレーティング・システム
は、割り込み、ＤＭＡチャネル、Ｉ１０装置及びコント
ローラなどのすべてのシステム資源を制御する傾向があ
る。それゆえ、異なる２つのアーキテクチャを結合し、
この機能を徹底的に設計してしまうことなくこれらのマ
シンの間でコマンド及びデータを転送することを、多く
の人々は、膨大な作業であり、現実的でないと考えてい
る。 第２図は、この好適な実施例の環境でＳ／８８プロセッ
サに結合されたＳ／３７０プロセッサを図式的に示して
いる。第１図に示すＳ／３７０プロセッサと対照的に、
メモリはＳ／８８パス・インターフェース論理によって
置き換えられ、Ｓ／３７０チヤネル・プロセッサは、バ
ス・アダプタ及びバス制御ユニットによって置き換えら
れている。注目すべきであるのは、２重の破線で示すＳ
／３７０バス制御ユニツトとＳ／８８プロセッサの間の
相互接続である。 この特徴は、プロセッサ結合論理を、大抵の装置が接続
されるシステム・バスまたはチャネルではなく、Ｓ／８
８フオールト・トレラント・プロセッサの仮想アドレス
・バス、データ・バス、制御バス及び割り込みバス構造
に接続することにある。有効アドレスがフォールト・ト
レラント・ブロセ・νすの仮想アドレス・バス上にある
ことを示すストローブ線は、アドレス併号が活動化され
た後の数ナノ秒活動化される。バス・アダプタ及びバス
制御ユニ・シトをもつ結合論理は、ストロ−ブタ号があ
られれる前にＳ／８８アプリケーシヨン・プログラムに
よって、予め選択されたアドレス範囲が提供されている
かどうかを決定する。もしこのアドレス範囲が検出され
たなら、アドレス・ストローブ信号は、フォールト・ト
レラント・プロセッサ・バードウェアへ行くことをブロ
ックされる。この信号がブロックされることは、フォー
ルト・トレラント・ハードウェア及びオペレーティング
・システムが、マシン・サイクルが生じたことを知るの
を防止する。このハードウェア中のフォールト・トレラ
ント・チエツク論理は、このサイクルの間に分層され、
この期間に起こったいかなる活動をも完全に見逃すこと
になる。そして、そのプロセッサ・バス上のすべてのキ
ャッシュ、仮想アドレス・マツピング論理及び浮動小数
点プロセッサは、マシン・サイクルが発生したことを認
識しないことになる。すなわち、すべてのＳ／８８ブロ
セ機能は「凍結」され、Ｓ／８８プロセッサによるアド
レス・ストローブ信号の確認を待つ。 フォールト・トレラント・プロセッサ論理からブロック
されたアドレス・ストローブ信号は、結合論理に送られ
る。これによりＳ／８８フオールト・トレラント・プロ
セッサに、フォールト・トレラント特殊アプリケーショ
ン・プログラムとそれに接続されたＳ／３７０プロセッ
サの間のインターフェースである結合論理に対する完全
な制御が与えられる。アドレス・ストローブ信号と仮想
アドレスは、結合論理の要素である論理記憶、レジスタ
及びＤＭＡＣを選択するために使用される。第５図は、
適切なレベルにあり適切なアドレスに対応していると決
定される、Ｓ／３７０バス制御論理からの割り込みの検
出の結果を図式的に示すものである。それゆえ、その最
も広い側面においては、切り放し機構は、その関連ハー
ドウェアからプロセッサを切断し、データをそのエンテ
ィティとともに有効に転送するためにプロセッサを異種
エンティティに接続する。 結合論理は、入来Ｓ／３７０コマンドをキューし、Ｓ／
３７０との間で行来するデータを記憶するために使用さ
れる局所記憶をもつ。データ及びコマンドは、結合論理
中の多４５ｉＤＭＡチャネルによって局所記憶へと移動
される。フォールト・トレラント・アプリケーション・
プログラムは、ＤＭ、　Ａ　Ｃを初期化してＤＭＡＣか
らの割り込みにサービスし、ＤＭＡＣは、コマンドが到
来した時またはデータのブロックが送信あるいは受信さ
れた時、アプリケーション−プログラムに通知する働き
を行う。動年を完了するためには、結合論理は、フォー
ルト・トレラント・プロセッサの両側が同期状態にある
ことを保証するために、プロセッサのクロック嬶の前に
、データ・ストローブ承認線に信号を返さなくてはなら
ない。 アプリケーション・プログラムは、スタートＩ１０、テ
ストＩ１０なとのＳ／３７０タイプのコマンドを受は取
る。アプリケーション・プログラムは次に、各Ｓ／３７
０　　Ｉ１０コマンドをフォールト・トレラントＩ１０
コマンドに変換して通常のフォールト・トレラントＩ１
０コマンド・シーケンスを初期化する。 これはオペレーティング・システムの周辺でアプリケー
ション・プログラムに対してデータのブロックを人手す
る新規な方法であると考える。それはまた、通常はオペ
レーティング・システムによって実行される機能である
割り込みをアプリケーションが処理することを可能なら
しめる方法でもある。このアプリケーション・プログラ
ムは、フォールト・トレラント・プロセッサをその通常
プロセッサ機能からＩ１０コントローラ機能に随意に切
り換えることができ、それは１サイクル・ベースで単に
それが選択する仮想アドレスによって行なわれる。 このように、異種の命令及びメモリ・アドレシング・ア
ーキテクチャをもつ２つのデータ処理システムが、他方
のシステムが一方のシステムの存在に気付くことなく一
方のシステムが他方のシステムの仮想メモリ空間の任意
の部分に効率的にアクセスすることを可能ならしめるよ
うに緊密に結合される。その他方のシステム中の特殊な
コードは、パス上に特殊アドレスを配置することによっ
てハードウェアを介して一方のシステムと通りする。ハ
ードウェアは、そのアドレスが特殊なものかどうかを判
断する。そしてもしそうなら、ストローブが別のシステ
ムの回路によって感知されるのをプロ・ンクされ、別の
システムのＣＰＵが特殊なハードウェアと、両方のシス
テムにアクセス可能なメモリ空間を制御することができ
るように方向転換される。 その他方のシステムは、必要時、初期化及び構成タスク
などのために、一方のシステムを完全に制御することが
できる。その一方のシステムは、いかようにしてもその
他方のシステムを制御することができないが、その他方
のシステムに対して、次のようにしてサービスの要求を
出すことができる。 すなわち、その一方のシステムは、Ｉ１０コマンドまた
はデータを共通にアクセス可能なメモリ空間中の１つの
システム・フォーマットでステージし、特殊なハードウ
ェアを使用して、その他方のシステムに対して、特殊な
アプリケーション・プログラムを呼び出して活動化させ
る特殊なレベルで割り込みを与える。 その他方のシステムは、ステージされた情報を含むメモ
リ空間へと指向され、そのフォーマットを別のシステム
の固有の形式に変換するようにそれを処理する。次に、
アプリケーション・プログラムは、その変換されたコマ
ンド及びデータ上で本来のＩ１０動作を実行するように
その他方のシステムの本来のオペレーティング・システ
ムを指令する。このように、上述のすべてのことは両方
のシステムの本来のオペレーティング・システムに対し
て完全に透過的であって、両方のシステムの本来のオペ
レーティング・システムにあまり変更をくわえることな
く起こるのである。 Ｅ４．オペレーティング・システムに対して透過的なシ
ステムに対して割り込みを与えること現在の大抵のプロ
グラムは、２つ（またはそれ以上）の状態、すなわち、
監視状態またはユーザー状態のうちの１つの状態で実行
する。アプリケーション・プログラムはユーザー状態で
実行し、割り込みなどの機能は監視状態で走る。 アプリケーションはＩ１０ボートに接続し、そのボート
をオープンし、読取、書込または制御の形式のＩ１０要
求を発行する。その時点で、プロセッサは、タスク切り
換えを行うことになる。オペレーティング・システムが
、Ｉ１０完了を通知する割り込みを受は取る時、オペレ
ーティング・システムはこの情報を読取キューに入れそ
れをシステム資源の優先順位によってソートする。 オペレーティング・システムはすべての割り込みベクタ
を自己使用のため留保し、よっていかなる割り込みベク
タも、他のマシンからのＩ１０要求を通知する外部割り
込みなどの新しい機能には可屈でない。 好適な実施例のＳ／８８においては、可屈な割り込みベ
クタの大部分は実際には未使用であり、これらは、オペ
レーティング・システムにおいて慣用である「非初期化
」または「疑似」割り込みのための共通エラー・ハンド
ラに対するベクタリングをもたらすためのセットアツプ
である。本発明の好適な実施例は、これらの、さも愈く
ば未使用であるところのベクタのサブセットを、Ｓ／３
７ｏ結合論理割り込みのための特殊な割り込みハンドラ
に対する適切なベクタと交換する。この変更されたＳ／
８８オペレーティング・システムは、次に、適所に新規
に構成されたベクタによる使用のために再構成（ｒｅｂ
ｏｕｎｄ）される。 好適な実施例のシステム／８８は、８つの割り込みレベ
ルをもち、レベル４を除くすべてのレベルで自動ベクタ
（ａｕｔｏｖｅｃｔｏｒ　）を使用する。本発明のこの
実施例は、これらの自動ベクタ・レベルのうちの１つ、
すなわち最高レベルの次のレベルであるレベル６を使用
する。このレベル６は、通常、システム／８８によって
Ａ／Ｃ電力擾乱割り込みのために使用される。 システム／３７０をシステム／８８に結合する論理は、
その割り込み要求をＡ／Ｃ電力擾乱の割り込みとＯＲす
ることによってレベル６に対する割り込みを提供する。 システム初期化の間に、論理割り込みを接合するための
特殊な割り込みハンドラに対する適切なベクタ番号が、
Ｓ／８８オペレーティング・システムに対して透過的で
あるアプリケーション・プログラムによって、結合論理
中に（例えばＤＭＡＣレジスタ中に）ロードされる。 なんらかの割り込みがシステム７８８によって受は取ら
れる時、その割り込みは、その割り込みを処理し最初の
割り込みハンドラ命令をフェッチするためのハードウェ
ア及びＳ／８８プロセッサの内部命令のみを使用して割
り込み承認（ＩＡＣＫ）サイクルを初期化する。そのと
き、プログラム命令の実行は必要とされない。しかし、
ベクタ番号もまた取得され透過的な様式で与えられなく
てはならない。このことは、好適な実施例では、レベル
６の割り込みが結合論理によって提供されるときＳ／８
８を（Ａ／Ｃ電力擾乱のための割り込み提供機構を含む
）その関連ハードウェアから切り放し、Ｓ／３７０−　
Ｓ／８８結合論理にＳ／８８プロセッサを結合すること
によって達成される。 より詳しくは、Ｓ／８８プロセッサはその出力に機能コ
ードと割り込みレベルを設定し、ＩＡＣＫサイクルの開
始時点でアドレス・ストローブ（ＡＳ）及びデータ・ス
トローブ（ＤＳ）をも立ち上げ（ａｓｓｅｒｔ）る。ア
ドレス・ストローブは、もし結合論理割り込み提供信号
が活動状態にあるなら、ＡＣ電力擾乱割り込み機構を含
むＳ／８８ハードウエアからブロックされ、適切なベク
タ番号を読みだすためにＡＳが結合論理に送られ、その
適切なベクタ番号は、データ・ストローブによってＳ／
８８プロセッサ中にゲートされる。データ・ストローブ
はＳ／８８ハードウエアからブロックされるので、マシ
ン・サイクル（ＩＡＣＫ）は、結合論理割り込みベクタ
番号を取得することに関連してＳ／８８オペレーティン
グ・システムに対して透過的である。 もし結合論理割り込み信号がＩＡＣＫサイクルの開始時
点で活動状態でなかったなら、通常のＳ／８８レベル６
割り込みが行なわれることになる。 Ｅ５．異なる仮想記憶オペレーティング・システムを実
行する２つまたはそれ以上のプロセッサの間で実記憶を
共用すること この機能は、フォールト・トレラント・システムを、フ
ォールト・トレラント記憶をサポートするためのコード
、すなわちホットプラギングを介しての記憶ボートの除
去及び挿入と、こわれたデータの瞬間的検出と、もし適
当ならその回復をサポートするためのコードをもたない
異種プロセッサ及びオペレーティング・システムに結合
する。 この機能は、めいめいが興なる仮想オペレーティング・
システムを実行する２つまたはそれ以上のプロセッサが
両方のオペレーティング・システムに対して透過的であ
るような様式で単一の実記憶を共有し、これら複数のブ
ロモ・ｙすの間のデータ転送を行うことができるように
１つのプロセッサが、別のプロセッサの記憶にアクセス
することができるような手段と方法を提供する。 この機能は、ユーザーには２つに見えるオペレーティン
グ・システム環境を結合して、ユーザーに単一のオペレ
ーティング・システムのように見えるようにする。各オ
ペレーティング・システムは、通常自己の実記憶空間全
体を制御する仮想オペレーティング・システムである。 この発明は、共通システム・バスを介して両方のプロセ
ッサによって共有される実記憶空間を１つだけもつ。そ
して、どちらのオペレーティング・システムも実質的に
書き直されることはなく、どちらのオペレーティング・
システムも他方のオペレーティング・システムが存在し
、あるいは実記憶が共有されていることを知らない。こ
の機能は、第１のオペレーティング・システムの記憶割
り振りキューを検索するために第１のプロセッサ上で走
るアプリケーション・プログラムを使用する。そして、
第２のオペレーティング・システムの必要条件を満足す
るに十分な連続的な記憶空間が見出されると、この記憶
空間は、ポインタを操作することによって、第１のオペ
レーティング・システムの記憶割り振りテーブルから除
去される。第１のオペレーティング・システムは、もし
アプリケーション・プログラムが第１のオペレーティン
グ・システムに記憶を返さないなら、この除去された記
憶の使用権（例えば、再割り振りする能力）をもつ。 第１のオペレーティング・システムは、Ｉｌｏの立場か
らは第２のオペレーティング・システムに対して従属し
ており、第２のオペレーティング・システムに対してＩ
１０コントローラとして応答する。 第１のオペレーティング・システムは、全てのシステム
資源の支配者であり、好適な実施例ではハードウェア・
フォールト・トレラント・オペレーティング・システム
である。第１のオペレーティング・システムは、初期的
には（第２のオペレーティング・システムのために「盗
まれた」８己憶を例外として）記憶を割り振り且つ割り
振り解除し、全ての関連ハードウェア障害及び回復を処
理する。その目的は、オペレーティング・システムに大
幅な変更を加えることなく２つのオペレーティング・シ
ステムを結合することである。各オペレーティング・シ
ステムは、自分がすべてのシステム記憶を制御している
と信じなくてはならない。なぜなら、それが両方のプロ
セッサにまって使用されつつある単一の資源だからであ
る。 システムに電源が投入されたとき、第１のオペレーティ
ング・システムとそのプロセッサは、システムの制御を
引き受け、ハードウェアが第２のプロセッサをリセット
状態に保持する。第１のオペレーティング・システムは
システムをブートし、どｔだけの量の実記憶があるかを
決定する。 オペレーティング・システムは結局はすべての記憶を４
ＫＢ　（４０９６バイト）ブロックに構成し、可用な各
ブロックを記憶割り振りキュー中にリストする。キュー
中にリストされた各４ＫＢブロツクは、可用な次の４Ｋ
Ｂブロツクを指し示す。第１のシステムによって使用さ
れる記憶は、除去されるか、キューの先頭から４ＫＢブ
ロツクとして追加されるかのどちらかである。そしてブ
ロック・ポインタは適宜調節される。ユーザーがオペレ
ーティング・システムからメモリ空間を要求する時、そ
の要求は、キューから実メモリの必要な数の４ＫＢブロ
ツクを割当てることによって満足される。その記憶が最
早必要でなくなったとき、ブロックはキューに戻される
。 次に、第１のオペレーティング・システムが、システム
を構成する、モジュール・スタートアップと呼ばれる一
連の機能を実行する。このモジュール・スタートアップ
によって実行されるアプリケーション・プログラムは、
第１のオペレーティング・システムから記憶を捕捉しそ
れを第２のオペレーティング・システムに割り振るため
に使用される新しいアプリケーションである。このプロ
グラムは、記憶割り振りリスト全体を走査し記憶の４Ｋ
Ｂブロツクの連続的なストリング合見出す。このアプリ
ケーション・プログラムは次に、そのキューの一部のポ
インタをブロックのその連続的なストリングに対応する
ように変更し、以て第１のオペレーティング・システム
のメモリ割り振りリストから記憶の連続的なブロックを
除去する。好適な実施例においては、除去された第１の
４’ＫＢブロツクに先行する４ＫＢブロツクのポインタ
が、その除去されたブロックの連続的なストリングの直
ぐ次に続＜４ＫＢブロツクを指し示すように変更される
。 この時点で第１のオペレーティング・システムは、もし
システムが再ブートされずアプリケーション・プログラ
ムが記憶ポインタを返しもしないならこの実メモリ空間
のことを知らずそれの制御も有さない。それはあたかも
第１のオペレーティング・システムが、それ自体上で走
るプロセスに割り振られ、再割り振り可能でない実記憶
のセグメントを考慮しているかのようである、というの
は、ブロックはテーブルから除去され、ユーザーに単に
割当てられているのではないからである。 除去されたアドレス空間は次に、第２のオペレーティン
グ・システムへと向けられる。第１のオペレーティング
・システムから取得された第２のオペレーティング・シ
ステムに与えられたアドレス・ブロックを、第２のオペ
レーティング・システムに対してアドレス・ゼロから始
まるはうに見せるハードウェア・オフセット論理が存在
する。第２のオペレーティング・システムは次に、あた
かも自己の実記憶であるかのように、第１のオペレーテ
ィング・システムから取得した記憶を制御し、自己の仮
想記憶マネジャを通じてその記憶を制御する。すなわち
、第２のシステムによって発行された仮想アドレス企、
その割当てられた実記憶アドレス空間内の実アドレスに
変換する。 第１のオペレーティング・システムは、第２のプロセッ
サの記憶空間に１１０データを出入することができるが
、第２のプロセッサのプロセッサが追加記憶空間につい
て知らないため、第２のプロセッサは、その割り振られ
た空間から読み書きすることができない。もし第２のオ
ペレーティング・システム中でオペレーティング・シス
テムの誤動作が生じると、ハードウェア・トラップが、
第２のオペレーティング・システムが第１のオペレーテ
ィング・システムの空間に不用意に書き込みを行うのを
防止することになる。 第２のオペレーティング・システムに割り振られた記憶
空間の量は、ユーザーによって、モジュール・スタート
アップ・プログラム中のテーブルに定義される。もしユ
ーザーが、第２のプロセッサが１６メガバイトをもつよ
うに望むなら、ユーザーはそのことをモジュール・スタ
ートアップ−テーブル中に定義し、アプリケーション・
プログラムがそれだけの空間を第１のオペレーティング
・システムから獲得することになる。特殊５ＶＣ（サー
ビス・コール）により、アプリケーション・プログラム
が、ポインタを変更することができるように、第１のオ
ペレーティング・システムの監視領域にアクセスするこ
とが可能ならしめられる。 両方のオペレーティング・システムが同一の記憶を共有
することが望ましい理由は、その記憶が第１のプロセッ
サ上でフォールト・トレラントであり、第２のプロセッ
サが第１のプロセッサからのフォールト・トレラント記
憶及びＩｌｏを使用することが許されるからである。第
２のプロセッサは、八−ドウエアのうちのあるものを複
製し、アドレス、データ及び＃Ｈｉ％＋線のうちのある
ものを比較することによってフォールト・トレラントと
なされる。これらの技術を使用することによって、第２
のプロセッサは、フォールト・トレラント能力をもたな
いにもかかわらず、事実上、フォールト・トレラント・
マシンとなる。また、各異種プロセッサ毎に設けられた
個別の実記憶を用いることにより、第２のタイプのプロ
セッサ及びオペレーティング・システムを２つ以上、第
１のタイプのオペレーティング・システムに結合するこ
とができる。 好適な実施例では、第１のオペレーティング・システム
は、フォールト・トレラントＳ／８８のオペレーティン
グ・システムであり、第２のオペレーティング・システ
ムは、Ｓ／３７０のオペレーティング・システムのうち
の１つであり、第１及び第２のプロセッサはそれぞれＳ
／８８及びＳ／３７０プロセッサである。この機能は、
通常非フォールト・トレラントであるシステムをして、
フォールト・トレラント・システムによって維持される
フォールト・トレラント記憶を使用することを可能なら
しめるのみならず、非フォールト・トレラント・システ
ムをして、（１）フォールト・トレラント・システムに
よって維持されるフォールト・トレラントＩ１０装置に
対するアクセスを共有し、（２）チャネル対チャネル結
合の対した遅延を生じることなくまり効率的な様式でシ
ステム間のデータ交換を可能ならしめるのである。 Ｅ６．単一システム・イメージ 単一システム・イメージという用語は、ユーザーの遠隔
データ及び資源（例えば、プリンタ、ハードファイルな
ど）に対するアクセスか、ユーザーにとって、そのユー
ザーのキーボードに接続されているローカル端末のデー
タ及び資源に対するアクセスと同一に見えるようなコン
ピュータ・ネットワークを特徴づけるために使用される
。このとき、ユーザーは、オブジェクトのネットワーク
中の位置を知る必要なく単に名前でデータ・ファイルま
たは資源にアクセスすることができる。 ここで、「誘導された（ｃ（ｅｒｉｖｅｄ）単一システ
ム・イメージ」という概念が新しい用語として導入され
、これは、単一システム・イメージをもつネットワーク
に直接接続するための設備は欠くけれども、効果的な単
一システム・イメージによってそれに直接接続するため
にネットワークのハードウェア及びソフトウェア資源を
利用するネットワークのコンピュータ要素に通用するこ
とを意図している。 説明の便宜上、「誘導された単一システム・イメージ」
の効果を生じさせるための、コンピュータ・システムの
直接接続は、そのシステム及びネットワークの要素の間
のさまざまな程度の結合によって有効化することができ
る。ここで使用する「緩い結合」という用語は、ネ・ン
トワークの一部である、誘導されたコンピュータと「本
来の」コンピュータのＩ１０チャネルを介して有効化さ
れた結合である。「緊密結合」とは、誘導されたコンピ
ュータと「本来の」コンピュータのおのおのをして、直
接的に（すなわち、既存のＩ１０チャネルを使用するこ
となく）互いに通信することを可能ならしめる特殊なハ
ードウェアを通じて確立される、それらの関係を記述す
るために使用される。 いま考慮する、「透過的緊密結合」と称する特殊なタイ
プの緊密結合は、各コンピュータ（誘導されたコンピュ
ータと「本来の」コンピュータ）のおのおのをして、め
いめいのコンピュータのオペレーティング・システムが
利用を意識することがないような様式で、他方のコンピ
ュータの資源を利用することを可能ならしめる結合ハー
ドウェアの適用に関与するものである。透過的緊密結合
は、結合ネットワークにおいてコスト及び性能上の利点
を達成するためのベースを形成する。 結合ハードウェアのコストは、設計の複雑さにも拘らず
、さもなければ必要とされるであろうところのオペレー
ティング・システム・ソフトウェアの大幅な変更を回避
することに町って実減される節約による埋め合わせ以上
のものである。性能上の利点は、結合インターフェース
における直接結合及び帯域干渉の低減によるより迅速な
接続から生じてくる。 「ネットワーク」という用語は、ここでは、ある特殊な
プロトコルに従い多くの相違するマシン・タイプのもの
が接続されるような大規模な国際遠隔通信／衛星接続の
構成である、現在より一般的なネットワークの概念より
も限定的である。 ここではむしろ、「ネットワーク」は、システム／８８
の接続された複合体、または単一システム・イメージの
特徴をもつ別のプロセッサの接続された複合体に当ては
まるように使用される。 ここで考慮する単一システム・イメージの概念を説明す
るためにいくつかの注意深く定義された用語が使用され
、この発明の次のような特殊な実施例を説明の根拠とし
て使用することにする。 （ａ）高速データ相互接続（Ｈ３ＤＩ）とは、個別のハ
ードウェア・ユニット間のデータ転送のためのハードウ
ェア・サブシステム（及びケーブル）のことをいう。 （ｂ）リンクとは、完全に、別のソフトウェア・オブジ
ェクトに対する多重部分ポインタからなり、別名のキャ
ラクタを大部分もつソフトウェア構成またはオブジェク
トのことをいう。 （ｅ）モジュールとは、筐体、電源、ＣＰＵ、メモリ及
びＩ１０装置のそれぞれを少なくとも１つもつ自立的処
理装置のことをいう。モジュールは、追加の周辺装置を
取り囲んでより大型の単一モジュールを形成するように
複数の筐体をボルトで繋ぎあわせることによって拡張す
ることができる。Ｉｌｏには外部的なものもあって（端
末、プリンタ）、ケーブルにまって筐体に接続される。 それらは、単一モジュールの一部と見なされる。 モジュールはＣＰＵ複合体を１つだけもつ。 （ｄ）ＣＰＵ複合体とは、同一の筺体内にある１つまた
はそれ以上の単一または双対プロセッサ・ボードのこと
であって、単一のＣＰＵとして動作する町うにオペレー
ティング・システム・ソフトウェアによって管理され制
御される。導入されるプロセッサ・ボードの実際の数に
関係なく、どのユーザー・プログラムまたはアプリケー
ション・プログラムは、あたかも−個のＣＰＵが存在す
るかのように書かれ実行される。処理作業量は、利用な
ＣＰＵボードの間でおおまかには共用され、複数のタス
クを並行して実行することもできるが、各アプリケーシ
ョン・プログラムに与えられるのは「単一ＣＰＵイメー
ジ」である。 （ｄ）オブジェクトとは、階層的な名称によって一意的
に識別することができるシステム（ディスク、テープ）
中に記憶される（実行可能プログラム）データの集まり
のことである。リンクは別のリンクに対する、一意的に
名付けられたポインタであり、よってオブジェクト自体
であると考えられる。Ｉ１０ボートは、特殊Ｉ１０装置
（データ・ソースまたはターゲット）を指し示す、一意
的に名付けられたソフトウェア構成であり、よってやは
りオブジェクトである。オペレーティング・システムは
、オブジェクト名の重複を効率的に防止する。 「単一システム・イメージ」という用語は、従来の文献
で一貫的に使用されている訳ではないので、ここでは「
誘導された単一システム・イメージ」について詳細に説
明することにする。「単一システム・イメージ」という
用語を定義し記述することにおいて、「イメージ」とは
、システム及び環境に対するアプリケーション・プログ
ラムの視点のことを言うものとする。この文脈での「シ
ステム」とは、アプリケーションのプログラマが命令を
指向するところのハードウェア（ｃＰＵ複合体）及びソ
フトウェア（オペレーティング・システムとそのユーテ
ィリイ）の結合を意味する。 「環境」とは、オペレーティング・システムに対するサ
ービス要求を通じて、オペレーティング・システムによ
ってアクセス可能であり従ってプログラマによって間接
的にアクセス可能であるすべてのＩ１０装置及びその他
の接続された設備を意味する。 真に単一の、オペレーティング・システムをもつ自立的
コンピュータは、プログラマに対して単一システム・イ
メージを提供しなくてはならない。プログラマが眺める
この「イメージ」が変わり始めるのは、Ｉ１０装置及び
分散処理を共有するために複数のシステムを互いに結合
することを要望するときだけである。すなわち、遠隔通
信線（ケーブルの場合さえも）を介しての２つのマシン
の通常の相互接続は、拡張された機能を利用するために
、プログラマに、２つの環境を理解しその処理を習得す
ることを強いるのである。 −船釣に、別の環境の設備にアクセスするためには、プ
ログラマは、自分のローカルのオペレーティング・シス
テムに、別のオペレーティング・システムに対する必要
条件を通りするように要求し、これらの必要条件を詳細
に記述しなくしはならない。 プログラマは次に、任意の長さの遅延の後、（適切な順
序で）要求の結果を非同期的に受は収る能力をもたなく
てはならない。複数メツセージの処理と制御及びマシン
間のデータ転送は、両方のマシンに相当な処理オーバー
ヘッドをもたらし、そのような双対システム環境ではプ
ログラマにとってやっかいで、非能率で困難な状況にな
ることがある。また、そのように慣用的に接続されたマ
シンの数が増大するにつれて、プログラマにとっての複
雑度は激増する。 システム／８８のもとのテザインは、この状況を簡単化
し、プログラマに対して単一システム・イメージを与え
るための手段、すなわち、各モジュール間の）（ＳＤ　
Ｉ接続、及び各モジュール内の）（ＳＤＩ駆動ソフトウ
ェアを含んでいた。このとき、例えば２モジユール・シ
ステムにおいては、２つのオペレーティング・システム
の各々がシステム全体について「知り」、他方のオペレ
ーティング・システムの動的な介在なくＨ８ＤＩを亙る
設備にアクセスすることができる。通信オーバーヘッド
の低減も相当である。 さまざまなサイズとモデル・タイプの多数のモジュール
をＨ３ＤＩを介して接続し、プログラマにとって（拡張
可能な）環境のように見えるシステム複合体を形成する
ことができる。そして、プログラマの製伴物、すなわち
アプリケーション・プログラムは、このシステム複合体
のディスクに記憶し、複合体中の任意のｃｐｕ−ｃ’実
行し、複合体の実質的に任意の端末から制御あるいはモ
ニタし、データを複合体の任意のＩ１０装置の間で転送
することができ、しかもそれにはいかなる特殊なプログ
ラミング的配慮は蚕さず、従来の方法まりも実行効率が
改善されている、という次第である。 オペレーティング・システム及びそのさまざまの機能と
設備は、本来的に分散環境を想定し、ユーザーが、さま
ざまなエンティティ（ユティリティ、アプリケーション
、データ、言語プロセッサなど）が存在する場所に係わ
ったりそれに制御を及ぼす必要がないような環境内で動
作するＪうな方法で書かれている。このことの全てを可
能ならしめるための！！要な点は、各オブジェクトが固
有な名前をもつなくてはならない、という強制された規
則である。この規則は、最も基本的な名前修飾子がモジ
ュール名であり、それ自体が複合体内で固有でなくては
ならないので、システム複合体全体に容易に拡張される
。それゆえ、複合体全体でとれかのオブジェクトを見付
けだすのは、それに正しく名前をつけるのと同じ位に簡
単である。オフへジェツトに名前を付けることは、すν
りを与えることによってプログラマのために簡易化され
、それにまり、非常に短い別名ポインタが、極めて長く
複雑な名前をもつオブジェクトの名前に置き換えられる
ことが可能となる。 この相互接続されたＳ／８８モジユール内で「誘導され
た単一システム・イメージ」の概念を達成するために、
複数のＳ／３７０プロセッサが、Ｓ／８８プロセッサニ
対シテ、Ｓ／３７０ユーザーのために、Ｓ／８８単一シ
ステム・イメージの少なくともある側面を提供するよう
に結合される。Ｓ／３７０プロセッサ及びオペレーティ
ング・システムは、これらの機能を与えない Ｓ／８８モジユール内には、１つまたはそれ以上のＳ／
３７０プロセッサが与えられる。　Ｓ／８８プロセッサ
は、各Ｓ／３７０プロセッサに一意的に結合される。見
て取れる！うに、各Ｓ／３７０プロセッサは重複化され
、フォールト・トレラント動作のためにＳ／８８ソフト
ウエアによって制御される。Ｓ／８８とＳ／３７０プロ
セッサのこの一意的な直接結合は、好適には前述の切り
放し及び割り込みＦ構に詰って行なわれ、Ｓ／８８及び
Ｓ／３７０オペレーティング・システムの両方に対して
透過的であるプロセッサの間でデータ転送を行う。そし
て、どちらのオペレーティング・システムも、他方のプ
ロセッサまたはオペレーティング・システムの存在に気
づかない。 各Ｓ／３７０プロセッサは、Ｓ／３７０主記憶、及びエ
ミュレートされたＳ／３７０　　Ｉ１０チャネルとＩ１
０装置を完全に提供するために、フォールト・トレラン
トＳ／８８システムを使用する。このＳ／３７０は、Ｓ
／８８の一部でない主記憶、チャネル、埜たはＩ１０装
置をもたず、これらの設備は全て設計によりフォールト
・トレラントである。 システム構成時に、各Ｓ／３７０プロセ・ンサには、Ｓ
／８８スプールからの主記憶の１乃至１６メガバイトの
専用連続ブロックが割当てられる。 このプロ・ンクは、Ｓ／８８オペレーティング・システ
ムが不意にすらもアクセスすることができないように、
Ｓ／８８の構成テーブルから除去される。フォールト・
トレラント・ハードウェア・レジスタは、各Ｓ／３７０
のための記憶ポインタを保持し、以てＳ／３７０は、割
当てられた以外の主記憶にアクセスするすべがない。そ
の結果は、Ｓ／３７０に−って完全に慣用的な単一シス
テムの視点が与えられ、メモリのフォールト・トレラン
トな側面は、完全に透過的である。Ｓ／８８中のアプリ
ケーション・プログラム（ＥＸＥＣ３７０）は、実際の
Ｓ／８８装置及びＳ／８８オペレーティング・システム
・コールを使用してＳ／３７０チヤネル及びＩ１０装置
をエミュレートする。それはアプリケーション・プログ
ラムであるのでＳ／８８複合体の単一システム・イメー
ジをもち、以てこの視点は、Ｓ／３７００「疑似チャネ
ル」全体に拡張される。 その逆の観点、すなわちＳ／３７０オペレーティング・
システムの観点（拡張によるアプリケーション・プログ
ラム）からは、全てのＩ１０動作が行なわれる窓（チャ
ネル）を視覚化してみることができる。すなわち、窓は
性質は変わらず、すなわちＳ／３７０プログラマは変わ
る必要がないが、その窓が拡大される視点は、「単一シ
ステム・イメージ」属性を有している。そうして、わず
かな概念的なステップが、Ｓ／８８にはって管理される
ものである、単一のデータベースを効率的に管理する多
数のＳ／３７０を描き出すのである。 この接続技術の結論は、比較的簡単で迅速な各Ｓ／３７
０の動的再構成である。チャネル「窓」は双方向であり
、Ｓ／８８制御プログラムＥＸＥＣ３７０は、その反対
側にある。ＥＸＥＣ３７０は、Ｓ／３７０ＣＰＵを停止
し、再初期化し、再構成し、再開させる完全な能力をも
つ。こうして、単一システム・イメージ属性（Ｓ／８８
　　Ｉｌｏ及びオペレーティング・システム）を所有す
る別の設備を使用したＳ／３７０　１１０設備の透過的
なエミュレーションによって、この属性は拡張されＳ／
３７０に供される。 Ｓ／３７０には、それゆえ、オブジェクト位置型属性が
与えられている。そのユーザーは、Ｓ／８８オペレーテ
ィング・システム・ディレクトリにおいて割当てられた
名前である、その名前によってデータ・ファイルまたは
他の資源にアクセスすることができる。ユーザーは、Ｓ
／３７０及びＳ／８８モジユールの複合体におけるデー
タ・ファイルの位置について知る必要はない。 １つのモジュール中のＳ／３７０処理装置に誹って発行
されたＳ／３７０　　Ｉ１０コマンドは、同一または他
の接続されたモジュール中にあるデーターファイルなど
にアクセスするために、同一モジュール中のＳ／３７０
処理装置に緊密に結合された関連Ｓ／８８処理装置によ
って（あるいは、モジュール９に相互接続され、マルチ
プロセッシソグをサポートするＳ／８８仮想オペレーテ
ィング・システムの同一のコピーによって制御される別
のＳ／８８処理装置によって）処理される。そのコマン
ドは、アクセスされたファイルを、要求側Ｓ／３７０処
理装置に戻すが、例えば別のファイルと組合せるために
それらを別のモジュールへと送る。 Ｅ７．要約 このようにして、２つの仮想オペレーティング・システ
ム（Ｓ／３７０　　ＶＭｌＶＳＥ、またはｌＸ３７０及
びＳ／８８　０Ｓ＞の機能が１つの物理的システムに組
み合わされる。ｓ／８８プロセッサはＳ／８８　０Ｓを
走らせ、そのシステムのフォールト・トレラント的側面
を処理する。 それと同時に、１つまたはそれ以上のＳ／３７０プロセ
ッサがＳ／８８ラツクに差し込まれ、各Ｓ／３７０プロ
セッサ毎に、Ｓ／８８　０Ｓによって、１乃至１６メガ
バイトの連続的なメモリが割り振られる。各Ｓ／３７０
仮想オペレーティング・システムは、そのメモリ位置が
アドレス０で開始すると考え、そのメモリを、通常のＳ
／３７０動的メモリ割り振り及びページング技術を用い
て管理する。Ｓ／３７０は、Ｓ／３７０がＳ／８８メモ
リ空間にアクセスするのを防止するために限界チエツク
される。Ｓ／８８は、Ｓ／８８がＩ１０データをＳ／３
７０　　Ｉ１０バッファに移動しなくてはならないので
、Ｓ／３７０アドレス空間にアクセスしなくてはならな
い。Ｓ／８８オペレーティング・システムは、全てのハ
ードウェア及びＩ１０装置に対して支配権をもつ。単一
システム環境において対等プロセッサ対は、どちらのオ
ペレーティング・システムをもあまり書き直すことなく
、めいめいのオペレーティング・システムを実行する。 Ｅ８．序論−従来のシステム／８８ 本発明の実施例は、（ＶＭ、ＶＳＥ、ｌＸ３７０などの
Ｓ／３７０オペレーティング・システムのどれかの制御
の下でＳ／３７０命令を実行する）１８Ｍシステム／３
７０　（Ｓ／３７０）が、単一システム・イメージのシ
ステム／８８機能と、ホットプラグ可能性と、瞬間的エ
ラー検出と、Ｉ１０負荷分散と、故障分離及び動的再構
成可能性をもつＳ／３７０処理装置のフォールト・トレ
ラント動伴を可能ならしめるような方法で、（Ｓ／８８
システム命令を、フォールト・トレラント環境で、Ｓ／
８８オペレーティング・システムの制御の下でフォール
ト・トレラント的に実行する）ＩＢＭシステム／８８　
（Ｓ／８８）処理装置に緊密に結合されてなる好適な形
式に関して説明される。 インターナショナル・ビジネス・マシーンズ・コーポレ
ーションにまって販売されているＩＢＭシステム／８８
は、１９８６年に発行された、ＩＢＭ　Ｓｙｓｔｅｍ　
Ｄｉｇｅｓｔ第２版、及び他の入手可能なＳ／８８刊行
物に説明されている。モジュール１０（第６Ａ図）を含
むシステム／８８のコンピューターシステムは、高信頼
性オンライン・システム処理を必要とする顧客の要請を
満たすように設計された高可用性システムである。シス
テム／８８は、２重化されたハードウェア・アーキテク
チャを、フォールト・トレラント・システムを提供する
ように、複雑なオペし−ティング・システム・ソフトウ
ェアと結合する。システム／８８はまた、システム／８
８高速データ相互接続（Ｈ２Ｏ２）（第６Ｂ図）を通じ
た多重システム７８８モジユール１０ａ、１０ｂ、１０
ｅ、及びシステム／８８ネツトワークを通じたく第６ｅ
図）モジュール１０ｄ乃至１０ｇの接続によって垂直方
向の拡張を与える。 システム／８８は、要素の故障が発生した時それがとこ
かを検出し、そのような故障によってもたらされるエラ
ー及び中断がシステムに導入されるのを防止するように
設計されている。フｔ−ルト・トレランスはシステム／
８８ハードウエア設計の一部であるので、アプリケーシ
ョン・プログラムの開発者によるプログラミングを必要
としない。すなわち、フォールト・トレランスは、ソフ
トウェアのオーバーヘッドまたは性能の低下をもたらす
ことなく達成される。システム／８８は、プロセッサ、
直接アクセス記憶装置（ＤＡＳＤ）、ディスク、メモリ
及びコントローラなどの主要な構成要素を複写（２！ｉ
化）することによってフォールト・トレランスを達成す
る。もし２重化された要素か故障すると、その２重化さ
れた相手が自動的に処理を継続し、システムは末端ユー
ザーに対して可屈的であり続ける。システム／８８及び
そのソフトウェア製品は、拡張の容易性と、ユーザー間
の資源の共有と、複雑な必要条件に対する解決を与えつ
つ、末端ユーザーに対して単一システム・イメージを維
持するのである。 単一システム・イメージは、ネットワークまたはＬＡＮ
によって相互接続され、めいめいが自分のファイルとＩ
ｌｏをもつ多くのプロセッサからなり、ユーザーに対し
て、単一マシンにログオンしているかのごとき印象を与
える分散処理環境である。オペレーティング・システム
は、ユーザーをして、ディレクトリを変更するだけで、
１つのマシンから別のマシンへ移行することを可能なら
しめる。 適切な計画により、システム／８８が走っている間に、
末端ユーザーに対する単一システム・イメージを保った
ままで、システム／８８の処理容量を拡張することがで
きる。システム／８８Ｈ３Ｄ１を使用して複数の処理モ
ジュールをシステムに結合し、システム／８８ネツトワ
ークを使用して複数のシステムをネ・ントワークに結合
することにより、水平方向の拡張が達成される。 システム／８８処理モジユールは、第６Ａｌ１１に示す
ように、完全な、単独コンピュータである。 システム／８８システムは、単一モジュールであるか、
または、第６Ｂ図に示すようにＩＢＭＨ５ＤＩを用いた
、ローカル・ネットワークである。遠隔伝送設備を使用
したシステム／８８ネツトワークは、ユーザーに対して
単一システム・イメージを形成するように複数のシステ
ムを相互接続するために使用される設備である。長距離
ネットワークを形成するために、通信＠線によって、２
つまたはそれ以上のシステムを相互接続することができ
る。この接続は、直接ケーブル、リースされた電話回線
、またはＸ、２５ネツトワークを通じて行うことができ
る。システム７８８ネツトワークは、遠隔資源に対する
参照を検出し、ユーザーには完全に透過的に、モジュー
ルとシステムの間でメツセージを経路指示する。 ホットプラグ可能性とは、システム動伴を中断させるこ
となく多くのハードウェア交換を可能ならしめるもので
ある。システム７８８は、故障した要素をサービスから
外し、２重化した一方の側によってサービスを続け、全
くオペレータの介入なく、故ｉｌｌ要素上で表示装置を
点灯させる。すると、処理が続いている間に、顧客また
はサービス要員が、故障した２重化ボードを除去し交換
することができる。このとき、顧客に対する恩恵として
、タイムリーに修理できることと、保守コストが廷いこ
とがある。 システム／８８は、フォールト・トレラント、連続動作
マシンではあるけれども、マシン動作を停止させる必要
がある時もある。そのような例としては、システム／８
８オペレーティング・システムのア・ンブグレード、ハ
ードウェア構成の変更（主記憶の追加）、またはある種
のサービス手続がある。 ２！ｉ化されたシステム／８８の要素とシステム／８８
ソフトウエアは、データの完全性を維持することを支援
する。システム／８８は、故障または故障時点の過渡エ
ラーを検出し、それをアプリケーション・プログラムま
たはデータに伝搬しないようにする。データは汚染から
保護され、システムの完全性が維持される。各要素は、
自己のエラー検出論理及び診断手段をもっている。この
エラー検出論理は、各マシン・サイクルの並列動作の結
果を比較する。 もしシステムが要素誤動作を検出したなら、その要素は
自動的にサービスから除去される。そして、故障要素が
内部診断によってチエツクされている間に、処理は、２
重化した他方の側で続けられる。この故障検出哉能は、
処理が２重化した他方の側で続けられる間に、サービス
から除去された故障要素上で自動的に診断ルーチンを走
らせる。もしその診断によりある要素の交換の必要あり
、との決定がなされたなら、システム／８８は、その問
題を報告するために、自動的にサポート・センターを呼
び出すことができる。すると、顧客は、迅速な修理と、
但い保守コストから恩恵を受ける訳である。 システム／８８は一般的には、米国特許第４４５３２１
５号、同第４５９７０８４号、同第４６５４８Ｓ／号及
び同第４８１６９９０号に基づく。米国特許第４４５３
２１．５号の一部が本願の第７図及び第８図に図式的に
示されている。 第７図及び第８図のコツピユータ・システムは、処理装
置１２と、ランダム・アクセス記憶装置１６と、周辺制
御装置２０．２４．３２と、モジュールの複数の装置の
間の全ての情報を与える単一のバス構造をもつプロセッ
サ・モジュールを有する。各プロセッサ・モジュール内
のパス構造は、２１化対バスＡ、Ｂをもち、各機能ユニ
ット１２．１６．２０．２４．３２も同一の相手ユニッ
トをもつ。非同期周辺装置によって動作する制御装置以
外の各ユニットは、通常、その相手ユニットと、ステッ
プをロックされて同期的に動作する。例えば、プロセッ
サ・モジュールの２つのメモリ・ユニット１６．１８は
通常、ともに２つの対パスＡ、Ｂを駆動し、ともにパス
構造３０によって完全に同期して駆動される。 コンピュータ・システムは、プロセッサ・モジュール内
の各機能レベルで故障検出を行う。この機能を３１！戒
するために、エラー検出器が各ユニット内のハードウェ
ア動作を監視し、ユニット間の情報転送をチエツクする
。エラーの検出により、プロセッサ・モジュールが、エ
ラーを生じたバスまたはユニットが別のユニットに情報
を転送しないようにエラーを生じたバスまたはユニット
を分離し、そのモジュールは動作を継続する。その継続
される動作は、故障のバスまたはユニットの相手側のバ
スまたはユニットを使用する。エラーの検出が情報の転
送に先行する場合、継続される動作は、その転送を、故
障がない場合にその転送が行なわれるであろう時間と同
一の時間にその転送を行うことができる。エラー検出が
情報転送と同時である時には、継続される動作は、転送
を反復することができる。 コンピュータ・システムは、上述の故障検出及び回復動
作を迅速に、すなわち１動作サイクル以内に行うことが
できる。コンピュータ・システムは、有効性があやしい
データ転送を、高々単一情報転送分もつだけであるので
、全体のデータ有効性を保証するためには転送を反復し
さえすればはい。 プロセッサ・モジュールは、フォールト・トレラント動
作を与えるために、相当なハードウェア冗長性をもって
いるけれども、２重化ユニットをもっていないモジュー
ルでも、やはり完全に動作する。 この機能的ユニット冗長性は、どれかのユニットで故障
が生じた時、モジュールが動作を継続するのを可能なら
しめる。−船釣に、プロセッサ・モジュールは、故障が
検出されない限り、選択された同期性を以て、連続的に
動作する。そして、どれかのユニットで故障が検出され
ると、そのユニットは、モジュールの他のユニットに情
報を転送することができないように、分離され、切り放
される。切り放されたユニットの相手は、通常、実質的
に中断なく動作を継続する。 フォールト・トレラント動作を与えるための、モジュー
ル内の機能ユニットの双対２重化に加えて、プロセッサ
・モジュール内の各ユニットは、−船釣に、データ転送
に関連するハードウェアの複製をもつ。この機能ユニッ
ト内の複製の目的は、別のユニットとは独立に、そのユ
ニット内で障害をテストすることにある。エラー検出構
造などの、モジュール内の別の構造は、−船釣には２重
化されない。 プロセッサ・モジュールの全てのユニットにサービスを
行う共通バス構造は、好適には、前述の２レベルの複製
と、Ａバスと、Ａバスを複製するＢバスと、Ｘバスを形
成する３組の導体をもつ。Ａ及びＢバスのおのおのは、
同一のセットのサイクル定義、アドレス、データ、パリ
ティ及び、ユニットの間のエラー情報の転送を警告する
ために比較することのできる他の信号を流す。２重化さ
れていないＸバスの導体は、−船釣には、タイミング、
エラー状態、及び電力なとの、モジュール全体の信号及
び他の動作信号を流す。追加的なＣバスは、相手のユニ
ットとの間のローカル通信のために設けられている。 プロセッサ・モジュールは、ユニットの２重化部分の動
作を比較し、パリティ及び他のエラー・チエツク・コー
ドを使用することなとの、各機能ユニット内の技術の結
合と、供給電圧などの動作パラメータの監視によって、
故障を検出する。各中央処理装置は２つの冗長処理部分
をもち、もし比較結果が無効を示すなら、その処理ユニ
ットを、バス構造へ情報を転送しないように分離する。 このことは、プロセッサ・モジュールの他の機能ユニッ
トを、問題の処理装置から生じ得る障害情報から分離す
ることになる。各処理装置は、複製されない仮想メモリ
動作を実行するための段ももつ。この段では、処理装置
は寧ろ、障害を検出するためのパリティ技術を採用する
。 ランダム・アクセス・メモリ装置１６は、２つの非冗長
メモリ区画によって配列され、そのおのおのは、メモリ
・ワードの異なるバイトの記憶毎に配列されている。こ
の装置は、エラー訂正コードによって、各メモリ区画、
及び２つの区画の複合体の両方で障害を検出する。ここ
でも、エラー検出器は、そのメモリ・ユニットを、潜在
的１こエラーの可能性がある情報がバス構造、ひいては
別ツユニットに転送されないように無効化する。 メモリ・ユニット１６にはまた、２！ｉ化されたバス導
体、すなわちバスＡ及びバスＢをチエツクする、という
タスクが割当てられている。このため、ユニットは、ア
ドレス信号をテストし、バス構造上のデータ信号をテス
トするパリティ・チエッカをもうている。さらに、コン
パレータが、バスＡ上の全ての信号を、Ｂバス上の全て
のデータと比較する。このようにしてどちらかのバスが
故障していることを検出すると、メモリ・ユニットは、
Ｘバスによって、モジュールの他のユニットに、故障し
ていない側のバスにのみ従つように通知する。 プロセッサ・モジュールのための周辺制御ユニットは、
共通バス構造との接続のためのバス・インターフェース
区画と、「駆動」及び「チエツク」と称される２！ｉ化
制御区画と、ユニットがサービスを行う周辺入出力装置
とを採用する。、また、ディスク・メモリＳ２ａ、５２
ｂを動作させるためのディスク制御ユニット２０．２２
と、通信パネル５０を通じて、端末、プリンタ及びモデ
ムをもつ通信装置を動作するための通信制御ユニット２
４．２６と、１つのプロセッサ・モジュールを、多重プ
ロセッサ・システム中の他のプロセッサと相互接続する
ためのＨ３ＤＩ制御ユニット３２．３４が存在する。各
側で、バス・インターフェース区画が、ＡバスまたはＢ
バスの駆動及びチエツク制御区画に人力信号を供給し、
バス構造のある人力信号の論理エラーをテストし、駆動
及びチエツク・チャネルからの信号出力の同一性をチエ
ツクする。各周辺制御ユニット中の駆動制御区画は、そ
のユニットにサービスする工１０装置に適切な、制御、
アドレス、状況及びデータ操伶機能を与える。そのユニ
ットのデータ制御区画は、駆動制御区画をチエツクする
、という目的のためには実質的に同一である。各制御ユ
ニットの周辺インターフェース区画は、制御ユニットと
、周辺装置の間を通過する信号にエラーがないかどうか
をテストするためのパリティ及びコンパレータ装置の組
み合わせをもつ。 通信制御ユニット２４などの、同期的Ｉ１０装置により
動作する周辺制御ユニットは、その相手ユニット２４と
、ステップをロックされた同期状態で動作する。しかし
、対のディスク制御二二ッ！−２０，２２は、異なる非
同期ディスク・メモリにより動作するので、その同期は
限定的である。 対のディスク制御ユニット２０．２２は、同時に書きこ
み動作を行うが、ディスク・メモリが互いに非同期的に
動作する限りにおいて、厳密な同期にはない。制御ユニ
ット３２及びその相手もまた、典型的には、限定された
程度の同期で動作する。 モジュールのための電源ユニットは、２つのバルクｔａ
を使用し、そのおのおのは、対のユニットの一方のユニ
ットにのみ動作電力を提供する。 このように、１つのバルク電源が、バス構造の１つの２
重化部分と、２つの対メモリ・ユニットの１つと、周辺
制御ユニットの多対の１つのユニットに給電する。バル
クｔａはまた、プロセッサ・モジュールの非２重化ユニ
ットにも電力を与える。このモジュールの各ユニットは
、１つのバルク電源から動作電力を受取り、そのユニッ
トが必要とする動作電圧を発生する電力供給段をもつ。 この電力供給段は、さらに、供給電圧を監視する。そし
て、障害的な供給電圧を検出すると、その電力段は、そ
のユニットからバス構造への全ての出力線をアース電位
にクランプする信号を発生する。この動作は、任意のユ
ニットにおける電力障害が、バス構造への障害的な情報
の伝送をもたらすのを防止する。 プロセッサ・モジュールのうちには、実際の情報転送の
前にエラー検出タイミング・フェーズを含む動作サイク
ルによって各情報転送を実行するものがある。この動作
を行うユニット、例えば、周辺装置のための制御ユニッ
トは−このようにして、障害が検出される際の情報転送
を禁止する。 しかし、このモジュールは、中断または遅延なく動作を
継続することができ、非禁止相手ユニットから情報転送
を行う。 一般的には、動作時間がより重要である中央処理装置と
メモリ・ユニットとを少なくとも含む、プロセッサ・モ
ジュールの他のユニットは、各情報転送を、その転送に
関連するエラー検出と同時に実行する。そして、障害が
検出されると、そのユニットは直ちに、別の処理ユニッ
トに直ぐ前の情報転送を無視するまうに報知する信号を
発生する。プロセッサ・モジュールは、その障害状態を
報告したユニットの相手からその情報転送を反復するこ
とができる。この動作方法は、各情報転送が、エラー訂
正のための遅延を生しることなく実行される、という点
で、最大の動作速度をもたらすものである。遅延は、障
害が検出される比較的わずかの例でのみ生じる。また、
複数のユニットがアクセスを要求している時に、どのユ
ニットがシステム・バスに対するアクセスを獲得するの
かを決定するためのバス調停手段が設けられている。 Ｅ９．Ｈ３ＤＩネットワークを介して相互接続されたフ
ォールト・トレラントＳ／３７０モジュール 第７図は、前述の従来技術モジュール１０における、Ｓ
／３７０及びＳ／８８２重化プロセッサ対１２．１４の
相互接続を示す。これらは、モジュール１０の２重化Ｓ
／８８ユニツト１２．１４に置き換えられた時、新規且
つ独特のＳ／３７０モジユール９を形成する。そのまう
な独特のモジュール９が、モジュール１０のための、第
６Ｂ及び６Ｃ図に示すのと同様の様式でＳ／８８　　Ｈ
３ＤＩとネットワークによって相互接続されている時、
それらは、フォールト・トレランスと、単一システム・
イメージと、ホットプラグ可能性と、同一モジュール内
の複数Ｓ／８８処理装置間でのＩ１０負荷共有などのＳ
／８８の機能をもつ＜Ｓ／８８複合体でなくて）Ｓ／３
７０複合体を形成する。 特に、独自モジュール９の相手ユニット２１．２３中の
Ｓ／３７０プロセッサは、個々のＳ／３７０オペレーテ
ィング・システムの制御の下でＳ／３７０命令を実行し
、相互接続されたＳ／８８プロセッサは、Ｓ／８８アプ
リケーシヨン・プログラムと連結したＳ／８８オペレー
ティング・システムの制御の下で、個別のＳ／８８記憶
及びＳ／８８周辺装置と連結したＳ／３７０　　Ｉ１０
１００全てを実行する。 さらに、この新規なモジュール９内には、モジュール９
内でのＳ／３７０複数プロセッサ環境を可能ならしめる
ために、Ｓ／３７０−３／８８プロセッサ対ユニツト２
５及び２７と、２９及び３１を収容することができる。 さらに、対ユニット２１．２３と、２５．２７と、２９
．３１内のＳ／３７０プロセッサは、各岨対毎に異なる
Ｓ／３７０オペレーティング・システムの下で動乍する
ことができる。 Ｅｌｏ、２ｊｉ化プロセッサ対ユニツト２１．２３の一
般的説明 第８図は、Ｓ／３７０及びＳ／８８プロセッサをユニッ
ト２１内で相互接続するための好適な形式を示す図であ
る。 ユニット２１の下部分は、各プロセッサ要素の対６０．
６２において単一のプロセッサ要素を除けば、前述の米
国特許第４４５３２１５号のプロセッサ１２と実質的に
同一の中央プロセッサ１２をもつ。米国特許第４４５３
２１５号においては、それぞれがユーザー・コードとオ
ペレーティング・システム・コードとを実行するために
、参照番号６０及び６２のところに双対プロセッサが設
けられている。 本発明では、その両方の機能が、単一のマイクロプロセ
ッサ、好適にはモトローラＭＣ８８０２０マイクロプロ
セッサによって実行される。尚、ＭＣ６８０２０マイク
ロプロセッサは、モトローラ社発行ノ、１年ｍ１９８９
．１９８８、ＭＣ６８０２０Ｕｓｅｒｓ　　Ｍａｎｎｕ
ａｌ、第３版に説明されている。 このまうに、各プロセッサ要素（ＰＥ）６０及び６２は
、好適にはモトローラＭＣ６８０２０マイクロプロセッ
サである。マルチプレクサ（ＭＰＬＸ）６１．６３がプ
ロセッサ要素６０．６２を、米国特許第４４５３２１５
号に詳述されるような方法で、アドレス／データ／制御
Ａ及びＢバスとトランシーバ１２ｅによってバス構造３
０に接続する。また、要素６０．６２のためにローカル
制御６４．６６と仮想記憶マツプ１２ｅが設けられてい
る。コンパし一タ（比較）１２ｆは、バス３０とプロセ
ッサ要素６０．６２の間を行来する制御、データ及びア
ドレス線上の信号を比較することによって、エラーをも
たらすｗｌｉｌをチエツクする。その信号の不一致は、
コンパレータ１２ｒから共通制御回路８６へ至るエラー
信号を引き起こし、共通制御回路８６は、バス構造３０
のＸバス上にエラー信号を送出し、処理ユニット１２を
切り放すためにトランシーバ１２ｅ中のドライバ（図示
しない）を無効化する。クラップ回路８９．９０は、ユ
ニット１２の電力障害に応答して、ユニット１２からの
全ての出力線をアースにクランプする。これらの要素は
、米国特許第４４５３２１５号に詳述されている。 第８図の上方部分は、Ｓ／３７０プロセッサ要素８Ｓ、
８７の対をＳ／８８パス構造、及びＳ／８８プロセッサ
要素６０．６２に接続する好適な形式を示す図である。 プロセッサ要素８５．８７は、マルチプレクサ７エ、７
３及びトランシーバ１３を介して、要素６０．６２がバ
ス構造３０に接続されているのと論理的に同様の様式で
バス構造３ｏに後続されている。 コンパレータ（比較回Ｍ）１５（第３２Ａ及び３２Ｂ図
に詳述）と、クランプ回路７７及び７９と、共通側ｖｉ
Ｊ７５が設けられ、制御回路８Ｇは、プロセッサ要素６
０．６２のＳ／８８割り込み機構に結合されている。Ｓ
／３７０プロセッサ８５．８７とその関連ハードウェア
は、エラー処理と回復を行うためにＳ／８８を使用する
。このため、共通制御回路７５は、共通制御回路８６が
、比較回路１５によって検出されたエラーを処理するこ
とを可能ならしめるために、線９５を介して共通制御回
路８８に結合される。この結合！９５はまた、共通制御
７５及び８６が、どちらかのプロセッサ対にエラーが生
じた場合に、その両方のプロセッサを切り放すことを可
能ならしめる。 ユニット２１中のＳ／３７０プロセッサ装置の好適な構
成は、中央処理（プロセッサ）要素８５．８７と、記憶
管理ユニット８１．８３と、プロセッサ間（例えばＳ／
３７０とＳ／８８）インターフェース８９．９１をもつ
。記憶管理ユニット８１．８３は、マルチプレクサ７１
．７３と、トランシーバ１３と、バス構造３０を介して
、プロセッサ要素８５．８７をＳ／８８主記憶１６に結
合する。 インターフェース８９．９１は、Ｓ／３７０プロセッサ
要素８５．８７をそれぞれ、Ｓ／８８プロセッサ要素６
２．６０のプロセッサ・バスに結合する。 相手のプロセッサ・ユニット２３は、プロセッサ・ユニ
ット２１と同一である。上記説明に関連して、ユニット
２工中の２つのプロセッサ要素８０．６２及び、ユニッ
ト２３中の対応する２つの要素（図示しない）は全て、
同一のＳ／８８オペレーティング・システムの制御の下
で、同一の命令を同時に実行するために、通常ロックス
テップ的に動作する。 同様に、ユニット２１中の２つのプロセッサ要素８５．
８７及び、ユニット２３中の対応する２つの要素（図示
しない）も、同一のＳ／３７０オペレーティング・シス
テムの制御の下で、同一の命令を同時に実行するために
、互いにロックステップ的に動作する。 ユニット２１または２３にエラーが生じた場合、そのユ
ニットは、別のユニットによるフォールト・トランシー
バの継続を可能ならしめるために、サービスから除去さ
れる。 さて、Ｓ／３７０処理ユニツトのある特定の実現ｌｆｔ
１ｇ、について以下説明するけれども、インターナショ
ナル・ビジネス・マシーンズ・コーポレーションから発
行され入手可能な、ＩＢλｌ　Ｓｙｓｔｅｍ／３７０Ｐ
ｒｉｎｃｉｐｌｅｓ　ｏｆｏｐｅｒａｔｉｏｎ　（発行
番号ＧＡ２２−７０００−１０、第１１版、１９８７年
９月）に記述されている必要条件と互換な別の実現構成
を使用してもよいことが理解されよう。 第９Ａ及び第９Ｂ図は、第８図のプロセッサ・ユニット
２１のＳ／３７０及びＳ／８８構戊妥素の物理的バ・ン
ケージングの一形態を示す因である。対の処理要素８５
．８７を含むＳ／３７０要素が１つのボード１０１上に
取り付けられ、対の処理要素６０．６２を含むＳ／８８
要素が別のボード１０２上に取り付けられる。、２つの
ボード１０１及び１０２は、サンドイッチ対１０３を形
成するように互いに剛性的に接着され、モジュール９の
背面パネル（ｒ：ｆＡ示しない）の２つのスロットに挿
入するように適合され、慣用的な背面パネル結線技術に
よって、ボード１０１及び１０２上の要素が、第８図及
び米国特許第４４６３２１５号に示されているように、
互いに且つバス構造３０に接続される。 Ｓ／３７０プロセッサの、Ｓ／８８プロセッサに対する
直接結合を説明する前に、Ｓ／３７０プロセッサをして
、（１）Ｓ／８８主記憶の一部を使用し、（２）Ｓ／８
８仮想記憶空間のあるものを利用するＳ／８８とコマン
ド及びデータを交換することを可能ならしめる機構につ
いて簡単に説明しておくことは、本発明の理解を助ける
であろう。これらの機構については後でも詳細に説明す
る。 第１０図は、１つのモジュール９の記憶管理ユニット１
０５による、実記憶１６に対するＳ／８８仮想記憶のマ
ツピングの好適な形式を示す図である。仮想記憶空間１
０６は、Ｓ／８８オペレーティング・システム空間１０
７と、ユーザー・アプリケーション空間１０８とに分割
される。そのスペース内で、領域１０９（アドレス００
７ＥＯ０００カラ００７　Ｅ　Ｆ　Ｆ　Ｆ　Ｆ　）は、
各Ｓ／３７０プロセッサ要素を、ユニット２１などのブ
ロセ・νす・ユニット中のＳ／８８プロセッサ要素に結
合するために使用されるハードウェア及びコードのため
に予約されている。アドレス空間１０９は、通常のシス
テム動作の間Ｓ／８８オペレーティング・システムに対
して透過的になされている。この空間１０９の用途につ
いては後で詳細に説明する。 システム初期化の間に、記憶管理ユニット１０５は、Ｓ
／８８主記憶装置１６内に、ユニット２１及び２３など
の組（ｐａｒｔｎｅｒｅｄ）ユニット中の４つのＳ／３
７０プロセッサ要素からなる各セット毎に、Ｓ／３７０
主記憶領域を割当てる。こうして、組みユニット２１．
２３と、２５．２７と、２９．３１のそれぞれに、３つ
のＳ／３７０主記憶領域１６２．１６３及び１６４が設
けられる。 組みのユニット内のＳ／８８プロセッサ要素は、米国特
許第４４５３２１５号に示すような様式で、記憶装置１
６の残りの部分にアクセスする。 Ｓ／３７０記憶領域１６２乃至１６４は、後述するよう
に、Ｓ／８８オペレーティング・システムが、これらの
領域が「盗られてｊおり、Ｓ／８８空間に戻されないな
ら記憶管理ユニットによって再割当て可能でない、とい
うことを知ることがないような様式で、割当てられる。 Ｓ／３７０システムは仮想システムであるので、それは
アドレス変換を介して主記憶領域にアクセスする。組の
主記憶装置１８も、同一のＳ／３７０主記憶領域（図示
しない）を必要とする。各Ｓ／３７０プロセッサ要素は
、その個別のＳ／３７０主記憶領域にのみアクセスする
ことができ、それがＳ／８８主記憶にアクセスしようと
する試みであるならエラーロ号を発生する。Ｓ／８８プ
ロセッサはしかし、Ｓ／８８プロセッサ要素がそれのＳ
／３７０プロセッサ要素のためのＩ１０コントローラと
して動作するときに、Ｓ／３７０　　Ｉ１０１００間に
、Ｓ／３７０プロセッサ要素のＳ／３７０主記憶領域に
アクセス（またはアクセスを導く）ことができる。 Ｅｌ　１．Ｓ／３７０及びＳ／８８プロセッサ要素の結
合 第８図は、ユニット２１．２３のおのおので２つずつの
組みとなった、プロセッサ要素８５などの４つのＳ／３
７０プロセッサ賞素と、ユニット２１．２３のおのおの
で２つずつの組みとなった、プロセッサ要素６８などの
４つのプロセッサ要素Ｓ／８８が与えられ、それらが、
全てのＳ／３７０プロセ・ンサ要素が同時に同一のＳ／
３７０命令を実行し、全てのＳ／８８プロセッサ要素が
同時に同一のＳ／８８命令を実行するように結合される
様子を図式的に示している。このように、４つのＳ／３
７０プロセッサは全て、プログラム実行に関する限り、
１つのＳ／３７０プロセッサ・ユニットとして動作する
。同様に、４つのＳ／８８プロセッサ要素は全て、１つ
のＳ／８８プロセッサ・ユニットとして働く。 それゆえ、説明を容易にするために、要素の多重複製に
ついて説明が必要である場合を除き、以下の説明は、主
ヒして１つのＳ／３７０プロセッサ要素８５及び１つの
Ｓ／８８プロセッサ要素６２と、それに関連するハード
ウェア及びプログラム・コードに言及するものとする。 同様に、例えばマルチプレクサ６１．６３．７１．７３
及びトランシーバ１２ｅ、１１による、バス構造３０に
対するプロセッサ要素の結合も、説明の便宜上、実質的
に記載から省くこととする。この結合に関しては、第３
２図を参照されたい それゆえ、第１１図は、プロセッサ・バス１７０と、Ｓ
／３７０記憶管理ユニツト８１を含む第１の経路によっ
て、システム・バス３０及びＳ／８８記憶１６にプロセ
ッサ要素８５が結合された様子を示している。プロセッ
サ要素８５は、プロセッサ要素間インターフェース８９
を含む第２の経路によって、プロセッサ要素６２のプロ
セッサ・バス１６１に結合されているものとして示され
ている。プロセッサ要素８５は、記憶１６中の、割当て
られたＳ／３７０主記憶領域１６２からデータ及び命令
をフェッチ（及び記憶）するためのＳ／３７０プログラ
ム実行の間に第１の経路を使用する。また、プロセッサ
要素６２は、インターフェース８９を含む第２の経路上
で、プロセッサ要素８５のためのＳ／３７０　１１０動
作を実行する。 好適な実施例においては、Ｓ／３７０チツプ・セットｌ
５Ｏ（第１１図）は、プロセッサ妾素８５と、クロック
１．５２と、ディレクトリ・ルックアサイド・テーブル
（ＤＬＡＴ）３４１をもつキャッシュ・コントローラ１
５３と、バス・アダプタ１５４と、オプションの浮動小
数点コプロセッサ１第１と、Ｓ／３７０アーキテクチヤ
をサポートするマイクロコードのセットを記憶するため
の制御記憶１７１のための個別の機能チ・ンプを含む。 このＳ／３７０チツプは、インターナショナル・ビジネ
ス・マシーンズ・コーポレーションによって販売されて
いる、（ＶＳＥ／ＳＰ、ＶＭ／ＳＰ、ＩＸ／３７０など
のン既存のＳ／３７０オペレーティング・システムのど
れかにＪって動ｆＦされるまうに適合することができる
。 キヤ・ンシュ・コントローラ１５３は、記憶制御インタ
ーフェース（ＳＴＣＩ）１５５とともに、Ｓ／３７０記
憶管理ユニツト８１を形成する。バス・アダプタ１５４
及びバス制御ユニット（ＢＣＵ）１５６は、プロセッサ
要素インターフェース８９のためのプロセッサ要素を含
む。 好適な実施例においては、プロセッサ要素８５などのＳ
／３７０ＣＰＵは、３２ビツト・データ・フローと、３
２ビツト算術／論理ユニツト（ＡＬＵ）と、３つのボー
ト・データ・ローカル記憶中の３２ビツト・レジスタと
、８バイトＳ／３７０命令バツフアをもっ３２ビ・ント
・マイクロコード・νすである。Ｓ／３７０命令は、ハ
ードウェア中で実行されるがまたは、マイクロ命令によ
って解釈される。チップ１５３は、Ｓ／３７０プログラ
ム命令及びデータと、関連記憶制御機能のためのキャッ
シュ記憶を与える。チップ１５３は、プロセッサ要素８
５がそのプログラム命令を実行するときに、プロセッサ
要素８５から発行される全ての記憶要求を処理する。チ
ップ１５３はまた、Ｉ１０データの転送時に、バス・ア
ダプタ１５４からの要求壱も処理する。 バス・アダプタ１５４及びＢＣＵ１５６は、入出力動作
の間に、内部Ｓ／３７０プロセッサ・バス１７０をＳ／
８８プロセッサ・バス１６１に直接に（あるいは緊密に
）相互接続するための論理及び制御を与える。ＢＣＵ１
５８は、プロセッサ要素８５及び６２のプロセッサ・バ
スを互いに直接結合するための主要な＆ｌ構である。後
述するように、プロセッサ要素８５及び６２の間でデー
タ及びコマンドを転送するために、プロセッサ要素６２
がその関連システム・ハードウェアから「切り放された
」とき、Ｓ／８８プロセッサ要素（ＰＥ）６２と対話す
るのがこのハードウェア機構である。 クロック・チップ１５２（第１２図）は、クロック侶号
発生のための集中化論理を使用し、別のチップ８５．１
第１．１５３及び１５４のおのおのに適切なりロック信
号を供給する。クロック１５２は一方、Ｓ／３７０プロ
セッサ要素８５ヒＳ／８８プロセッサ要素６２の両方を
同期させるために、システム／８８バス３０からのクロ
ック信号によって制御される。 プロセッサ結合／切り放しハードウェア以外に、２つの
異なるＳ／３７０及びＳ／８８ハードウエア・アーキテ
クチャを組合せる統合部分は、非フォールト・トレラン
ト・ハードウェアを、フォールト・トレラント・バス構
造３０に前以て同期的に接続する手段である。好適な実
施例では、このインターフェースは、Ｓ／３７０キヤツ
シユ・コントローラ１５３及びＳ／８８システム・バス
３０と通信しなくてはならない５ＴＣＩ論理１５５によ
って処理される。さらに、非フォールト・トレラント・
ハードウェアは、互いに相手ユニットをもってロックス
テップで走る能力をもつ「チエツク」及び「駆動」論理
を形成するように、第８図に示すようにボード上で複製
されなくてはならない。このように、ボード１０１及び
１０２上のシステム要素からなる「単一の」ＣＰＵは、
その２重化された相手ユニットとロックステップで走ら
なくてはならない。＠適な性能及び機能性を維持しつつ
上述の必要条件を実現するためのタスクは、興なるクロ
ック源の同期化を要する。 好適な実施例では、Ｓ／８８システム・クロック３８（
第７図）が、共通バス構造３ｏに接続された全ての装置
によって受は取られ、２つのＳ／８８クロツク・サイク
ルがバス３０のサイクル毎に決定される。このシステム
・クロック３８は、そのバス上の同期的通信を保証し、
個々のプロセッサまたはコントローラによって、そのシ
ステム・クロックに基づき内部クロック周波数源を伴成
するために使用される。Ｓ／３７０ハードウエアは、Ｓ
／３７０クロツク・チップ１５２への発振器入力を利用
し、Ｓ／３７０クロツク・チップ１５２は、それぞれ別
のＳ／３７０チツプ８５．１第１．１５３．１５４．１
５５に対する固有のクロックの組を発生する。このクロ
ック・チップ１５２は、動作温度、製造偏差などのさま
ざまなパラメータに基づく本来的な遅延を有する。この
遅延偏差は、冗長チエツク及び駆動論理の間のロックス
テップ同期を維持することと、ＳＴＣ１１５５及びバス
構造３０の間の完全パイプラインを維持することの両方
において許容できない。 第１２Ｃ及び第１９Ｃ図に示すように、好適な実施例は
、ボード１０１をして、Ｓ／３７０プロセッサ・サイク
ルを、Ｓ／８８バス３０サイクルと同期させつつ、リセ
ット後（すなわち、電源投入など）口・ンクステップで
走らせることを可能ならしめるように、冗長クロック同
期論理１５８（及び、その相手のＳ／３７０プロセッサ
・ユニットのための冗長クロック同期論理（図示しない
））を利用する。、Ｓ／８８クロ・ンク３８からのクロ
ック信号は、バス構造３０を介して、Ｓ／８８とＳ／３
７０の同期のためと、システム・バス３０を介しての主
記憶へのアクセスのために、同期論理１５８とＳＴＣＩ
論理１５５に供給される。 この同期化は、先ず、Ｓ／３７０クロツク・チップ１５
２への所望のＳ／３７０発振器入力周波数を達成するた
めに、Ｓ／８８クロツクを乗算することによって達成さ
れる。この場合、それはＳ／８８及びＳ／３７０クロツ
ク・サイクルの２倍である。第２に、Ｓ／３７０サイク
ルの開始を表す線１５９上のフィードバック・パルスが
、それ自体はＳ／８８半サイクル周期に等しい、８７３
７０発振器人カクロツク周期の前輪及び後端を表すＳ／
８８クロツクによってサンプルされる。 次に、！！１５９上のサンプルされたＳ／３７０クロツ
ク・フィードバック・パルスがサンプルされる窓から外
れ、またはＳ／８８クロツクの開始に重なるリセットの
場合、Ｓ／３７０発振器入力が１つのＳ／３７０サイク
ルについて否定される。 このことは、この実施例では、次のＳ／３７０クロツク
・フィードバック・パルス（１１６９上）のサンプリン
グが、その所望の窓内に収まることを保証するように、
現在のＳ／３７０クロツクを拡張する働きを行う。第３
２図に詳細に示す（例えば参照番号４０２ａ乃至４０２
ｇ）全ての比較論理１５（第８図）は、チエツク及び駆
動ハードウェアの同期を可能ならしめるために、この期
間は無視される。 それゆえ、Ｓ／３７０プロセッサ・サイクルは、Ｓ／８
８クロツク周期の開始のＳ／８８半サイクル周期内に開
始することが保証される。バス構造３０及びＳ／３７０
キヤツシユ・コントローラ１５３の間の全ての転送タイ
ミングは、最悪でもこの半サイクルの遅延しか呈さない
。さらに、比較論理１５は、Ｓ／８８クロツクでサンプ
ルされる線によってのみ供給され、以て「破断」論理４
０３の、随伴Ｓ／８８プロセッサ・ボード１０２との同
期を保証する。よって、チエツク及び駆動Ｓ／３７０ハ
ードウエアは実際はその個々のクロック発生論理におけ
る遅延偏差によってわずかに同期から外れるかもしれな
いが、そのクロツクの前後端はパス構造３０に共通な現
在のＳ／８８クロツク３８に相対的に口・ンクステップ
的に走ることになり、遅延がＳ／８８クロツク・サイク
ルの開始後半サイクル以上になることは決してない。同
期論理１５８は、半サイクル周期を超えるドリフトがな
いことを保証するために、紐１５９上のＳ／３７０クロ
ツク・フィードバックを連続的にモニタする。この実施
例においては、任意のシステム・リセットの間に両端を
同期させるには最大１バス３０サイクルが必要である。 しかし、１つのクロック端をしてそのＳ／３７０クロツ
クを「延長」させる、リセットからの全体の遅延におけ
る何らかのドリフトは、ボード「破断」状態、すなわち
、障害をもたらすことになる。 第１２図は、第１１０の構成をより詳細に示すものであ
る。ここでは、Ｓ／３７０制御記憶１７１がプロセッサ
要素８５に接続されているものとして示されている。こ
の好適な実施例における制御記憶１７１は、プロセッサ
要素８Ｓ内のプログラム命令の実行及びＩ１０動作を制
御するマイクロ命令を記憶するための１６ＫＢのランダ
ム・アクセス・メモリからなる。制御記憶１７１は、主
記憶装置１６内のＳ／３７０専用記憶１６２の一部であ
る内部オブジェクト領域（ＩＯＡ）１８７（第２８図）
からの要求に応じてロードされた過渡的マイクロコード
を保持するためのバッファとして使用される６４Ｂブロ
ツク１８６をも含む。 この図では、プロセッサ要素６２のバス構造１６１が仮
想アドレス・バス１６１Ａ及びデータ・バス１６１Ｄに
分割されているものとして示されている。プロセッサ要
素６２は、浮動小数点プロセッサ１７２と、キャッシュ
１７３と、ここではＥＴＩＯとして参照されている結合
マイクロコードを記憶するために使用されるマイクロコ
ード記憶装置１７４とを含むハードウェアを接続されて
なる。後で説明するように、キャッシュ１７３中に記憶
されるマイクロコード及びアプリケーション・プログラ
ムは、プロセッサ要素８５のための１１０動作を実行す
るべくプロセッサ要素６２及びＢＣＵ論理１５６を制御
するために使用される。 プロセッサ要素６２はまた、アドレス変換機構１７５を
有する。書込バイブ１７６は、システム／８８動作の高
速化のために次のサイクルの間にシステム・バス３０に
対するデータの適用のために、１書込サイクルの間に一
時的にデータを記憶する。米国特許第４４６３２１５号
に記述されているタイプのシステム／８８バス論理１７
７は、米国特許第４４５３２１５号に概略的に説明され
ているような様式で変換！構１７５と書込バイブ１７６
をシステム・バス３０に結合する。また、同様のシステ
ム／８８バス論理ユニット１７８が、記憶制御インター
フェース１５５をシステム・バス３０に結合する。 バッファ１８０と、プログラム可能読取専用メモリ１８
１と、記憶１８２及びレジスタ・セット１８３が、シス
テム／８８及びシステム／３７０の初期化の間に使用す
るために、プロセッサ要素６２に結合されている。ＦＲ
ＯＭＩ　８１は、電源投入シーケンスからシステムをブ
ートするために必要なテスト・コードとＩ　ＤＣＯＤＥ
をもつ。ＰＲＯＭ１８１は、Ｓ／８８のための同期化コ
ードをもつ。レジスタ１８３は、システム状況及び制御
レジスタをもつ。 Ｓ／３７０チツプのうちの２つは同一の物理ボード上に
取り付けられ、同期され、ボード自体のチエツクを行う
ために、ロックステップでプログラムを実行する。ＳＴ
Ｃパス１Ｓ／及びチャネル０．１バスは、Ｓ／３７０プ
ロセッサが別のフィールド交換可能ユニットにエラーを
伝搬することがないように、潜在的な障害をモニタされ
る。 インターフェース８９のＢＣＵ１５６及びアダプタ１５
４は、どのオペレーティング・システムもシステムを完
全には制御しないように、各プロセッサ（プロセッサ要
素６２及び８５）が他方のプロセッサに対して適当な制
御をもっことを可能ならしめる。各プロセッサの機能は
、インターフェース８９及び、各プロセッサで走るマイ
クロコードによって制御される。 Ｅ１２゜プロセッサ間インターフェース８９Ｅ１２Ａ、
Ｉ１０アダプタ１５４ アダプタ１５４（第１３図）は、その出力チャネル０，
１を介して、Ｓ／３７０プロセ・ンサ８５をＢＣＵ１５
６ヘインターフエースする。そのチャネルは、非同期２
バイト幅データ・バス２５０．２第１の対をもつ。バス
２５０，２６１は、一対の６４バイト・バッファ２５９
．２６０を介して、ブロモ・ｙす・バス１７０中の同期
４バイト幅データ経路に結合されている。データは、バ
ス２第１を介してＢＣＵ１５６からアダプタ１５４（及
びＳ／３７０主記憶１６２）へ、そしてバス２５０を介
してアダプタ１５４がらＢＣＵ１６６へ転送される。 アダプタ１５４は、次のようなレジスタを有する。 （１）ベース・レジスタ１．１．０は、ベース・アドレ
スと、キュー及びメイルボックス・アドレッシングのた
めに使用されるキュー長さを含む。 （２）読取ポインタ（ＲＰＮＴＲ）レジスタ１１１及び
書込ポインタ（ＷＰＮＴＲ）レジスタ１１２は、ベース
・アドレスから、それぞれ読取及び書込のためにアクセ
スすべき次のエントリへのオフセットを含む。その値は
、コマンドまたはアドレスがバス１７０を介してキャッ
シュ制！ｆｆｆｌ　１５３に転送されるべきときに、コ
マンドとともにバス送信レジスタ（ＢＳＲ）１１６中に
ロードされることになる。 （３）状況レジスタ（ＩＯ３Ｒ）１１８は、全ての、プ
ロセッサ装置からＢＣＵへの、及びＢＣＵからプロセッ
サ装置への要求と、インバウンド・メツセージ・キュー
の状況と、ＢＣＵインターフェースの状況を含む。 （４）もし例外イネーブル・レジスタ（ＥＲ）１１つ中
のビットが１であり対応するｌ０３Ｒビツトが１である
なら、プロセッサ要素８Ｓ中に例外が立ち上げられる。 （５）制御ワード・レジスタ（ｃＷ）１２０は、いくつ
かのｌ０９Ｒビツトのセット／リセットを制御する。 （６）アドレス・チエツク境界レジスタ（ＡＣＢＲ）１
２１は、内部オブジェクト領域（ＩＯＡ）１８７の開始
ページ・アドレスを保持する。 〈７）アドレス・キー・レジスタ（ＡＤＤＲ／ＫＥＹ）
１２２．１２３は通常、記憶１６２中のある位置にアク
セスするために、アドレス／データ・バス２５０及び２
第１を介してＢＣＵ１５６によってロードされる。これ
らのレジスタは、ステトのために、プロセッサ要素８５
によってロードすることができる。 （８）コマンド・レジスタ（ｃＭＤｏ、１）１２４．１
２５には通常、ＢＣＵ１５６によって、コマンド及びバ
イト・カウントがロードされる。これらのレジスタは、
ステトのために、プロセッサ蚕素８５によってロードす
ることができる。 アダプタ１５４は、プロセッサ要素８５とＢＣＵ１５６
の間のインターフェースである。論理的には、アダプタ
１５４は、ＢＣＵ１６８に対して次のようなサービスを
提供する。 −Ｓ／３７０主記憶１６２に対するアクセスＳ／３７０
主記憶１６２中のメイルボックス及びメツセージ・キュ
ーに対するアクセス−プロセッサ要素８５とＢＣＵ１５
６の間の要求／応答機構 ＢＣＵ１５６は、そのＩＯＡ領域１８７（第２８図）を
含む、記憶１６２の全体にアクセスを有する。アダプタ
１５４は、アダプタ１６４からプロセッサ・バス１７０
を介して、キー　コマンド及び記憶１６２アドレス・デ
ータを受は取った後キー・チ土ツクがキャッシュ・コン
トローラ１５３によって実行されている間に、ＩＯＡ領
域１８７とユーザー領ｖＡ１６５の間のアドレス境界チ
エツク（ＡＣＢチエ・ツク）を行う。もし記憶すべきデ
ータのアドレスされた線がキャッシュに保持されている
なら、そのデータはキャッシュに記憶される。そうでな
いなら、コントローラ１５３はそのデータを主記憶１６
２に転送する。データ・フェッチのためにも、それと同
一の機構がキャッシュ・コントローラ１５３中で使用さ
れる。 プロセッサ要素（Ｐ−Ｅ）８５及びＢＣＵ１５６の間の
Ｉ１０コマンド及びメツセージの転送は、第２８図に示
す予定の記憶１６２位置（メイルボックス領＋＄、１８
８及びインバウンド・メツセージ・キュー１８９）を通
じて行なわれる。 ＢＣＵ１５６は、１６バイトのメイルボックス領域１８
８からＩ１０コマンドをフェッチする。 メイルボックス領域へのアクセスのためのアドレスは次
のようにして計算される。 ベース・アドレス＋メツセージ・キュー長さ＋メイルボ
ックス中のオフセット 最初の２つの項は、アダプタ１５４中のベース・レジス
タ１１０にまって供給され、最後の項は、ＢＣＵ１５６
によって供給される。キュー長さは、ベース・レジスタ
１１０中の２つのビットによって、１．２．４または８
ＫＢ　（すなわち、６４乃至第１２エントリ）にセット
される。　そのベースは、ベース・レジスタ１１０中で
、バッファ・サイズの２倍（すなわち、２乃至１６ＫＢ
）にセットされる。 インバウンド・メツセージ・キュー１８９は、ＢＣＵ１
５４を介して受は取った全てのメツセージを、時系列順
に記憶する。各エントリは、１６バイト長である。 レジスタ１１１．１１２中の読取ポインタ（ＲＰ　ＮＴ
　Ｒ）及び書込ポインタ（ＷＰＮＴＲ）は、ＢＣＵ１５
６によって、キュー１８９に対してエントリを読み出し
、または書き込むために使用される。プロセッサ要素８
５は、センス動作によって読取ポインタにアクセスする
。そして、レジスタ１１０中のベース・アドレス＋ＷＰ
ＮＴＲが、書き込むべき次のキュー・エントリを指し示
し、レジスタ１１０中のベース・アドレス＋ＲＰＮＴＲ
が、読み取るべき次のキュー・エントリを指し示す。 これらのポインタは、各キュー動件毎に更新される。 ＷＰＮＴＲ＋１６＝ＷＰＮＴＲ＜書き込み後）ＲＰＮＴ
Ｒ＋１６＝ＲＰＮＴＲ（読取り後）次の状態は、ポイン
タの比較から生じる。 ＲＰＮＴＲ＝ＷＰＮＴＲ（キューが空）ＲＰＮＴＲ＝Ｗ
ＰＮＴＲ＋１６　　（キューが一杯、もしＢＣＵ１６６
がキューに対する書き込みを要求するなら、バッファ使
用不可能（ＢＮＡ）信号が状況バスを介してＢＣＵに送
られる）メイルボックス領域１８８に記憶されたデータ
の有効性は、次のような機構によってプロセッサ要素８
ＳからＢＣＵ　１５６へ、あるいはその逆へ報知される
。 ！２５６ａ（第１６図）上のプロセッサ装置からＢＣＵ
への要求は、制御マイクロ命令を用いてプロセッサ要素
８５によってセットされる。その要求は、ＢＣＵ１５６
に、メイルボ・ンクス１８８から命令をフェッチし、そ
れを実行するように伝える。その要求は、その命令の実
行後は、ＢＣＵによってリセットされる。その要求の状
態は、プロセッサ天産８Ｓによってセンスすることがで
きる。 ＢＣＵ１５８は、プロセッサ要素８５によって開始され
た命令の実行の間または任意の時点で間にか生じた時に
、要求を作成する。それは、もし選択的にマスクされな
いなら、プロセッサ要素８５中に例外を引き起こす。 アダプタ１５４は、非同期アダプタ・チャネル０．１の
転送速度を、同期プロセッサ・バス１７０に一致させる
。それゆえ、ＢＣＵ１５６は、ＢＣＵ１５６との間のデ
ータ転送のためにアダプタ１５４中にある６４バイト・
データ・バッファ２５９．２６０によってサポートされ
る。そのアレイは、チャネル０，１と、プロセッサ・バ
スエフ０に対する４バイト・ボートをもつ。 同期レジスタ１１３及び１１４は、ＢＣＵ１５６及びバ
ッファ・アレイ２６０．２５９の間のデータ転送をバッ
ファする。バス送信及び受信レジスタ１１５及び１１６
は、それぞれ、プロセッサ・バス１７０との間で受信さ
れ、または転送されたデータを記憶する。 記憶動作（Ｉ１０データ記憶、キュー動作）は、チャネ
ル１バスを介してアダプタ１５４に、コマンド／バイト
・カウント、保護キー及び記憶アドレスを送るＢＣＵ１
５６によって開始される。そのコマンド／バイト・カウ
ントは、コマンド・バス２５２（第１３図）上で受は取
られ、コマンド・レジスタ１２５に格納される。キー及
びアドレス・データは、アドレス／データ・バス２第１
　（第１３図）を介してＢＣＵ１５６から受は取られ、
キー／アドレス・レジスタ１２３中に格納される。アレ
イ書込及び読取アドレス・ポインタは、レジスタ１２８
中の開始アドレスにセットされる。バス２第１上のデー
タ転送の回Ｗ！１．（−度に２バイト）は、バイト・カ
ウントによって決定される。１回の記憶動作によって、
６４バイトまでのデータを転送することができる。ある
記憶動作内の任意のバイトの記憶アドレスは、６４バイ
ト境界と交差してはならない。 そのコマンド／アドレスには、バス２第１上のデータ・
サイクルが続く。全てのデータは、６４バイト・バッフ
ァ２６０中に集められる。最後のデータがＢＣｔＪ１５
６から受信された後、アダプタ１５４は最初に２つのデ
ータ・バッファ２５９．２６０のための内部優先権チエ
ツク（図示しない）を実行し、次にプロセッサ・バス１
７０上の支配権（図示しない）を要求し、そこでアダプ
タ１５４は、最も高い要求優先権をもつことになる。 どちらの場合にも、バッファ２５９．２６０は、内部優
先権制御が最初にバッファ２５９に対してバス１７０を
許可すると同時に、そしてバッファに対する調停サイク
ルなしで転送を要求し、すなわち読取が書込に対して優
先権をもつことになる。 バスの支配権が許可されたとき、コマンド／バイト・カ
ウント、保護キー及び開始アドレスがキャッシュ・コン
トローラ１５３に転送される。 コマンド転送サイクルの後には、データ転送サイクルが
続く。 キャッシュ・コントローラ１５３は、保護キー・チエツ
クを実行する。キー違反は、バス１７０状況でアダプタ
１５４に報告される。キャッシュ・コントローラ及び主
記憶１６２にＪっで検出される他のチエツク状況は、別
のチエツク状況として報告される。アダプタ１５４によ
って検出されるキー違反及び状況は、状況転送サイクル
中でＢＣＵ１５６に送られることになる。 ＢＣＵ１５６によって報告され得る２つの可能なアダプ
タ１５４状況がある。どちらのチエツク状況の場合にも
、記憶１６２に対するアクセスは抑止される。 ＢＣＵ１５６から受は取った各主記憶アドレスは、その
アクセスが、ｌ０Ａ１８７に対するものか、または記憶
１６２のカスタマ領域１６５に対するものかを決定する
ために、ＡＣＢレジスタ中に保持されているアドレスと
比較される。ＢＣＵ１５６から各コマンドとともに受は
取った「カスタマ」ピットが、その主記憶アクセスがＩ
ＯＡ領域１８７とカスタマ領域１６５のどちらに意図さ
れているのかを決定し、不正なアクセスをチエツクする
。 以下で説明するバッファ利用不能（ＢＮＡ）条件は、キ
ュー動作に対してのみ報告される。 読取動作（Ｉ１０読取、メイルボックス読取）は、格納
動作と実質的に同一の動作でＥＣＵ１５６によって開始
される。コマンド／バイト・カウントと、保護キーと、
アドレスがＢＣＵ　１５６から受は取られると直ぐに、
アダプタ１５４内部優先権チエツクが実行され、プロセ
ッサーバス１７０支配権が要求される。もしバス支配権
が許されると、コマンド／バイト・カウントと、保護キ
ーと、主記憶開始アドレスが読取サイクルを開始するた
めにキャッシュ・コントローラ１５３に転送される。ア
ダプタ１５４は先ず、要求されたデータをそのバッファ
２５９にロードし、次にバス２５０を介してのＢＣＵ要
求上により、それをＢＣＵ１５６にロードする。 動作を記憶するための状況及び報告機構は、読取動作に
も適用される。 プロセッサ蚕素（ＰＥ）８５は、バス１７０を介するセ
ンス（読取）及び制御（書込）動作により、アダプタ１
５４中のほとんどのレジスタにアクセスすることができ
る。 センス動作の場合、コマンドは、アダプタ１５４に転送
され、レジスタ１２９にラッチされる。 次のサイクルで、センス・マルチプレクサ１２Ｇがコマ
ンドに従い遷択され、そのコマンドは、次のバス１７０
サイクルで有効な期待されるデータを取得するために、
ＢＳＲ，１１６中にロードされる。 センスすべきレジスタ上の内部パリティ・エラーが検出
されたとき、アダプタ１５４は良好なパリティをもつデ
ータをプロセッサ要素８５に送り返すが、キー／状況バ
ス上にはチエツク状況を立てる。この機能は、特殊セン
ス・コード点でテストすることができる。 制御動作の場合、バス１７０コマンドの後データが絖き
、そのデータは次のサイクルでターゲット・レジスタに
ロードされる。 もしセンスまたは制御動作のためのコマンド・サイクル
において、または制御動作のためのデータ・サイクルに
おいて、パリティ・エラーがバス１７０上で検出された
なら、アダプタ１５４はクロックの停止を強制する。 ベース・レジスタ１１０は、キュー及びメイルボックス
・アドレッシングのために使用されるベース・アドレス
と、キュー長さコードを含む。 キューは、ベース・アドレスで開始し、メイルボックス
領域は、ベース＋キュー長さで開始する。 ＲＰＮＴＲ及びＷＰＮＴＲレジスタ１１１及び１１２は
、それぞれ、ベース・アドレスから読取及び書込のため
にアクセスすべき次のキュー・エントリに対するオフセ
ットを与える。 センスされた時、読取ポインタと書込ポインタは、アダ
プタ１５４中のセンス・マルチプレクサ１２６によって
ベース・アドレスと連結される。 それゆえ、センス動作によって返されるワードは、アク
セスすべき次のキュー・エントリの完全なアドレスであ
る。 １１０状況レジスタは、次に示すビット（及び、ここに
は説明しないその他のビ・シト）を含む。 チエツク（ビット０）−もしＣＨＳＲ＜Ｏ。 ２４〉中に何らかのチエツク状態があり、対応するＣＨ
ＥＲビットが１なら、１にセットされる。 チエツクは、ＡＴＴＮ−ＲＥＱを引き起こす。もしＭＯ
ＤＥ−ＲＥＱ＜　１　＞＝　１なら、信号ＣＬＯＣＫ　
　５ＴＯＰ　　ＤＩＡＮＡが活動的になる。 ＢＮＡ送信（ビット６）−バッファ利用不可能（ＢＮＡ
）ビ・シトは、ＢＣＵ１５６がインバウンド・メツセー
ジをキューに格納しようと試み、キューが一杯、すなわ
ちＲＰＮＴＲがＷＰＮＴＲ＋１６に等しいとき１にセ・
シトされる。このビットは、ＣＷレジスタ１２０のビッ
ト６に１を書くことによってしかりセットすることはで
きない。 キュー空でない（ビット７）−このビットは、ＲＰＮＴ
ＲがＷＰＮＴＲに等しくないなら１にセットされる。こ
れは、プロセッサ８５に、新しいメツセージが受は収ら
れたことを通知するために使用される手段である。 ＢＣＵからプロセッサ装置への要求（ビット１０及び１
４）−これは、チャネル０及び１の「ＢＣＵからプロセ
ッサ装置への要求」線２５６ｅ上の信号を介してＢＣＵ
１５６によってセットされる。プロセッサ要素８５によ
るビット１０及び１４のリセットは、チャネルＯ及び１
の、１ｉ２５６ｄ上に、ＢＣＵからプロセッサ装置への
肯定応答を発生させる。 プロセッサ装置からＢＣＵへの要求（ビット１１）−チ
ャネル０のＣＷレジスタ１２０のビット１１と、チャネ
ル１のＣＷレジスタ１２０のビット１５をセットするこ
とによってプロセッサ要素８５によって線２５６ａ上で
セットされる。また、！２６６ｂ上のプロセッサ装置か
らＢＣＵへの肯定応答信号によってリセットされる。 ＢＣＵ電力損失（ビット１３）−このビットは、ＢＣｌ
Ｊが電力を失い、または「を源投入すセ・シト」が生じ
た時、ＢＣＵ１５６によってセ・シトされる。それは、
ＣＷレジスタ１２０の「リセットＢＣＵ電力損失」ビッ
トに「１」が書かれ、ＢＣＵが最早電力損失状態にない
とき、０にリセットされる。 調停許容（ビット２９）−このビットは、アダブタ・モ
ード・レジスタのビット３が活動的でないなら、チャネ
ル・バス信号「調停許容」を活動化させる。 ＢＣＵ１５６から受は取ったコマンド／アドレス信号の
一部であるカスタマ・アクセス・ビットは、その記憶ア
クセスがＩＯＡまたはカスタマ領域のどちらにあるのか
を決定する。もしカスタマ・アクセス・ビットが′ｏ°
であるなら、その記憶アクセスのページ・アドレスは、
ＩＯＡ領域１８７内になくてはならない。これらのアク
セスにはキー・チエツクは行なわれず、従って、アダプ
タ・ハードウェアは、そのキーをゼロに強制する（すべ
てのキー・エントリと一致する）。 もしもしカスタマ・アクセス・ビットが°ｌ゛であるな
ら、その記憶アクセスのページ・アドレスは、カスタマ
記憶１ｆＡ１６５内になくてはならない。そうでないな
ら、そのアクセスに対してＡ、　ＣＢチエツク条件が立
ち上げられる。 プロセッサ要素８５は、アダプタ１５４レジヌタを読取
〈センス）しまたは書き込む（制御）ためにメツセージ
・コマンドを使用する。 これらのコマンドのフォーマットは次のとおりである。 ビットＯ−７ＣＭ　Ｄ　　　−コマンド・タイプ８−１
１　　ＳＲＣ＝要求元バス・ユ ニット・アドレス １２−１５　０ＳＴ−受信バス・ユニット・アドレス １６−２３　　ＭＳＧ＝コマンド・サイクルで伝送すべ
きデータ ２４−２７　　ＲＥＧＩ−制御のレジスタ番号 ２８−３１　　ＲＥＧ２＝センスのレジスタ番号 プロセッサ装置とＢＣＵの間のインターフェースのため
のＤＳＴフィールドは、Ｘ“８゛である。 アダプタ１５４はＳＲＣ及びＭＳＧフィールドをデコー
ドしない。というのは、そこにはコマンド実行のための
情報が含まれていないからである。 制御及びセンス動乍の間、ＲＥＧＩ及びＲＥＧ２ビ・シ
トはそれぞれ、読み書きすべきアダプタ１５４中のレジ
スタを決定する。 Ｅ１２Ｂ、Ｉ１０アダプタ・チャネルＯ及びチャネル１
パス（第１６図） １１０アダプタ・チャネルＯ及びチャネル１バスは、Ｉ
１０アダプタ１５４からバス制御ユニット１５６への高
速相互接続である。 チャネル０は、次のものを有する。 アドレス／データ・バス２５０（ビット０−１６、ＰＯ
，Ｐｉ） コマンド／状況バス２４９（ビット０−３゜Ｐ） タグ・アップ（ＢＣＵからバッファへ）線２６ａ タグ・ダウン（バッファからＢＣｌＪへ）線２６ｂ プロセッサ装置からＢＣＵへの要求！２５６ａＢＣＵか
らプロセッサ装置への肯定応答線２５ｂ チャネル１は、アドレス／データ・バス２第１と、コマ
ンド／状況バス２５２と、タグ・アップ及びタグ・ダウ
ン線２６２ｅ及び２６２ｄを有する。 チャネルＯは、Ｓ／３７０記憶１６２（及びプロセッサ
要素８５）からＢＣＵ１５６へのデータ転送に使用され
、チャネル１は、ＢＣＵ１５６がら記憶１６２（及びプ
ロセッサ要素８５）へのデータ転送に使用される。 チャネル・バス２４９．２５０．２第１及び２５２は、
実質的には６４バイトまでのデータをめいめいが記憶す
ることができる制御論理をもつ一対のデータ・バッファ
であるＩ１０アダプタ１５４に由来する。これらのバス
は、ＢＣＵ　１５６で終端する。Ｉ１０アダプタ１５４
は、１ワード・フォーマット（３２ビツト）をもつ内部
プロセッサーバス１７０と、半ワード（１６ビ・シトン
フォーマットをもつより０速のバス２４９乃至２５２と
の間の速度一致手段として働く。 各チャネルは、２バイト幅（半ワード）データ・バス（
２５０，２第１）と、半バイト櫂（４ビット）コマンド
／状況バス（２４９，２５２）という２つの部分に構成
されている。そして、タグ信号が、要求／応答、及び特
殊信号を介して動伊を制御するための手段を与える。 各チャネル上のデータ転送は、（２バイト・バスを介し
て４バイトを転送するために）常に２サイクルで行なわ
れる。論理的には、全てのデータ転送は、Ｓ／３７０主
記憶１６２及び、ＢＣＵ１５６を含むＩ１０サブシステ
ムの間の転送である。ＢＣＵ１５６はマスターであって
、すなわち、プロセッサ要素８５が一旦転送の必要性を
知らせると、いかなる転送であれそれを開始させる。 コマンド／状況バス（２４９，２５２）は、選択サイク
ルの間に、転送方向くフェッチ／記憶）、及び転送すべ
きデータの量を決定するために使用される。アドレス／
データ・バス（２５０゜２第１）は、選択サイクルの間
に主記憶アドレスを転送し、実際の転送サイクルの間に
データを弓き渡す働きをする。アドレス／データ・バス
はまュー」として知られる記憶１６２中の特定類Ｖｔ１
８８．１８９を指示するためにも使用される。これらの
領域は、プロセッサ要素８５をして、ＢＣＵ１５６とあ
る情報を交換することを可能ならしめる。 フェッチ動作（記憶１６２がらの）の間に、その状況は
、コマンド／状況バス２４９上で、バス２５０上の２バ
イトのデータとともに転送される。この状況は、なんら
かのアドレス・チエツク、キー・チエツクなどであり、
あるいは動作の成功を示すためにゼロである。 もし記憶動作（記憶１６２への）が実行されるなら、全
てのデータが主記憶１６２に渡された後、状況サイクル
が続く。 第１４Ａ及び第１４Ｂ図は、フェッチ及び記憶のそれぞ
れのサブサイクル１及びサブサイクル２の間のバス部分
の論理的用途を示す。ここで、ａａａ、　、　、　　　
データ・フィールド中の第１の（左側の）バイトのアド
レス ＾：　　　　１＝アドレス・チエツク Ｂ：１＝バッファが可屈でない Ｃ：　　　　カスタマ記憶（１８５）アクセスの場合１
で、マイクロコード領域アクセスＣｌ０Ａ　　１８７）
の場合０ ｄｔ３ｄ、　、　、　　　　記憶との間の４バイト・デ
ータｎｒ、、、　　　　バイト単位でのフィールド長マ
イナス１（１０進０．．６３） ｋｋｋｋ　　　　記憶キー（１０進０．．１５）Ｋ　　
　　　　１＝キーチエツク ｏｏｏｏｏ：　　　　３２バイト・メールボックス領域
内のオフセット ｐｐ　　　　　優先度（０，，３，３が最高）考慮せず ／／／：　　　バスが浮動（未定！り イン　　　　インバウンド（ＢＣｌＪがらバッファへ） アウト　　　アウトバウンド（バッファがらＢＣＵへ） データ転送動作のために次のタグ線が使用される。 （１）バス・アダプタ１５４がらＢＣＵ１６６への、プ
ロセッサ装置からＢＣＵへの要求線２５６ａは、プロセ
ッサ要素８５によってＩ１０１００必要性を示すために
使用される。−旦セットされると、その信号は、ＢＣＵ
１５６によってリセットされるまでアクティブのままで
ある。 ＜２）ＢＣＵＩ　６６からアダプタ１５４へのタグ・ア
ップ！１２６２　ａは、アダプタ１５４がらアウトバウ
ンド・データを要求し、または入力データがバス上で可
屈であることを示すために使用される。タグ・アップ線
２６２ｃも同様に機能する。 （３）バス・アダプタ１５４がらＢＣＵ１５６への、ダ
ウン線２６２ｂは、もし存在するならは、ＢＣＵ１５６
へのデータの一時的な欠乏を示すために使用される。タ
グ・ダウンの下降端は、すると、そのバス上のアウトバ
ウンド・データの可用性を示すために使用される。タグ
・ダウン線２６２ｄも同様に機能する。 （４）ＢＣＵＩ　５６からアダプタ１５４への、ＢＣＵ
からプロセッサ装置肯定応答１！２５６ｂは、プロセッ
サ装置からＥＣＵへの要求信号をリセットするために使
用される。このリセットは、Ｉ１０メイルボックス動伶
が完了されたときに実行される。 プロセッサ要素８５が開始Ｉ１０命令（ＳＩＯ）を命令
ストリーム中で検出した時、プロセッサ要素８Ｓは、Ｉ
１０サブシステム、すなわちＢＣＵ１５６に、「プロセ
ッサ装置からＢＣＵへの要求」線２５６ａを活動化させ
ることによって、Ｉ１０動伊の必要性を警告する。この
タグは、ＢＣＵ１５６をして、この動作がフェッチまた
は記憶のどちらであるのか、何バイトが転送されるのか
、などを見出すために記憶１６２内の「メイルボックス
」１８８を調べさせる。メイルボックスは実際には、関
連Ｉ１０１００チャネル５ＩＯ１ＣＵＡ、ＣＡＷ及びコ
マンド・ワード（ｃＣＷ）を含む。 紀憶動咋は、−船釣には、ＢＣＵ１５Ｂがプロセッサ要
素８５にデータを送るような動作である。このデータは
、選択サイクルで送られるコマンド、キーまたはアドレ
スであるか、主記憶１６２中に記憶すべき実Ｉ１０デー
タである。どちらの場合も、事象のシーケンスは同一で
ある。 第１５Ａないし１５Ｃ図は、データ及び状況情報が、ア
ダプタ１５４及びＢＣＵ１５６中の３２ビツト・バッフ
ァ／レジスタにゲート・インされ、またはゲート・アウ
トされる様子、及びその情報の高位（左側）及び０位（
右側）ビットがアダプタ１５４の１８ビツト・チャネル
に配置される様子を図式的に示すものである。 第２５及び２６図は、ＢＣＵ１５６及びアダプタ１５４
の間のデータ転送のための特定の信号セ・シトを示す。 記憶動作（第１５Ａ図）の間のＢＣＵクロック・サイク
ルの開始により、ＢＣＵ１５６は、第１のサイクルのた
めのデータをパス２第１上に配置する。もしこれが主記
憶データ動作のための選択サイクルなら、コマンド、バ
イト・カウント、アクセス・キー、及び主記憶アドレス
の第１バイトがそれぞれ、コマンド／状況パス２５２及
びアドレス／データ・パス２第１上にそれぞれ配置され
る。もしこれが、メイルボックス・ルックアップのため
の選択サイクルであるなら、コマンドが、固定位置にあ
るメイルボックスを示すため、主記憶アドレスは配置さ
れない。その第１のサブサイクルは、２サブサイクル期
間に亙ってパス上で有効状態に維持される。 選択サイクルの間にバス２第１上にデータを配置したＩ
　ＢＣＵクロック・サイクルの後、ＢＣＵ１５６が「タ
グ・アップ」信号線を立ち上げる。 タグ・アップ線２＋３２ａは、アダプタ１５４をして、
その最初の２バイトをレジスタ１１３の左部分に記憶さ
せる。次のクロック・サイクルの開始により、ＢＣＵ１
６６は、レジスタ１１３のあと半分にデータを格納する
ために、アドレス／データ・パス２第１上に次のサブサ
イクルのためのデータ（第２の２バイト）を配置する。 このデータは、主記憶アドレスの残りの部分であるかま
たは、（もしメイルボックス・ルックアップ選択サイク
ルに属するなら）オフセットであるか、である。ＢＣＵ
１５６は、３ＢＣＵクロツク・サイクルの間第２の２バ
イトを保持し、「タグ・アップ」信号を下降させる。 フェッチ動作は、−船釣には、ＢＣＵ１５６が、主記憶
データ空間１６２、主記憶１６２中のマイクロコード領
域、またはメイルボックスあるいはメツセージ・キス−
からデータを求めるまうな動作である。いかなる場合に
も、アダプタ１５４の論理に、実行しなくてはならない
動作を命令するためには、選択サイクルがそのようなフ
ェッチ・サイクルに先行しなくてはならない。選択サイ
クルは、コマンド／状況パス２４９上のコマンドが「フ
ェッチ」コマンドであることを除いては、パス２５２を
使用する記憶記憶動作と同様の様式でパス２４９上にコ
マンド／キー／アドレスを配置することによって実行さ
れる。 （選択サイクルの完了後）次のサイクルの開始により、
ＢＣＵ１５６が「タグ・アップ」信号を立ち上げ、それ
を３ＢＣＵクロツク・サイクル維持する（第１５Ｂ図）
、、タグ・アップは、バッファからデータを要求する。 すると、もしそのバッファがデータを渡すことができる
のなら、データは１サイクル後に利用となる。その動作
は、半同期的であるので、ＢＣＵ１５Ｂは、データの最
初の２バイトが２サイクルの間有効に維持され、次に１
サイクル切り換え時間があって、その後２バイトのデー
タをＢＣＵ１５６へとゲートすることができる。 しかし、アダプタ１５４が、「タグ・ア・ンプ」立上り
の瞬間利用なデータをもっていないような状況が存在す
る。これは、典型的には、「初期」データ・フェッチに
おいて生じ、そのとき、フェッチ要求がキャッシュ・コ
ントローラ１５３及び記憶コントローラ１５５を介して
処理され、アダプタ１５４に戻されるまでいくらか時間
ががかるような新しいアドレスからデータがフェッチさ
れる。主記憶１６２における再試行も同様の一時的な遅
延を引き起こすことがある。 アダプタ１５４がデータを引き渡すことができないとき
（第１６Ｃ図）、アダプタ１５４は、「タグ・アップ」
が検出されると直ぐに「タグ・ダウン」線を立ち上げる
。ＢＣＵ１５６は、「タグ・アップｊを立ち上げた後５
サイクル以内に「タグ・ダウン」線をサンプルしなくて
はならない。 アダプタ１５４は、第１のデータ・ワード（４バイト）
が利用となるまで「タグ・ダウン」を維持する。その瞬
間、アダプタ１５４は、第１の２バイトをパス２６０上
に配置し、「タグ・ダウン」を下降させる。「タグ・ダ
ウン」信号の下降端は、ＢＣＵの論理２５３をトリガす
る。 ＢＣＵ１５６は、「タグ・ダウン」の下降に統く２サイ
クルの間その第１のバイトが有効であり、そのあと第２
の２バイトが利用であると仮定する。選択サイクルの間
にセット・アップされるカウントに応じて、−度に２バ
イトずつ、６０バイトまでのバイトがそれに続くことが
できる。 選択サイクルで指令された全てのメイルボックス・デー
タが受は取られた時、ＢＣＵ１５６は、その動作を開始
させた線２５６ａ上の、プロセッサ装置からＢＣＵへの
要求をリセットするために、アダプタ１５４に対して線
２５６ｂ上の「ＢＣＵからプロセッサ装置への肯定応答
」信号を立ち上げる。 プロセッサ要素８５とＢＣＵ１５６の間の大抵のデータ
転送は、アダプタ１５４中のベース・レジスタ１１０に
記憶されたベース・アドレスとキュー長を使用して、予
定の記憶位置１８８．１８９を通じて行なわれる。イン
バウンド・メツセージ・キュー１８９は、ＢＣＵ１５８
に−って送られた全てのメツセージを時系列順に記憶す
る。 Ｅ　１２Ｃ，パス制御ユニット１５６−一般的な説明（
第１６及び第１７図） パス制御ユニット（ＢＣＵ）１５８は、Ｓ／３７０プロ
セッサ８５及び、Ｓ／３７０　１１０命令を実行するた
めに利用される関連Ｓ／８８プロセッサ６２との間の主
要な結合ハードウェアである。 ＢＣＵ１６６は、プロセッサ６２に対して割り込みを与
え、プロセッサ６２をその関連ハードウェアから非同期
的に切り放し、プロセッサ６２をＢＣＵ１５６に対して
結合することを、Ｓ／８８オペレーティング・システム
に対して透過的に実行するために、Ｓ／８８プロセッサ
６２上で走っているアプリケーション・プログラム（Ｅ
ＸＥＣ３７０）及びマイクロコード（ＥＴＩＯ）と対話
する手段を有している。その透過的割り込み及び切り放
し機構は、所望のＳ／３７０　　Ｉ１０動作を実行する
べくＳ／８８プロセッサ６２によって使用可能な形式に
コマンド及びデータを変換するために、Ｓ／３７０　　
Ｉ１０コマンド及びデータをＳ／３７０プロセッサ８５
からＳ／８８プロセッサ６２へ効率的に転送するために
Ｓ／３７０及びＳ／８８プロセッサの直接転送を可能な
らしめるために利用される。 ＥＸＥＣ３７０及びＥＴＩＯはともに、マイクロコード
またはアプリケーション・プログラムのどちらかであっ
て、記憶１７４またはキャッシュ１７３のどちらかに記
憶されていることが見て取れよう。 ＢＣＵ１５６（第１６図）は、バス制御ユニット・イン
ターフェース論理及びレジスタ２０５と、直接メモリ・
アクセス・コントローラ（ＤＭＡＣ）２０９と、ローカ
ル記憶２１０を含む。 ローカル・アドレス及びデータ・バス２４７．２２３は
、記憶２１０を、ドライバ／レシーバ回路２１７．２１
８を介してプロセッサ要素６２アドレス、データ・バス
１６１ａ、１６１ｄに結合し、インターフェース論理２
０５に結合する。ＤＭＡＣ２０９は、ラッチ２３３を介
してアドレス・バス２４７に結合され、ドライバ／レシ
ーバ２３４を介してデータ・データ・バス２２３に結合
されている。 ＤＭＡＣ２０９は、好適な実施例では、以下で説明され
ている６　８４５０　ＤＭＡコントローラである。 ＤＭＡＣ２０９は、それぞれが特定の機能に専用である
、要求及び肯定応答経路によって、インターフェース論
理２０Ｓ（第１７図）に結合された４つのチャネル０乃
至３をもつ。チャネル０は、Ｓ／３７０８己憶１６２中
のメイルレボ・ンクス領域１８８（第２８図）からロー
カル記憶２１０へＳ／３７０　　Ｉ１０コマンドを転送
する（メイルボックス読取）。チャネル１は、記憶１６
２から記憶２１０へＳ／３７０データを転送する（Ｓ／
３７０　　Ｉ１０書込）。チャネル２は、記憶２１０か
ら記憶１６２ヘデータを転送する（Ｓ／３７０　　Ｉ１
０読取）。チャネル３は、記憶２１０から記憶１６２中
のメツセージ・キュー領域１８９（第２８図）に高僅先
度Ｓ／８８メツセージを転送する（ｃメツセージ書込み
）。 バス・アダプタ１５４は、２つのチャネル０及び１をも
つ。アダプタ・チャネルＯは、ＤＭＡＣチャネル０，１
のメイルボックス読取及びＳ／３７０　１１０書込（す
なわち、Ｓ／３７０からＢＣＵ１５６へのデー、夕の流
れ）を扱う。アダプタ・チャネル１は、ＤＭＡＣ２，３
のＳ／３７０１１０読取及びＱメツセージ書込機能（す
なわち、ＢＣＵ１５６からＳ／３７０へのデータの流れ
）を扱う。 Ｅ　１２Ｄ、直接メモリ・アクセス・コントローラ０９ ＤＭＡＣ２０９は、好適には、モトローラ社が発行して
いるＭ６８０００Ｆａ［ＩＩｉ］ｙ　Ｒｅｆｅｒｅｎｃ
ｅ　Ｍａｎｕａｌ、　ＰＨ１０に／Ｄ、　１９８８に記
載されているタイプ（ＭＣ６８４５０）である。ＤＭＡ
Ｃ２０９は、プロセッサからの最小の介入で、データの
ブロックを迅速且つ効率的な方法で移動することによっ
て、（この実施例のＭ８８０２０プロセッサなどの）モ
トローラＭ６８０００ファミリ・マイクロプロセッサの
性能及びアーチテクキャ的な能力を補うように設計され
ている。ＤＭＡＣ２０９は、メモリからメモリ、メモリ
から装置、装置からメモリのデータ転送を実行する。 このＤＭＡＣは、プログラム可能な優先順位をもつ独立
な４つのＤＭＡチャネルをもち、２４ビツト・アドレス
と１６ビツト・データ・バスをもつ非同期Ｍ６８０００
バス構造を使用する。それは、明示的にも暗示的にもア
ドレスすることができる。 参照番号２０９などのＤＭＡＣの主要な目的は、ソフト
ウェア制御下にあるマイクロプロセッサが扱うよりも通
常はるかに高速でデータを転送することにある。直接メ
モリ・アクセス（ＤＭＡ）という用語は、マイクロプロ
セッサが行うのと同様りこしてシステム中のメモリに周
辺装置がアクセスする能力のことである。この実施例に
おけるそのメモリとは、ローカル記憶２１０のことであ
る。ＤＭＡ動作は、システム・プロセッサが実行する必
要がある別の動作と並行的に行うことができ、以て全体
のシステム性能を著しく高めるのである。 ＤＭＡＣ２０９は、データのブロックを、ローカル・バ
ス２２３の限界に近付く速度で移動する。データのブロ
ックは、記憶中の特定アドレスで始まるバイト、ワード
または長ワード・オペランドの列からなり、転送カウン
トによって決定されるブロック長をもつ。単一チャネル
動作には、記憶２１０との間の複数ブロックのデータの
転送が関与することができる。 ＤＭＡＣ２０９に係わるどの動作も、プロセッサ要素６
２によるチャネル初期化、データ転送及びブロックの終
了、という同一の基本的ステップの後に続くことになる
。初期化フェーズでは、プロセッサ６２がＤＭＡＣのレ
ジスタに、制御情報と、アドレス・ポインタと、転送力
ウッドをロードし、チャネルを開始させる。転送フェー
ズの間、ＤＭＡＣ２０９はオペランド転送のための要求
を受は入れて、その転送のためのアドレシングとバス制
御を与える。終了フェーズは、動作の完了後行なわれ、
そのとき、ＤＭＡＣは状況レジスタＣ３Ｒ中に動作の状
況を表示する。データ転送の全てのフェーズの間、ＤＭ
ＡＣ２０９は次の３つの動作モードのうちの１つにある
。 （１）ＩＤＬＥ　（遊休）−これは、ＤＭＡＣ２０９が
、外部装置によってリセットされ、システム・プロセッ
サ６２による初期化、または周辺装置からのオペランド
転送要求を待っている時に想定する状態である。 （２）ＭＰけ−これは、Ｄ　Ｍ　Ａ　Ｃがシステム中の
別のバス・マスク（通常、主システム・プロセッサ６２
）によってチップ選択されたとき入る状態である。この
モードでは、チャネル動作をチエツクし、あるいはブロ
ック転送の状況をチエツクするために、ＤＭＡＣ内部レ
ジスタが読み書きされる。 （３）ＤＭ−これは、ＤＭＡＣ２０９が、オペランド転
送を実行するためにバス・マスタヒして動作していると
きに入る状態である。 ＤＭＡＣは、暗示的アドレスまたは明示的アドレス・デ
ータ転送を実行することができる。明示的転送の場合、
データはソースから内部ＤＭＡＣ保持レジスタに転送さ
れ、次のバス・サイクルで保持レジスタから宛先へと移
動される。暗示的データ転送は、内部的ＤＭＡＣバッフ
ァ動作なしでソースから宛先へ直接データが転送される
ので、１バス・サイクルしか要さない。 さて、（Ａ）単一ブロック転送、（Ｂ）連続動作、（ｃ
）連鎖動作、という３つのタイプのチャネル動作が存在
する。単一ブロックのデータを転送するときには、メモ
リ・アドレス・レジスタＭＡＲ及び装置アドレス・レジ
スタＤＡＲは、ユーザーによって、転送のソース及び宛
先を指定するように初期化される。さらにまた、ブロッ
クの、転送されるオペランドの数をカウントするために
、メモリ転送カウント・レジスタも初期化される。 ２つの連鎖モードとして、アレイ連鎖と、連列アレイ連
鎖がある。アレイ連鎖モードは、メモリ・アドレス及び
転送カウントからなる、記憶２１０中の連続的アレイか
ら動作する。ベース・アドレス・レジスタＢＡＲ及びベ
ース転送カウントレジスタＢＴＣは、そのアレイの開始
アドレスと、アレイ・エントリの数をそれぞれ指し示す
ように初期化される。そして、各ブロックの転送が完了
するにつれて、次のエントリがアレイからフェッチされ
て、ベース転送カウントがデクリメントされ、ベース・
アドレスは、次の新しいアレイ・エントリを指し示すよ
うにインクリメントされる。ベース転送カウントがゼロ
に達したとき、フェッチされたばかりのエントリがその
アレイで定義される最後のブロックである。 件列アレイ連鎖モードは、アレイ連鎖モードに類似する
が、メモリ・アレイ中の各エントリがやはりアレイ中の
次のエントリを指し示す点で異なる。このことは、非連
続メモリ・アレイを許容する。最後のエントリは、ゼロ
にセットされたリンク・アドレスを含む。ベース転送カ
ウント・レジスタＢＴＣは、このモードでは不要である
。ベース・アドレス・レジスタＢＡＲは、そのアレイの
最初のエントリのアドレスに初期化される。連結アドレ
スは、ベース・アドレスを、各ブロック転送の開始時点
で更新するために使用される。この連鎖モードは、アレ
イを順次的な順序に再構成する必要なくアレイ・エント
リを容易に移動しまたは挿入することを可能ならしめる
。また、アレイ中のエントリの敢は、ＤＭＡＣ２０９中
で指定する必要はない。このアドレシング・モードは、
この実施例では、ＤＭＡＣ２０９によって、以下詳述す
る方法でリンク・リストから自由ワーク・キュー・ブロ
ック（ＷＱＢ）にアクセスするために使用される。 ＤＭＡＣ２０９は、ＤＭＡ動作の完了、またはＰＣＬ線
Ｓ／ａ乃至Ｓ／ｄを使用する装置の要求時などのいくつ
かの事象発生に対応してプロセッサ要素６２に割り込み
をかけることになる。ＤＭＡＣ２０９は、プロセッサ要
素６２ベクタ割り込み構造で使用するために、８個のチ
ップ上ベクタ・レジスタに割り込みベクタを保持する。 ２つの割り込みベクタ、すなわち、正常割り込みベクタ
（ＮＩＶ）及びエラー割り込みベクタ（ＥＩＶ）はどの
チャネルにも利用可能である。 各チャネルは、０，１．２または３の優先レベルを与え
られており、すなわち、チャネル０．１．２．３はそれ
ぞれ優先レベル０．２．２．１を割当てられている（優
先しベル０が最高である）。 要求は、装置によって外部的に発生されるか、ＤＭＡＣ
２０９の自動要求機構によって内部的に発生される。自
動要求は、チャネルが常に要求保留の場合は最大速度で
発生され、あるいはＤＭＡ活動に回層なバス帯域の一部
を選択することにはって決定される限定された速度で発
生される。外部要求は、各チャネルに関連する要求信号
によって発生されるバースト要求またはサイクル・スチ
ール要求のどちらかである。 ＤＭＡＣ２０９は４つのチャネルに１つの汎用制御レジ
スタＯＣＲを加えたもののめいめいごとに、１７個のレ
ジスタ（第１８図）をもち、それらは全てソフトウェア
の制御下にある。 ＤＭＡＣ２０９レジスタは、ソース及び宛先アドレス及
び機能コードと、転送カウントと、オペランド・サイズ
と、装置ボート・サイズと、チャネル優先順位と、連続
アドレス及び転送カウントと、周辺制御線の機能などの
データ転送についての情報を含む。１つのレジスタＣＳ
Ｒがまた、チャネル活動、周辺入力、及びＤＭＡ転送の
間に生じたかもしれないさまざまな事象についての状況
及びエラー情報を与える。−膜制御レジスタＯＣＲは、
限定された自動要求ＤＭＡ＠作で使用すべきバス利用係
数を選択する。 人力及び出力信号は、機能的には、以下で説明する群に
構成される（第１９Ａ図参照）。 アドレス／データ・バス（Ａ８−Ａ２３．ＤＯ−ＤＩ５
）は、１６ビツト・バスであって、ＤＭＡモードの動作
の間にアドレス出力を与えるように時間的に多重化され
、（プロセッサ蚕素６２書込みまたはＤＭＡＣ読取の間
に）外部装置からデータを人力し、（プロセッサ要素６
２読収またはＤＭＡＣ書込みの間に）外部装置にデータ
を出力するための両方向データ・バスとして使用される
。これは３状態バスであって、マルチプレクス線ＯＷＮ
及びＤＤＩＲによって制御される外部ラッチ及びバッフ
ァ２３３．２３４を使用してデマルチ′ブレクスされる
。 バス２４７の下位アドレス・バス線Ａ１乃至Ａ７は、Ｍ
ＰＵモードにおいてＤＭＡＣ内部レジスタにアクセスし
、且つＤＭＡモードにおいて下位７アドレス出力を与え
るために使用される。 機能コード線ＦＣＯ乃至ＦＣ２は、３状憇出力であって
、ＤＭＡモードにおいて、ユーザーによって決定するこ
とができる個別のアドレス空間を与えるようにアドレス
・バス２４７上の値をさらに修飾するために使用される
。これらの線上に配置される値は、ＤＭＡバス・サイケ
・ルの間に使用されるアドレスを与えるレジスタに応じ
て、内部機能コード・レジスタＭＦＣ，ＤＦＣ，ＲＦＣ
のうちの１つから持って来られる。 非同期バス制御線は、次の制御信号、すなわち、選択ア
ドレス・ストローブ、読取／書込、上方及び下方データ
・ストローブ、及びデータ転送肯定応答を使用して非同
期データ転送を制御する。 選択入力１！２９６は、ＭＰＵバス・サイクルのために
ＤＭＡＣ２０９を選択するために使用される。その線が
立ち上げられた時、Ａ１乃至Ａ７上のアドレス及びデー
タ・ストローブ（あるいは８ビット・バスを使用した時
のＡＯ）は、その転送に関与することになる内１１ＤＭ
ＡＣレジスタを選択する。選択は、アドレス・デコード
信号をアドレス及びデータ・ストローブで修飾すること
によって発生されるべきである。 １ｓ２７０ｂ上のアドレス・ストローブ（ＡＳ）は、Ｄ
ＭＡモードで、有効アドレスがアドレス・バス１６１上
にあることを示すために出力として使用される両方向信
号である。ＭＰＵまたはＩＤＬＥＤＭＡモードそれは（
もしＤＭＡＣがバスの使用を要求しそれを許可されてい
たなら）ＤＭＡＣが何時バスの制御を得ることができる
かを決定するために人力として使用される。 読取／書込は、バス・サイクルの間にデータ転送の方向
を示すために使用される両方向信号（図示しない）であ
る。ＭＰＵモードでは、その高レベルが、転送がＤＭＡ
Ｃ２０９からデータ・バス２２３へ向かっていることを
示し、低レベルが、データ・バスからＤＭＡＣ２０９へ
の転送を示す。ＤＭＡモードでは、高レベルは、アドレ
スされたメモリ２１０からデータ・バス２２３への転送
を示し、低レベルが、データ・バス２２３からアドレス
されたメモリ２１０への転送を示す。 上方及び下方データ・ストローブ両方向線（図示しない
）は、バス上でデータが有効である時と、Ｄ８−１６ま
たはＤｏ−７のうちバスのどの部分が転送に関与すべき
かを示す。 データ転送肯定応答（ＤＴＡＣＫ）両方向線２６５は、
非同期バス・サイクルを終了してもＪいことを知らせる
ために使用される。ＭＰＵモードでは、この出力は、Ｄ
ＭＡＣ２０９がプロセッサ要素６２からデータを受は入
れ、またはプロセッサ要素６２のためにバス上にデータ
を配置したことを示す。ＤＭＡモードでは、この入力２
６５は、バス・サイクル壱終了すべき時を決定するため
にＤＭＡＣによってモニタされる。ＤＴＡＣＫ２６５が
否定される状態にととまっている限り、ＤＭＡＣはバス
・サイクルに待ちサイクルを挿入し、ＤＴＡＣＫ２６５
が立ち上がった時、バス・サイクルは終了される（但し
、ＰＣＬ２Ｓ／がレディ信号として使用されるときは例
外であうで、その場合、両信号は、サイクルが完了する
前に立ち上げられなくてはならない）。 線ＯＷＮ及びＤＤＩＲ上の多重制御信号は、バス２４８
上のアドレス及びデータ情報を分離し、あるＤＭＡＣバ
ス・サイクルの間にデータ・バス２２３の上半分と下半
分の間でデータを転送するべく外部マルチブレウス／デ
マルチプレクス装置２３３．２３４を制御するために使
用される。０ＷＮ１１は、ＤＭＡＣ２０９がバスを制御
しつつあることを示す出力である。それは、外部アドレ
ス・ドライバと、制御信号バッファとをターン・オンさ
せるために使用される。 バス要求（ＢＲ）線２６９は、ローカル・バス２２３．
２４７の制御を要求するためにＤＭＡＣによって立ち上
げられる出力である。 バス許可（ＢＧ）線２６８は、ＤＭＡＣ２０９に、現在
のバス・サイクルが完了すると直ぐにバス支配権を引き
受けてよいことを知らせるために、外部バス・アービタ
１６によって立ち上げられる人力である。 、１１２５８　ａ及び２５８ｂ上の２つの割り込み制御
信号ＩＲＱ及びＩＡＣＫは、割り込み論理２１２を介し
て、プロセッサ要素６２との割り込み要求／肯定応答ハ
ンドシェーク・シーケンスを形成する。Ａｌ２６８ｂ上
の割り込み肯定応答（Ｉ　Ａ、　ＣＫ）は、プロセッサ
要素６２がＤＭＡＣ２０９から割り込みを受は取ったこ
とを通知するために、論理２１６を介してプロセッサ要
素６２に町って立ち上げられる。Ｉ　ＡＣＫの立ち上げ
に応答して、ＤＭＡＣ２０９は、適正な割り込みハンド
ラ・ルーチンのアドレスをフェッチするために、プロセ
ッサ要素６２によって使用されることになるバス２２３
のＤｏ−Ｄ７上のベクタを配置する。 装置制御線は、ＤＭＡＣ２０９と、４つのＤＭＡＣチャ
ネルに結合された装置の間のインターフェースを実行す
る。３つの線の４つの組が単一のＤＭＡＣチャネルとそ
の周辺装置に専用となっており、残りの線は全てのチャ
ネルによって共有される大域的信号である。 線２６３ａ乃至２６３ｄ上の要求（ＲＥＱＯ乃至ＲＥＱ
３）入力は、主記憶１６２と記憶２１０の間のオペラン
ド転送を要求するために論理２５３によって立ち上げら
れる。 線２６４ａ乃至２６４ｄ上の肯定応答（ＡＣＫＯ乃至Ａ
ＣＨ３）出力は、その前の転送要求に応答してオペラン
ドが転送されつつあることを知らせるためにＤＭＡＣ２
０９によって立ち上げられる。 周辺制御線（ＰＣＬＯ乃至ＰＣＬ３）２Ｓ／ａ乃至２Ｓ
／ｄは、レディ、取り消し、再ロード、状況、割り込み
、またはイネーブル・クロック入力として、あるいは開
始パルス出力として機能するようにセットされる、イン
ターフェース論理２５３及びＤＭＡＣ２０９の間の双方
向線である。 データ転送完了（ＤＴＣ）２６７は、ＤＭＡＣバス・サ
イクルの間に、そのデータが成功裡に転送されたことを
示すためにＤＭＡＣ２０９によって立ち上げられる出力
である。 完了（ＤＯＮＥ）。この双方向信号は、ＤＭＡＣバス・
サイクルの間に、転送されつつあるデータがそのブロッ
クの最後の項目であることを示すために、ＤＭＡＣ２０
９または周辺装置に止って立ち上げられる。ＤＭＡＣは
、メモリ転送カウント・レジスタがゼロにデクリメント
されるときのバス・サイクルの間にこの信号を出す。 Ｅ　１２Ｅ、バス制御ユニット１５６−詳細な説明（第
１９Ａ乃至第１９Ｃ図と第２０図）（Ａ）高速データ転
送のためのインターフェース・レジスタ 第１９Ａ乃至第１９Ｃ図では、説明の便宜上、ＢＣＵイ
ンターフェース論理２０５（第１６図）がさまざまな機
能ユニットに分けられている。このため、論理２０５は
、アダプタ１５４とＢＣＵ１５６の間のデータ転送の速
度と性能を高めるためローカル・データ・バス２２３と
アダプタ・チャネル０．１との間に介在された複数のイ
ンターフェース・レジスタをもつ。インターフェース２
０６のハードウェア論理２５３は、ＤＭＡＣ２０９と、
アドレス・デコード及び調停論理２１６と、アドレス・
ストローブ論理２１５とともに、ＢＣＵ１６６の動ヤを
制御する。 インターフェース・レジスタは、アダプタ１５４とＢＣ
Ｕ１５６の間のデータ転送の状況を保持するために、チ
ャネル０及び１コマンド状況バス２４９．２５２に結合
されたチャネルＯ読取状況レジスタ２２９及びチャネル
１書込状況レジスタ２３０を有する。 チャネル０及び１コマンド・レジスタ２１４．２２５は
、ＢＣＵ１５６からアダプタ１６４、Ｓ／３７０へのデ
ータ転送コマンドを一時的に保持する。 チャネル０．１アドレス／データ・レジスタ２１９．２
２７は、Ｓ／３７０　１１０データ転送の間に、アダプ
タ１５４に転送するためのＳ／３７０アドレスを保持す
る。レジスタ２２７はまた、アダプタ１５４に対するデ
ータ転送（アドレス転送毎に６４バイトまで）の成功し
たＩ１０データ・ワード（４バイトまで）をも保持する
。 チャネル０読取バツフアは、ＢＣＵメイルボックス読収
及びＳ／３７０　　Ｉ１０書込動作の間に、アダプタ１
５４から転送されたデータを受は取る。 チャネルｏ、ｘＢｓＭ読取／書込セレクト・アップ・バ
イト・カウンタ２２０．２２２及びＢＳＭ読取／書込境
界カウンタ２２１．２２４は、ＢＣＵ１５６からアダプ
タ１５４へのデータの転送のためのバイト・カウントを
保持する。その両カウンタは、データ転送によるＳ／３
７０６４バイト・アドレスの交差を防止するために各チ
ャネル毎に必要である。後で詳細に説明するけれども、
カウンタ２２０．２２１は、初期的にはＩ１０１００た
めに転送されるべき全体のバイト・カウント（４ＫＢま
で）を記憶し、最後のブロック（６４バイト）転送の場
合にのみ、すなわち最後のコマンド／データ転送動作の
場合に、Ｓ／３７０開始アドレスを部分的に形成するよ
うにレジスタ２１４．２２５にカウント値を転送するた
めに使用される。境界カウンタ２２１．２２４は、ビれ
かの単一のコマンド・データ転送動作の場合に、ＢＣＵ
１５８にまって境界交差が検出されたとき、またはバイ
ト・カウントが６４バイトまりも大きいとき、Ｓ／３７
０アドレスを（部分的に）８えるために使用される。 カウンタ２２０．２２１．２２２及び２２４は、チャネ
ルＯまたはｌ上での各データ転送の後に適宜デクリメン
トされる。 キュー・カウンタ２５４は、アダプタ】５４を介するＳ
／３７０記憶への（１６バイトまでの）メツセージ転送
のために、同様の機能を与える。 上記インターフェース・レジスタを選択するためのアド
レスは、記憶２１０アドレス空間（第２３Ｃ図）に記憶
され、よく知られた方法でバス２４７上のアドレスをデ
コードすることにより選択される。 アダプタ１５４がら論理２５３に至る、プロセッサから
ＢＣＵへの要求線２５６ａ上の信号は、ＢＣＵ１５６に
、Ｓ／３７０メイルボツクス読取要求がレディであるこ
とを通知する。この信号は、メイルボックス情報がロー
カル記憶２１０に格納されてしまうまで、線２５６ｂ上
のＢＣＵＰＵ肯定応答信号によってリセットされない。 タグ・アップ及びタグ・ダウン＆１２６２　ａ乃至２６
２ｄは、アダプタ・チャネル０，１上で、ＢＣＵ１５６
とアダプタ１５４の間のデータをストローブするために
使用される。 ＢＣＵ論理２５３とＤＭＡＣ２０９の間には、ハンドシ
ェーク信号が与えられる。ＢＣｔＪ論理は、各ＤＭＡチ
ャネルに１つづつ、＆１２８３　ａ乃至２６３ｄ上にサ
ービス要求を行う。ＤＭＡＣは、線２６４ａ乃至２６４
ｄ上の肯定応答信号で応える。選択２７０、データ転送
応答２６第１周辺制御線２Ｓ／ａ乃至２Ｓ／ｄ、データ
転送完了２６７なとの他の緑は、ＤＭＡＣ２０９に関連
して既に説明済みである。 （Ｂ）ＢＣＵ切り放し及び割り込み論理２１５゜２１６
（第２０及び第２１図） 前に、フォールト・トレラント動作及び単一システム・
イメージ環境などのＳ／８８システムの固有の特徴の多
くをＳ／３７０システムのために用意するようにＳ／３
７０及びＳ／８８プロセッサの緊密結合を達成するには
２つの機能が！！要であると述べた。これらの機能とは
、ここでは、Ｓ／８８プロセッサの、その関連ハードウ
ェアからの切り放し、及び固有の割り込み機構である。 その両機能は、Ｓ／８８オペレーティング・システムに
透過的な様式で働く。ＢＣＵ１５６には、切り放し及び
割り込み論理２１５．２１６が設けられている。 「切り放し」論理は、各命令実行サイクルの間、Ｓ／８
８プロセッサアドレス・バス１６１Ａに印加される仮想
アドレスをデコードする。もしＢＣＵ１５８及びその記
憶２１０に割当てられた、予め選択されたＳ／８８仮想
アドレスのブロックの１つが検出されたなら、Ｓ／８８
プロセッサ６２からのアドレス・ストローブ（ＡＳ）信
号が、関連Ｓ／８８ハードウエアに対してではなく、Ｂ
ＣＵ１５６に対してゲートされる。この動作は、Ｓ／８
８オペレーティング・システム及びハードウェアが、マ
シン・サイクルが生じていることを知ることを禁止し、
すなわち、その動作は、Ｓ／８８には透過的である。 しかし、Ｓ／８８プロセッサ６２は、このマシン・サイ
クルの間ＢＣＵＩ　５６を制御するように結合され、Ａ
Ｓ口号及び予め選択されたアドレスは、Ｓ／３７０　　
Ｉ１０動作に関連する機能を実行するために、ＢＣＵ１
５６中のさまざまな要素を選択し制御するために使用さ
れる。 Ｓ／８８プロセッサ６２上で走る特殊アプリケ−シロン
−コード（ＥＸＥＣ３７０）！、ｔ、ＢＣＵ１５６に、
通信を行わせる動作を実行するまうに指令するために、
これらの予め選択した仮想アドレスをＳ／８８バス１６
１Ａ上に配置することによって、Ｓ＝／３７０プロセッ
サ８５との通信を開始する。 ＢＣＵ１５８中ノＤ　Ｍ、　Ａ、　Ｃ２０９及ヒａ（７
）ｍＷは、この特殊アプリケーション・コードを動作に
呼び出す特殊レベル（６）でＳ／８８に割り込みを与え
る。各割り込みの提供は、Ｓ／８８オぺレーティング・
システムに対して透過的である。 これらの割り込みに応答する割り込みハンドラ・ルーチ
ンのいくつかによって実行されるタイプの機能について
、Ｓ／３７０　　Ｉ１０１００ファームウェアの概要の
一例を参照して簡単に説明する。 さて、多重相手ユニットをもつモジュールにおいて、対
のユニット・ベースで、ＤＭＡＣ２０９を介してＳ／８
８に対するＳ／３７０割り込みを扱うための機構及びＳ
／８８オペレーティング・システムの変更について説明
する。 ここで、１つの相手ユニットが、双対ローカル記憶、Ｄ
ＭＡＣ１及びカスタム論理を含む双対Ｓ／３７０プロセ
ッサをもつ変更された双対Ｓ／８８プロセッサ・ボード
とサンドイッチ状に接続されていることを想起されたい
。この双対サンドイッチ・ボードの同一の要素は、障害
検出のため完全に同期して（ロックステップ的に）並列
に動作する。 このサンドイッチ構造全体は、通常、同一の相手サンド
イッチ構造をもち、そして、その相手がロックステップ
的に動作するので、単一のフォールト・トレラントの実
態であるかのように見える。この２重に複製されたハー
ドウェアを、第２１図に示すように、単一の動作ユニッ
トと考えても以下の説明では差し支えなかろう。 好適な実施例では、単一のモジュール筐体中に８個まで
の動作ユニット２９５乃至２９５−８が存在することが
でき、それらは、Ｓ／８８オペレーティング・システム
の単一コピーの制御の下で、主記憶と、１１０機能と、
電源とを共有する。ユニット２９５　（及び他のユニッ
ト２９５−２と２９６−８）は、第７図のボード２１．
２３なとの組ボードの対に対応する。重要なことは、こ
の多（ＩｃＰＵ構成において、Ｓ／８８プロセッサ・ユ
ニット６２乃至６２−８が、Ｓ／８８のワークロードを
共有するマルチプロセッサとして動作するが、Ｓ／３７
０ユニット８５乃至８５−８は個別且つ独立に動作して
、相互に通りしないことである。各Ｓ／３７０ユニツト
は、それ本来のオペレーティング・システムの制御のも
とで動作し、（Ｓ／３７０であれＳ／８８であれ）筐体
内の他のＣＰｔＪについては関知しない。 多重処理環境及びＳ／８８アーキテクチヤのため、通常
のＳ／８８システムの割り込みの処理は、ＣＰＵユニッ
ト６２乃至６２−８で共有される。簡略化された図式に
おいては、＜Ｉｌｏ、タイマ、プログラム・トラップな
どからの）各割り込みは、全てのＳ／３７０プロセッサ
・ユニットに対して並列に共通バス３０上に提供され、
１つのユニットがそれにサービスする責任を負い、別の
ユニットをしてそれを無視させることになる。 サービスを与えているユニットがどれであるかに拘らず
、ハンドラ・コードのためにオペレーティング・システ
ム内には（ベクタ毎に）単一のエントリ点が存在し、割
り込みの後処理は、（単一の）オペレーティング・シス
テムによって決定され処理される。 多重Ｓ／３７０構成においては、全ての正常Ｓ／８８割
り込みが上述のように動作し、Ｓ／８８ハンドラ・コー
ドは変更されない。また、ＤＭＡＣ２０９乃至２０９−
８の割り込み提供を可能ならしめるわずかなハードウェ
アの変更は、通常のＳ／８８割り込み機構及びソフトウ
ェアに対して完全に透過的である。 必要条件として、ＤＭＡＣ割り込みが、Ｄ　Ｍ　ＡＣ，
ＢＣＵ及びＳ／３７０が接続されるＳ／８８プロセッサ
６２によってのみ処理されなくさはならなず、以て複数
のＳ／３７０ユニット８５乃至８５−８は、互いに干渉
することができないようになっていなくてはならない、
ということがある。このため、ＤＭＡＣＩＲＱ線２５８
ａは、Ｓ／８８プロセッサ６２に直接接続され、ＤＭＡ
Ｃ２０９はＳ／８８プロセッサ６２に接続されて、通常
のＳ／８８割り込み要求線のようには共通Ｓ／８８バス
３０上にはあられれない。Ｓ／３７０サポートのために
、Ｓ／８８から奪われたタイム・スライスの間に、所与
のＳ／８８プロセッサ６２が、直接接続されたＳ／３７
０に対して専用となる。 主要Ｓ／８８ベクタ・テーブル内の８つのユーザー・ベ
クタ位置は、ＤＭＡＣによる使用のために予約され、こ
れらのベクタは、Ｓ／８８オペレーティング・システム
に追加された８つのＤＭＡＣ割り込みハンドラのハード
・コードされたアドレスである。これらの８つの割り込
みハンドラは、関連Ｓ／３７０プロセッサのために全て
のＤＭＡＣによって提供される割り込みを処理するため
に全てのＳ／８８プロセッサによって使用される。 各ＤＭＡＣ２０９は、単一の割り込み要求（ＩＲＱ）出
力信号と、８個の内部ベクタ・レジスタ（チャネル毎に
２個であって、正常動作とＤＭＡＣ検出エラーにつき１
個ずつ）をもつ。そして初期化時（後述）に、これらの
ベクタ・レジスタは、上述の８個の予約主要ベクタ・テ
ーブルに対応するようにプログラムされる。このように
して、ＤＭＡＣは、ＩＲＱを提供する時に８個のハンド
ラ・ルーチンのうちの１つを要求することができる。こ
れらのハンドラは、「隠蔽された」ローカル記憶２１０
のアドレス範囲内にある仮想アドレスを与えることによ
って、ＤＭＡＣ，ＢＣＵハードウェア、キュー　リンク
・リスト、及び全ての制御パラメータにアクセスする。 このハードウェア・デザインは、共通仮想アドレス切り
放し「窓」が複数のＳ／３７０ユニツトで共有されてい
ても、各Ｓ／８８Ｓ／３７０６２が、自己の記憶２１０
にアクセスできることを保証する。すなわち、Ｓ／８８
仮想アドレス空関００７ＥＸＸＸＸは、２１．２３など
の各組ユニットが第１０図に示すような専用Ｓ／８８物
理記憶をもっていても全てのＳ／８８−５／３７０マイ
クロプロセッサによって使用される。 多重Ｓ／３７０構成においては、全てのＤＭＡＣ２０９
乃至２０９−８は、これらの８個のベクタ・レジスタに
関しては同様にプログラムされ、それらは全て主要ベク
タ・テーブルと、ハンドラ・ルーチンとを共用する。そ
して、記憶２１０などに対するめいめいのアクセス時に
、分化及び切り放しが生じる。ＤＭＡＣＩＲＱの、その
Ｓ／８８プロセッサ６２へのハード接続による提供は、
その切り放しと相俟って、Ｓ／３７０プロセッサの分離
及び完全性と、Ｓ／８８動年との非干渉性を保証する。 そして、「遺失ＪＳ／８８ＣＰＵ時間を除き、これらの
割り込みのサービスはＳ／８８オペレーティング・シス
テムに透過的である。 こうして、この割り込み設計構成の全体は、異なる割り
込みサービス思想を使用する多重処理環境から個々のプ
ロセッサ機能を奪うことによって、多！！Ｓ／３７　ｏ
ユニットの分離及び保護を行ないながらＳ／３７０ＤＭ
ＡＣ割り込みの間欠的「要求時専用」サービスを、多重
処理システム動作に実質的に影響を与えることなく、ま
た多重処理オペレーティング・システムを実質的に変更
することなく３１！戒するのである。 各ＤＭＡＣ割り込み機構を詳細に説明するために、ここ
で第１９Ａ及び第２０図を参照する。選択ベクタをもつ
ＤＭＡＣ２０９などの周辺装置がＳ／８８プロセッサ６
２に割り込み要求を提供する時、単一ＩＲＱ！２Ｓ８ａ
がその装置にまってアクティブとなされる。このＩＲＱ
Ｍは、Ｓ／８８プロセッサ・アーキテクチャによって記
述されているような様式でエンコーディング回路２９３
に結線され、以て、特定優先レベル６で入力ビンＩＰＬ
Ｏ乃至ＩＰＬ２を介してＳ／８８プロセッサ６２にエン
コードされた割り込み要求を提供する。 プロセッサ６２は、内部状況レジスタに保持されている
優先順位マスク・ビットを使用して、割り込みにサービ
スすることができる時壱効率的に決定する。そして、レ
ディであるとき、プロセッサ６２は、特殊な「割り込み
肯定応答＜ＩＡＣＫ）サイクル」を開始する。 内部的にプロセッサ６２によって制御される■ＡＣＫサ
イクルにおいては、サイクルのタイプと、サービスされ
ている優先レベルを識別するために、アドレス・パス１
６１Ａ上に、固有のアドレス構成が提供される。これは
また、効率的にも、割り込み装置からのベクタ番号の要
求でもある。要求を出す全ての装置は、サービスされて
いる優先レベルを自己の優先レベルと比較し、一致する
優先レベルをもつ装置が、プロセッサ６２が読むために
、１バイトのベクタ番号をそのデータ・バス１６１Ｄに
ゲートする。 ベクタ番号が一旦得られると、プロセッサ６２は、監視
スタック上に基本的内部状況をセーブし、次に、使用す
べき例外ベクタのアドレスを発生する。このことは、装
置のベクタ番号に内部的に４を掛け、この結果を内部ベ
クタ・ベース・レジスタの内容に加えることによって達
成され、以て例外ベクタのメモリ・アドレスが与えられ
る。 このベクタは、割り込みハンドラ・コードのための新し
いプログラム・カウンタ値である。 この新しいカウンタ値を使用して最初の命令がフェッチ
され、通常の命令デコーディング及び実行が、監視状態
で、プロセッサ６２状況レジスタをこの現在の優先レベ
ルにセットすることにはり再開される。 最初の割り込みハンドラ命令をフェッチすることを通じ
てのＩＡＣＫサイクルの開始からの上述のステップは、
ハードウェア及びプロセッサ６２の内部動伶の組合せに
よって行なわれ、プログラム命令実行を必要としない。 その正味の効果は、より高い優先順位割り込みハンドラ
を実行するために、前以て走っている（より低い優先順
位の）プログラムの透過的優先使用である。 好適な実施例におけるＤＭＡＣ２０９割り込みは、優先
レベル６に結び付けられ、プロセッサ６２アーキテクチ
ヤに完全に従う。ＤＭＡＣ２０９は内部的にプログラム
された８個のベクタ番号をもち、８つの個別のハンドラ
・ルーチンが使用される。 デコード及び調停論理（第１９Ａ図）とＡＳ制御論理２
１５は、Ｓ／８８プロセッサ６２切り放しＰ！Ａ能を与
えること以外に、ＩＡＣＫサイクルの間にこの割り込み
機能を制御する。 これらの詳細なハードウェア機能を、第１９Ａ図の論理
２１５及び２１６を詳細に示す第２０図を参照して説明
する。プロセッサ要素（ＰＥ）６２からのアドレス・ス
トローブ線２７０は、制御論理２１５の１つの入力に結
合される。論理２１６は、一対のデコード回路２８０．
２８１をもつ。回路２８０の出力２８２は、論理２１５
に結合され、回路２８０の出力２８２もまた、ＡＮＤゲ
ート２９１及び２８７を介して論理２１５に結合される
。通常、命令実行の間に、デコード回路２８０．２８１
が線２７０上のストローブ信号（ＡＳ）を、ＰＥ６２に
接続されたＳ／８８ハードウエアに対する正常アドレス
・ストローブである線２７０ａｋ：論理２１５を介して
通過させる。 しかし、Ｓ／８８プロセッサ６２によって実行される命
令が、アドレス・バス１６１Ａ上に、００７Ｅ”（これ
４ｉ、ＰＥ６２をそｆ７）Ｓ／８８ハードウエアから切
り放し、ＰＥ６２をＳ／３７０　　Ｉ１０動伊に関連す
る機能のためにＢＣＵＩ５θに結合することを意味する
）に等しい、１６進上位４桁をもつ仮想アドレスを印加
するなら、デコード論理２８０は、線２７０ａ上のＡＳ
信号をブロックするために線２８２上に信号を配置し、
＠２７０ｂを介してＢＣＵ１ｊ６にＡＳを送る。デコー
ド論理２８０はまた、線ＦＣＯ−２上の適当な機能コー
ドを検出するように設計することもできるが、それは単
なる設計事項である。第２２．２３及び２４図は、バス
１６１人上のアドレス信号と、蒜２７０上のアドレス・
ストローブとの間の遅延を示している。これは、ＡＳＳ
信号カム上げられる時点より前に１８２７０　ａ上のＡ
Ｓをプロ・ン・りすることを可能ならしめる。尚、その
アドレス・バスに印加されるＳ／８８仮想アドレスの特
殊なグループ以外の手段を、ＰＥ６２をそノ関連Ｓ／８
８ハードウェアから切り放し、ＰＥ６２をＢＣ１Ｊ１５
６に結合することを示す条件をデコードするために使用
することもできることが理解されよう。 線２８２上のブロッキング信号は、調停論理２８５に至
る線１９０上のＰＥ６２０−カル・バス要求信号を発生
するために、ＯＲ回路２８４に印加される。論理２８５
は、ＤＭＡＣ２０９がまだ線２６９上に要求を配置して
いない場合にのみＰＥ６２に対する要求を許可する。Ｐ
Ｅ６２バス許可線１９１は、ＤＭＡＣ要求がない場合に
のみ活動化される。線１９１上のＰＥ６２バス許可信号
は、ＢＣＵ１５６によるＰＥ６２動作の準備のためにド
ライバ２１７及びドライバ／レシーバ２１８を介してロ
ーカル・バス２４７．２２３にＰＥ６２バス１６１Ａ、
Ｄを結合するために論理２５３を介してイネーブル線２
８６ａ、ｂ　（第１９Ａ図）を立ち上げる。データ及び
コマンドは、プロセッサ・バス１６１Ａ、Ｄが、ＰＥ６
２によって実行されつつある命令の制御の下でローカル
・バス２４７．２２３に結合されている間に、ＰＥ６２
とＢＣＵ１５６の要素の間で転送することができる。ア
プリケーション・プログラムＥＸＥＣ３７０及びＥＴＩ
Ｏファームウェアがそのような命令を含む。 もしＤＭＡＣ要求が線２６９上にあるなら、論理２８５
はＤＭＡ、Ｃ２０９に線１９０上のＰＥ６２要求に対す
る優先権を与え、ｌ２６８上のＤＭＡＣバス許可信号が
ＤＭＡＣ２０９に戻され、ローカル・バス２４７．２２
３が、高速インターフェース・レジスタを介してローカ
ル記憶２１０とアダプタ・チャネル０，１の間に接続さ
れるか、またはＢＣＵ１５６によるＤ　Ｍ　Ａ　Ｃ動作
の準備のためにＤＭＡＣ２０９及びローカル記憶２１０
の間に接続される。 それゆえ、アドレス００７ＥＸＸＸＸが論理２８０によ
ってデコードされるとき、論理２１５．２１６がＳ／８
８プロセ・ンサ６２を関連ハードウェア（例えば１７５
．１７６．１７７）から切り放し、それをＢＣＵ１５６
に結合することが見て収れよう。この切り放しは、Ｓ／
８８オペレーティング・システムには透過的である。 同様に、デコード論理２８１　（及び関連ハードウェア
）は、アドレス・ストローブＡＳを線２７０ａからブロ
ックし、ＰＥ６２に対するＤＭＡＣ２０９割り込みシー
ケンスの間に調停論理２８５に対するローカル・バス要
求を開始する。 より詳しくは、ＤＭ、ＡＣ２０９が割り込み信号を、ｌ
１１２５８　ａ上に配置するとき、その割り込み信号は
、ＯＲ回路２９２ａ及び２９２と、Ｓ／８８割り込み優
先順位論理２９３のレベル６人力と、線Ｉ　ＰＬＯ−２
を介してＰＥ６２に印加される。 ＰＥ６２は、割り込み肯定応答サイクルで応答する。（
割り込みレベルを含む）予定の論理ビットが出力ＦＣＯ
−２及びアドレス・バス１６１Ａ（ビットＡ１−３、Ａ
ｌ６−１９）上に配置され、それらのビットは１．ｌ２
８３上に出力を発生するために論理２８１によってデコ
ードされる。 この出力及び、ｌ１２５８Ｃ上の割り込み信号がＡＮＤ
ゲート２９１をしてｌ２８７に信号を印加せしめ、以て
論理２１５をして、線２７０ｂを介してＢＣＵ論理２５
３にＡＳを印加させる。 線２８７上のこの信号は、ＡＳを９８２７０　ａからブ
ロックし、ＯＲ回路２８４を介して線１９０上に、調停
論理２８５に対するＰＥ６２バス要求を配置する。アド
レス・ストローブ（ＡＳ）信号は、Ｓ／８８ハードウエ
アに至るのをブロックされるので、この割り込みは、Ｓ
／８８オペレーティング・システムには透過的である。 特殊なＩ　ＡＣＫビットが上述のようにバス１６１Ａ及
びＦＣＯ−２上で受は取られるとき、線２７０ａ上のア
ドレス・ストローブ信号をブロックし、ＯＲ回路２８４
及び線１９０を介して調停論理２８５上にＰＥ６２要求
を配置するために、デコード論理２８１が線２８３上に
出力信号を発生する。もし線２６９上にＤＭＡＣ要求が
ないなら、ＡＮＤゲー１−２９４−１に対する線１９１
上でＰＥ６２バス許可信号が立ち上げられる。ＡＮＤゲ
ート２９４はＤ　Ｍ、　Ａ　Ｃ２０９に対する線２５８
ｂ上でＩ　ＡＣＫ信号を発生する。これにより、ＤＭＡ
Ｃ２０９に、その割り込みベクタを提供するように警告
される。ＤＭＡＣは次に、ローカル・バス上にベクタを
配置して論理２５３に対する線２６５上で’ＤＴＡＣＪ
を立ち上げる。論理２５３は、！２７Ｏｂ上のＡＳ虞号
に応答して、ＤＭＡＣ２０９からＰＥ６２に適切なベク
タを読み込むべく回路２１７．２１８を介してローカル
・バス２４８及び２２３にプロセッサ・バス１８１Ａ及
びＤを結合するために線２８６ａ、２８６ｂ上のイネー
ブル信号を立ち上げる。ＤＭＡＣ２０９は、ドライバ・
レシーバ２３４及びローカル・データ・バス２２３のビ
・ソト２３−１６を介して、そのデータ・バス２４８（
第１９Ａ図）の最下位バイトからの割り込みベクタ８　
Ｓ／８８プロセッサ・データ・バス１６１Ｄに提供する
。 ＤＭＡＣ２０９によって発行されるベクタ番号は、Ｓ／
８８インターフエース・マイクロコードＥＴＩＯ中の８
つの割り込みハンドラのうちの１つにジャンプするため
にＳ／８８プロセッサ６２によって使用される。 Ａｌ２８Ｓ上のＤＴＡＣＫ、及び論理２５３は、一対の
ＯＲ回路２８８を介してＰＥ６２サイクルを終了させる
ために、ｔ１２６６ａ、ｂ上のＤＳＡＣＫを活動化する
。！２６６ａＳｂは、ＰＥ６２の最終的なり５ＡＣＫ人
力２６６ｅ、ｆを形成するために、標準のＳ／８８ＤＳ
ＡＣＫＡｉ２６６ｃ。 ｄとＯＲされる。 統合サービス機能（第４９図）から線５６２を介してＯ
Ｒ回路２９２ａに印加される割り込み要求は、ＤＭＡＣ
割り込み要求に関連して前記に説明した動作と同様の動
作のシーケソスを引き起こす。また、一対のＡＮＤゲー
ト２９４−２及び２９４−３　（第２０図）が、第４９
図の論理５６４．５６５と、ローカル・データ・バス２
２３を介するＢＣＵ１５６からＳ／８８プロセッサ装置
６２への適切なベクタ番号の転送を開始するために線２
５８ｄ、ｅ上のＩＡＣＫ線を立ち上げる。 尚、論理にわずかな変更を加えることに町って、（Ｓ／
８８レベル６割り込み要求がＤＭＡＣまたはＢＣＵ割り
込み要求と並行しているとき）Ｓ／８８レベル６割り込
み要求に、ＤＭＡＣｊたはＢＣＵ割り込み要求に対する
優先を与えることができることが理解されよう。しかし
、現在、電力障害を２次割り込み源として認識すること
は、非常に適切である。 （ｃ）ＢＣＵアドレス・マツピング ローカル記憶２１０（第４１Ｃ図）は固定サイズであっ
て、Ｓ／８８　Ｐ　Ｅ　６２仮想アドレス空間にマツプ
されている。ローカル記憶２１０は、３つの目的を差別
化するために次の３つのアドレス範囲に分けられている
。 （１’）Ｓ／８８ＰＥ６２がローカル・データ・バッフ
ァに対して直接読み書きを行ない、リンク・リストを含
む構造を制御し、 （２）Ｓ／８８ＰＥ６２がＢＣＵ１５ｆ３との間でコマ
ンド、読取状況を読み書きし、コマンドは特定アドレス
からデコードされ、 （３）Ｓ／８８ＰＥ６２は（初期化及び正常動作の両方
のために）ＤＭＡＣレヅスタに読み書きし、レジスタ番
号が特定のアドレスからデコードされる。 ローカル記憶アドレス空間は次のものを有する。 （１）データ・バッファ及び制御構造（６４にバイトで
あって、第１２バイト以下が物理記憶２１０中にリンク
・リストを含む）。 （２）ＢＣＵコマンド領域（特定アドレスからデコード
された２５６バイト・コマンド）。 （３）ＤＭＡＣアクセス領域（特定アドレスからデコー
ドされた２５６バイト・レジスタ番号）。 ローカル・アドレス・デコード及びバス調停ユニット２
１６は、このローカル記憶空間内の全てのアドレスを検
出する。ＤＭＡＣ２０９は、それと同時に、上記領域（
１）内のアドレスを提供していてもよい、、ＤＭＡＣは
上記（２）または（３）の領域をアドレスしてはならず
、このことは初期化マイクロコードによって保証される
。 ＢＣＵ　１５６は１．ローカル・バス上の全てのアドレ
スをモニタし、制御タグを介して、上記範囲（２）乃至
（３）内のアドレスをもつ動作を、ローカル記憶２１０
ではなく適正なユニット（ＢＣＵまたはＤＭＡＣ）へと
再指向させる。このようにして、上記範囲（２）乃至（
３）によって表されるローカル記憶２１０のアドレス領
域は、存在するけれども、そこに記憶するためには決し
て使用されない。 好適な実施例では、第４のタイプの動作もまた、ローカ
ル・アドレス・デコード及びバス調停ユニット２１５に
よって処理される。 すなわち、Ｓ／８８プロセッサ６２は、Ｓ／’８８プロ
セッサ６２に対するＤＭＡＣ２０９割り込みを承認し、
前述のＭＣ６８０２０アーキテクチヤに従って各割り込
みを完了させる。 この特殊動伊は、その（アーキテクチャ的な特殊）デコ
ードがローカル記憶２１０の範囲内のアドレスでない、
という相違点により、Ｓ／８８ＰＥ６２が提供するアド
レス及び機能コードによって検出される。 それゆえ、ローカル・バス調停ユニット２１６は、この
場合のための特殊デコーダをもち、ＤＭＡＣに、その予
めプログラムされた割り込みへフタを提供するように通
知する。その動作は、さもなければ、ＤＭＡＣレジスタ
を読み取るＳ／８８プロセッサ６２と同様である。 アドレス・バス２４７は、高位桁が１６進００７Ｅにデ
コードするときＰＥ６２によって選択される。 残りの４つの１６進桁は、次のように割当てられる６４
ＫＢのローカル記憶アドレス範囲を与える。 Ｉ１０装置　　　　　　アドレス−デコード（またはコ
マンド） ＤＭＡＣレジスタ選択　００７ＥＯＯＯＯ−００７ＥＯ
ＯＦＦ （上記領域３） ＢＣＵリセット　　　　　００７ＥＯ１００（上記領域
２） ８５Ｍ書込セレクト・　００７ＥＯ１０４アツプ　　　
　　　　　（上記領域２）ＢＳＭｍ取ｔレクｔ−００７
ＥＯ１０８アツプ　　　　　　　　（上記領域２）ＢＣ
Ｕ状況読取　　　　００７ＥＯ１０Ｃ（上記領域２） ローカル記憶選択　　　００７ＥＯ２００−００７ＥＦ
ＦＦＦ （上記領域１） 次に示すデータが、選択されたＤＭＡＣメモリ転送カウ
ント・レジスタと、後のＢＳＭ読取／書込選択コマンド
で使用すべきＢＣＵ１５６のために、Ｓ／８８プロセッ
サ６２によってローカル・データ・バス２２３上に配置
される。 ３１　　　　２３　　　　１．５　　　　７　　　００
０００　ｏｑｂｂ　ｂｂｂｂ　ｂｂｂｂ　ｒｓｐｐ　ｋ
ｋｋｋ　ＣＬＸＸ　ＸＸＸＸビット３１−１６　（００
００ｏｑｂｂ　ｂｂｂｂ　ｂｂｂｂ）　：　ＤＭＡＣメ
モリ転送カウンタ中にセットされるバイト転送カウント ２６＝高位バイト・カウント・ビット（最大バイト・カ
ウント＜４０９６のみ）の場合１）２５−１６＝下位バ
イト・カウント・ビット。 ビット２６−１６は、実際のバイト・カウントの１／４
をあられす（ダブル・ワード転送）。 ＢＣＵ１５６は、後のＢｓＭｖｃ取／書込セレクト・ア
ップ・コマンドのために次のようにしてデータを捉える
。 ３１−２７＝ＢＣＵによって無視される。 ２６＝高位バイト・カウント・ビット。このビットは、
最大バイト・カウントが転送されつつあるときのみ１に
等しい。 ２８−１４＝４０９６バイトを転送する（バイト・カウ
ント１）を転送するためには、レジスタ２２０または２
２２アダプタに対する転送バイト・カウント＜１１７Ｌ
大４０９６バイト）は、１１１１　１１１１　１．１１
１というカウントを要する。それゆえ、ＢＣＵ１５６は
、（６４バイト・ブロックで）バイト・オフセット・ビ
ット１５−１４とともにそれを提供する前に一度、ダブ
ルワード境界ビット２６−１６をデクリメントする。 １５−１４＝下位バイト・カウント・ビット。これらの
ビットは、ダブルワード境界がらの（バス・アダプタ条
件の場合）バイト・オフセット引く１をあられす。これ
らのビットは、ダブルバイトのみを転送するので、ＤＭ
ＡＣ２０９またはＢＣＵ１５６によっては使用されない
。それらは、Ｓ／３７０　　ＢＳＭ１６２に提供するた
めにバス・アダプタ１５４によって渡されるまでＢＣＵ
１５６中にラッチされている。 １３−１２＝レジスタ２１９または２２７に対するアダ
プタ・バス・チャネル優先順位。 １１−０８−レジスタ２１９または２２７に対する記憶
キー ０７＝レジスタ２１９または２２７に対するカスタマ／
ＩＯＡ空間ビット ０６　＝　Ｓ／８８プロセッサは、１つの追加ローカル
記憶アクセスが必要であることを示すために、８５Ｍ書
込みセレクト・アップのためにこのビットを活動化させ
ることになる。このことは、出発ローカル記憶アドレス
がダブルワード境界上にない場合に生じる。全てのＢＣ
Ｕアクセスはダブルワード境界で開始しなくてはならな
いので、最初のアクセスは指定された開始アドレスのバ
イトと、そのバブルワード・アドレスに含まれる先行バ
イトとを含むことになる。その先行バイトは捨てられる
。 ０５−００＝予約済み 次に示すのは、ＤＭＡＣメモリ転送カウント・レジスタ
のためにＳ／８８プロセッサ６２によって、及び後のキ
ュー・セレクト・アップ・コマンドのためにＢＣＵ１５
６によって、ローカル・バス２２３上に配置されるもの
である。 ００００００００００００　ｂｂｂｂ　００００　ｋｋ
ｋｋ　ｃｘｘｘ　ＸＸＸＸバイト転送カウント（ビット
３ｌ−１６）は、ＤＭＡＣチャネル３メモリ転送カウン
ト・レジスタＭＴＣにセットされる。 ＢＣＵ１５６は、後のキュー・セクレト・アップ・コマ
ンドのために次のようにしてデータを捉える。 ３１−２０＝ＢＣＵによって無視される。 １９−１６＝レジスタ２２０または２２２に対するバイ
ト・カウント（最大６４バイト）１５−１２＝ＢＣＵに
Ｊって無視される。 １ｌ−０８＝レジスタ２２７に対する記憶キー０７＝レ
ジスタ２２７に対するカスタマ／ＩＯＡ空間ビット ０６−００　＝　Ｂ　ＣＵ　ｉ、：　、！って無視され
る。 （Ｄ）ローカル・バス及びデータ・バス動空全てのロー
カル・バス動作は、Ｓ／８８プロセッサ６２のたはＤＭ
ＡＣ２０９がらのバス要求を介して開始される。Ｓ／８
８プロセッサ６２０−カル・パス勧学には次のものがあ
る。 読取／書込ローカル記憶（３２ビツト）読取／書込ＤＭ
ＡＣレジスタ（８，１６，３２ビツト） ＤＭＡＣに対する割り込み肯定応答サイクル（８ビット
割り込みベクタ読取） ＢＣＵ状況読取（３２ビツトＢＣＵ読取）プログラムさ
れたＢＣＵリセット ＤＭＡＣ２０９０−カル・バス動作には次のものがある
。 リンク・リスト・ロード（１６ビツト）ＤＭＡＣ＠伊（
３２ビツト） ローカル記憶アドレスのみを与える ローカル・バス要求を与える 割り込み ４チヤネルのためにプロセッサ翼素６２に通常割り込み
ベクタを与える（８ビット） 不正ＤＭＡＣ動作及び他のＤ　Ｍ　Ａ　Ｃ検出エラーの
ためにエラー割り込みベクタを与える（８ビット） ＢＣＵ１６６０−カル・バス動作には次のものがある。 ＤＭＡ動伊の間に読取／書込データ（３２ビツト）を与
える。 ＤＭ、ＡＣ２０９に対するデータ要求を開始する。 ＤＭＡＣＭＰＣＬＯ２Ｓ／ａを介して、読取メイルボ・
ｙクス割り込み要求を開始する。 Ｓ／８８プロセッサ６２が、有効ローカル・バス・デコ
ード（ＯＯ７ＥＸＸＸＸ）または、ＤＭＡＣ指示割り込
み肯定応答サイクルでそのアドレス・バスを活動化する
ときはいつでも、ＢＣＵＩ５６論理が次のことを実行す
る。 Ｓ／８８に対するアドレス・ストローブ線をブロックす
る。 競合論理２１６に対するバス要求を活動化する。 もしローカル・バスが使用状態にないなら、Ｓ／８８プ
ロセウサ・アドレス・バス１６１Ａ及びデータ・バス１
６１Ｄが、ドライバ・レシーバ２１７．２１８を介して
ローカル・バス２４７．２２３に結合される。そして、
読取、書込またはＩＡＣＫ動伶が実行される。 Ｄ　５ＡＣＫｌ！２６６　ａ、ｂは、そのサイクルを閉
じるために、ＢＣＵ論理によって活動化される。 全てのローカル記憶及びＢＣＵ指示コマンドの場合３２
ビツトＤＳＡＣＫ 全てのＤＭＡＣ指示コマンドの場合１６ビツト５ＡＣＫ ＩＡＣＫサイクルの場合１６ビツトＤＳＡＣＫＤＭＡＣ
２０９からのＤＭＡＣバス要求（ＢＲ）、［２６９は、
ＤＭＡＣまたはリンク・リスト・ロード・シーケンスの
場合に活動化される。 このことが生じると、ＢＣＵ１５６は次のことを実行す
る。 もしローカル・バスが使用されていないなら、（ＤＭＡ
Ｃ読取／書込またはリンク・リスト・ロードの間に）Ｄ
ＭＡＣアドレスがローカル・アドレス・バス２４７にゲ
ートされる。ＢＣＵ１６６論理は、ＤＭＡＣレジスタか
らのデータ（ローカル記憶２１０に対するＤＭＡＣ書込
み）をローカル・データ・バス２２３にロードする。ロ
ーカル記憶２１０は、そのデータ（ＤＭＡＣ読取または
リンク・リスト・ロード）をローカル・バス２２３にロ
ードする。そして、読取／書込動作が実行される。 （Ｅ）ローカル記憶２１０との間のＳ／８８プロセッサ
６２及びＤＭＡＣ２０９アドレシングＳ／８８プロセッ
サ６２がらローカル記憶２１０へのアドレス・ビット割
部ては次のはうである。すなわち、下位ビットＯ１１（
及び、図示しないがＰＥ６２の５ＩｚＯ１１）が、転送
すヘキバイトの数とバス割当て（１−４）を決定する。 ビ・シト２−１５は、まとめて、記憶空間２１０のため
のアドレス・ビットである。 リンク・リスト・モードにおいては、ＤＭＡＣアドレス
・ビットＡ２がローカル記憶２１０に対する下位アドレ
ス・ビット（ダブルワード境界）として使用される。Ｄ
ＭＡＣ２０９は、ワード指向く１６ビ・シト）装置（Ａ
Ｉはその下位アドレス・ビットである）であり、また、
ローカル・アドレス２１０はダブルワード（３２ビツト
）によってアクセスされるので、ＤＭＡＣ２０９が連続
的ローカル記憶位置からその内部リンク・リストへデー
タを読み込むことを可能ならしめるために、ハードウェ
ア中になんらかの手段が与えられる。このことは、Ａ２
を下位アドレス・ビットとして使用して、記憶２１０中
で２度ダブルワード位置を読み取ることにまって達成さ
れる。ビットＡ１は、ローカル・バスから高／儂ワード
を選択するために使用される。ローカル記憶２１０に対
するアドレス・ビット・シフトは、ハードウェア中で、
ＤＭＡＣＩｍ能コード・ビットによって達成される。Ｄ
ＭＡＣ２０９がらの”７”以外の任意の機能コードは、
アドレス・ビットＡ１５−Ａ○２をローカル記憶２１０
に提供させる。この構成は、ＤＭＡＣ２０９のためのロ
ーカル記憶リンク・リスト・データを、記憶２１０中の
連続的位置に記憶することを可能ならしめる。 ローカル記憶読取／書込モードにおいては、ＤＭＡＣビ
ットＡ１は、ローカル記憶２１０に対する下位アドレス
めビットとして使用される。ひの読取データは、アダプ
タ・バス・チャネル１書込パ・ソファ２２８から記憶２
１０に供給される。 データは、記憶２１０からアダプタ・バス・チャネル１
害込バツフア２２８に書き込まれる。ＤＭＡＣは１６ビ
ツト装置であるので、その下位アドレス・ビットは、ワ
ード境界をあられすように意図されている。しかし、各
ＤＭＡＣ＠Ｗは、ダブルワードにアクセスする。ワード
・アクセス・アドレシング機構を用いてダブルワード・
アクセスに対処するためには、アドレス・シフトが必要
である。 ローカル記憶２１０に対するアドレス・ビット・シフト
は、ＤＭＡＣ機能コード・ビットを介してハードウェア
中で達成される。ＤＭＡＣ２０９からの「７」という機
能コードは、アドレス・ビットＡ１４−ＡＯＩのローカ
ル記憶２１０への提供をもたらす。正確な動作を可能な
らしめるために、ＤＭＡＣに実際のバイト・カウントの
１／４（実際のワード・カウントの１／２）がロードさ
れる。ＤＭＡＣ書込み動作のために、全てのＤＭＡＣ動
作が通常ダブルワード・アクセスであるけれとも、ＤＭ
ＡＣ２０９からのｔＪＤＳ及びＬＤＳ線（図示しない）
を制御することによって、ワード書込を許容するための
手段が存在する。ＵＤＳ及びＬＤＳ（ｉ号は、高位（Ｄ
３１−Ｄ　１６）及び下位（Ｄ１５−Ｄｏ）部分ローカ
ル記憶２１０のアクセスを引き起こす。 ＰＥ２からＤＭＡＣ２０９へのモードでは、Ｓ／８８プ
ロセッサＰＥ２は、ＤＭＡＣ動伊の内部制御をセットア
ツプするために、４つのＤＭＡＣチャネルＯ−３のめい
めいのＤＭＡＣレジスタに書込を行うことになる。ＰＥ
６２はまた、全てのＤＭＡＣレジスタを読み収る能力を
もつ。ＤＭＡＣ２０９は、２つの線ＤＳＡＣＫＯ１ＤＳ
ＡＣＫ１をもち、８、ＩＢ、３２ビツトのボート・サイ
ズを許容するバス２６６上にワード（１６ビツ）−）Ｄ
ＳＡＣＫを戻す。このことはまた、ＤＭＡＣ２０９が、
ＤＭＡＣロードを適切に実行するために必要なだけの数
のサイクルを用いることを可能ならしめる。 Ｓ／８８プロセッサ５ＩＺＯ，５ＩＺＩ　　（図示しな
い）及びＡＯ線は、ＤＭＡＣ２０９に対してＵＤＳ　（
上方データ・ストローブ）及びＬＤＳ（下方データ・ス
トローブ）１人力を発生するために使用される。このこ
とは、前述のＤＭＡＣに関連する刊行物に詳細に説明さ
れているように、ＤＭＡＣ２０９中のバイト幅レジスタ
をアクセスするために必要である。ＬＤＳ！は、アドレ
ス・バス１６１Ｄの、ＮＯＴ　　５ＩＺＯと、５ＩＤＯ
と、ＡＯの論理ＯＲから発生される。ＵＤＳ線は、ＡＯ
の論理ＮＯＴかう発生される。５ＩＺＯ線は、ワード幅
レジスタがアクセスされつつある時に（ＮＯＴ　　５Ｉ
ＺＯ）下位バイトにアクセスするために使用される。第
１２１線は、ワード幅レジスタが「３バイトが残るＪＳ
／８８プロセッサ動作を介してアクセスされている時に
、下位バイトにアクセスするために使用される。このこ
とは、Ｓ／８８プロセッサがダブルワード（３２ビツト
）読取／書込動作を奇数バイト境界上でＤＭＡＣに対し
て実行しているときのみ生じる。 ビットＡＯは、２バイト・レジスタ中で、上位または下
位バイトを選択するために使用される。 ビットＡＯ，ＡＩは、４バイトＤＭＡＣレジスタ中でバ
イトを選択するために使用される。ＰＥ６２アドレス・
バス１６１ＤのビットＡ６、Ａ７は、４つのＤＭＡＣチ
ャネルのうちの１つを選択する。 （Ｆ）ＢＣＵ　　ＢＳＭ読取／書込バイト・カウンタ動
作 ＢＣＵ１５６は、各アダプター　ハス２６０゜２第１に
亙って４ＫＢまでのデータを転送するＤＭＡＣ２０９か
もの単一コマンドを受は取ることができる。しかし、各
バスは、１回のデータ転送動ｆ′Ｐ毎に６４バイトのブ
ロックしか処理することができない。プロトコル必要条
件を満たすためにハードウェアが従わなくてはならない
別のアダプタ・バスの制約がある。以下に、これを達成
するＢＣＵ１５８のハードウェアについて詳細に説明す
る。 ＢＣｔＪ１５６は、アダプタ・パスＢｓＭｌ’ｌ収及び
ＢＳＭ書込動作のために使用される２つのフルワード（
１１ビツト）カウンタ２２０，２２２と、２つの境界（
４ビツト）カウンタ２２１．２２４を含む。境界カウン
タ２２１．２２４は、６４バイト境界交差が何らかの単
一コマンド／データ転送動作についてＢＣＵ１５６によ
って検出されるか、またはバイト・カウントが６４バイ
トよりも大きいとき、バス・アダプタに対する開始アド
レスをあられす。そのバイト境界の内容は、最後のブロ
ック転送以外の全ての場合に、バス・アダプタに提供さ
れる。フルワード・カウンタの内容は、最後のブロック
転送（最後のコマンド／データ転送動作）の場合にのみ
提供される。 Ｓ／８８プロセッサ６２は、レジスタ２２２または２２
０に対する転送のため、ローカル・バス２２３（第４５
Ｆ図）上に、バイト・カウント、キー、及び使先順位ビ
ットを配置する。ｒビット（カウント・ビット１）は、
ワード（２パイ１−）境界をあられし、Ｓビット（カウ
ント・ビット０）はバイト境界をあられす。フルワード
・カウンタ・ビットは、２ＫＢ−１ダブルワード転送能
力をあられす。すべての転送は、ダブルワードを単位と
して行うので、ビット２が下位デクリメント・ビットで
ある。ｒ及びＳビットは、ＢＣＵによってラッチされ、
最終の８４Ｂ転送でバス・アダプタ１５４に提供される
。 以下のバス・アダプタ制約条件、及びローカル・バス２
２３上ではダブルワード転送のみが行なわれるという事
実のため、バイト及びワード・カウント・ビットを扱う
ことが必要になってくる。このことは、奇数バイト／ワ
ードをＳ／３７０　　ＰＥ８４に転送することを可能な
らしめ、また、ダブルワード境界にない開始アドレスに
も対処するものである。バス・アダプタ１５４に提供さ
れるバイト・カウントは、６４バイト以上であることは
できない。そのカウントは、バイト数−１で与えられな
くてはならない。いかなるブロック転送も６４バイト境
界に交差してはならない。 バイト・カウントが６４バイトに等しいがそれまりも小
さく、境界交差がなく、開始アドレスがダブルワード境
界上にないとき、ダブルワード・カウントに対する追加
的な調節が必要となることがある。 ６４バイト境界交差が存在する時、カウント値に拘らず
、少なくとも２つのアダプタ・バス・コマンド／データ
転送動作が必要である。ｓ／８８プロセッサは、前述の
係数の検査に基づき、ダブルワード・カウントと、ｒ、
ｓ及びｉビットを予備計算し、またバイト転送総カウン
トを予備計算する。ｒ及びＳビットは、最後のコマンド
／データ転送動作までバス・アダプタ１５４に提供され
ない。 Ｓ／８８ＰＥ６２がローカル・バス２２３（第４５Ｆ図
）上にカウントを配置する時、ＤＭＡＣ２０９はビット
３１−１８を捉え、ＢＣＵ１５６はビット２６−６を捉
える。ＢＣＵ１５６はレジスタ２２０または２２２中に
ビット２６−１４を格納する。ビット２６−１６は、ダ
ブルワード・カウント・フィールドをあられす。カウン
タ２２０または２２２は、ダブルワード境界上（ビット
２）でデクリメントされる。Ｓ／８８プロセッサＰＥＥ
３２は、ローカル・アドレス・バス２４７上にＢＳＭ読
取／書込セレクト・アップ・コマンドを配置し、ローカ
ル・データ・バス２２３上に３５Ｍ開始アドレスを配置
する。 ＤＭＡＣ２０９は、３２ビツトに接続された１６ビ・シ
ト装置である。それは、全てのチャネル中のＤＭＡ動作
の間にワード（２バイト）を転送するようにプログラム
されており、各内部メモリ・アドレス・レジスタＭＡＲ
は、各転送毎に１ワード（２バイト）だけインクリメン
トする。しかし、各転送は実際には３２ビツトであるた
め、ダブルワード（４バイト）インクリメントが必要で
ある。これを達成するために、Ｓ／８８プロセッサＰＥ
６２は常に、ＭＡＲを（記憶２１０中の）所望の開始ア
ドレスの半分にセットする。ＢＣＵ１５６は次に、それ
をローカル・バス２２３に提供する前にＭＡＲからのア
ドレスを２倍することによって補償し、以て、記憶２１
０にあられれる正しいアドレス順序付けがもたらされる
。 ＢＣＵ１５６は、次のことを実行する。 （１）境界カウンタ２２１または２２４が、ローカル・
データ・バス２２３の反転ビット２−５からロードされ
、それと同時に、８３Ｍアドレス・レジスタ２２８また
は２３１がロードされる。 （２）ダブルワード境界（ビット２）上で、フルワード
・カウンタ２２０または２２２をデクリメントする。 （３）ダブルワード境界（ビット２）上で、８３Ｍアド
レス・レジスタ２２８または２３１をインクリメントす
る。 ６４バイト以上が残り、またはデータのブロック転送の
間に境界交差が生じた時、ＢＣＵ１５６が、境界カウン
タ２２１または２２４と、８３Ｍアドレス・レジスタ２
３１または２２８ビツト１．０（反転）からコマンド／
状況バス２４９または２３１に、Ｂ　Ｓ　Ｍ　ＴＡＲ取
／取込書込コマンドイト・カウントをロードする。そし
て次に、読取／書込動伴が実行される。ＢＣ０１５６は
、ダブルワード境界上で、境界カウント・レジスタ２２
１または２２４とフルワード・カウント・レジスタ２２
０または２２２をデクリメントし、さらに、８５Ｍアド
レス・レジスタ２３１または２２８をダブルワード境界
上でインクリメントする。ＢＣＵ１５６は、８５Ｍアド
レス・レジスタ２３１または２２８のビット６−２＝Ｏ
ＯＯＯとなったとき、すなわち、６４バイト境界で停止
する。境界カウンタ・ビットはこのとき１１１１である
べきである。 ６４バイトまたはされ以下が残り、データのブロック転
送の間に境界交差がないなら、ＢＣＵ　１５６はカウン
タ２２０または２２２のビット５−２及び、ｒ、　ｓビ
ットから、アダプタ・バス・コマンド／状況バス２４９
上に、ＢＳＭ読取／書込コマンド・バイト・カウントを
ロードする。ＢＣＵ１５６は次に、読取／書込動作を実
行し、その間に、ＢＣＵ　１５６は、ダブルワード境界
上でレジスタ２２０または２２２をデクリメントし、ダ
ブルワード境界上で８５Ｍアドレス・レジスタ２３１ま
たは２２８をインクリメントし、レジスタ２２０または
２２２のビット１２−２が全て１であるとき停止する。 境界交差は、カウント・レジスタ２２０または２２２の
ビット２−５をその境界レジスタ２２１または２２４と
比較することによって検出される。もしカウント・レジ
スタ２２０．２２２の値が境界レジスタ２２１．２２４
の値よりも大きいなら、境界交差が検出されている。 （Ｇ）ＥＣＵ　１５８／アダプタ１５４ハンドシエーク
・シーケンス 第２５図のタイミング・チャートはローカル記憶２１０
中のワーク・キュー・バッファに対する２回の３２ピ・
シト・ワードの転送を行う読取メイルボックス・コマン
ド及び記憶読取コマンドのための、ＢＣ１Ｊ１５６とア
ダプタ１５４の間のハンドシェーク・シーケンスを示し
ている。 メイルボックス読取または記憶読取コマンドがバス２９
０上で発行されるとき（第１９Ａ図）。 Ｓ／３７０記憶１６２から適切なデータをフェッチする
ために、左ゲート（ＧＴ　　ＬＴ）及び右ゲート（ＧＴ
　　ＲＴ）という一対の信号が順次的に、アダプタ１５
４に対して、レジスタ２１４及び２１９（第１９Ｂ図）
中のコマンド及びアドレスの右及び左部分をゲートする
。タグ・ア・ンプ・コマンドは、線２６２　ａ上で立ち
上げられ、それに周期的なレジスタ・データ信号が続く
。タグ・ダウンは、フェッチされたデータがバッファ２
Ｓ９中に格納されるまで１ｉ［２６２ｂ上で立ち上げら
れている。次の周期的クロック左及びクロック右信号が
立ち上がるとき、フェッチされた最初のワードの左及び
右部分がバス２５０を介してバッファ２２６中にゲート
される。 バス要求は、ＤＭＡＣチャネルＯまたは１の場合、線２
６３ａまたはｂ上で立ち上げられる。ＤＭＡＣは、線２
６９を介してローカル・バスの制御を巡って調停する。 この要求が論理２１６によって許可されたとき、＆Ｓ　
２６８上にバス許可が立ち上げられる。ＤＭＡＣ２０９
は、線２６４ａまたは２６４ｂ上で肯定応答１号を立ち
上げ、そのことは、ＤＭＡＣ２０９が選択されたローカ
ル記憶アドレスをローカル・アドレス・バス２４７上に
配置する間にＢＣＵをしてバッファ２２６中のデータを
ローカル・バス２２３にゲートさせる。 ＤＭＡＣ２０９は次に、線２６７上にＤＴｃを発行して
論理２５３にＨ２１Ｏａ上の記憶選択信号を立ち上げさ
せる。バス２２３上のデータは、ローカル記憶２１０中
の適当なバッファに配置される。 継起する周期的タグ・アップ、クロック左及び右、ＤＭ
Ａ要求が、継起するデータ・ワードをバッファ２２６に
ゲートする。そして、これらのワードは、ＤＭＡＣ２０
９が、調停論理２１６を介してローカル・バス２４７．
２２３に対するアクセスを得て肯定応答及びＤＴＣ信号
を発生するとき、記憶２１０中の適当なバッファに転送
される。 第２６図は、キュー・セレクト・ア・ンプ及び記憶齋込
みコマンドのためのハンドシェーキング・シーケンスを
示す。そのどちらかのコマンドがパス２９０上で発行さ
れた時、ゲート左及び右信号が（前取てレジスタ２２５
及び２２７に記憶されていた）コマンド及びアドレスを
アダプタ１５４に転送する。周期的データ信号に続くタ
グ・アップ・コマンドが線２６２ａ上で立ち上げられる
。 そして、ＤＭＡ要求が線２６３Ｑまたはｄ上で立ち上げ
られる。ＤＭＡＣ２０９は、線２６９及び論理２１Ｂを
介して、ローカルバス２４７．２２３を求めて調停する
。その要求が線２６８を介して許可された時、ＤＭＡＣ
２０９は線２６４ｅまたはｄ上で背定応答を立ち上げ、
そのあと最初のデータ・ワードを記憶２１０からレジス
タ２２７へ転送するための８２６７上のＤＴＣが続く。 次の周期的ゲート左及び右信号は、その最初のデータ・
ワードをレジスタ２２７からアダプタ１５４のバッファ
２６０に転送スル。 １１Ａ２６３　ｃまたはｄ上の継起するＤＭＡＣ要求信
号と、ＤＭＡＣ″ｆ定応答及びＤＴＣ信号は、ＤＭＡＣ
２０９がローカル・バス２４７．２２３の制御を求めて
調停するとき、継起するデータ・ワードをレジスタ２２
７に転送する。そして、継起する周期的ゲート左及び右
信号がレジスタ２２７からバッファ２６０に各データ・
ワードを転送する。 Ｅ１３．Ｓ／３７０プロセッサ要素ＰＥ８５好適な実施
例におけるＰＥ８６などの各プロセッサ天素は、Ｓ／３
７０命令の処理のための基本的機能を含み、また次のよ
うな機構を有する。 基本的３２ビツト・データ・フロー ３２ビツト算ＦｒＩ／論理ユ＝ｙト（ＡＬＵ）３０３２
ビツト・シフト・ユニット３０７ ４８レジスタ（めいめい３２ピツト）データ・ローカル
記憶 ３ボート・アドレス可能性を有する３０３８バイトＳ／
３７０命令バッファ３０９時間機構（ｃＰｔＪタイマ、
コンパレークなと）３工５ ＰＥ８５の好適な実施例の簡略化されたデータ・フロー
が第２７図に示されている。このとき、従来技術でよく
知られている多くのＳ／３７０プロセッサ構成が存在す
ることを理解されたい。好適な！ｉ［！Ｍ例の各プロセ
ッサ要素８Ｓの好適な態様は、Ｓ／３７０アーキテクチ
ヤの命令を実行することができるプロセッサである。そ
のプロセッサは、命令及びデータをプロセッサ・パスエ
フ０上で記憶１６の実記憶領Ｉｌ！１１６からフェッチ
する。この双方向バス１７０は、ＰＥ８５とＳ／３７０
チツプ・セット１５０の別のユニ・シトヒの間の汎用的
な接続である。ＰＥ８５はマスターとして動伴するが、
システムでは最も低い優先順位をもつ。その命令は、ハ
ードウェアによって、及びマイクロ・モードにある時ひ
のプロセッサが実行するマイクロ命令によって実行され
る。 ＰＥ８５は、４つの主要な機能グループを有する。 一送信及び受信レジスタ３００，３０１と、オペランド
及び命令記憶のためのアドレス・レジスタ３０２からな
る「バス・グループ」 −データ・ローカル記憶（ＤＬＳ）３０３、Ａ及びＢオ
ペランド・レジスタ３０４．３０５、ＡＬＵ３０６、シ
フト・ユニット３０７からなる「算術／論理グループＪ −制御記憶アドレス・レジスタ（ｃ３ＡＲ）３０８、Ｓ
／３７０命令バツフア（■−ハ・ソファ）３０９、ＯＰ
レジスタ３１０、とトラップ及び例外制御を有するサイ
クル・カウンタ３】１からなる「動作デコーダ・グルー
プ」 一期間タイマ３１５、日付クロック、クロック・コンパ
レーター、及びＣＰｔＪタイマからなる、小さい、比較
的独立のユニット３１５である「タイマ・グループ」 以下の記載は、これらの論理グループの用途を記述する
ものである。 Ｉ−バッファ３０９は、Ｓ／３７０命令を、デコーダに
対して可能な限り高速で可屈にする。ＯＰコードを含む
最初の半ワードが、Ｓ／３７０■−フェーズを開始する
ために動作レジスタ３１Ｏを介してデコーダ３１２に供
給される。第２及び第３半ワード（もしあるなら）は、
アドレス計算のためにＡＬＵに供給される。■−バッフ
ァ３０９は、Ｓ／３７０シーケンスの開始前に、レジス
タ３１３中の強制された動作（ＦＯＰ）を介してＩＰＬ
、ＬＯＡＤ　　ＰＳＷ、またはＰＳＷスワップによって
ロードされるダブルワード・レジスタである。 Ｉ−バッファ３０９は、命令が動作レジスタ３１０（及
びアドレス計算のためにＡＬＵ３０６）に供給されると
きに１ワードずつ再充填され、成功する各分岐の間に完
全に再充填される。動作デコーダ３１２はとの動作を実
行すべきかを選択する。そのデコーダには動作及びマイ
クロコード動作レジスタ３１０から供給される。モード
・ビ・シトは、どのデコーダ（強制動作の場合とれでも
ない）がデコードするための制御を得るかを決定する。 ■−バッファ３０９は、動作レジスタ３１０に供給され
、それと並行して制御記憶１７１中のＯＰコードをアド
レスするためにＣ３ＡＲ３０８にも供給される。このテ
ーブル中の各エントリは、２つの目的を果たす。すなわ
ち、まず、マイクロコード・ルーチンが存在するかどう
かを示し、そのルーチンの最初の命令をアドレスする。 マイクロコード・ルーチンは、可変フィールド長命令、
及びハードウェアに町って直接実行されない他の命令な
どのより複雑な命令の実行のために存在している。マイ
クロ命令中の特殊機能コードは、はとんどが１６ビツト
のマイクロ命令を使用して３２ビツト・データを制御す
ることが可能となるように、サポートするハードウェア
を活動化させる。 全ての処理は、次のようにして３段パイプラインで行な
われる。 一第１の段は、ＯＰレジスタ３１０に命令を読み込む。 一第２の段は、データまたはアドレスを、Ａ／Ｂレジス
タ３０４．３０５と、パス送信レジスタ３ｏＯに読み込
む。ＯＰレジスタ３１０は、その内容を、第３の段を制
御するＯＰデコーダ３１２に渡すことによって、別の第
１の段のために解放される。 一第３の段は、必要に応じて、ＡＬＵ、シフト、または
パス動作を実行する。ＤＬＳ書込み動作もまた第３の段
で実行される。 デコーダを複数のグループ（図示しない）で、すなわち
１つは特にＡＬＵ専用、別のものはパス・グループ専用
・、というように実現することによって効率的な処理が
さらに増強される。Ａ／Ｂレジスタ入力及びＡＬＵ出力
におけるバイト選択可能マルチプレクサ（図示しない）
がさらに動作を増強する。このように、１サイクルにの
みめいめいのパイプライン段を占有するＳ／３７０ＲＲ
命令が存在する。 内部制御のために、強制動作レジスタ（ＦＯＰ）３１３
が使用される。それらのレジスタは、トラップ及び例外
条件から入力を取得して、デコーダ３１２を別のモード
へと強制する。典型的な動作は、Ｉ−バッファ・ロード
、トラップ・レベルへの転移、及び例外ルーチンの開始
である。 各動作レジスタ３１０は、自己のサイクル・カウンタ３
１１をもつ。マイクロコード・カウンタは、いくつかの
強制動作（ＦＯＰ）によって共有される。算術動作及び
大抵のマイクロ命令は１サイクルしか必要としない。プ
ロセッサ・パス動作を実行するマイクロ命令は、２サイ
クルを要する。 データ・ローカル記憶３０３は、２つが出力ポートであ
り、１つが入力ボートである３つのボートを介してアク
セス可能な４８個のフルワード（４バイト）レジスタを
もつ。どのレジスタも人力のためレジスタ３１４を介し
てアドレスすることができ、それと同じレジスタまたは
２つの異なるレジスタを、出力のために同時にアドレス
することができる。この３とおりのアドレシングは、オ
ペランド・フェッチが処理と重なることを可能ならしめ
る。コンパレータ論理及びデータ・ゲート（図示しない
）により、書込み動作のためにアドレスしたばかりのレ
ジスタを同一のサイクル中で人力のためにも同様に使用
することができる。これにより、バイブライン動作が容
易ならしめられる。 ＡＬＵ３０６は、好適には、２つのフルワード・オペラ
ンド上で真または反転形式でＡＮＤ。 ＯＲ，ＸＯＲ及びＡＤＤを実行することができるフルワ
ード論理ユニットである。１０進加算もまたサポートさ
れている。パリティ予測及び発生と、高速キャリー伝搬
機能も含まれている。セーブ・レジスタ３２０は、割り
算をサポートする。 状況論理３２１は、分岐判断及び符号評価のためのさま
ざまな条件を発生及び記憶する。 制御記憶アドレス・レジスタ（ｃ５ＡＲ）３０８は、制
御記憶１７１中のマイクロ命令及びテーブルをアドレス
する。Ｃ５ＡＲ３０８に対する入力は、関連修飾子から
の更新されたアドレスであるか、成功裡の分岐からの分
岐ターゲット・アドレスであるか、テーブル・ルック・
アップのための強制されたアドレスである。テーブル・
ルック・アップは、各Ｓ／３７０命令の開始時点、及び
いくつかの強制された動作では絶対必要である。Ｃ５Ａ
Ｒ３０８は、ＯＰコード・テーブル（第２９図）にアク
セスするためのアドレスとしてＯＰコード・パターンを
取得する。このＯＰコード・テーブルの出力が、動作レ
ジスタ３１０からの直接デコーディングであり得る実行
の形式企決定する。もし間接的実行が必要なら、適当な
マイクロ・ルーチンをアドレスするために、ＯＰコード
・テーブル出力がＣ５ＡＲにフィード・パックされる。 記憶アドレス・レジスタ３０２は、２４ビツト・アドレ
スとして設計されている。関連修飾子３２３が、フェッ
チされるデータ・ブロックのサイズに従いアドレスを更
新する。命令は、ニーバッファ３０９が空にされている
ときに１ワード（４バイト）のインクリメントで前取て
フェッチされる。記憶アドレス・レジスタ３０２に対す
る人力は、命令オペランド・アドレス・レジスタ３２４
から到来する。それはまた、高速化のため、命令アドレ
ス・レジスタ３２４と並列的にセットされる。 ＣＰＵデータ・フローは、−度に３つまでのＳ／３７０
命令の重なった処理を許容する。Ｓ／３７０命令は、ハ
ードウェアで実行され、またはマイクロ命令によって解
釈される。好適な実施例の基本的サイクル時間は８０ｎ
ｓである。命令処理は、１回または複数回の８０ｎｓス
テツプで実行される。高速乗算機構ＰＥ１第１は、２進
及び浮動小数点乗算を高速化する。制御記憶１７１から
のマイクロ命令は、ハードウェア中で完全に実現するに
は複雑過ぎまた費用がかかり過ぎるＳ／３７０命令の実
行にのみ採用される。そのマイクロ命令は、もし必要な
ら、命令毎に６０ｎｓのレートで供給される。マイクロ
命令セットは、Ｓ／３７０命令の解釈につき最適化され
ている。マイクロ命令は、半ワード・フォーマットをも
ち、２つのオペランドにアクセスすることができる。制
御記憶１７１に含まれていないマイクロコードは、Ｓ／
３７０メモリ１６２の予約領域（第２８図及び第２９図
参照）であるＩＯＡ領域１８７に保持されている。この
マイクロコードは、例外のための性能をあまり要求され
ないコードや、あまり頻繁に実行されないＳ／３７０命
令などを含む。これらのマイクロルーチンは、要求に応
じて、制御記憶１７１のＲＡＭ部分中の６４Ｂバツフア
にフェッチされる。ＰＥ８５が制御記憶１７１に実現さ
れているよりも大きいアドレスに遭遇するときは何時で
も、ＰＥ８６は、キャッシュ・コントローラ１５３及び
記憶コントローラ・インターフェース１５５に対する６
４Ｂブロツク。フェッチ動作を開始する。ユニット１５
３．１５５は、１０Ａ１８７から６４Ｂプロ・ンクをフ
ェッチし、それをＰＥ８５に送り、ＰＥ８５は、それを
バッファ１８６に記憶する。マイクロ命令は、実行のた
めにＰＥ８５によってバッファ１８６からフェッチされ
る。全てのマイクロコードは、初期マイクロコード・ロ
ード（ＩＭＬ）時にメモリにロードされる。システムは
、Ｓ／８８からメモリへのマイクロコード・ロードを容
易ならしめるためのＩＭＬサポートを与える。 Ｓ／３７０命令及びユーザー・データは、８ＫＢ高速キ
ヤツシユ３４０（第３１図）からフェッチされる。デー
タは、フルワード単位でキャッシュ３４０に読取／ＩＦ
込される。キャッシュとのフルワード読取／書込に必要
な時間は、１２０ｎＳである。キャッシュ３４０には、
必要性が生じた時に、メモリ１６２かも自動的に６４バ
イト・ブロックが補給される。ＰＥ８６は、プロセッサ
・バス・コマンドを介してキャッシュ３４０と通口する
。ＰＥ８５にまって与えられる仮想アドレスは、ディレ
クトリ・ルック・アサイド・テーブル＜ＤＬＡＴ）３４
１中の対応予備変換ページ・アドレスをルック・アップ
するために使用される。ＰＥ８５中のデータ・ローカル
記憶３０３は、１６個の汎用レジスタと、４個の浮動小
数点レジスタと、２４個のワーク・レジスタをもつ。 全てのレジスタは、３つの個別アドレス可能ポートを介
して個々にアドレスすることができる。こうして、記憶
３０３は、ＡＬＵ中に２つのオペランドを並列的に供給
することができ、同時に、その８０ｎｓサイクル内にＡ
ＬＵ３０６またはキャッシュ３４０からフルワードを受
は入れることができる。このとき、慣用的なデータ・ロ
ーカル記憶のように直列化はないので、算術及び論理動
作は、次の命令のための準備によって重なった様式で実
行することができる。 ＣＰＵは、Ｓ／３７０命令のための８バイト命令バツフ
ア（■−バッファ）３０９を維持する。 このバッファは、成功裡のＳ／３７０分岐命令によって
初期化される。ＰＥ８５は、キャッシュ３４０からのＳ
／３７０命令ストリームからダブルワードのデータをフ
ェッチし、それを■−バッファ３０９にロードする。そ
の最初のフルワードが１−バッファ３０９にロードされ
た時、ＰＥ８５は、命令実行を再び開始する。Ｉ−バッ
ファ・データは、Ｓ／３７０命令の実行と同時にキャッ
シュ３４０からフェッチされる。各Ｓ／３７０命令実行
の最初のサイクルは非キャッシュ・サイクルであるので
、ＣＰＵは、キャッシュ３４０から１−バッファ３０９
にフルワードを予めフェッチするためにこのサイクルを
利用する。 第２の非キャッシュ・サイクルは、効率的アドレス計算
の間にインデクシングを必要とし、またはマイクロ命令
に町って実行されるＳ／３７０命令により利用可能であ
る。これらの場合、Ｓ／３７０命令フエツチは、Ｓ／３
７０命令の実行と完全
【こ重なることができる。 好適な実施例においては、Ｓ／３７０チツプ・セット１
５０は、送信チップの割り込みラッチをリセットするこ
とによフて肯定応答を行うために、割り込みを受は取る
チップを必要とする割り込み機構を介して通信する。 システムが（例えばＢＣＵを介して）アダプタ１５４の
状況レジスタ（ＳＴＲ）（後述）中の１つのまたはそれ
以上のビットをセット（活動化）するときはいつでも、
システムはＮ　　ＡＴＴＮＲＥＱ制ｍＲをも活動化しな
くてはならない。このことは、現在のＳ／３７０命令が
実行されたときプロセッサ要素８５中に例外を引き起こ
し、以てプロセッサ要素８５に状況レジスタに注目する
ように強制する。次に例外ハンドラがＳＴＲ内容をセン
スし、「割り込みタイプ」を問い合わせ、適当なシステ
ム・マイクロルーチンをタスク指名する。プロセッサ要
素８５がＳＴＲ中のビットを活動化した時、システムは
それに従って反応しなくてはならない。基本的には２つ
のタイプの割り込み要求がある。 （１）システム要求（ＳＹＳＲＥＱ）は（ＢＣＵ１５６
を介しての）Ｓ／３７０プロセ・ンサ要素８５に対する
要求である。システムはその要求を指定するためにＳＴ
Ｒ中に割り込みタイプをセットする。このことは、プロ
セッサ要素８５中に例外を引き起こし、プロセッサ要素
８５は、例外ハンドラに制御を渡す。例外ハンドラは、
適当なマイクロルーチンをタスク指名し、そのマイクロ
ルーチンは、ＳＴＲ中の適当な割り込みタイプをリセッ
トし、その割り込みタイプによって決定される機能を実
行し、次のＳ／３７０命令を開始するためにアダプタ１
５４に対してＰＲＯＣＢＵＳコマンドを発行することに
なる。 （２）転送要求は、システムまたはＰＥ８５によって呼
び出され、システム・インターフェース上の追加的なデ
ータ転送に関与することがある。このため、ＳＴＲ中に
は２つの割り込みラッチが設ケラレ、１つはプロセッサ
通信要求（ＰＣＲ）−ｃあり、もう１つは、システム通
信要求（ＳＣＲ）である。ＰＣＲはＰＥ８５によってセ
ットされシステムによってリセットされ、ＳＣＲはシス
テムによってセ・シトされ、ＰＥ８５によってリセット
される。 高速データ転送動作のために、２つの追加的レジスタの
存在が想定され、それは、ＰＥ８５によってセットされ
、システムによって読取られるＢＲレジスタ１１５（第
１３図）と、システムによってリセットされＰＥ８５に
よって読取られるＢＳレジスタ１１６である。 次に示すのは、ＰＥ８５からシステムへの転送要求の一
例である。すなわち、ＰＥ８５はシステムに対して転送
すべきデータをレジスタ１１５にセットし、ＰＣＲ１ラ
ツチをオンにセットする。 システムはそのデータをレジスタ１１５から読取り、Ｐ
ＣＲラッチをリセットする。 プロセッサ８５は、ＰＣＲラッチがリセットされている
かどうかを見出すためにＰＣＲラッチをセンスすること
ができる。ＰＥ８５は、上記シーケンスを反復すること
によって更なるデータを転送することができる。 システムは、次のように同様の様式でＰＥ８５にデータ
を転送することができる。システムはＰＥ８５に送信す
べきデータをレジスタ１１６にセットし、ＳＣＲラッチ
をオンにセットする。ＰＥ８５は割り込まれ、ＳＴＲを
感知し、ＳＣＲラッチ・オンを見出し、レジスタ１１６
からデータを読取り、ＳＣＲラッチをリセ・ン卜する。 システムは、リセットされているかどうかを調べるため
ＳＣＲＣウラを照会することができる。 （３）システムは、上記シーケンスを反復することによ
ってＰＥ８６に更なるデータを転送することができる。 データはまた、ＩＯＡ記憶領域１８７を介して交換する
ことができる。ＰＥ８５及びアダプタ１５４のために、
ｌ０Ａ１８７に記憶／フェッチを行うためのＰＲＯＣＢ
ＵＳコマンドが存在する。 ＰＥ８５は、ｌ０Ａ１８７に割当てられた１組のバッフ
ァをもち、その中へとＰＥ８５が、システムによってフ
ェッチされるべきデータをセットする。それに対応して
、システムは、ｌ０Ａ１８７に割当てられた別の１組の
バッファをもち、その中へ、ＰＥ８５によってフェッチ
されるべきデータをシステムがセットする。割り込みタ
イプＩ　０ＡＳＹＳ／Ｉ　０ＡＰｔｌは、５ＹＳＲＥＱ
中で、互いにデータがＩＯＡバッファ中にセットされた
ことを示すために使用される。 使用するシステムによって、ある主のマシン・チエツク
及び内部割り込み条件が立ち上げられる。システムは、
５ＹＳＲＥＱまたはＸＦＥＲＲＥＱ通信妥求を発行する
ことによってＰＥに割り込み条件を通信する。ＰＥ８６
は、次の機能を実行する。 ＜Ａ）レジスタＳＴＲをセンスしてその内容を問い合わ
せる。 （Ｂ）システム提供マイクロルーチンを呼び出す。シス
テム割り込み要求ハンドラが、特定の割り込み処理を実
行する。適当な時点で、マイクロルーチンが、対応する
５ＹＳＲＥＱまたはＸＦＥＲＲＥＱをリセットするため
にアダプタ１５４にＰＲＯＣＢＵＳコマンドを発行する
。最後に、ＰＥ８５はＳ／３７０マイクロコードに制御
を返す。 （ｃ）ＰＥ８４は適当すＳ　／　３７０　割’）　込ミ
クラスのためにＰＳＷスワップを実行し、ＮＳＩ機能を
実行する。 Ｉ１０割り込み要求は、ＳＴＲ中のＩ１０ビットをセッ
トすることによってシステムによって発生される。現在
のＳ／３７０命令が完了する度毎に、例外ハンドラが呼
び出される。このルーチンでは、ＰＥ８５がＩ１０割り
込み要求を認識するためにＳＴＲを呼び出す。ＰＥ８５
はＳＴＲビ・シト合リセットし、ＰＥ８５に対して内部
の割り込み要求う・ンチをセットする。このラッチは、
現在のＰＳＷのＩ１０マスクでマスクされる。もしこの
マスクが１で、より高い優先順位割り込み要求が保留状
態でないなら、例外ハンドラが、Ｉ１０割り込み要求を
保有する、システム提供Ｉ１０割り込み要求ハンドラに
制御を渡す。 Ｅ１４．プロセッサ・バス１７０（第１１及び３０図）
とプロセッサ・バス・コマンド プロセッサ・バス１７０は、全てのＳ／３７０チツプ・
セット要素の間の共通接続である。論理的には、以下に
リストする全ての線はこのバスに属する。 （１）プロセッサ・バス！Ｉ（０−３１＋４パリテイ）
は、−船釣には、１サイクル中のアドレスとともにコマ
ンドを転送し、次に次のサイクルで関連データを転送す
るために使用される。バス使用の許可は、好適にはバス
・アダプタ１５４中にあるアービタによって与えられる
。ＰＥ８５は最も低い優先順位をもつ。バス許可ＰＥ８
６を介して許可が与えられた時、ＰＥ８５は次のサイク
ルで、適当なバス線上に４つの項目を配置する。記憶ア
クセス動作のために、コマンドがプロセッサ・バスＭＯ
−７上に配置され、アドレスがプロセッサ・バス４９８
−３１上に配置され、アクセス・キーがキー状況バス上
に配置され、それと同時に「Ｎコマンド有効」バスが立
ち上げられる。 （２）キー／状況バス（０−４＋パリティ）は、記憶に
アクセス・キーを送ることと、状況レポートを取り戻す
、という２つの目的のために使用される。このとき、Ｓ
／３７０ＰＳＷアクセス・キーの４ビツトと、ＰＳＷ制
御モデル・ビット（ＢＣまたはＥＣ）と動的アドレス変
換ビットのＡＮＤの結果を表す第５のビットが転送され
る。 返された状況は、良好な動作の場合、ゼロであるべきで
ある。その非ゼロ状況は、大抵の場合ＰＥ８５中のトラ
ップを引き起こす。アドレスされたバス・ユニット中の
制御ラッチをセットする「メツセージ」タイプコマンド
の場合、状況は期待されない。 （３）Ｎパス・ビジー線は、動作を、開始したそのサイ
クル中に完了することができない時にビジー表示を与え
る。Ｎバス・ビジーは、完了するのに２サイクル以上を
要する全てのコマンドの場合、Ｎコマンド有効信号と同
時に有効化される。 コマンドの実行に２サイクル以上かかる場合にＮパス・
ビジーを活動レベルに引き上げるのは、アドレスされた
バス・ユニットの役目である。Ｎパス・ビジーはまた、
アドレスされたバス・ユニットが対のサイクルの次のコ
マンドを受は入れることができないときにも、活動レベ
ルに引き上げられる。この規則には例外があって、もし
ＰＥ８５がＢＳＭアレイ主記憶１６２に記憶動作コマン
ドを発行するなら、ＰＥ８５はＮパス・ビジーを３サイ
クルの間活動化する。−船釣には、Ｎパス・ビジーは、
コマンドの実行が続くよりも少なくとも１サイクル分活
動レベルにあることになる。 （４）メモリ管理ユニット（ＭＭｔＪ）ビジー信号は、
キャッシュ・コントローラ１５３から発生される。それ
は、ＰＥ８Ｅｉに、実行に２サイクル以上かかる、全て
の記憶動作の場合の状況及びデータの到来を示すために
使用される。 フェッチ動作は、主として、次のサイクルまたはされ以
降にデータ含渡す。もしデータまたは状況が次のサイク
ルで渡されるなら、ＭＭＵビジー信号は、ダウン・レベ
ル（０）で不活性のままととまる。ＭＭＵビジーは、１
に立上り、データ及び状況が実際にバス上に配置される
サイクルで０に戻る。 記憶動作の間、ＰＥ８５は（記憶動作の開始後）、次の
サイクルでキー状況バス上の状況を期待する。もしその
状況を次のサイクルで渡すことができるのなら、ＭＭＵ
ビジーは不活性（０）のままととまり、そうでないなら
、ＭＭＵビジーは、１に立ち上がって、状況が渡される
サイクルでＯに戻る。 （５）線ＭＩＳＳ　　ＩＮＤ上のキヤ・ンシュ・ミス表
示子は、キャッシュ・コントローラ１５３によって、Ｄ
ＬＡＴミス、キー・ミス、またはアドレシング違反をＰ
Ｅ８５に示すために使用される。 その表示は、その状況上でも可屈である情報の複写であ
る。その線は、状況がキー状況バス上に与えられている
サイクルでは有効であるが、ミス表示線は、数ナノ秒前
に活動化される。ミス表示は、次のサイクルで、ＰＥ８
５を介してトラップを強制する。 （６）ｍバス許可ＰＥ８５上の信号は、ＰＥ８６に対し
てバスを使用する許可を与える。その信号は、アービタ
で発生する。ＰＥ８５はその後、所望の動作のためのコ
マンドとアドレスを、許可信号が活動的になりＮバス・
ビジーが活動的でないサイクルに続くサイクル中でバス
上に配置する。 （７）用途：線Ｎ　　ＡＴＴ　　ＲＥＱ上の注意要求信
号は、「センス」動俳を実行するようにＰＥ８５に要求
するために、（バス・アダプタ１５４などの）別のバス
・ユニットから発生する。ＰＥ８Ｓは、現在進行中の動
咋（例えば命令実行）が完了すると直ぐにその要求に応
じる。 （８）線Ｎコマンド有効上のコマンド有効信号は、ＰＥ
８５によって、プロセッサ・バス０−３１上のビット・
パターン及び（全てのパリティ線を含む）キー状況バス
１０−４が有効であることを示すために使用される。そ
の線は、バス許可ＰＥ８５が活動的になりＮバス・ビジ
ーが非活動性になるサイクルに続くサイクルで活動性（
ダウン・レベル）になる。 （９）Ｍアドレス・デクリメントは、ＰＥ８５によって
、開始アドレスから下降位置く例えば、データ転送を処
理する１０進データに必要とされる）まで進む記憶アク
セス動作のために使用される。この信号は、Ｎコマンド
有効が活動化されるのと同一のサイクルで活動化するこ
とができる。 （１０）Ｉコマンド・キャンセル上のコマンド・キヤス
セル信号は、ＰＥ８５によって、記憶に対する既に開始
されているフェッチをキャンセルするために使用される
。このことは、ＰＥ８５が、要求されたデータの即時的
な使用を禁止する条件を検出する時にＮコマンド有効が
活動的になったあとのサイクルで生じ得る。 好適な実施例では、まく知られたタイプの５つのグルー
プのコマンドがある。 すなわち、Ｉ１０記憶、ＭＭＵｔｌ１作、メツセージ交
換、及び浮動小数点である。 バス１７１の制御を要求するバス・ユニット（ＰＥ８５
、アダプタ１５４またはキャッシュ・コントローラ１５
３）は、パス上にそのコマンドをセットする。ＣＰＵ記
憶及びＩ１０記憶コマンドの場合、バス・ユニ・シトは
また、キー状況バス上のアクセス・キー及び動的アドレ
ス変換ビットをもセットする。そのコマンドの完了後、
状況がその同一バス上で、要求側バス・ユニットに戻さ
れる。 アダプタ１５４は、ＣＰＵ記憶コマンド及びＩ１０記憶
コマンドを発行するが、ＰＥ８５は、ＣＰＵ記憶コマン
ドしか発行することができない。 これらのコマンド・グループは、次のとおりである。 動作　　　　ｃｐｕメモリ・　Ｉ１０メモリ・コマンド
　　　　コマンド （１）Ｓ／３７０主記憶参照 （ａ）フエ・ンチ キャッシュ　キャッシュから ヒツト　　　のフェッチ キャッシュ　メモリからの ミス−キャッシュ・ ラインの再 ロード（キャス ト・アウトを 含む）及び キャッシュから のフェッチ （ｂ）記憶　　キャッシュへの キャッシュ　記憶 ヒツト キャッシュ　メモリからの ミス　　　　キャ・ンシュ・ ラインの再 ロード（キャス ト・アウトを キャッシュから のフェッチ キャッシュへの 記憶 メモリへの記憶 含む）及び キャッシュから のフェッチ （２）内部オブジェクト領域（ＩＯＡ）参照あるＣＰＵ
メモリ・コマンドは、ｌ０Ａｉ己憶アドレス・チエ・ン
クへのアクセスを許容する。 １１０記憶コマンドは、Ｓ／３７０主記憶アドレスをチ
エツクすることなく、キヤ・νシュ・コントローラ１５
３中で実行される。このチエツクは、５ＴＣＩ　　１５
５中で実行される。ＣＰ’Ｕ記憶コマンドは、実行のた
めコントローラ１５３へと指向され、１バイト・コマン
ド・フィールドと、３バイト実または仮想アドレス・フ
ィールドをもつ。これらのコマンド・フィールド°ビッ
トは、次のとおりである。 コマンド・ビット　意味 ０−１＝１０　　　　ＣＰＵメモリ・コマンド２＝１　
　　　　　　フェッチ動乍 ２＝Ｏ記憶動作 ３＝１　　　　　　キャッシュ・バイパス、　−０ ４＝１ ４＝０ ５−７＝ｎｎｎ アドレス・チエツクなし アドレス・チエツクつき −Ｓ／３７０アドレス比較 −ＡＣＢチエツク ＤＬＡＴアクセスなし 一キー制御保護チエツクなし −参照及びチエツク・ビ・シト 処理なし ＤＬＡＴアクセス 一キー制御保護チエツク 一参照及びチエツク・ビット 処理 バイト長カウント ０００＝１　　バイト ００１　＝２　　バイト ０１０＝３　　バイト ０１、１　＝　４　　バイト １００＝８　　バイト １０１＝６４バイト １１０＝６４バイト・ フエ・ソチ！　（ＢＳＭ から低速） １１１＝６４バイト・ フェッチ１　（アダプタ から低速） ＣＰＵ記憶コマンドの例は、次のとおりである。 （１）実アドレスをもつ記憶１６２に対する６４バイト
までのフェッチまたは記憶を行うための、実Ｎバイト・
フェッチ（１０１１１ｎｎｎ）／記憶（１００１１ｎｎ
ｎ＞ （２）実アドレスをもつキャッシュに対する４バイトま
での読取／書込を行うための、キヤ・ンシュ実Ｎバイト
・フェッチ（１０１０１０ｎｎ）／記憶（１０００１０
ｎｎ） （３）実アドレス（１０００００ｎｎ）をもつＩＯＡに
対する４バイトまでの読取／書込を行うための、キャッ
シュ実Ｎバイト・フェッチ（１０１０１１ｎｎ）／記憶
（１０００１１ｎｎ）（４）仮想アドレスをもつキャッ
シュに対する４バイトまでの読取／書込を行うための、
キャッシュ仮想Ｎバイト・フェッチ（１０１０００ｎｎ
）／記憶（１０００００ｎｎ） １１０記憶コマンドは、アダプタ１５４によって初期化
され、キャッシュ・コントローラ１５３へと向けられる
。それらは、長さ１乃至６４バイトのデータ・ストリン
グをアドレス降順に転送する。その３２ビツト・コマン
ド・フォーマットは、３つの下位バイトに実アドレスを
含み、その高位バイトは、最高位ビット”０”をもち、
次の高位ビットがフェッチまたは記憶動作を決定し、残
りの６ビツトがデータ転送の長さ（１乃至６４バイト）
を決定する。データ・ストリングは、バス上で位置整列
を要することがある最初及び最後の転送を除いてはワー
ド境界上に転送される。 ＭＭＵコマンドは、キャッシュ・コントローラ１５３と
、ＤＬＡＴ、ＡＣＢ、ディレクトリを含むそのレジスタ
を制御するために使用される。 メツセージ・コマンドは、バス１第１に接続されたバス
・ユニットの間でメツセージを転送するために使用され
る。 Ｅ１５．Ｓ／３７０記憶管理ユニツト８１（１）キヤ・
νシュ・コントローラ１５３キヤツシユ・コントローラ
１５３（第３１図）は、キャッシュ記憶３４０と、アド
レシング及び比較論理３４７．３４８と、フェッチ整列
器３４３と、高速アドレス変換のためのディレクトリ・
ルックアサイド・テーブル（ＤＬＡＴ）３４１を有する
。キャッシュ・コントローラ１５３は、プロセッサ・バ
ス１７０から仮想アドレス及び記憶コマンドを受は入れ
、それがキャッシュ記憶３４０を介する要求を満足する
ことができないとき、マルチプレクサ３４９及びＳＴＣ
バス１Ｓ／を介してフェッチ及び記憶コマンドを記憶制
御インターフェース１５５（第１１図）に転送する。 ＤＬＡＴ３１４は、仮想ページ・アドレスの実ページ・
アドレスへの高速変換を行う。それの２×３２エントリ
は、６４個の予め変換されたページ・アドレスを保持す
る。ＤＬＡＴ３４１は、２路セツト連想的アドレシング
・スキームを使用してアクセスされる。その仮想ページ
・サイズは、好適には４ＫＢである。ＤＬＡＴミスの場
合、ＰＥ８５が割り込まれ、Ｓ／３７０主記憶１６２中
のセグメント及びページ・テーブル（図示しない）を使
用してよく知られた方法でマイクロプログラムによって
仮想アドレス変換が行なわれる。 ＤＬＡＴ３４１は、次に、記憶からフェッチされキャッ
シュ中に配置された情報の新しい仮想及び実ページ・ア
ドレスを反映するＪうに更新される。記憶キーのコピー
がＳ／３７０キー記憶からフエ・ンチされてＤＬＡＴエ
ントリシト入れられる。 キャッシュ・ディレクトリ３４２をもつ８ＫＢキヤツシ
ユ３４０は、プロセッサ性能を著しく改善する高速バッ
ファを与える。データ及びディレクトリ・アレイは、４
つの区画に区分される。 キャッシュ中の各区画は、２５６Ｘ８Ｂで構成されてい
る。キャッシュ３４０からデータをフェッチする場合、
ＤＬＡＴ３４１と、キャッシュ・ディレクトリ３４２と
、キャッシュ３４０を同時にアドレスするために、仮想
アドレス中のバイト・オフセットが使用される。キー制
御保護チエツクは、選択されたＤＬＡＴエントリシト記
憶キーを使用して比較回路３４５によって実行される。 ４×８Ｂのデータがキャッシュ３４０の出力３４０ａに
ラッチ・アップされる。そして、もし要求されたデータ
がキャッシュ３４０中にあるなら、適当なデータをフェ
ッチ整列器３４３中にゲートするために、晩期選択信号
が使用される。 記憶勅使の場合、バイト単位の部分記憶が実行される。 キャッシュ・ミスの場合、キャッシュ・コントローラ１
５３は要求された６４Ｂキヤツシユ・ラインをバースト
・モードでフェッチするためにＢＳＭコマンドを自動的
にセット・アップする。もし新しいキャッシュ・ライン
によって置換すべきキャッシュ・ラインが、ロードされ
て以来変更されていたなら、新しいキャッシュ・ライン
がロードされる前に、記憶１６２に対するキヤ・νシュ
・ライン・キャストアウト動作が開始される。Ｉ１０デ
ータは、キャッシュ・ライン・キャストアウト及びロー
ド動作を決して引き起こさない。記憶１６２からフェッ
チすべきＩ１０データは、主記憶１６２とキャッシュ記
憶３４０の両方の機構にアクセスすることによって検索
される。そして、キャッシュ・ヒツトが生うると、メモ
リ動作がキャンセルされて、キャッシュ記憶がデータを
供給する。もしＩ１０データがキャッシュ中にないなら
、それはメモリから直接フェッチされるけれども、キャ
ッシュ・ラインは置き換えられない。 記憶中に格納すべきＩ１０データは、もしアドレスされ
たラインが既にキャッシュ中にあるならキャッシュ３４
０中に入れられ、そうでないなら直接記憶１６２中に入
れられる。 ４ＫＢキー記憶３４４は、１６ＭＢメモリのための記憶
キーを保持する。そのキー記憶し、４に×８に構成され
たアレイである。各バイトは、１つの記憶キーを保持す
る。各ＤＬＡＴエントリは、その４ＫＢプロ・ツク・ア
ドレスに関連付けられた記憶キーのコピーを保持する。 そのことは、反復的にページにアクセスする間のキー記
憶に対するアクセスの回数を著しく低減させる。記憶キ
ー副油てにおける変更は、キー記憶と、キャッシュ記憶
におけるコピーの両方に影響を与える。 レシーバ回路３５５を介してプロセッサ・バス１７０か
らキャッシュ・コントローラ１５３が受は取ったコマン
ド、データ及びアドレスは、コマンド、データ及びアド
レス・レジスタ３５０１．３第１及び３５２にそれぞれ
格納される。アドレス・レジスタ３４７は、関連するＳ
／３７０プロセッサ要素ＰＥ８５のための有効アドレス
の範囲を記憶する。比較論理３４８は、受信したアドレ
スの有効性を検証する。Ｓ／３７０アドレス比較論理３
４８は、ＰＥ８５及びＩ１０バス・アダプタ１５４の両
方からのアドレスを処理する。 アドレス比較境界（ＡＣＢ）レジスタ３５３比較機能は
、カスタマ領域を意図しているＳ／３７０主記憶参照が
ＩＯＡをアドレスしないことを保証する。ＡＣＢレジス
タ３５３は、Ｓ／３７０記憶１６２中の予約ＩＯＡ領域
と、非予約領域の間の分割（境界）Ｉｉを記憶する。Ｓ
／３７０記憶に対するめいめいのアクセスは、比較論理
３５４が受信アドレスをＡＣＢ値と比較する動作舎もた
らす。 （２）ＳＴＣＩ　１５５　（第３２Ａ及び３２Ｂ図）（
Ａ）序論 記憶制御インターフェース（ＳＴＣＩ）１５５は、Ｓ／
３７０チツプ・セット１５０を、バス論理１７８及びシ
ステム・バス３０（第１図）を介して、Ｓ／８８２３ｉ
化フオールト・トレラント記憶１６．１８に接続する。 記憶制御インターフェース（ＳＴＣＩ）１５５は、コマ
ンド毎の１乃至６４バイトからのデータ転送を決定する
全てのプロセッサ及びＩ１０記憶／フェッチ・コマンド
をサポートする。全てのＦＣＣ、リフレッシュ、メモリ
初期化及び構成、再試行などは、Ｓ／８８プロセッサ６
２及び記憶１６．１８によって処理される。５ＴＣ１１
６５の詳ル田なデータ・フローが第３２Ａ及び３２Ｂ図
に示されている。 ５ＴＣ１１５５は、記憶管理ユニット８３中の相手５Ｔ
ＣＩ　１５５ａ　（図示しない）と、相手ユニット２３
（第８図中の）対応５ＴＣＩ対とともに、各５ＴＣＩ中
の論理４０８（第２３Ｂ図）なとの調停によって、シス
テム・バス構造３０の制御を求めて調停する。５ＴＣ１
１５５は第７図から見て取れるようにモジュール９のＩ
１０コントローラ及び他のＣＰＵ２５．２７及び２９．
３１に対抗して調停するのみならず、Ｉ１０機能または
慣用的Ｓ／８８機能のためにバスの制御を要求し得る関
連Ｓ／８８プロセッサ６２（及びそのプロセッサの対及
び第８図のＣＰＵ２１，２３中の相手プロセッサ）に対
抗して調停しなくてはならない。 しかし、調停論理は、それ以外の点では、今から説明す
るプロセッサ及びＩ１０ボードのモジュール・パックパ
ネル・スロット位置に主として基づき、前述の米国特許
第４４５３２１５号に記載されているものとほぼ類似し
ている。調停フェーズの間に、バス・マスクとなる能力
をもちバス・サイクルを開始する準備ができているプロ
セッサ・モジュール９のどのユニットも、バス構造の使
用を求めて調停する。そのユニットは、バス・サイクル
要求信号を立ち上げ、それと同時に調停ネットワークに
よって、やはりバス・サイクル要求を主張しているより
高い優先順位のユニットがないかどうかをチエツクする
ａ調停フェーズの間にバス構造に対するアクセスを得る
ことに成功したユニットまたは対ユニットがバス・マス
クと称され、次のクロック・フェーズで転送サイクルを
開始させる。各メモリ・ユニット１６．１８は、決して
マスクとはならず、ＸＦＦはしない。サイクルの決定フ
ェーズの間に、そのサイクルのバス・マスクであると判
断されたユニットが、サイクル決定または機能信号のセ
ットを発生することによりサイクルのタイプを決定する
。バス・マスクはまた。アドレス信号を出して、アドレ
ス・パリティ線上にそのアドレス及び機能信号のための
偶パリティを配置する。プロセッサ・モジュールの全て
のユニットは、その内部動作状態に拘らず、機能及びア
ドレス信号を運ぶバス導体上の信号を常に受は取るけれ
ども、周辺制御ユニットは、パリティ信号を受は収るこ
となく動作することができる。決定されているサイクル
は、もしバス待機信号がその時点で出されたなら取り消
される。 応答フェーズの間に、ビジーであるシステムのアドレス
されたユニットは、そのサイクルを取り消すためにバス
・ビジー信号を発生することができる。例えば、メモリ
・ユニットは、ビジーである時か、リフレッシュ・サイ
クルの間にアドレスされたならバス・ビジー信号を発生
することができる。応答フェーズの間に発生されたバス
・エラー信号は、そのエラーがサイクルの決定フェーズ
の間にアドレスとともにあったがもじれないのでそのサ
イクルを取り消すことになる。データは、読取と書込の
両方のサイクルについて、データ転送サイクルの間にバ
スＡ及びＢ上で転送される。このことにより、システム
が、データ線の使用を求める再調停を依頼したり、ソー
ス・ユニットまたは宛先ユニットに関連するタグ・デー
タをもつ必要なくバス構造上で読取サイクルと書込サイ
クルの混合をパイプラインすることができる。 フルワード転送は、ＵＤＳ及びＬＤＳ（上下のデータ・
ストローブ）信号の両方を出すことによって達成される
。半ワードまたはバイト転送は、これらのストローブ信
号のうちの１つだけを出すことによって達成される転送
として定義される。 書込転送は、単にどのストローブ信号も出さないように
することにＪって、バス・マスクによってそのサイクル
の初期に取ｒ）消すことができる。読取られるスレーブ
・ユニットは、データとともにストローブ信号を出さな
くてはならない。ストローブ信号は、バス・データ・パ
リティの計算に含まれる。 データ転送フェーズの間に検出されたエラーは、そのエ
ラーを検出するユニットに、最初のデータ後サイクルで
ある次のタイミング・フェーズでバス・エラー信号を出
させる。周辺制御ユニットは、データを使用する前にエ
ラーが生じたかどうかを調べるために待機する。しかし
、シス１テムの中央処理ユニット２１及び主要メモリ・
ユニット１６は、受は取るや否やそのデータを使用し、
エラーの場合、事実上バックアップして、正しいデータ
を待つ。データ後サイクルの間のバス・エラー信号の発
生は、転送フェーズをして、転送サイクルの次の第６の
フェーズを繰り返させる。このことは、この第２のデー
タ後、すなわち第６のフェーズの間にバス構造上にデー
タを伝送したであろうところのサイクルを取り消すこと
になる。 示されているシステムの動作の正常パックプレーン・モ
ードは、全てのユニットが服従両（Ｏｂｅｙ　　Ｂｏｔ
ｈ）モードにある時であり、そのときＡバスとＢパスの
両方にエラーがないように見える。例えば、Ａバス上の
エラーに応答して、全てのユニットが同期的に服従Ｂ　
（ＯｂｅｙＢ）モードに切り替わる。モジュール９は、
Ｓ／８８中央処理ユニツト上で走る監視ソフトウェアに
まって動作の服従両モードに戻る。 動作の服従Ｂ及び服従Ａ（ＯｂｅｙＡ）モードの両方に
おいて、ＡパスとＢパスの両方がシステム・ユニットに
よって駆動され、全てのユニットは依然として完全エラ
ー・チエツクを実行する。服従両モードの動作との違い
は、ユニットが、データを反復させる必要なく、またサ
イクルを打ち切ることなく、服従していない１つのバス
上の更なるエラーを単にログするということだけである
。しかし、服従バス上のバス・エラー信号は、上述のよ
うにして処理され、全てのユニットをしてもう一方のバ
スに服従するようにスイッチさせる。 （Ｂ）システム・バス・フェーズ 第３３図は、モジュール９のための、バス構造３０上の
４つのパイプラインされた多重フェーズ転送サイクルを
もつ上述の動作を示す図である。 波形５６ａ及び５６ｂは、第３３図の一番上にラベルさ
れている１乃至２１と番号付けされた２１個の連続的タ
イミング・フェーズのために、Ｘバス４６にクロック３
８が印加するＳ／８８マスター・クロック及びマスター
同期信号を示す。波形５８ｂで表される、バス構造上の
調停信号は、図示されている２１のサイクルのおのおの
において、＃１、＃２、＃３．．．井２１のサイクル番
号で記されている新しいサイクルを求める調停を開始す
るために、各タイミング・フェーズの開始時点で変化す
る。第３３図は、波形５８ｂでサイクル決定信号を表す
。各サイクル毎のサイクル決定信号は、そのサイクルの
ための調停信号よりも１クロツク・サイクル後に発生す
る。第３３図はさらに、ビジー　待機、データ、Ａバス
・エラー、及びＢパス・エラー信号を示している。第３
３図の最下行は、システムが動作するバックプレーン・
モードをあられし、異なるモードの間の転移を示す。 第３３図をさらに参照すると、タイミング・フェーズ番
号１の間に、モジュール９は、サイクル＃１のためのサ
イクル調停番号を発生する。指定されているように、シ
ステムは、服従両モードで動作している。フェーズ１の
サイクル調停の間に決定されたバス・マスク・ユニット
が、サイクル決定信号波形６８ｂ上の指標＃１で指定さ
れるように、タイミング・フェーズ２の間に実行すべき
サイクルを決定する。また、タイミング・フェーズ２で
も、第２のサイクル、すなわちサイクル＃２を求める調
停が実行される。 タイミング・フェーズ３の間にはサイクル＃１に対して
はバス構造上に応答信号がなく、このことは、このサイ
クルが、タイミング・フェーズ４の間に生じ、データ波
形５８ｂ上で記号＃１で指定されているデータ転送を行
う準備ができていることを示す。また、タイミング・フ
ェーズ３の間に、サイクル＃２のサイクル決定が実行さ
れ、更なるサイクル＃３の調停が実行される。 タイミング・フェーズ４では、サイクル＃１のデータ転
送が行なわれ、サイクル＃３の決定が実行される。また
、波形５８ｆで示されるまうに、バスＡエラーがこのタ
イミング・フェーズの間に出される。このエラー信号は
、サイクル拌２を取り消し、そのモジュール中の全ての
ユニットを服従Ｂモードにスイッチする。タイミング・
フェーズ４のバスＡエラー信号は、前のタイミング・フ
ェーズ３において、システムの少なくとも１つのユニッ
トがＡバス４２からの信号に関連してエラーを検出した
ことを示す。そのエラーは、タイミング・フェーズ３の
間の波形５８のデータの欠如によって示されるはうに、
バス構造上にデータがないときに生じたものであり、そ
れゆえ、データ転送を繰り返す必要はない。 タイミング・フェーズ５の間に、服従Ｂモードで動作す
るシステムによって第５のサイクルが調停され、サイク
ル井４の機能が調停され、バス構造上には、サイクル＃
３のための応答が存在しない。従って、そのサイクルは
、タイミング・フェーズ６の間にデータ転送へと進む。 またタイミング・フェーズ６で、波形５８ｄで示すよう
にバス待機が出され、これはサイクル井４と関連する。 その効果は、そのサイクルを別のタイミング・フェーズ
の間延長し、サイクル＃５を取り消すことである。 新しいサイクル甘７は、タイミング・フェーズ井７で調
停され、その決定動作がサイクル＃６のために進行する
。タイミング・フェーズ８では、サイクル＃４のための
データが転送のためにデータ・バスに印加される。また
、タイミング・フェーズ８で、ビジー・バス信号が出さ
れ、この信号は、サイクル＃６の応答の一部であって、
そのサイクルを取り消す。 別のバス・エラーが出されるまでに、タイミング・フェ
ーズ９中の調停及び決定動作がそのパターンに続く。シ
ステムは既に服従Ｂモードで動作しており、従って、こ
の信号に応答して単にエラーをログするだけである。 タイミング・フェーズ１０中で出されタイミング・フェ
ーズ１１へと続くバス待機信号は、サイクル＃８をさら
に２期間フェーズ延長し、従って、そのサイクルのため
のデータが、指定されているように、タイミング・フェ
ーズ１３で転送される。これらのフェーズの間に出され
たバス待機信号はまた、示されているように、サイクル
＃９及び＃１０を取り消しする。待機信号によるサイク
ル井８の延長におけるフェーズ１０．１１、または１２
の間に出されたビジー信号は、サイクル＃８を取り消す
ことになる。尚、サイクル＃７のたるのデータ転送は、
タイミング・フェーズ１０において、このタイミング・
フェーズの間の待機及びビジー導体上の信号とは独立に
行なわれる。 タイミング・フェーズ１１．１２及び１４の間に生じる
更なるバスＡエラー信号もまた、システムに対して、ロ
グする以外の影響を及ぼさない。 というのは、システムは既に服従Ｂモードで動作してい
るからである。タイミング・フェーズ１４の間に出され
た待機信号は、サイクル＃１３を打ち消す。また、それ
は、サイクル＃１２を延長し、しかし、サイクル＃１２
は、タイミング・フェーズ１４の間に出されるビジー信
号によって打ち消される。サイクル井１１のためのデー
タは、タイミング・フェーズ１４の間に通常シーケンス
で転送される。更に、サイクル＃１４のデータ転送は、
タイミング・フェーズ１７で行なわれる。 タイミング・フェーズ１９では、タイミング・フェーズ
１８のサイクル井１５データ転送に直ぐ続いて、バスＢ
エラーが出される。このエラー信号は、サイクル＃１７
を取り消し、これは応答フェーズにあり、サイクル＃１
５のためのデータ転送の反復を開始する。その反復転送
は、サイクル＃２０の間に行なわれる。さらに、このエ
ラー信号は、モジュールを服従Ａモードに切り換える。 バス待機信号は、バス・マスクによってアドレスされた
スレーブ・ユニットによってのみ駆動され、データ転送
には影響を与えるように用意されていないことに留意さ
れたい。５ＴＣ１１５５は決してスレーブ・ユニットに
はならず、メモリのみにアドレスし、Ｉ１０デバイスに
はアドレスしないから、この線は、５ＴＣ１１５５によ
っては利用されない。 システム・バス論理１７８（第１９Ｃ図）は、５ＴＣＩ
　１５５からＳ／８８メモリ・ボード１６．１８へのリ
ンクを与え、調停論理４０８（第３２Ｂ図）を含む。バ
ス３０のために前記に定義したのと同一の基本的バス転
送サイクルが論理１７８によって使用される。すなわち
： （１）調停フェーズ−このフェーズは、どのサイクルで
もバス・コントローラがバスの支配権を巡って争うにつ
れて進行する。典型的には、調停の優先順位は、調停装
置のバックパネル・スロットＩＤに基づく。ＳＴＣＩデ
ザインの好適な形式の場合、調停優先順位は、単一ＣＰ
Ｕのスロット■Ｄに基づき、一方、優先順位を割当てる
ための各ＣＰＵ　（ＰＥ８５及びその対のユニット）上
のＦＩＦＯ殆ど満杯／殆ど空（ＡＦＥ）フラグ及び半満
杯（ＨＦ）フラグ線４０９は、多！ｌＣＰＵ実装構成に
おける実タスク要求に基づく。 （２）サイクル決定フェーズ−このフェーズは、以前の
サイクル中のバス許可に続く。それは、１６．３２また
は６４ビツト読取／書込転送を、記憶１６に対する２７
ビツト開始物理アドレスとともに指定するための、バス
３０のバスＦＮコードＡ及びＢ上の４ビット機能コード
を含む。 記憶１６は、好適な実施例では２Ｆ１６ＭＢである。全
ての記憶アクセスは、アドレス・ビット０が使用されな
いまうに１６．３２または６４ビツト境界上にある。よ
り正確には、バイト及びワード・アクセスは、バスＦＮ
コード定義と連結して第１４図にＵＤＳおよびＬＤＳ信
号によって示されている。 （３）サイクル応答フェーズ−このフェーズは、５ＴＣ
１１５５を、再調停し前のサイクル決定フェーズを再発
行するように強制することになるメモリからの、バス３
０上のバス・エラーまたはバス・ビジー条件を含み得る
。 （４）データ・フェーズ−（サイクル応答フェーズを過
ぎて〕記憶要求が一旦受は入れられると、サイクル応答
フェーズに続く　（サイクル決定）ニーズの２サイクル
後）サイクルでデータめフェーズが生じる。読取または
書込の１２５ｎｓ内に１６．３２または６４ビ・シトの
データを転送することができる。 （５）後データ・フェーズ−データが最初に転送された
２サイクル後システム・バス３０上で（ＳＴＣ１１５５
またはメモリ１６から）データの反復を強制するバス・
エラーがないかどうかをチエツクするために必要である
。Ａ及びＢバスは同一のデータを運ぶので、後データ・
フェーズの間はＡまたはＢパス・エラーが生じてもよい
。 バス３０を求めて調停するＳ／８８プロセッサ６２と、
バス３０を求めて調停・する５ＴＣＩ　１５５の間の重
要な相違点を次に説明する。典型的には、Ｓ／８８プロ
セッサ６２は、任意の時点で５つのフェーズのうちの１
つで動作する。しかし、５ＴＣ１１５５のフェッチ及び
記憶パイプライン能力のため、ＳＴＣＩは同時に５つま
でのフェーズ全てで動作することができる。例えば、６
４バイト読取動作の間に、５ＴＣ１１５５は、もしエラ
ーがないなら５つの全てのフェーズで動作することがで
き、５ＴＣＩは、連続する５つのサイクルの各々でバス
３０の調停制御を許可される。このことは、特にモジュ
ール９の単一プロセッサ・バージョンで、システム性能
を向上させる。 （ｃ）ＳＴＣＩ機能 ５ＴＣＩ機能のいくつかを以下説明する。 （１）Ｆ　Ｉ　Ｆ０４００−４個（６４×９ビツト）先
入れ先出し高速ＲＡＭが、４回までの６４バイト記憶コ
マンドをユニット１５５がビジーになる前に保持するこ
とを可能ならしめるパ・ンファを形成する。それはまた
、全てのデータのための入来パリティを出力まで保持す
る。Ｓ／３７０クロツク１５２は、コマンド及びデータ
をＦＩＦＯ４゜Ｏ中にクロックする。そして、Ｓ／８８
クロツク３８がＦＩＦＯ４００がらコマンド及びデータ
をクロックする。ＦＩＦＯ４００の好適な実施例は、Ｃ
ｙｐｒｅｓｓＳｅｖａｉａｏｎｄｕａｔｏｒ　Ｃｏｒｐ
＋によって１９８８年１月１５日に発行された製品情報
マニュアルの５乃至３４ページに詳細に記載されている
ＣＹ７Ｃ４０９である。 業界標準のハンドシェーク信号以外に、殆ど満杯／殆ど
空（ＡＦＥ）及び半分満杯（ＨＦ）フラグが与えられる
。ＡＦＥは、ＦＩＦＯが殆ど満杯または殆ど空のときＡ
ＦＥが高レベルとなる。そうでなければＡＦＥは低レベ
ルである。ＨＦは、ＦＩＦＯの半分が満杯のとき高レベ
ルとなり、さもなければ低レベルである。 メモリは、人力準備完了（ＩＲ）制御信号が高レベルの
時シフトイン（ＳＩ）（１号の制御の下でその人力に９
ビツトの並列ワードを受領する。そのデータは、出力準
備完了（ＯＲ）制御信号が高レベルの時（シフトアウト
（Ｓｏ）信号の制御の下で記憶されたのと同じ順序で出
力される。もしＦＩＦＯが満杯（ＩＲ低レベル）である
なら、８１人力のパルスが無視され、もしＦＩＦＯが空
（ＯＲが但レベル）ならＳＯ大入力パルスが無視される
。 より広いワードのための並列拡張は、個々のＦＩＦＯの
ＩＲ及びＯＲ出力をそれぞれ、論理的にＡＮＤすること
によって実現される。そのＡＮＤ演算は、全てのＦＩＦ
Ｏがそれ以上のデータを受は入れる用意がある（ＩＲ高
レベル）か、またはデータを出力する用意がある（ＯＲ
高レベル）ことを保証し、以て装置の間の伝搬遅延時間
の偏差を保証する。 読取及び書込動作は、完全に非同期的であって、以てＦ
ＩＦＯを、動作クロック周波数またはクロック位相が相
当に異なる２つのディジタル装置の間のバッファヒして
使用することを可能ならしめる。Ｆ　Ｉ　ＦＯ４００は
、読取ポインタと、書込ポインタと、既知のハンドシェ
ーキング（ＳＩ／Ｉ　Ｒ，５Ｏ１０Ｒ）（１号と、ＡＦ
Ｅ及びＨＦフラグを発生するもめに必要な制御論理を含
む、ＦＩＦＯが空の場合、ＳＴＣＩ論理はＳＯを高レベ
ルに保持し、以て、ワードが書かれた時、それが出力へ
直接伝えられる（ｒｉｐｐｌｅ）。そのＯＲ信号は、１
内部サイクルの間高レベルで、次に再び低レベルに下が
る。もし更なるワードがＦＩＦＯに書かれるなら、それ
らは最初のワードに足並を揃え、ＳＯが像れべるに引き
下げられるまで出力上には現れないことになる。 データは物理的にはメモリを伝搬しない。データを移動
する代わりに読取及び書込ポインタがインクリメントさ
れる。書込ポインタをインクリメシトしＳ、　Ｉ入力か
ら空のＦＩＦＯのＯＲ出力へ１号を伝搬するために必要
な時間（フォールスルー時間）または、読取ポインタを
インクリメントし８０人力から満杯のＦＩＦＯのＩＲ比
出力信号を伝搬するために必要な時間（バブルスルー時
間）がデータをＦ　Ｉ　ＦＯ４００を通じて渡すことが
できる速度を決定する。 電源投入時に、ＦＩＦＯは、マスター・リセット信号に
よってリセットされる。このことは、装置を主条件に入
らしめ、それはＯＲ信号が低レベルであると同時にＩＲ
（ｉ号が高レベルであることに町って通知される。この
条件では、データ出力（Ｄｏｏ−ＤＯ８）は廷レベルで
ある。ＡＦＥフラグは高レベルであって、ＨＦフラグは
低レベルである。 空位置の可用性は、人力レディ（ＩＲ）（ｉｔ号の高レ
ベル状態によって示される。ＩＲが高レベルであるとき
、シフトイン（Ｓｌ）ビン上の低レベルから高レベルへ
の遷移は、入力上のデータのＦＩＦＯ４００へのロード
を引き起こす。ＩＲ信号は次に低レベルになり、そのデ
ータがサンプルされたことを示す、ＳＩ倍信号高レベル
から仰レベルへの遷移は、もしＦ　Ｉ　ＦＯ４００が殆
ど満杯であるか殆ど空であるなら、ＩＲ信号の低レベル
からへの遷移と、ＡＦＥフラグの低レベルから高レベル
への遷移を示す。 ＦＩＦＯ４００の出力におけるデータの可用性は、出力
レディ（ＯＲ）信号の高レベル状態によって示される。 ＦＩＦＯがリセットされた後、全てのデータ出力（ＤＯ
Ｏ−Ｄ○８）は但レベルになる。ＦＩＦＯが空である限
り、ＯＲ信号は低レベルにとどまり、それに印加された
全てのシフトアウト（ＳＯ）パルスは無視されることに
なる。 データがＦＩＦＯにシフトして入れられた後、０Ｒ１Ｊ
号は高レベルになる。 ２つのフラグ、ＡＦＥ及びＨＦは、どれだけのワードが
ＦＩＦＯ中に格納されているかを記述する。ＡＦＥは、
８個またはそれ以下、あるいは５６個またはそれ以上の
ワードがＦＩＦＯに存在するとき高レベルとなる。さも
なければ、ＡＦＥは低レベルである。ＨＦは、３２個ま
たはそれ以上のワードがＦＩＦＯに格納されているとき
高レベルとなり、さもなければＨＦフラグは低レベルで
ある。フラグ遷移は、ＳＩ及びＳＯの下降端に関連して
生じる。 （２）ＳＢＩ論理−３／３７０プロセッサ８５をしてＳ
／８８記憶１６に対する読取／書込を開始することを可
能ならしめるシステム／８８パス・インターフェース（
ＳＢＩ）論理１７８゜これは、１６．３２または６４ビ
ツト転送を開始するべくパス３０にアクセスするために
、毎サイクル調停するための論理４０８をもつ。論理１
７８インターフエース線及び調停論理４０８は好適には
、ここで変更している個所を除いては米国特許第４４５
３２１６号に記述されているタイプのものと同様である
。 （３）フォールト・トレランス−ＦＩＦＯバッファ４０
０を含む全てのＳＴＣＩ論理は、Ｓ／３７０プロセッサ
・ボード上で自己チエツクを行うために、２重化されて
いる。単一の論理は、比較論理４０２ａ乃至ｇと、破断
論理４０３と、クロック発生論理（図示しない）のみで
ある。このように、５ＴＣ１１５５は、第８図の記憶管
理ユニット８３の一部である実質的に同一の対の５ＴＣ
１１５５ａ　（図示しない）をもつ。 比較論理４０２ａ乃至ｇは、第８図の比較論理１５を形
成し、破断論理４０３は、第８図の共通制御論理７５を
形成する。好適な実施例では、Ｓ／３７０比較チエツク
は、パス構造３０を介してのエラー・データの分散から
保護するために対の５ＴＣ１１５５，１５５ａでのみ実
行される。しかし、Ｓ／３７０マシン・チエツク及びパ
リティ・エラーは、パス４６０を介して論理４０３に供
給される。ＢＣＵパス２４７．２２３上のいくつかのエ
ラーは、Ｓ／８８比較回路１２ｆ（第８図）によって取
り上げられる。 （４）アドレス・チエツク−８７８８記憶１６中に有効
物理Ｓ／３７０ユーザー・アドレスを生成するためにベ
ース・オフセット（第１０図）を使用する間に、各Ｓ／
３７０プロセッサ記憶空間１６２などのサイズが違反さ
れないことを保証するために、メモリ・マツプされた２
つのレジスタ４０４．４０５　（ＭＥＭベース及びＭＥ
Ｍサイズ）が与えられる。 （５）同期的動伴−５／３７０クロツク１５２は、バス
３０及び同期化ユニ・シトｌ５８（第１９Ｃ図）を介し
て、Ｓ／８８クロツク３８（第７図）から導出され、Ｓ
／８８クロツク３８の開始からのＳ／３７０発振器入力
周期内のクロック間の同期をもたらす。このことは、連
続読取（例えば６４バイト読取コマンド）をメモリ１６
２からＳ／３７０チツプ・セットへと待機状態をはさむ
ことなくパイプラインさせる（システム・バス３０上で
５ＴＣ１１５５に許可された連続的サイクルを想定して
）ことを可能ならしめる。 （６）ＳＴＣバス・インターフェース−全ての標準的Ｓ
／３７０フエツチ／記憶コマンドは、そのコマンド・キ
ャンセリングとともに実行される。 パリティ・エラーまたはＦＣＣエラーは、Ｓ／３７０オ
ペレーティング・システムに報告されずに、再試行（Ｅ
ＣＣまたはバス・パリティ・エラー］として処理される
か、破壊される（内部ボード・パリティ・エラー）。６
４バイト線境界交差は、アドレスの巻き込みをもたらす
。 第１１図に示すように、５ＴＣＩ　１５５は、Ｓ／３７
０動的（仮想）アドレス変換を処理し、８ＫＢ命令／デ
ータ・キャッシュと６４エントリＤＬＡＴ３４１　　（
ディレクトリ・ルックアサイド・テーブル）を利用する
キャッシュ・コントローラ・ユニット１５３を介してＳ
／３７０プロセッサ８５にインターフェースする。こう
して、全ての実／仮想Ｉ１０またはプロセッサ転送は、
ユニ・シト１５３によってＳＴＣバス１Ｓ／上に発行さ
れる「実コアドレスをもたらす。典型的には、バス・ア
ダプタ１５４またはＳ／３７０プロセッサ８５が「実」
記憶動伴を行う時、ユニット１５３は、５ＴＣ１Ｓ／上
で発行された後でコマンドのキャンセルをもたらし得る
キャッシュ・ヒツトの場合を除いては、単にプロセッサ
・バス１７０からＳＴＣパス１Ｓ／への移行段として働
くだけである。 次に、４１本のＳＴＣパスバス（第３２Ａ図及び第３０
図）について簡単に説明する。ＳＴＣデータ／アドレス
／コマンド・バス４０６は、３２本の双方向データ・バ
ス線に加えてバイト毎の奇数パリティをもつ。このバス
は、エサイクルでコマンド及びアドレスを、記憶動作の
後の各サイクル上で３２ビツトまでのデータを運ぶため
に使用さｔＬ６゜ＳＴＣ有効線は、５ＴＣ１１５５に対
して、コマンド／アドレスが同一サイクル中のＳＴＣバ
ス上で有効であることを知らせるために、ユニット１５
３に町って使用される。ＳＴＣキャンセル線は、５ＴＣ
１１５５に対して前に発行口たコマンドをキャンセルす
るためにユニット１５３によって駆動される。ＳＴＣビ
ジー線４４０は、ｒＳＴＣ有効」が発行された１サイク
ル後、５ＴＣＩがビジーであって新しいコマンドを受は
入れることができないことをユニット１５３知らせるタ
メニ、５ＴＣ１１５５によって駆動される。ＳＴＣビジ
ー線４４０は、ユニット１５５が新しいコマンドを受は
取ることができる１サイクル前に解放される。 １ｉ４３３上のＳＴＣデータ無効は、データがフェッチ
で戻されるのと同じサイクル中でユニット１５３に対し
てデータ転送を無効化するために５ＴＣ１１５５によっ
て発行される。ユニット１５３は、もしその線が活動化
されているならそのデータ・サイクルを無視する。この
線は、高速ＦＣＣエラーがバス３０上で発生し、５ＴＣ
１１５５，１５５ａの対論理の間でデータの不一致が生
じ、あるいはバス３０読取サイクルの間に不正なパリテ
ィが検出されたとき、データと一致して送られる。 ＳＴＣデータ転送線４４１は、後のサイクル中のＳＴＣ
バス１Ｓ／上のデータ転送を通知するためにユニ・シト
１５３に対して５ＴＣ１１６５によって駆動される。記
憶の場合、４Ｉ４４１は、ユニット１５３が次のサイク
ルで次の３２ビツト・ワードを供給すべきことを指示す
る。フェッチの場合、：！４４１は、ユニット１５３に
、もし次のサイクルでＳＴＣデータ無効によって拒否さ
れないなら次のサイクルが有効なデータを含むであろう
ことを知らせる。５ＴＣ１１５５デザインは、上述の全
ての状態が１つのＳ／３７０ＣＰＵ内で同時にアクティ
ブであることを可能ならしめるように完全にパイプライ
ンされている。このまうにして、連続的にバスが許可さ
れエラーがないと想定すると、５ＴＣ１１５５は、３２
ビツト、６２．５ｎｓＳＴＣバス１Ｓ／上へ＜１２５ｎ
ｓシステム・バス３０サイクル毎の）６４ビツト読取を
利用して待機状態なく、フェッチ上のパイプラインされ
たデータを維持することができる。 システム／８８インターフエース４１０は、５ＴＣ１１
５５中で、ＢＣＵローカル仮恵アドレス空間内のＭＥＭ
サイズ・レジスタ４０５及びＭＥＭベース・レジスタ４
０４に対するアクセスをサポートするために使用される
。また、「破断」４０３及び「バス割り込み要求（ＩＲ
Ｑ）Ｊエラーは、バス３０上の廷侵先順位保守割り込み
を単一ＣＰｔＪとして駆動するために、Ｓ／８８プロセ
ッサ・ボード上のエラーと結合される。 バスＩＲＱエラーは、それらのエラーが、通常、同一ま
たは相手ボードによって異なることが検出されたバス３
０からの非保１（２号のため、「破断」エラーが切断す
るまうにはバス３０をボードから切断しない、という点
で破断エラーとは異なる。これらのエラーは、ボードが
服従両モードにあるときのみアクティブとなる。 さらに、１８４１１．４１２．４１３上の「服従Ａ」、
「服従Ｂ」及び「２重化」信号は、Ｓ／３７０プロセッ
サ内で再び実現されるのではなくてＳ／８８プロセッサ
・ボード論理から駆動される。服従Ａ／服従Ｂ信号は、
チエツク及び駆動側データ人力マルチプレクサのための
入力マルチプレクサ７１．７３を制御し、バス・エラー
条件中でゲートするために使用される。線４１３上の２
重化信号は、ボードが対になっていることを知らせるた
めに使用される（すなわち、対のボードが連続的スロッ
トにあるときそれらが一緒に調停することを保証するた
めにバス調停論理４０８中で使用される）。 服従Ａ及びＢ信号は、十服従Ａ、−服従Ａ、十服従Ｂ、
−服従Ｂを提供するために反転される。 十服従Ａ、−服従Ａ信号は、レジスタ４２８及び４２９
にそれぞれ印加される。レジスタ４２８及び４２９は、
バス構造３０のＡ及びＢバスにそれぞれ結合される。Ｓ
／８８クロック信号（図示しない）は、３つのモードＡ
、Ｂ及び両について、Ａ及びＢバスからのデータをレジ
スタ４２８及び４２９にクロックする。°レジスタ４２
８中のデータは、バスが服従、ｌたは服従Ｂモードで動
作しているときバス４３５．４３６にゲート・アウトさ
れ、レジスタ４２９は、服従Ｂモードの間のみバス４３
第１４２８上にゲートアウトされる。同様に、第３４図
で見て取れるように、５ＴＣＩＩ５５ａのレジスタ４２
８ａの内容は、服従Ｂまたは服従両モードの間に同様に
ゲートアウトされる。レジスタ４２９ａの内容は、服従
Ａモードの間にゲートアウトされる。レジスタ４２８．
４２９及び４２８ａ、４２９ａの出力をＯＲすることに
よりめいめいのデータ人力マルチプレクサ機能７１．７
３（第３図）が実行される。 Ｌ、ジスタ’４０５．４０４中（ｆ）　Ｍ　Ｅ　Ｍ　”
ｊ　−１’　ス／　ＭＥＭベース値は、ＢＣＵローカル
・アドレス空間によって、Ｓ／８８プロセッサ６２仮想
アドレス空間中にメモリ・マツプされる。それらは、所
与のＳ／３７０ＣＰＵ内空間が一旦与えられると、Ｓ／
８８ブート処理の間にセットしなくてはならない。それ
らは、ＳＴＣＩ記憶／フェッチ動作が進行中でない限り
Ｓ／８８によって変更することができる。 レジスタ４０４．４０５は、ローカル・アドレス（００
７ＥＯＩ　ＦＣ）を介して第１９Ａ図のアドレス・デコ
ード論理２１６によってアクセスされ、次のデータを含
む。すなわち、ＰＡビット２０−２３及びＰＡビット２
０−２７であって、それらはそれぞれ、Ｓ／３７０記憶
１６２サイズ＜ＭＥＭサイズ）と記憶ベース・アドレス
（ＭＥＭベース）に等しく、 ＭＥＭサイズ＝　Ｓ／３７０から記憶領域１６２に割当
てられた主記憶のメガバイト（１乃至１６） ＭＥＭベース＝記憶領域１６２に割当てられた記憶１６
の物理的アドレス空間のアドレス・ゼロからのオフセッ
トのメガバイト ＰＡ＝Ｓ／８８の変換された仮想アドレス（すなわち物
理アドレス） 論理２１６がアドレス００７ＥＯＩＦＣをデコードする
時、そのサイズ及びアドレス・ビットは、そのバス１６
１Ｄを介してプロセッサ６２によってレジスタ４０５．
４０４中にセットされる。この動作の間、論理２１６は
、プロセッサ６２をその関連ハードウェアから切り放し
、以てレジスタ４０４．４０５のローディングがＳ／８
８オペレーティング・システムに対して透過的となる。 さらに、Ｓ／３７０オペレーティング・システムは、Ｓ
／３７０記憶１６２にアクセスする際に、それらの存在
または用途に気づかない。 第３２Ａ、Ｂ及び３０図はまた、記憶制御インターフェ
ース１５５によって使用される信号ｌ１０１ＩｉＩをも
あられしている。更にこれは、ＳＴＣパス１Ｓ／に加え
て、Ｓ／８８システム・バス３０と、Ｓ／８８プロセッ
サ６２と、Ｓ／８８ＣＰＵボード１０２上の論理４１５
にインターフェースするために必要な全ての線を含む。 説明の便宜上、第８図のトランシーバ１３は第３２Ａ、
Ｂ図には示されていない。 （Ｄ）データ記憶動作 キャッシュ・コントローラ１５３がらの記憶コマンド上
で、５ＴＣ１１５５はそのコマンドをアドレス／データ
・バス４０６（これはＳＴＣバス１Ｓ／の一部である）
のビットＯ−７上にクロックにより乗せ、それを、５Ｔ
Ｃ１Ｆ効ビツトとともにコマンド・バッファ４１６に格
納し、ま・たバッファ４１７に格納する。ＳＴＣビジー
は、そのユニット１５５がビジーであることを示すため
に論理４０１によって次のサイクルの間にｌ１４４０上
で立ち上げられることになる。ところで、バス４０６上
の２４ビツト実アドレスもまた、アドレス・レジスタ４
１７中ヘクロツクされる。 ＦＩＦＯ４，ＯＯが満杯でなく、コマンド中に指定され
ている全データ転送長く６４バイトまで）を受は入れる
ことができる（ＦＩＦＯオーバーフローなし）限り、Ｓ
ＴＣデータ転送が論理４０１によって立ち上げられ、こ
のコマンドのための全てのデータ転送が完了するまで各
サイクルでアクティブにとどまることになる。記憶時、
ＳＴＣデータ転送は、キャンセルが発行されていないこ
とが確認されるまで（ＳＴＣ有効後の２サイクルまで）
発行されない（そしてこれにより、そのコマンドはＦＩ
ＦＯにシストされない）。 しかし、この期間、論理４０１はレジスタ４１７からレ
ジスタ４４２に２４ビツト・アドレスをシフトし、その
データの最初の４ビ・シトがユニット１５３かもレジス
タ４１７にシフトされる。さらに、ＦＩＦＯＨＦ及びＡ
ＦＥフラグ４０９が、コマンド・バッファ４１６からデ
コードされたバイト転送長に比較される。ＦＩＦＯフラ
グは、バッファ゛フラグの４つの範囲のうちの使用され
ている１つを示す。もし、最悪の場合のバッファ深さに
追加された時、バイト転送長にコマンド・ワード・デー
タの４バイトを加えた値がＦＩＦ０６４ワード容量を超
えるなら（それはＦＩＦＯフラグによって示される）、
全てのＳＴＣデータ転送活動は、このオーバーフロー条
件が消滅するまで保留される。このことは、フラグ状況
の変化を引き起こすようにＦＩＦＯから十分なワードが
シフトアウトされるや否や起こる。 もしキャンセルが生じず、ＦＩＦＯオーバーフローも存
在しないなら、ブロック４０１からデコードされ、マル
チプレクサ４４７を介してレジスタ４４２からの２４ビ
ツト・アドレスと組み合わされたコマンドが、ＦＩＦＯ
４００に格納される。アドレス・レジスタ４１７からの
その後の３２ビツト・データ・ブロックは、−旦最初の
記憶コマンドがＦＩＦＯにシフトされると、連続サイク
ルでレジスタ４４２を介してＰＩＦＯ４００に格納され
る。ゲート４２３は、バス３０上への１６ビツト転送の
ため、下位１６ビ・シトを上位１６ビツト上へマルチプ
レクサするために使用される。 Ｓビットは、記憶をフェッチとは区別するために使用さ
れ、Ｃ／Ａビットは、第３５図から見て取れるまうに、
ＦＩＦＯ中でコマンド・ワードとデータ・ワードを区別
するために使用される。パリティは、ＦＩＦＯを通じて
維持される。 ＦＩＦＯ入力及び出力は、異なるようにクロックされる
。データは、Ｓ／３７０クロツクによってＦ　Ｉ　ＦＯ
４００ヘシフトされ、その間Ｓ／８８クロックによって
シフトアウトされる。そのタイミングは、ＦＩＦＯが空
のときのＦＩＦＯの最悪の場合のフォールスルー時間（
Ｓｏｎｓ）に対処するようにセットされる。ＦＩＦＯコ
マンドは、第３５図に示されており、ここで、 ５＝（１＝記憶、２＝フエツチ） Ｃ／Ａ＝（１＝コマンド／アドレス、０＝データ） Ｐ０１＝バイト０．１偶パリテイ Ｐ２３＝バイト２．３偶パリテイ ＬＤＷ＝下位データ・ワード選択（上位ワード上でマル
チプレクスされた下位データ・ワード、この場合、ＰＯ
１＝Ｐ２３） ６４Ｂ　　ＯＶ’ＦＬ＝奇数アドレス配置のための１６
ワード転送超過追加的な３２ビツト・データ転送サイク
ルを要する ３２Ｂ１１６Ｂ、８Ｂ、４Ｂ＝重み付けされたバイト転
送カウント ＴＲＬＩ、０；「後端」ワード中の有効バイトのエンフ
ード（最後の３２ビツト転送）ＦＩＦＯ４００の人出力
の両側上のブロック４０１における個々のシーケンサか
、ＦＩＦＯから出入する転送を追跡する。出力シーケン
サは、実際に、現在のフェッチまたは記憶コマンドのた
めに保留であるパス３０データ転送の数を追跡する。コ
マンド・ワードが−ＨＦＩＦＯ出力に到達すると、Ｃ／
Ａビット＝１が論理４０１でデコードされ、以前のコマ
ンドが未了で保留状態にない限り、Ｆ　Ｉ　ＦＯ４００
からのＳ／３７．０実アドレスが論理４２２及び４２３
を介してベース・レジスタ４０４と組み合わされ、それ
は次に、転送カウントが出力シーケンサにロードされて
いる間に、アドレス・バッファ４２０中に開始「物理」
アドレスとしてロードされる。また、調停論理４０８が
調停を開始するようにセットされる。 論理４０日中のサイクル制御論理は、フェッチと記憶の
両方の動乍につき、全てのアクティブ５ＴＣ１１５６バ
ス・フェーズを追跡することになる。パス３０状況線（
すなわち、バス・ビジーパス・エラー）とともに、この
論理は、通常のパス３０フエーズ動忰を処理し、またキ
ャンセルされるサイクル決定またはデータ・フェーズを
もたらすエラー条件を処理するために、５ＴＣ１１５５
内で使用される。 物理アドレスはまず、論理４２２でＦ　Ｉ　ＦＯ４００
からのＳ／３７０２４ビツト実アドレスの上位４ビツト
をレジスタ４０５中のＳ／３７０記憶サイズ値と比較す
ることによって形成される。もしＳ／３７０アドレス・
ビットがＳ／３７０プロセッサ８５のために割当てられ
たサイズ領域を雇えないなら、その上位４ビツトは次に
論理４２３によってレジスタ４０４中のＳ／３７０紀憶
ペース値に加えられ、バッファ４２０中の下位ビット１
９−１に連結されて、Ｓ／３７０領域１６２への開始Ｓ
／８８アドレスとして使用される物理的２７ビ・シト・
ワード・アドレスとなる。さもなければ、ソフト・プロ
グラム・チエツクが報告される。何らかの６４バイト・
アドレス境界交差は、開始アドレスへの巻返しをもたら
すことになる。 アドレスＵ／Ｄレジスタ４２１は、外出物理アドレスの
ビット５−２を保持するために使用される。それは出力
シーケンサと同期してクロックされ、正常にインクリメ
ントされている間に、サイクル応答フェーズのバス・ビ
ジーまたはバス・エラー条件に応答する時、デクリメン
トすることができる。出力シーケンサが−Ｈロードされ
ると、関連する論理が、バス・エラー及びバス・ビジー
条件に応答する間に、論理４０８を介してのパス調停許
可に基づき記憶サイクルを開始する。適当なＳ／８８機
能コードがＳ／８８記憶コマンドに対応して論理４０１
により発生され、その機能コードは、調停要求が許可さ
れた時バス構造３０のＡ、Ｂバスに対して印加するため
にレジスタ４４３に配置される。 出力シーケンサは、通常、各許可毎に、バス３０に対す
る３２ビツト転送の場合１だけ、６４ビツト転送の場合
２だけデクリメントされ、それはゼロに到達してそれ以
上のバイトが現在のコマンドによって転送されないよう
になるまで続く。 サイクル決定フェーズと重なるサイクル応答フェーズの
間のバス・ビジーまたはバス・エラーの場合（背中合せ
の許可）、出力シーケンサはキャンセルされた３２ビツ
ト転送について１．６４ビツト転送（フェッチのみ）に
つき２だけインクリメントされることになる。 同時に、アドレスＵ／Ｄカウンタ４２１が、キャンセル
された３２ビツト転送の場合１だけ、６４ビツト転送の
場合（フェッチのみ）２だけデクリメントされる。 データ・アウト・レジスタ４２５は、外出データをバッ
ファするために使用される。データ・アウト保持レジス
タ４２６は、後のバス・エラー（ＡまたはＢバス）のた
めにデータを再駆動する必要がある場合に必要である。 この場合、（高位アドレスまでの）後のデータは、その
データ転送は初期転送の後２サイクル繰り返さなくては
ならないのでバス・エラーに関連する以前のサイクル・
データよりも前に受は入れ記憶１６．１８に格納するこ
とができる（記憶とは異なり、フェッチされたデータは
、シーケンスから外れて受けてることはできない）。と
ころで、バス調停論理４０８は、全ての転送が開始され
バス３０上に受は入れられるまでサイクルを求めて連続
的に調停する。バス３０及び記憶１Ｇ、１８に対する調
停とデータ転送は、上記（Ｂ）章で説明したのと同様で
ある。 最後に、このＦＩＦＯデザインは、ビジーになる前に６
４ワードまでの転送（はぼ４グループの６４バイト記憶
転送）を許容する。記憶の場合、ＦＩＦＯが満杯でなく
その記憶に関連するコマンド及びデータを受は入れるこ
とができる限り、ＦＩＦＯには完了まで連続的にロード
が行なわれる。結局、各記憶コマンドが実行された後に
ＳＴＣビジーが下降され、これを以てユニット１５３が
解放され、Ｓ／３７０プロセッサ８５をして実行の継続
が可能ならしめられる。ユニット１５３における高いキ
ャッシュ・ヒツト率を仮定すると、ＦＩＦＯ中のほぼ４
回の６４バイト記憶または３２回の１乃至４バイト記憶
に等価なものをバッファすることにまり性能が相当に改
善される。 さて、５ＴＣ１１５５が５ＴＣＩ対１５５．１５５ａの
「駆動側」であり、５ＴＣ１１５５ａが「エラー・チエ
・ツク側」であると仮定する。それゆえ、第３２Ｂ図に
示すように、５ＴＣ１１５５のみがバス構造３０上に信
号（制御、アドレス、データ）を駆動する。信号がバス
Ａ及びＢの両方に意図されている場合、５ＴＣ１１５５
駆動線は（第３２Ｂ図には示さないトランシーバ１３を
通じて）Ｌ）両方のバスに結合されるものとして示され
る。５ＴＣ１１５５ａにおいては、対応する線は、バス
構造３０には結合されず、端に比較論理４０２ａ乃至ｇ
に結合される。 比較論理４０２ｇは、バッファ４２０からのアドレス・
ビット２７−６と、アドレスＵ／Ｄカウンタ４２１から
のアドレス・ビット５−２と、パリティ発生器論理４４
５からの変更されたアドレス・ビット１及びパリティ・
ビットと、レジスタ４４３からの機能コードを、５ＴＣ
１１６５ａからの対応するビットと比較する。そして、
不一致の場合、論理４０２ｇが破断論理４０３と、バス
・エラーＡ及びＢ線に対してエラー信号を印加する。 論理４０２ｅは、データ・アウト・レジスタ４２５から
のデータ・アウト・ビットｅｓＴｃＩ５５ａからの対応
するビットと比較し、論理４０３と、バス・エラーＡ及
びＢ線に対して不一致信号を印加する。論理４０２ｄは
、ＦＩＦＯ論理４０１からのビットを５ＴＣＩ　１５５
ａからの対応するビットと比較する。ＡＮＤゲート４４
６は、ＳＴＣビジー信号が線４４０上でアクティブであ
る間にＳＴＣ有効信号が立ち上げられたなら、論理４０
３に対してエラー信号を与える。 （Ｅ）データ・フェッチ動作 フェッチ・コマンドは、上述のレジスタ４１６．４１７
．４４２とＦＩＦＯ４００を通じて、記憶コマンドと同
一の経路に従う。１つの相違点は、バス３０を介して記
憶１６２からレジスタ４２８または４２９にデータが受
領されたことが知られるまで、ＳＴＣデータ転送１号が
ＳＴＣバス論理４０８上で立ち上げられない、というこ
とである。フェッチ・コマンド及びＳＴＣ有効コマンド
が受領されてレジスタ４１Ｇに格納される。そのコマン
ドと内部記憶アドレスは、レジスタ４１７に格納される
。ＳＴＣビジーが除去されるまでキャッシュ・コントロ
ーラ１５３が別のコマンドを送るのを防ぐために、次の
ＳＴＣバス・サイクルの間にＳＴＣビジー信号を発行す
る。 次に、フェッチ・コマンドが受領された時、キャッシュ
・コントローラ１５３がフェッチされたデータが受領さ
れるのを待っているので、フェッチされたコマンドが完
全に実行されるまでＳＴＣビジーロ号が論理４０１によ
って維持される（記憶サイクルの間に、全ての記憶デー
タがコントローラ１５３から転送されるや否やＳＴＣビ
ジーが除去されている）。フェッチ・コマンド・サイク
ルの間に、ＳＴＣビジーは、Ｐ　Ｉ　ＦＯ４００中のど
れか及び全ての記憶コマンドが実行されるまで維持され
なくてはならず、次にフェッチ・コマンドが実行される
。５ＴＣ１１５５に対する次のコマンドの転送を許容す
るためにＳＴＣビジーを除去することができるのはよう
やくそれからである。 レジスタ４１６．４１７にコマンドを記憶することに続
くサイクルにおいては、コマンド及びアドレスがレジス
タ４４２に転送され、次にＰＩＦ０４００に転送される
。 Ｓ／３７０フエツチ・コマンドがＰ　Ｉ　ＦＯ４００の
最後の段に受領された　（そして、上述のように出力レ
ディが高レベルになった）時、Ｃ／Ａ及び他のコマンド
・ビットが論理４０１でデコードされる。調停サイクル
要求が許可された時、デコードされたＳ／３７０コマン
ド・ビットに対応するＳ／８８機能コードが、バス構造
３０に対する印加のためレジスタ４４３に配置される。 許可及びその後のサイクル決定フェーズと、サイクル応
答フェーズに続いて、サイクル応答フェーズの間にバス
・ビジーまたはバス・エラーが報告されなかったと仮定
すると、５ＴＣ１１５５はデータ・フェーズに入る。最
初の３２ビツトは、ＤＰＳＩＪＤＳ、ＬＤＳとともに、
記憶１６とその相手の領域１６２中の適当な位置からの
構造３０のＡ、Ｂバス上で受領され、Ｓ／８８クロツク
のバス３０サイクルの後半の開始にまり、レジスタ４２
８，４２９中にそれぞれラッチされる。 服従両モードまたは服従Ａモードがアクティブであると
仮定すると、データは次のＳ／８８クロツク・サイクル
（次のバス３０サイクルの開始）でレジスタ４２８から
バッファ４３０ヘゲートされる。６４ビツト転送の場合
、第２の３２ビツトが、以前のデータのバ・ンファ４３
０への転送と同時にレジスタ４２８及び４２９にラッチ
される。 パリティ発生器４３１は、バ・ソファ４３０に記憶され
ているデータ・ワードに奇パリティを追加する。これら
のデータ及びパリティ・ビットは、受領されたＵＤＳ、
ＬＤＳ、及びＤＰビットとともに、バス４３５及び４３
６を介して論理４０２Ｃに印加される。論理４０２Ｃは
、これらのビットを、対の５ＴＣＩ　１５５ａ中で発生
された対応ビットと比較する。バッファ４３０はここで
、第１のデータ・ワードとパリティとを、ＳＴＣバス１
Ｓ／のバス４０６を介してキヤ・ｙシュ・コントローラ
１５３に転送するために次のＳＴＣバス・サイクルの間
に駆動すべきバッファ４３２上にゲートする。バッファ
４３２は、Ｓ／８８クロツクの活動化の後同期化される
Ｓ／３７０クロツクによって刻時される。Ｓ／８８とＳ
／３７０の両方のクロックに対して同一の６２．５ｎｓ
周期が決定されているので、このことは、バス３０から
ＳＴＣバスへの連続的な読取のパイプライン化を可能な
らしめる。こうして、好適な実施例では、２ツノｓＴｃ
　Ｉ　１５　Ｓサイクルが１２５ｎｓの各バス３０サイ
クルの間に実行される。 ５ＴＣＩ　１５５に対する順次的な許可を仮定すると、
第２のデータ・フェーズが上述の第１のデータ・フェー
ズに統〈ことになる（バス・エラーがないものとする）
。６４ビツト・データ転送を想定すると、データはこの
とき、バッファ４２８（服従Ｂモードの場合バッファ４
２９）からバッファ４３０へとクロックされるデータと
同時にレジスタ４２８及び４２９へとクロックされるこ
とになる。よって、好適な実施例においてパイプライン
されたデータ・フローを維持するために、連続的な６４
ビツト転送がどのようにして利用され得るかが理解され
よう。 データ・フェーズの間に高速ＦＣＣエラーまたはデータ
ネ一致またはパリティ−エラーが発生した場合、ＳＴＣ
アドレス／データ・バス４０θ上のデータと同時に、論
理４０２ＣによってＳＴＣ無効が線４３３上に発行され
る。さらに、もし後のデータが、データが無効化された
サイクルの後のサイクルで到着するなら、そのデータ・
サイクルに続いて、Ａ及びＢバスの両方で、５ＴＣＩＳ
ＢＩ論理に町ってバス・エラー条件が強制される。この
ことは、２サイクル後に（すなわちバス・エラーが報告
されてがら１サイクル後に）データが再駆動され、以て
フェッチされたデータを順序に従って転送することによ
ってＳＴＣバス上のデータの完全性と機能性を維持する
ことを保証する。Ａ及びＢパス上の駆動バス・エラーは
、「真の」バス・エラーに対するＦＣＣエラー条件を報
告するメモリ１６に等価であり、以てシステム・バス３
ｏ上の全てのコントローラに沿うバス服従論理中に変化
を引き起こさないようにする。 同様に、バス４３５．４３６を介する入来データとチエ
ツク・パリティを比較するために使用される論理４０２
Ｃはまた、レジスタ４２８または４２９を介するシステ
ム・バス３０がらの「巡回ｊデータ比較を実行すること
によって、論理４０２Ｅにおけるデータ出力比較の結果
を検証するために記憶動乍に関して使用することができ
る。 このことは、ボード１０１上でトランシーバ１３の問題
をより迅速に識別することを支援し、もし不一致が存在
し、バス・エラーが次のバス・サイクルで報告されない
なら記憶上にボード破断論理４０３をセットすることに
なる。さらに、フェッチ及び記憶動作の場合の有効な不
一致に関して障害条件を発生することになる全ての比較
出力４０２ａ乃至ｇは、論理４０３で破断条件を発生す
ることになる。破断の初期設定は、Ａ及びＢバスの両方
でバス・エラー信号を発生し、以て前のサイクルにおけ
るサイクル決定フェーズを取り消す間に前のサイクルに
おけるデータ転送を反復することを保証する。 記憶の場合とは異なり、フェッチの場合、そのユニット
がＳＴＣビジー線４４０を降下させて別のコマンドを受
領することができるようになる前に、ＦＩＦＯに前取て
存在する全てのコマンド及び現在のフエ・νチが実行さ
れなくてはならない。 キャッシュ・コントローラ１５３は、別の記憶コマンド
を発行することができるようになる前に、フェッチ・コ
マンドのためのデータを受領しなくてはならない。 利用な読取／書込サイクル・タイプの定義が第３６Ａ乃
至り図に示されており、そこでは、ＵＵ＝上位ワードの
上位バイト ＵＭ＝中間ワードの上位バイト ＬＭ＝中間ワードの下位バイト ＬＬ＝下位ワードの下位バイト ＭＥＭ１８＝１６ビツト・メモリ・サイクルＭＥＭ３２
＝３２ビット・メモリ・サイクルＭＥＭ６４＝６４ビッ
ト・メモリ・サイクルＬＷ＝長ワード（３２ピツト） ＵＤＳ＝上方データ・ストローブ ＬＤＳ＝下方データ・ストローブ ６４ビツト書込は、装Ｗｔ１５５の好適な実施例ではハ
ードウェアを最小限に抑えることを主眼としているので
利用ではない。６４ｘ３８ＦＩＦＯは、Ｓ／３７０がら
の３２ビ・シト記憶転送をサポートするに十分である。 ３２ビツト書込しか使用しないことによる１！能上の制
約として、インターリーブされた記憶１６中の各Ｓ／８
８メモリ・ボード「葉体」は３２ビツト長（６４ビツト
に８　ＥＣＣビットを追加したもの）であるので、各葉
体は、−旦書込に関してアクセスされると、３つの追加
的（１２５ｎｓ）サイクルの間ビジーにととまる。この
ことは、連続的な書込において、５サイクル（６２６ｎ
ｓ）ｉに一度だけしか同一の葉体にアクセスすることが
できないことを意味する。全てのＳ／３７０の３２ビツ
ト書込は連続的アドレスに対して決定されるので、この
ことは、同一の６４ビツト境界内の連続的転送が５サイ
クル（６２５ｎｓ）＠よりも速く発行することができず
、一方、異なる６４ビ・シト境界上の連続的転送は（調
停に勝つと仮定すると）、順次的な１２５ｎｓサイクル
で発行することができることを意味する。 ６４ビツト読取サイクルはサポートされ、この場合、連
続的な読取が同一の葉体にアクセスしない限り、それら
は連続的サイクルで実行することができる。さもなけれ
ば、それらは、２サイクル（２５０ｎｓ）毎に実行する
ことができる。各３２ビツトは、６２．５ｎｓ＠に６４
ピツト読取についてバス３０から受は取ることができる
ので（例えば、１２５ｎｓのバス・サイクル毎に２回）
、ＳＴＣパス及びバス３０の時間は、受領された後シス
テム・バス３０がらＳＴＣパスバス７ヘデータ合パイプ
ラインさせることができるＪうに一致している。サイク
ルを適切に同期化し、各データ・バイトのパリティ発生
を可能ならしめるために、レジスタ４２８及び４２９に
よりバッファの２つの追加のレベル（バッファ４３０及
び４３２）が使用される。 各２７ビ・シト・アドレス及び４ビ・シト機能コードは
、バス３０サイクル決定フエーズの間に、随伴パリティ
・ビットとともに送られる。３２ビツト・データはまた
、バス３０データ・フェーズの間に、関連するパリティ
・ビットをもつ。バス３０上の基本的１２６ｎｓサイク
ルは、正常の１６及び３２ビツト転送のみならず、１２
Ｓｎｓｉｌ内の６４ビツト読取転送をも許容する。オプ
ションとして、５ＴＣ１１５６中の連続的６４ビツト書
込転送をサポートするために、追加的ハードウェアを使
用することができる。 Ｅ１６．Ｓ／３７０　　Ｉ１０サポート（第３７図） 第３７図は、Ｓ／３７０　　Ｉ１０機能をサポートする
ために使用することができるＳ／８８ハードウエア及び
アプリケーション・コードの概要を図式的に示す図であ
る。ハードウェア装置は、６０１．６０２．６１５乃至
６１９．６２１及び６２３乃至６２５である。ソフトウ
ェア（ファームウェア）ルーチンは、θ０３乃至６１４
と、θ２０．６２２及び６２６である。 次にこれらの要素の機能について説明する。ブロック６
０６は、ブロック６０６乃至ブロック６１４からなるＳ
／８８アプリケーシヨン・コードのための主要制御であ
る。この機能の組は、ＥＸＥＣ３７０として知られ、Ｓ
／３７０外部装置、サービス、構成、オペレータのコン
ソールなどのエミュレーション及びサポートに関連する
全てのＳ／８８アプリケーシヨン・コード機能を実行す
る。 ブロック６０３は、Ｓ／３７０マイクロプロセッサで走
るマイクロコードである。それはＳ／３７０ＣＰＵ機能
をサポートする。ブロック６０３とブロック６０６の間
のプロトコルは、それらの間で互いにＳ／３７０　１１
０動作の開始及びその完了と、Ｓ／３７０　　Ｉ１０装
置及びチャネル状況情報に関連して要求及び応答を通信
することを可能ならしめる。そのプロトコルはまた、ブ
ロック６０６が、ブロック６０３に特定のＳ／３７０Ｃ
ＰＵ機能を実行するように要求することを可能ならしめ
る。ブロック６０５はＳ／３７０記憶であり、それはブ
ロック６０３とプロフクロ０６の両方に直接アクセス可
能である。ブロック６０６は、Ｓ／８８データ・ファイ
ルであるブロック６０２に含まれているデータを介して
適切なＳ／３７０構成を実行する。 ブロック６０４は、Ｓ／８８端末装置を通じてＳ／３７
０オペレータのパネルを与える別個の動作タスクである
。このタスクは、Ｓ　／　３．７０処理の論理機能を妨
害することなく任意の時点で開始または停止することが
できる。ブロック６０７は、ＥＸＥＣ３７０の一部であ
って、Ｓ／３７０処理とプロ・ツク６０４の間のインタ
ーフェース・エミュレーション機能を提供する。 ブロック６０１は、特にＢＣＵ１５６を含むＳ／３７０
のデバッグの目的のため書かれたＳ／３７０オブジエク
ト・コードを含むＳ／８８データ「パッチ゛ファイル」
のセットである。ブロック６０４によって与えられ、こ
れらの「バッチ・ファイル」のうちの１つのブロック６
０５を選択しそれへのロードを行うデバッグ・パネルが
存在する。 ブロック６０８−１は、Ｓ／３７０チヤネルをエミュレ
ートする役目を担うコードからなる。これは、Ｓ／３７
０ＣＣＷのフェッチと、ブロック６０５との間のデータ
の移動と、ブロック６０３に対するＳ／３７０　１１０
割り込み情報の報告と、適正な制御ユニット・コード・
エミュレータの選択を実行する。２つ以上のＳ／３７０
チヤネル（例えば６０８−２）が存在するけれども、同
一のコードが使用される。 ブロック６０９−１は、Ｓ／３７０制御ユニツトエミユ
レータ・コードである。システム／３７０は、多くの異
なるタイプの制御装置、すなわち、ＤＡＳＤコントロー
ラ、テープ・コツトローラ、通信コントローラをもつ。 Ｓ／３７０コントロ一ラ機能は、ブロック６０９−１と
、ブロック６１０乃至６１４の間で区画されている。ブ
ロック６０９−１の主要な目的はアドレス分離機能であ
るが、別の制御ユニット特定機能もプロ・ツク６０９−
１に存在していてもよい。それゆえ、このタイプのブロ
ック（例えばブロック６０９−２）は２つ以上、すなわ
ちＤＡＳＤコントローラ・エミュレータ、通りコントロ
ーラ・エミュレータなどが存在するが、サポートされて
いるそれらのＳ／３７０制御ユニツトと一対一対応が存
在する訳ではない。 ブロック６１０は、Ｓ／３７０コンソールをエミュレー
トするために必要なコードをあられす。 ブロック６１１は、Ｓ／３７０端末をエミュレートする
ために必要なコードをあられす。ブロック６１２は、Ｓ
／３７０リーダをエミュレートするために心安なコード
をあられす。これは、標準７Ｍリーダの後でパターン化
される仮想入力装置である。これは、典型的にはテープ
またはディスケットである別のソースから発生された順
次ファイルに人力に対処する。 ブロック６１３は、Ｓ／３７０プリンタをエミュレート
するために必要なコードをあられす。 冥際のＳ／８８プリンタを駆動することもでき、あるい
は後でスプール・プリントするためにＳ／３７０データ
をＳ／８８フアイルに書くこともできる。ブロック６１
４は、Ｓ／３７０デイスクをエミュレートするために必
要なコードをあられす。２つの異なるフォーマット、す
なわち、カウント、キー及びデータと、固定ブロックが
２つの異なるコードのセットによってサポートされてい
る。 ブロック６１５は、典型的にはＳ／８８コンソール出力
装置である、Ｓ／８８ｍ末をあられす。Ｓ／８８コンソ
ールは、Ｓ／３７０に対して３２７８または３２７９ｉ
末として見えることになるディスク上のログに対してメ
ツセージをログすることに加えて、Ｓ／８８オペレータ
・メツセージとＳ／３７０オペレータ・メツセージの両
方を表示する。 ブロック６１６は、Ｓ／８８ｍ末をあられす。 ブロック６１７は、Ｓ／８８デイスク上の順次データ・
ファイルをあられす。ブロック６１８は、Ｓ／８８デイ
スク上のＳ／８８プリンタまたは順次データ・ファイル
をあられす。ブロック６１９は、Ｓ／８８デイスク上の
Ｓ／８８データ・ファイルをあられす。ブロック６２０
は、Ｓ／８８テープ装置上に取り付けられたシステム／
３７０テープを読取り、それかもとのＳ／３７０テープ
上にあられれるようにブロック６１７中へとフォーマッ
トするコードである。ブロック６２１は、Ｓ／３７０で
書かれたテープを取り付けられてなるＳ／８８テープ・
ドライブをあられす。 ブロック６２２は、パーソナル・コンピュータからＳ／
８８に入力されたファイルを読取り、それがＳ／３７０
システム上に生成されたときにもともとあられれるよう
にブロック６１７にフォーマットするコードである。 ブロック６２３は、Ｓ／８８及びＳ／３７０との間でデ
ータを送受信するように構成されたパーソナル・コンピ
ュータである。ブロック６２４は、Ｓ／３７０システム
である。ブロック６２５は、Ｓ／８８スプール・プリン
タをあられす。プロ・ツク６２６は、Ｓ／８８フアイル
をエミュレートされたシステム／３７０ＤＡＳＤ装置に
フォーマットするコードである。これは、ファイルを、
Ｓ／３７０　　ＤＡＳＤによってサポートされる所望の
ものにフォーマットするＳ／８８の個別に走るタスクで
ある。 Ｅ１７．Ｓ／３７０　　Ｉ１０１００ファームウェアの
概要 システム／３７０　１１０の簡略化された概要を説明す
る。Ｓ／３７０アーキテクチヤは、いくつかのタイプの
Ｉ１０命令と、プログラムがテスト可能な条件コード（
ｃＣ）スキームと、プログラム割り込み機構を提供する
。概念的には、Ｉ１０命令はｒＩ１０チャネル」に向け
られ、これは別のＣＰＵ処理と並列的にＩ１０１００作
業を指令及び制御し、Ｉ１０命令が（条件コードを介し
て）実行するとき、またはＩ１０１００（プログラム割
り込みにより）完了されたとき、ＣＰＵに対して状況を
報告する。 Ｓ／３７０命令と、条件コードと、割り込みと、Ｉ１０
装置（ＤＡＳＤ、テープ、端末など）は、緊密に設計さ
れている。しかし、Ｉ１０チャネルは、デザインの幅を
与えるように疎に設計され、多くの異なる実現構成が存
在する。 フォールト・トレラント・システム／３７０の全体の概
要は従って、Ｓ／３７０ＣＰＵ　（カスタマイズされた
ファームウェアをもつチ・ンプセット）と、Ｓ／８８Ｃ
ＰＵとオペレーティング・システムのタイムスライスか
らなる「疑似１１０チヤネル」に、Ｓ／３７０　　Ｔ１
０装置工ミユレーシ式ンと、システム複合体の全体的制
御の両方を与える特殊ファームウェアとアプリケーショ
ン・レベル・ソフトウェア（ＥＸＥＣ３７０）を追加し
たものである。この複合体のＳ／８８部分は、フォール
ト・トレラシトＣＰＵ、Ｏ３，Ｉ１０装置、電源／パッ
ケージ、バス及びメモリを与え、Ｓ／３７０ＣＰｔＪは
、ハードウェア冗長性及び追加された比較論理を通じて
フォールト・トレラントになされる。 必要なカスタム・ファームウェア（すなわちマイクロコ
ード）は、次の２つのグループに分けられる。 ａ、Ｓ／８８プロセッサ上で走るＳ／８８ＢＣＵ７ｙ−
ム’ｙｘ７　（ＥＴ　Ｉ　Ｏ）−こｈは、ＢＣＵ／ＤＭ
ＡＣハードウェア、ＤＭＡＣ割り込みサービス、及び状
況とエラー処理の初期化及び制御のためのサービス・ル
ーチンである。 ｂ、Ｓ／３７０　（プロセッサ８５）　マイクロコード
−これは、Ｉ１０命令、Ｉ１０割り込み処理、及びリセ
ットの呼び出し、ＩＰＬ、停止などのいくつかの特殊処
理である。 さまざまなファームウェア動作の文脈を理解するための
補助として、次のような典型的１１０動件、すなわちエ
ミュレートされたＳ／３７０　３２７８表示端末に対す
る８０バイト・メツセージのＳ／３７０書込みにおいて
生じる次のような簡略化された事象のシーケンスを考慮
してみよう。 この例の場合、初期化は既に完了しており、Ｓ／３７０
とＳ／８８は正常に動作しており、別のＳ／３７０　　
Ｉ１０１００進行中でないと仮定して第４３図及び第１
９Ａないし０図を参照する。 ＰＥ６２とＢＣＵ　１６６の要素の間のデータ／コマン
ド転送のおのおのは、第２０図に関連して説明される「
切り放し」機構を使用して実行される。第４３図のフロ
ーチャートは、この典型的な開始Ｉ１０動伊を図式的に
示している。 Ａ、Ｓ／３７０プロセッサ８５が開始Ｉ１０命令に遭遇
する（チップセット１５０中の全てのＩ１０命令は、好
適な実施例ではマイクロコード化されている）。 Ｂ、ＳＩＯのためのカスタム・ファームウェアが呼び出
される。それはいくつかのパラメータを（Ｓ／３７０主
記憶中のＩＯＡ領域中の）固定メイルボックス位置１８
８中に移動し、ＢＣＵ１５６に対してサービス要求（プ
ロセッサからＢＣＵへの要求）を送り、応答を待つ。 Ｃ，ＢＣＵハードウェアがその要求を検出し、Ｓ／３７
０　　ＩＯＡ固定位置から１６バイト・メイルボックス
を読み取るための命令を発生し、次にＢＣｔＪからプロ
セッサへの肯定応答（「要求がサービスされたことを意
味する」）によりその要求をリセットすることによって
その要求に応える。 Ｄ、Ｓ／３７０プロセッサ８５においては、ＳＩＯ命令
を終了させ次の順次的命令で処理を続けるためにＳＩＯ
ファームウェアが解放される。 Ｅ、事ＩＣの結果として、事ｉＤと同時に、Ｓ／３７０
ハードウエアがバス１７０を介して、アダプタ１５４中
のＢＣＵインターフェース・バッファ２５９に１６バイ
トのメイルボックス・データを転送する。 Ｆ、データが（４バイト・ブロック中に）バッファされ
るにつれて、ローカル記憶２１０中のワーク・キュー・
プロ・ツク（ＷＱＢ）に（４バイト・ブロック中の）メ
イルボックス・データを転送するように、ＢＣＵハード
ウェアが反復的にＤＭＡＣ２０９（チャネル０）に通知
する。 ０．１６バイト転送が完了した時、ＤＭＡＣ２０９は、
Ｓ／８８プロセッサ６２に割り込み（第４３図の通知）
を提供し、次のリンク・リスト項目をロードすることに
よって将来のメイルボックス動作に備える。この割り込
みは、プロセッサ６２に対する８つのＤＭＡ割り込みの
うちの１つ、すなわち「正常ＪＤＭＡＣチャネル０割り
込みである。 Ｈ，Ｓ／８８が（マスクによる遅延にさらされ得る）Ｄ
ＭＡＣ割り込みを受は入れる時、＜ＥＴＩＯ中のカスタ
ム・ファームウェア・サービスが寅行する。これは、Ｄ
ＭＡＣ２０９状況をチエツクし、リンク・リストに対す
る参照によって先程受領したばかりのワーク・キュー・
ブロックを見出し、ＥＸＥＣ３７０アプリケーション・
プログラムに渡すためにそのブロックをキューに入れる
。 １、ＥＸＥＣ３７０はワーク−キューをチエツクし、そ
のワーク・キュー・ブロックをキューから出し、ワーク
・キュー・ブロック中にデータ要求を構成し、３２７８
ｍ末に送るべき８０バイトのデータを得るために、ファ
ームウェア・ルーチンを呼び出す。 Ｊ、ファームウェアは、ＤＭＡＣ２０９（チャネル１）
を用意して開始し、次に、アダプタ１５４、パス１７０
、及び記憶コントローラ１５５を介して特定のＳ／３７
０メモリ位置からの８０バイトの読み出しを開始するた
めにＢＣＵハードウェアにコマンドを送る。 Ｋ、ＢＣＵ１５Ｂ、アダプタ１５４及びＤＭＡＣ２０９
は、ワーク・キュー・ブロックに８０バイトを転送し、
ＤＭＡＣ２０９はＳ／８８に割り込みを提供する。この
ことは、上記Ｆ、及びＧ、の動作に類似している。この
割り込み、すなわち「正常Ｊ　ＤＭＡＣチャネル１割り
込みは、前述の８つのＤＭＡＣ割り込みのうちの１つで
ある。 Ｌ、ファームウェア割り込みサービス・ルーチンが再び
ＤＭＡＣ状況をチエツクし、ＥＸＥＣ３７０のためにワ
ーク・キュー・ブロック・ポインタをキューに入れる。 Ｍ、ＥＸＥＣ３７０が必要なデータ会話を行ない、その
データを、Ｓ／８８オペレーティング・システムのサー
ビスを使用してエミュレートされた３２７８１末にデー
タを書き込む。いくらが時間が経って、ＥＸＥＣ３７０
は、その動作の終了（正常またはエラー）の通知を受は
取る。、、ＥＸＥＣ３７０は次に、ワーク・キュー・ブ
ロック中に、状況を含む適当なＳ／３７０割り込みメツ
セージを構築し、それをＳ／３７０メ・νセージ・キュ
ーに入れるためにファームウェア・ルーチンを呼び出す
。 Ｎ、ファームウェアは、ＤＭＡＣ（チャネル３）を用意
して開始させ、１６バイトをＳ／３７０メ・ンセージ・
キューに書き込むためにＢＣＵハードウェアにコマンド
を送る。このことは、この場合、アダプタ１５４がその
動作の終了時点でＳ／３７０プロセッサ８５においてマ
イクロコード・レベルの例外割り込みを発生する（また
、マスキング遅延にもさらされる）ことを除き、反対方
向のメイルボックス読取と同様である。 ＤＭＡＣ２０９はまた、上記Ｇ、及びに、と同様に、Ｓ
／８８プロセッサ６２に割り込みをかける（第４３図の
「通知」）。この割り込み、すなわち「正常Ｊ　ＤＭＡ
Ｃチャネル３割り込みは、８つのＤＭＡＣ割り込みのう
ちの１つである。 ０、Ｓ／３７０プロセッサ８５において、カスタム・フ
ァームウェアがその例外を処理し、チャネル・マスクに
ついて遅延の可能性をチエツクしなくてはならない。そ
して、割り込みを、実行中のプログラムに提供すること
ができないようにマスクされているなら、実質的なデー
タがメツセージ・キュー領＋＄、１８９から保留割り込
みキューへと移動され、そのチャネルが次に割り込みを
イネーブルされた時に別のファームウェア・ハンドラが
それをサービスする。もしマスクされていないなら、こ
のファームウェアはＳ／３７０の文脈を即時にそのプロ
グラムの割り込みルーチンに切り換える。 この改良されたフォールト・トレラント・システムの広
い視点は、接続されたスレーブＩ１０プロセッサとして
のＳ／８８の役割の概念化につながる。これは、Ｓ／３
７０のためのＩ１０ハンドラまたは疑似チャネルである
。しかし、実際的には、プロセッサ間の基本的な通信は
全て、（デザイン上の理由で）Ｓ／８８から初期化され
なくてはならない。また、Ｓ／８８は、ＥＸＥＣ３７０
を介してＳ／３７０メモリ及びマイクロコードの全てに
アクセスすることができるけれども、その逆は真ではな
く、Ｓ／３７０プロセッサ８５は偶然にさえ、Ｓ／８８
記憶に全くアクセスすることができない。このように、
Ｓ／８８に対するスレーブとしてのＳ／３７０がＳ／３
７０のより真実に近い姿であるが、その内部イメージは
Ｓ／３７０　　Ｉｌｏをもつ通常の単独Ｓ／３７０であ
る。Ｓ／３７０はＳ／８８が現存していることを「知ら
ない」。 しかし、Ｓ／３７０プログラムはＳ／８８とは非同期的
に走り妨害されてはならないので、Ｓ／３７０　　Ｉ１
０命令は動作を開始することができなくてはならず、こ
の機能は、Ｓ／３７０が、Ｓ／８８（通常Ｉ１０命令で
ある）を待つ最高優先順位メツセージをもつという単一
の意味をもつＰＵ−ＢＣＵ要求線２５６ａによって提供
される。 このサービス要求の優先順位の性質は、自動メイルボッ
クス・スキーム及び、ＤＭＡＣチャネル○のリンク・リ
スト・プログラミングのための理由である。 ＤＭＡＣ２０９は、ＢＣＵハードウェア・デザインの統
合部分である。それは、Ｓ／８８フアームウエアによっ
て初期化され、また基本的には制御され、データ転送は
、チャネル毎に１つずつの４つの要求ＲＥＱ入力線２６
３ａ乃至ｄを駆動するＢＣＵによってタイミング制御さ
れる。さらに、外部ＢＣＵ論理は、各メイルボックス転
送が完了する時チャネル０ＰＣＬ線２Ｓ／ａを活動化し
、以てＤＭＡＣ２０９に、Ｓ／８８プロセッサ６２に対
する割り込み要求を提供させる。 Ｓ／３７０とＳ／８８の間には、次の４つの基本的デー
タ転送動作がある。 （１）メイルボックス読取 これは、サイズが１６バイトで、アダプタ１５４チヤネ
ルがＯで、ＤＭＡＣ２０９チヤネルが０で、ＤＭＡＣ＠
ｆＦタイプが、連続なリンク・リストである。 （２）データ読取 これは、サイズが１乃至４０９６バイトで、アダプタ１
５４チヤネルが０で、ＤＭＡＣ２０９チヤネルが１で、
ＤＭＡＣＤｆＩｌ！タイプが、スタート・ストップ優先
使用可能である。 （３）データ書込 これは、サイズが１乃至４０９６バイトで、アダフ’）
　１５４　チャネル力１　テ、ＤＭＡＣ２０９チヤネル
が２で、ＤＭＡＣ動作タイプが、スタート・ストップ優
先使用可能である。 （４）メツセージ・キュー書込 これは、サイズが１６バイトで、アダプタ１５４チヤネ
ルが１で、Ｄ　Ｍ　Ａ　Ｃ２０９チヤネルが３で、ＤＭ
ＡＣＤｍタイプが、スタート・ストップである。 ＤＭＡＣ２０９の初期化及びプログラミソゲは、完全に
標準的であり、好適にはＭ　Ｃ６８４５０アーキテクチ
ヤに合致するものである。要約すると、 ４チヤネル全て−ワード（１６ビツト）転送サイズ、要
求線が転送を制御、記憶２１０中のメモリ・アドレスが
カウント・アップする、装置（ＢＣＵデータ・バッファ
・レジスタ）アドレスはカウントしない、割り込みイネ
ーブル済み、ホールドなしのサイクル・スチール、肯定
応答／暗示的アドレス／単一アドレシング・モードを有
する装置、１６ビツト装置ポート、ＰＣＬ＝状況入力上
記に追加してさらに、 チャネル０：装置からメモリ（記憶２１０）転送、リン
クされたれたアレイ・チエイニング、ＰＣＬ＝割り込み
にはる状況入力 チャネル１．装置からメモリ（記憶２１０　）転送、チ
エイニングなし チャネル２及び３：メモリ（記憶２１ｏ）から装置への
転送、チエイニングなし ＤＭＡＣは、装置が１６ビツト・データをもつと「考慮
」するが、外部論理は、３２ビツト転送をもたらす。Ｄ
ＭＡＣ２０９のチャネルＯで使用されるリンクされたア
レイ・チエイニング・モードは、リックされたリストが
存在することを意味し、それは、ＥＴＩＯ初期化ルーチ
ンによってセット・アップされる。チャネル０が一旦開
始されると、それは、エラー条件にまるか、またはリン
クされたリストの最後の有効エントリに遭遇することに
よってのみ停止する。正常勤乍では、Ｓ／８８に対する
割り込みはＤ　Ｍ　Ａ　Ｃ２０９がメイルボックス読取
を完了する度毎に生じ、ファームウェアがリンクされた
リストをリアルタイムでモニタして供給する。こうして
、リストの最後のエントリには決して到達することがな
く、チャネル０は連続的に走る（アイドルする）。 各ＤＭＡＣチャネルには２つの割り込みベクタ・レジス
タＮＩＶ、ＥＩＶ（第１８図）が設けられ、１つは正常
の動ｆｆ！終了のためのものであり、もう１つは検出さ
れたエラーによって強制された終了のためのものである
。この実施例は、マイクロコード記憶１７４中に８つの
個別のＥＴＩＯ割り込みルーチンをもつ、全部で８つの
ベクタを使用する。さらに、チャネル０の正常割り込み
は、２つの可能的意味、すなわち、ＰＣＬによって引き
起こされた「メイルボックス受信」、及びより一般的で
ない「リンク・リストの終了によるチャネルの停止」を
意味する。割り込みハンドラは、ＤＭＡＣ状況リストを
テストすることによってこれらを識別する。 Ｓ／８８フアームウエアはまた、初期化と、上述の３つ
の基本的データ転送の開始と、データ読取と、データ書
込と、メツセージ・キュー書込というＥＸＥＣ３７０の
ための４つのサービス・エントリを提供する。 ＥＴＩＯ初期化エントリは、通常、電源投入の直ぐ後で
呼び出されるが、エラー回復試行のための再初期化のた
めにも使用することができる。それは、ＢＣＵハードウ
ェアとＤＭＡＣ２０９をリセットし、構成及び制御値で
以て４つの全てのチャネル中のＤＭＡＣレジスタをプロ
グラムする。それはまた、必要なリンク・リスト及びチ
ャネルＯを開始して、ＤＭＡＣ２０９をして最初のリン
ク・リスト・パラメータを自動ロードさせ次に線２６３
ａ上のＢＣＵハードウェアからの要求遷移を待たせる。 別の３つのサービス・エントリは、Ｄ　Ｍ　Ａ　Ｃチャ
ネル１　（データ読取）、２（データ書込）、及び３（
メツセージ・キュー書込）を開始させるために呼び出さ
れる。呼び出しプログラム（ＥＸＥＣ３７０）は、デー
タ・アドレス、カウントなどをプリセットされているワ
ーク・キュー・ブロックに対するボイソタを提供する。 これらのルーチンは、ＤＭＡＣ２０９及びＢＣＵハード
ウェアを即時に開始させるか、または、もしＤＭＡＣチ
ャネルがビジーなら動作をキューに入れる（第４１Ｅ図
に示す個別の「作業保留」キューがこれら３つのチャネ
ルのめいめいのために保持されている）。要求されたサ
ービスが一旦開始され、またはキューに入れられると、
制御は呼び出し側プログラムに戻され、割り込みハンド
ラは、完了まで動作を統ける。 Ｓ／８８カスタム・ファームウェアの第３の、小さいけ
れども極めて！！要な領域は、カスタム・ハンドラに対
するものであるがＳ／８８オペレーティング・システム
には透過的でる８つのＤＭＡ０割り込みに介入してベク
タするための、Ｓ／８８オペレーティング・システムの
変更部分である。それには、レベル６（通常、電源障富
のとき自動ベクタされる）としてオペレーティング・シ
ステム中の標準アーキテクチャのＭＣ８８０２０のベク
タ・テーブルに変更を加え、オペレーティング・システ
ム中にそのカスタム割り込みハンドラを配置することに
関与する。これは好適な実路例であるが、割り込みのた
めの初期化ルーチンに関連する章で後で説明するＪうに
、論理バス２２３上にベクタを配置するための論理をＢ
ＣＵ１５６中に与え、以てベクタ変更の必要性を解消す
ることもできる。 好適な実施例のＳ／８８フアームウエアは全てＭＣ６８
０２０アセンブラ言語で書かれ、よって、マイクロコー
ドとは適切に呼ぶことができない。それは、その機能の
性質から、ファームウェアであると考えられる。 Ｓ／３７０プロセッサ８５のために必要なカスタマイズ
されたファームウェアには４つのカテゴリがある。 （１）Ｓ／８８疑似チヤネルに至るマイクロコード化さ
れたＩ１０命令 （２）Ｉ１０命令を含む、Ｓ／８８から入来する非同期
メツセージの処理 （３）全ての（エミュレートされた）Ｓ／３７０　Ｉ１
０装置の構成データ及び状況の維持（４）ユーザー・マ
ニュアル動作のサブセットの実現 この特殊ファームウェアは全てＳ／３７０マイクロコー
ドで書かれ、それは可能な限り既存の機能サブルーチン
を使用している。 Ｓ／３７０には１０個のＩ１０タイプ命令が存在し、こ
れは、第４４Ａないし１図を参照してより詳細に説明す
る。 ＣＬＲＣＨ−チャネル・クリア（チャネルのみの動作） ＣＬＲＴＯ−Ｉ１０クリア ＨＤＶ−装置停止 ＨＩＯ−Ｉ１０停止 ＲＩＯ−Ｉ１０再開 ５ＩＯ−Ｉ１０開始 ５ＩＯＦ−Ｉ１０高速開始 ＳＴ　Ｉ　ＤＣ−チャネルＩＤ記憶（チャネルのみの動
作） ＴＣＨ−チャネル・テスト（チャネルのみの動作） ＴＩＯ−Ｉ１０テスト これらの命令のおのおのは、Ｓ／３７０アーキテクチヤ
との整合性を維持しつつメイルボックス機構を介してＳ
／８８中のＥＸＥＣ３７０に全ての実質的な情報を渡す
ように、マイクロコードで実現される。 アダプタ１５４中のいくつかの異なるハードウェア条件
は、Ｓ／３７０プロセッサ８５中のマイクロコード・レ
ベルの「強制された例外」のいくつかの可能な原因の１
つである、「アダプタ注意」要求の活動化をもたらす。 マイクロコードによるこの例外のサービスは、（もしプ
ロセッサ８５が待機状態にあるなら即時に）Ｓ／３７０
命令の間で生じる。「アダプタ注意」の最も頻度が高く
共通の原因は、ＰＥ８５が、Ｉ１０疑似チャネルＳ／８
８からＳ／３７０主記憶のＩＯＡ区画の固定メツセージ
・キュー領域１８９へのメツセージを受は取ることであ
る。 既存のＳ／３７０マイクロコ一ド例外ハンドラは、「ア
ダプタ注意」の場合のために変更される。コードは、要
求の原因を決定するためにアダブタ１５４状況をテスト
し、「キュー非空」　（これは、メツセージが受は取ら
れたことを意味する）処理のみをカスタマイズし、別の
原因は、処理のために既存の非変更コードに戻る。 受信されたメツセージの決定されるカテゴリは、次のと
おりである。 ００００　　ＮＯＰ：　　動作しない。 ０００１　　ＲＥＳＥＴ：　　ｅ、？？’のＳ／３７０
プ。 グラム・リセ・シト・ルーチンを呼び出す。 ０００２　　ＣＬＥＡＲＲＥＳＥＴ：　　既存のＳ／３
７０クリア・リセット・ルーチンを呼び出す。 ０００３　　ＨＡＬＴ：　　Ｓ／３７０プログラム実行
を停止し、Ｉ　５ＴＥＰモードをターン・オンする。 ０００４　５ＴＥＰ：　　命令ステップ、１つの命令を
実行し、停止する。 ０００５　　ＲＵＮ：　　ｌ５ＴＥＰモードを’）セッ
トし、プログラムの実行を再開する。 ０００６　　ＬＰＳＷ：　　メツセージ内に与えられた
ＰＳＷを使用して、Ｓ／３７０’ロードＰＳＷＪ！！能
を実行する。停止状態を離れる。 ０００７　５Ｍ５Ｇ：　　ローカル（ＩＯＡ）装置状況
テーブル中で、１つまたはそれ以上の構成された装置の
ために、状況メ・ンセージー状況ビットを更新する。 ０００８　　ＩＭＳＧ：　　割り込みメツセージ−チャ
ネル・マスク状況に応じて、Ｓ／３７０　　Ｉｌｏ割り
込みをキューに入れるかまたは、Ｓ／３７０　　Ｉｌｏ
割り込みを直ちに提供する。 上記メ・ンセージ・タイプ０００１−０００６は、（エ
ミュレートされた）Ｓ／３７０システム・コンソールで
のユーザー人力から生じた状態制御のためのＳ／３７０
マニュアル動作である。 それらは、エラー回復または同期のために必要に応じて
、ＥＸＥＣ３７０によって直接強制することもできる。 メツセージ・タイプＯ○０７は、Ｓ／３７０に、電源損
失、オン／オフライン変更、装置検出エラーなどのＩ１
０装置の状況の非同期的変化を通知するために使用され
る。それはまた、Ｓ／８８からＳ／３７０への汎用通信
用に拡張することもできる。メツセージ・タイプ０００
８は、正常終了、またはエラー終了条件のどちらである
かについて、Ｉ１０１００終了状況をＳ／３７０に報告
するための手段である。これは常に、Ｓ／３７０におい
て、最終的なプログラム割り込み及び装置テーブル変更
をもたらすことになる。 次に、ＥＴＩＯ及びＥＸＥＣ３７０機能と、インターフ
ェースと、プロトコルと、命令フローについて説明する
。 Ｅ１８．システム・マイクロコード・デザイン（」）序
論 第３８図は、本発明の好適な実施例のマイクロコード・
デザインを説明する図である。Ｓ／３７０プロセッサ装
置８５内で走るコードは、制御記憶１７１中に保持され
、ＰＥ８５によって実行される時にＳ／３７０命令を解
釈する。Ｉ１０開始、割り込み処理、オペレータ機能、
マシン・チエツク、及び初期マイクロプログラム・ロー
ド／プログラム・ロード（ＩＭＬ／ＩＰＬ）のためのマ
イクロコード化された命令は、特に、図に示されている
ようにＳ／８８マイクロコードとインターフェースする
ようにデザインされている。そのインターフェースは、
ローカル記憶２１０と、Ｓ／３７０キヤツシユ３４０と
、プロセッサ８５及び６２の両方に対して割り込み能力
をもつＳ／３７０実記憶空間１６２とをもつインターフ
ェース論理８１の共通ハードウェア設備を有する。Ｓ／
８８コードにおいては、Ｓ／３７０マイクロコード・ド
ライバがＣＣＷ変換と、割り込みハンドラと、エラー・
ハンドラと、ＩＭＬ／ＩＰＬと、Ｓ／８８アプリケーシ
ヨン・インターフェース（ＥＸＥＣ／３７０）及びＳ／
８８オペレーティング・システムと対話する同期化コー
ドを含む。 フォールト・トレラント・プロセッサ６２は、システム
のための全てのＩｌｏ、診断、ＩＩ害分離、ＩＰＬ／Ｉ
ＭＬ及び同期化を実行する。このシステムは、ユーザー
の観点からは、Ｓ／３７０プロダラムが実行している唯
一のプログラムであるため、コプロセッサ・システムの
ようにはみえない。システム管理者は、Ｓ／８８フオー
ルト・トレラント・オペレーティング・システムを通じ
てシステム属性を制御することができる。Ｓ／８８オペ
レーティング・システムの主要な機能は、多重３７０チ
ヤネル外観をもつＩ１０変換である。 全てのエラー及び回復機能と、動的資源割当て機能は、
Ｓ／８８オペレーティング・システムによって処理され
る。Ｓ／３７０オペレーティング・システムによって以
前処理されていたマシン・チエ・νり及びオペレータ機
能は、命やＳ／８８オペレーティング・システムに渡さ
れ、従って、その機能は、フォールト・トレラント様式
で処理することができる。 第３９図は、この例では開始Ｉ１０コマンドである、Ｓ
／３７０　　Ｉ１０コマンドの実行をあられす、Ｓ／３
７０命令、（ＰＥ８６からＰＥ８，２への）結合ハード
ウェア、（ＰＥ６２上で実行される）結合マイクロコー
ドＥＴＩＯ１及びＳ／８８プログラムＥＸＥＣ３７０に
よって行なわれる動作が簡単に示され、その最終ステッ
プは、Ｓ／８８プロセッサＰＥｅ２上のＳ／３７ｏ　Ｉ
／。 の実行である。 第４０図は、ＥＸＥＣ３７０に関連するシステムの要素
及び機能と、ＳＩＯ実行の間に使用されるマイクロコー
ドを、制御フロー　データ・フロー、信号及びハードウ
ェア／コード区画とともに示す簡略化された概要図であ
る。 （２）ＥＴＩＯ／ＥＸＥＣ３７０プログラム・インター
フェース（第４１Ａ乃至Ｈ図と第４２図）この章では、
次の用語が使用される。 ＥＸＥＣ３７０−Ｓ／３７０外部装置、サービス、構成
、オペレータのコンソールのエミュレーション及びサポ
ートに関連してＰＥ６２上で走り、マイクロコード記憶
１７４に記憶される全てのＳ／８８ンフトウエア。使用
頻度が小さいＥＸＥＣ３７０コードは、キャッシュ１７
３に記憶することができる。 Ｓ／３７０マイクロコード−５／３７０プロセッサ動伊
をサポートするＳ／３７０プロセッサ８５で走り記憶１
７１に記憶されるマイクロコード ＥＴＩＯ−記憶１７４に保持されるＥＸＥＣ３７ｏとＢ
Ｃ１Ｊ１５８の間のマイクロコード・インターフェース
。 Ｓ／３７０　　ＰＥ８６マイクロコード及びＥＸＥＣ３
７０は、第４１Ａ図の「プロトコル」を介して互いに通
信する。ＰＥ８５マイクロコードは、Ｉｌｏなどの機能
の実行を要求するＥＸＥＣ３７０に対してメツセージを
送り、ＥＸＥＣ３７０は、Ｉ１０機能の完了を示すメツ
セージと、■１０装置及びチャネル状況変更に関するメ
ツセージと、ＰＥ８６マイクロコードに、特定のＣＰＵ
機能を実行するように要求するメツセージを送る。これ
らのメツセージ（詳細は後述）は、キャッシュ・コント
ローラー５３、アダプター５４、ＢＣＵ１６６、及びＤ
ＭＡＣ２０９などをもつハードウェアを介してＰＥ８５
マイクロコードとＥＸＥＣ３７０の間で伝送される。こ
のメツセージ伝送サービスは、ＥＴＩＯによって、ＥＸ
ＥＣ３７０に対して可屈となされる。 ＥＴＩＯとＥＸＥＣ３７０の間ノー１”、／ターフエー
ス、及びＰＥ８５及びＥＸＥＣ３７０の間のインターフ
ェースについて次に説明する。 ＥＸＥＣ３７０、Ｓ／８８によって実行されるＳ／３７
０外部サポート・ソフトウェア、及びＰＥ６２上で走る
ＢＣＵマイクロコード・ドライバ（ＥＴＩＯ）の間のイ
ンターフェース（第４１Ｂ図）は、記憶２１０上に在駐
する一組のキュー及びバッファと、１つの事象ＩＤと、
ＥＸＢＵＳＹ変数と、サブルーチン呼び出しシーケンス
からなる。サブルーチン呼び出しインターフェースは、
Ｓ／８８とＳ／３７０の間のデータ転送動作を開始ｌ、
、Ｓ／８８再フ−ト時ニＤＭＡＣ２０９トＢＣＵ１５６
を初期化する。キュー・インターフェースは、作業項目
を、処理することができるようになるまで追跡するため
に使用され、事ＢＩＤインターフェース（Ｓ／８８に対
する割り込み）は、作業がキューに追加された時にＥＸ
ＥＣ３７Ｏに通知する。 記憶２１０において、第４１Ｃ図に示すように】６個の
４ＫＢブロツクが存在する。その１４個（５００−０乃
至５００−１３）は、４ＫＢブロツク・バ・ンファとし
て使用される。残りの２つは、３２個の２５６バイト・
ブロック５０１−０乃至５０１−３１に分割される。４
つのプロ・ツク５０１−０乃至５０１−３は、ハードウ
ェア通信のために使用さ九、５０１−４はキュー及び他
のＥＸＥＣ３７０及びＥＴＩＯに対する共通変数として
使用される。残りの２７個は、ワーク・キュー・バッフ
ァ（ＷＱＢ）５０１−５乃至５０１−３１として使用さ
れる。ブロック５０１−０及び５０１−１に等価なアド
レス空間において、ＢＣＵＩ　５８コマンド（ＰＥ６２
に２って実行される）には２５６バイトが割当てられ、
ＤＭＡＣレジスタ・アドレスには、ＢＣＵ１５６の動作
に関連して説明したまうにＰＥ６２によってアクセスす
るために、２５６バイトが割当てられている。２７個の
ワーク・キュー・バッファのおのおのは、１つの特定タ
スクまたはサービス要求に関連するデータを保持する。 ２６個のＷＱＢは、ＰＥ８５のマイクロコードによって
開始された要求にサービスするために使用される。残り
のＷＱＢ（ＥＸＷＱＢ）５０１−３１は、Ｓ　／　８８
　ニ、１．　ッて発起され、ＰＥ８５マイクロコードに
送られる要求にサービスするために予約されている。各
ＷＱＢは、ベース・アドレスと、ＤＭＡＣ２０９に記憶
されるオフセット値によってアドレスされる。 各ＷＱＢ　（第４１図）は、１６バイトのメイル・ブロ
ック５０５と、１６バイト・パラメータ・ブロック５０
６と、２２４バイト装置特定作業領域５０７を含む。メ
イル・ブロック５０５は、ＥＸＥＣ３７０及びＰＥ８５
マイクロコードの間で渡されるデータを含む。その内容
は、ＥＴ１０インターフェースに亙って透過的である。 パラメータ・ブロック５０Ｇは、ＥＴＩＯとＥＸＥＣ３
７０の間で渡され、通常、ローカル記憶２１０と主記憶
１６２の間の転送に関連するパラメータを含む。作業領
域６０７は、ＥＸＥＣ３７０によって所有される。それ
は、要求された動作の進行と、現在のＳ／３７０装置状
況と、可能なユーザー・データと、Ｓ／８８装置のタイ
プと、他のＥＸＥＣ３７０制御ブロックに対するポイン
タと、エラー生起情報などに関するデータを含む。 メイル・ブロック５０５は、ＰＥ８６マイクロコードと
ＥＸＥＣ３７０の間で渡されるＳ／３７０　Ｉ１０情報
を含む次の４つのフィールドを有する。 ＯＰ　−このフィールドは、ＥＸＥＣ３７０またはＰＥ
８５マイクロコードからの要求を含む。 ＣＵＡ　　−１６と・シト・チャネル・ユニット・アド
レス ＣＡＷ　　−関連Ｉ１０命令が発行された時の、Ｓ／３
７０記憶１６２中の１６進位置４８の３２ビツトＳ／３
７０チヤネル・アドレス・ワードＣＣＷ　−上記ＣＡＷ
によってアドレスされるＳ／３７０チヤネル・コマンド
・ワード。ＥＸＥＣ３７０が割り込み表示を返す時、こ
のフィールドは、ＣＳＷ、Ｓ／３７０チヤネル状況ワー
ドを含む。 パラメータ・プロ・νり５０６は、データ転送がＥ　Ｘ
　Ｅ　Ｃ３７０＋：よッテ記憶２１０と主記憶１６２の
間で要求される時に使用される１６個のパラメータを含
む。 （１）　ｒｅｑ−ＥＴ　Ｉ　Ｏ要求フィールド二　　〇
動作なし １　メイル・ブロックの内容を記憶１６２のＰＥ８５メ
ツセージ・キューに書込み、次に線２５６ａ上にＢＣＵ
がらＰＵへの要求を発行する。 ２　　Ｓ／３７０メモリがらデータを読取る。 ３　データをＳ／３７０メモリ乙こ書き込む。 （２）　ｒｅｔ　−’ｒｅｑ」フィールドによってなさ
れた要求の結果。このフィールドは、ＥＸＥＣ３７０に
よって初期的にはゼロに保証される。もしゼロでない値
が戻るなら、ＥＴＩＯはある種のタイプのエラーを表示
している。 （３）カウント−転送されるべきバイトの数（４）Ｓ／
３７０アドレス−データが始まるＳ／３７０記憶中の位
置。これは必ずしもＣＣＷアドレス・フィールドではな
い。 （５）キー−この１６ビツト・フィールドは、次のよう
なビ・シト・パターンを含む。 ｐｐｋｋｋｋｌｏ　００００００００ ここで、ｐｐ（優先順位）＝００で、ｋｋｋｋ＝適正な
Ｓ／３７０記憶保護キーである。 バッファ・アドレス−データ領域が始まる記憶２１０中
の位置。これは４にバッファまたはＷＱＢの中にあって
まい。ＥＸＥＣ３７０は、次のような関係を保証する。 （Ｓ／３７０アドレス　ＭＯＤ　　４）＝　（バッファ
・アドレス　ＭＯＤ　　４） ＥＸＥＣ３７０は、ＷＱＢを維持するためにキューを使
用する。このキュー通信領域５０１−４は、２５６バイ
ト長であって、記憶２１０中のオフセット４００（１６
進）に存在する。第４１Ｅ図は、ＷＱＢに対するポイン
タ・エントリを保持するためにＷＱＢに対するＥＴＩＯ
とＥＸＥＣ３７０の間で決定されたキューを示す。 ＦＲＥＥＱ第１０　　現在使用されていないＷＱＢに対
するポインタを保持する。 ＷＯＲＫＱ　（ワークキュー）第１１　　ＥＸＥＣ３７
０によってサービスされるのを待つＷＱＢに対するポイ
ンタを保持する。 Ｓ／３７１Ｑ第１２　　ＥＸＥＣ３７０からＰＥ８５へ
のメツセージ転送を待つＷＱＢに対するポインタを保持
する。 Ｓ／３７２Ｑ第１３　　キャ・ンシュ・コントローラ１
５３からＳ／８８へのデータ転送を待つＷ　ＱＢへのポ
インタを保持する。 Ｓ／３７３Ｑ第１４　　Ｓ／８８からキャッシュ・コン
トローラ１５３へのデータ転送を待つＷＱＢへのポイン
タを保持する。 ５８８Ｑ第１５　　ＥＴＩＯサービスが完了した後のＷ
ＱＢに対するポインタを保持する。 第４１Ｅ図は、キューを通るＷＱＢの経路を示す。全て
のキューは、Ｓ／８８再ブートの間に、ＥＸＥＣ３７０
によって初期化される。空のＷＱＢは、ＦＲＥＥＱ上に
保持される。ＥＴＩＯは、リンク・リスト第１６を埋め
るための必要に応じて、ＦＲＥＥＱからそれらを除去す
る。ＤＭＡＣ２０９は、リンク・リスト第１６を介して
、記憶１６２からのメイルボックス領域１８８からのＳ
／３７０メイルボ・ツクス・エントリを、空ＷＱＢのメ
イル・ブロック領域に配置する。埋められたリンク・リ
スト上のＷＱＢは、ＥＴＩＯによってワークキュー第１
１上に移動される。ＥＴＩＯが１つの（またはそれ以上
の）ＷＱＢをワークキュー第１１上に移動しＥＸＥＣ３
７０がとジーでない時、ＥＴＩＯはＥＸＥＣ３７０に事
象１０を通知する。ＥＸＥＣ３７０は、それがサービス
を要求する前にワーク・キューからＷＱＢを除去する。 その要求の処理の間に、データはキャッシュ・コントロ
ーラ１５３とバッファ（ＷＱＢまたはブロック・バッフ
ァ）との間で転送する必要があることがあり、あるいは
、メツセージをＰＥ８５マイクロコードに送る必要があ
ることがある。ＥＴｌｏは、このサービスをＥＸＥＣ３
７０に提供する。ＥＸＥＣ３７０は、適正なりＣＵ１５
６動作を開始するＥＴＩＯを呼び出し、あるいは、もし
ハードウェア資源がビジーであるなら、ＷＱＢを適切な
Ｓ／３７０Ｑ上に配置する。３つのサービス（Ｓ／３７
０に対するメツセージの送信、Ｓ／３７０に対するデー
タの転送、及びＳ／３７０からのデータの転送）は、固
有のキュー第１２．第１３及び第１４をもつｅＷＱＢは
、ＥＸＥＣ３７０スレッド上にある間にＥＴＩＯコード
に詰ってＳ／３７０キユーの１つの上に追加される。Ｉ
１０サービスが完了した時、ＥＴＩＯ割り込みルーチン
はＳ／８８０第１　Ｓ上にＷＱＢを配置し、もしＥＸＥ
Ｃ３７０がビジーでないなら、そのＥＸ３７０事象ＩＤ
を通知する。 第４２図は、キューを通してのＷＱＢの移動と、ＥＸＥ
Ｃ３７０、インターフェース・ハードウェア８９及びＳ
／３７０マイクロコードの間のインターフェースとをあ
られすものである。もとの作業要求が完全に完了した時
、すなわちデータ転送が完了した時、１０割り込みが（
もしあるなら）ＰＥ８５に送られ、ＥＸＥＣ３７０がＷ
ＱＢにＦＲＥＥＱを戻す。ＥＸＥＣ３７０は、先ず８８
８Ｑ第１５をチエツクし、次にワークキュー第１１をチ
エツクすることにより次のタスクを取得する。そしても
しその両方が空なら、ＥＸＥＣ３７０はＥＸＢＵＳＹ変
数をゼロにセットし、ＥＸ３７０事象が通知されるのを
待つ、、、ＥＸＥＣ３７０は、それが通知された時に、
処理を開始する前にＥＸＢＵＳＹを１にセットする。 全てのキューと、ＥＸ３７０事系ＩＤと、ＥＸＢＵＳＹ
変数は、第４１Ｆ図に示すように、記憶２１０のキュー
共通領域５０１−４に在駐する。 各キューは、第４１Ｇ図に示すように、その性質上環状
であって、２つのインデックス・タイプのポインタ、充
満インデックス第１７と空インデ・ツクス第１８をもつ
。充満インデックス第１７は、満杯の次のキュー・エン
トリを指し示し、空インデックス第１８は、空の次のエ
ントリを指し示す。６つのキューは全て３２個のエント
リをもちＷＱＢは２７個しかないので、６つのキューは
全て決してオーバーフローすることがない。 各キューは、次のものも含む。 ｑｉｄ　　このキューを識別する。 ０３ＩＺＥ　このキュー中のエントリの数（ｎ）Ｑ（ｉ
）　　このキュー中のＷＱＢを指し示すアドレス・エン
トリ ハードウェア通信領域は、１ｏ２４バイトを含む。ＢＣ
Ｕ通信領域は、アドレス空間の第１２バイトを使用する
。リンク・リスト第１６は、４８０バイトまでを使用す
る。３２バイトは、別のハードウェア通信要しのために
予約されている。 リンク・リスト第１６（第４１Ｈ図）は、ＤＭＡＣ２０
９によって、記憶１６２のメイルボックス領ｖ１１８８
からメイル・ブロック項目を搬入するために使用される
。ＦＲＥＥＱ第１０からのＷＱＢは、リンク・リスト第
１６中のエントリを埋めるために使用される。各リンク
・リスト・エントリは、１ｏバイトを有し、データを入
れるべき記憶２１０中のＷＱＢのアドレスと、転送すべ
きデータのバイト・カウント（１６）と、リスト中の次
のリンク・エントリのアドレスを識別する。 ＤＭＡＣ２０９（チャネルＯ）は、次のゼロ・リンク・
アドレスをもつリンク・リスト・エントリに到達したと
きにＳ／８８に割り込む。ＤＭＡＣ２０９（チャネル０
）のリスト中の現在の位置は、いかなる時でもソフトウ
ェアに回層である。 その割り込みエントリ・ポイントに加えて、ＥＴＩＯは
、外部呼び出し可能な２つのエントリ・ポイントをもつ
。すなわち、 ｅｔｉｏ　ｉｎｉｔ ｅｔｉｏ（ｗｂｎ） ＥＸＥＣ３７０は、ＥＸＥＣ３７０が初期化している間
に、Ｓ／８８再ブート毎にｅｔｉｏ　１ｎｉｔを呼び出
す。キューは既に初期化されており、事象ＩＤフィール
ドは有効である。ＰＥ８５マイクロコードは、まだ動作
していないが、それはＩＭＬ（初期マイクロプログラム
・ロード）の途中であるかもしれない。 ＥＸＥＣ３７０は、データまたはメツセージをＳ／３７
０との間で転送してもらうことを要望する場合は常に、
ｅｔｉｏ（ｗｂｎ）を呼び出す。 パラメータｖｂｎは、サービス要求を含むＷＱＢを識別
する２バイト整数ワーク・キュー・バッファ番号である
。ｗｂｎは、インデックス値であり、０から２７の範囲
にある。サービス要求は、パラメータ・ブロック中のｒ
ｅｑフィールドによって識別される。ｒｅｑフィールド
値は、次のとおりである：１＝このメイル・ブロックの
内容を記憶１６２中のＳ／３７０メツセージ・キュー１
８９に書込み、次にＢＣＵからＰＵへの要求を発行する
、２工Ｓ／３７０Ｇ６Ｈ１６２から指定された記憶２１
０領域へデータを書込む、３＝Ｓ／３７０記憶から指定
された記憶２１０領域へデータを書き込む。 サブルーチンＥＴＩＯは、もし天求された１１０機能を
即時に開始することができないなら、このＷＱＢをＳ／
３７０１Ｑ、Ｓ／３７０２Ｑ、Ｓ／３７０３Ｑ上にキュ
ーする。ＥＴＩＯ割り込みルーチンは、前の動作が終了
した時、適当なＳ／３７０Ｑから次のＷＱＢを出す。 もしｒｅｑフィールドが１を含むなら、ＰＥ８５には、
メイル・ブロック・エントリが記憶１６２のＳ／３７０
メツセージ・キュー領域１８９にあるようになるまで（
例えば割り込みによって）通知されるべきでない。 もしＳ／３７０メツセージ・キュー１８９が満杯なら、
パラメータ・ブロックのｒｅｔフィールド中のエラーが
ＥＸＥＣ３７０に対する問題を識別することになる。も
し必要なら、ＥＸＥＣ３７０は、バックアップ・キュー
・サポートを提供することができる。 （３）ＥＸＥＣ３７０、Ｓ／３７０マイクロコード・プ
ロトコル ＥＸＥＣ３７０及びＳ／３７０マイクロコードの閏の通
信には、Ｓ／３７０記憶１６２毎のエントリをもつ装置
状況テーブル（ＤＳＴ）が必要である。ＥＸＥＣ３７０
及びＳ／３７０マイクロコードは、やりとりされる１６
バイト・メツセージ（第４１Ｄ図のメイル・ブロック５
０５を参照）を介して互いに通信する。各側のレシーバ
のために、ＦＩＦＯ＠でメツセージを保持するキューが
ある。また、通知機構（ＰＵからＢＣＵ、及びＢＣＵか
らＰ　Ｕｌｉ）もある。メイル・ブロック５０５におい
ては、１６ビツトＳ／３７０　０Ｐコード・フィールド
「ＯＰ」が、ＥＸＥＣ３７０またはＳ／３７０マイクロ
コードからの要求または応答を含む、１６ビツト・チャ
ネル・ユニット・アドレス（ｃＵＡ）は、Ｓ／３７０　
　Ｉ１０傘令のオペランド・アドレスである。ＣＡＷは
、そのＩ１０命令が発行された時のＳ／３７０記憶１６
２中の１６進位置４８の３２ビツト内容であり、記憶キ
ーを含む。８バイトＣＣＷは、上記ＣＡＷによってアド
レスされる。ＥＸＥＣ３７０が割り込み表示を返す時、
このフィールドはそのＣ８Ｗを含む。ＰＥ８５は、Ｉ１
０割り込みを引き起、：ｍｔ時ｓ／３７０１６進位置４
０にそのＣ８Ｗを記憶する。ＣＵＡフィールドは不変の
ままである。 「動作」メツセージは、部分的または完全にＥＸＥＣ３
７０によって処理されるべきＳ／３７０命令に遭遇する
時はいつでも、Ｓ／３７０マイクロコードによってＥＸ
ＥＣ３７０に送られる。 「動作」メツセージは、第４１Ｄ図のメイル・ブロック
５０５に関連する上述の情報を含む。 Ｓ／３７０に送られるＥＸＥＣ３７０メツセージは次の
ものを含む。 １、「リセットＪメツセージ（ＯＰ＝１）は、Ｓ／３７
０マイクロコードにＳ／３７０リセツトの処理を要求す
る。 ２、「クリア・リセット」メツセージ（ＯＰ　＝２）は
、Ｓ／３７０リセツト及びクリア記憶を要求する。 ３、「停止」メツセージは、Ｓ／３７０に、Ｓ／３７０
命令のフェッチを停止し、更なる命令を待つことを要求
する。「停止」メツセージは、ＯＰフィールド＝３を含
む。 ４、「ステップ」メツセージ（ＯＰ＝４）は、ＲＯＭＡ
Ｎ　　Ｓ／３７０マイクロコードに、１つのＳ／３７０
命食をフェッチ及び実行し「停止」モードに入るべきこ
とを要求する。 ５、「ラン」メツセージ（ＯＰ＝６）は、Ｓ／３７０マ
イクロコードに、Ｓ／３７０命令をフェッチし実行する
その正常モードに入るように要求する。 ６、ＬＰＳＷメツセージ（ＯＰ＝６）は、Ｓ／３７０マ
イクロコードに、ＬＰＳＷ（ロード・プログラム状況ワ
ー、ド）メツセージのアドレス・フィールドに指定され
たアドレスを使用してＳ／３７０ＬＰＳＷ命令を実行す
るように要求する。 ７．５Ｍ５Ｇメツセージ（ＯＰ＝７）は、１つまたはそ
れ以上の構成されたＳ／３７０　　Ｉ１０装置の変更の
状況を表示する。 ８、ｌ０ＩＮＴＲメツセージ（ＯＰ＝８）は、Ｉ１０動
伊の完了を示す。もしそのチャネルがマスクされていな
いなら、Ｓ／３７０マイクロコードがＩ１０割り込みを
開始することになる。もしそのチャネルがマスクされて
いるなら、Ｓ／３７０マイクロコードは、そのＣＳＷを
装置状況テーブルにセーブし、装置状況をｏｉ＜ｃｓｗ
記憶済み）にセットする。ｌ０ＩＮＴＲメツセージはま
た、ＣＵＡ及びＮＣ（ＤＳＴ　　ＣｔＪＡ中に配置され
る）次フィールドを含む。 キャッシュ・コントローラ１５３からの２つのメ・ンセ
ージ、「フェッチ」及びｒ記憶」は、メツセージという
よりも寧ろ論理機能である。それは、ＣＮＴ及び「アド
レス」フィールドのための奇数または偶数値を可能なら
しめるために必要である。 それらのフィールドは、 ＢＵＦ−２バイト：　記憶２１０中のバッファ・アドレ
ス ＣＮＴ−２バイト二　バイト・カウントＡ　Ｄ　Ｄ　Ｒ
−４ハイド：　　Ｓ／３７０記憶アドレス・ワード／キ
ー Ｓ／３７０マイクロコードは、各アドレス可能Ｓ／３７
０装置の状況についての情報を含むテーブルを維持する
。その情報の主要な部分は、次のものである。 装置条件−これは、ＴＩＯ，ＳＩＯなどの後のＣＲ（Ｓ
／３７０条件レジスタ）の即時的セットを許容する。 装置次−Ｉ１０割つ込みを取得するときに使用されるべ
き次の条件 装置Ｃ３Ｗ−マスクされた３７０　　Ｉ／○割り込みの
ために維持される ３７０装置につき、ＤＳＴ（ｃｔＪＡ、）の次の４つの
異なる装置条件が可能である。 ＯＯ装置レディ ０１　装置レディでない、Ｃ８Ｗ記憶済み１０　装置ビ
ジー １１　装置動作しない Ｓ／３７０装置上のＩ１０１００完了時点で、Ｃ５Ｗ（
チャネル状況ワード）がチャネルに詰ってＣＰＵに送ら
れる。もしそのチャネルがマスク・オフされているなら
、ＣＰＵはそのＣＳＷを受は入れない。 この実施例では、もしチャネルがマスクされているなら
、Ｓ／３７０マイクロコードがＣ８Ｗをセーブして、Ｄ
ＳＴ　（ｃＵＡ）条件を０１にセットする。後のＣ５Ｗ
またはＳＩＯは、セーブされたＣ８Ｗの記憶と、条件コ
ード（ｃ３Ｗ記憶済み）のＣＲへの配置をもたらす。Ｓ
／３７０マイクロコードが初期化されるとき、Ｓ／３７
０マイクロコードは、全ての装置が動作するとは想定し
ない。Ｓ／８８は、サポートすべき各装置毎に「オンラ
イン・メツセージ」を送ることになる。 その装置は、そのＣＵＡ　（制御ユニット・アドレスに
よって識別される。 （４）Ｓ／３７０マイクロコードとＥＸＥＣ３７０の間
の命令フロー ＰＥ８５がＳ／３７０プログラム命令ストリングを実行
する時、これは時としてＩ１０命令に遭遇し、そのＩ１
０命令はこの実施例ではＳ／８８プロセッサ６２及び関
連ハードウェア、ファームウェア、及びソフトウェアに
よって実行される。 第４４Ａ乃至り図（及び第４３図）は、これらのＳ／３
７０　　Ｉ１０実行命令のために利用されるマイクロコ
ード・シーケンス−フローである。ＢＣＵ１６６（及び
アダプタ１５４）は、Ｓ／８８ハードウエアにまる最終
的なＳ／３７０　　Ｉ１０命令の実行を有効化するため
の主要ハードウェア結合機構である。ＢＣＵ１５６内で
、ＤＭＡＣ２０９は、動作及びデータの流れを導くため
の主要な「交通巡査」の役割を果たす。ＤＭＡＣ２０９
のチャネル０は、Ｓ／３７０からＩ１０コマンドを受は
取り、チャネル１はＳ／３７０からのデータ・フローを
処理し、チャネル２はＳ／３７０へのデータ・フローを
処理し、チャネル３はＳ／３７０に対して割り込み（及
び他の）メツセージを送る。ＢＣＵ１５６中のローカル
記憶２１０は、Ｓ／３７０とＳ／８８の間の通信領域を
形成する。 ローカル・バス２２３／２４７は、Ｓ／８８プロセッサ
６２をＤＭＡＣ２０９ヒローカル記憶２１０に結合する
。ローカル・バス２２３／２４７は、ＤＭＡＣ２０９と
記憶２１０とを、ＢＣＵＩ５６及びアダプタ１５４中の
高速ハードウェアを介してＳ／３７０に結合する。 Ｓ／３７０　　Ｉ１０命令は、Ｓ／３７０内ノ％理のた
めＳ／３７０マイクロコード・ルーチンにディスバッチ
され、Ｓ／８８アプリケーシヨン・プログラムＥＸＥＣ
３７０は（その関連Ｓ／８ＳＥＴＩＯマイクロコードと
ともに）最芥の■／○実行を行う。アダプタ１５４とＢ
ＣＵ１５６は、Ｓ／３７０とＳ／８８の間のハードウェ
ア接続を形成する。開始Ｉ１０マイクロコード・ルーチ
ンは、各装置の状況を追跡するテーブルＤＳＴをもち、
例えばもし既にＳＩＯを発生し、それがビジーであり、
割り込みを受は取っているなら、それは現在専用である
。この情報は、条件コードＣＣ中に含まれる。 その章は、さまざまなＳ／３７０　　Ｉ／○動作のため
の命令フローを記述する。この章で使用される特定の処
理及び用語は、この章の最後に定義されている。動作は
次のとおりである。 （１）チャネル・クリア（第４４Ａ図）−この命令は、
アドレスされたチャネルにおけるＩ１０システム・リセ
ットを引き起こし、システム・リセットがアドレスされ
たチャネル上の全ての装置に通知される。Ｓ／３７０マ
イクロコードは、そのチャネル上にどの増資が実際りこ
あるかは知らず、従って、そのチャネル上の全てのエン
トリについてＣＣ＝３をセットする。その後、ＥＸＥＣ
３７０は、そのチャネル上の構成を再定義するためにＳ
　Ｍ　Ｓ　Ｇを送ることになる。 クリアされるべきチャネルは、命令アドレスのビット１
６乃至２３によってアドレスされる。Ｓ／３７０マイク
ロコードがディスバッチがら制御を受は取る時、それは
チャネル・アドレスをチエツクすることによって始まる
。するとそのチャネル・アドレスは、有効が無効がのど
ちらがである。もしそのチャネル・アドレスが無効であ
るなら、条件レジスタ（ｃＲ）が３にセットされ、Ｓ／
３７０が次の順次命令に戻る。チャネル・アドレス有効
の場合、Ｓ／３７０マイクロコードがＥＸＥＣ３７０に
クリア・チャネル・メツセージを送る。それは次に、こ
のチャネルを探して全ての装置状況テーブル（ＤＳＴ）
エントリを走査する。全ての条件コード・フィールドは
、可屈でないことを意味する３にセットされ、見出され
た保留割り込みテーブル（ＰＩＴ）エントリは、自由Ｐ
ＩＴリストに解放される。Ｓ／３７０マイクロコードは
次に、条件レジスタをＯにセットし、次の順次命令に至
る。ところで、ＥＸＥＣ３７０は、クリア・チャネル・
メ・ンセージを受は収る時、アドレスされたチャネル上
の全ての装置に対してＩ１０シス・テム・リセットを実
行する。ＥＸＥＣ３７０は次に、どの装置が線につなが
っているかを確認して、そのチャネル上の構成を再定義
するためにＳ／３７０マイクロコードに状況メツセージ
を送る。Ｓ／３７０マイクロコードが状況メツセージを
受は収る時、Ｓ／３７０マイクロコードは、状況メツセ
ージ中でアドレスされた各装置の装置状況テーブルにお
ける条件コードを変更する。 （２）Ｉ１０クリア（第４４Ｂ図）−この命令は、アド
レスされたＣＵＡのためのＩＭＳＧ　（割り込みメツセ
ージ）がＥＸＥＣ３７０に町っテ返されるまで、ＰＥ８
６におけるＳ　／　３７０　＃ｉ令処理を中断する。 Ｓ／３７０マイクロコードがディスバッチから制御を受
は取る時、Ｓ／３７０マイクロコードは、命令の上端ア
ドレスから制御ユニット・アドレスＣＵＡを取得する。 その制御ユニット・アドレスを使用して、Ｓ／３７０マ
イクロコードはこの装置の正しい装置状況テーブルを見
出す、Ｓ／３７０マイクロコードは、条件コードＣＣの
値をチエツクする。このとき、３つの選択波がある。 すなわち、＜Ａ）ＣＣがゼロまたは３に等しい、（Ｂ）
ＣＣが２に等しいかまたはＣＣが１に等しく且つ次の条
件ＮＣが２に等しい、（ｃ）ＣＣが２に等しいかまたは
ＣＣが１に等しい。 第１の選択肢の場合、ＣＣはゼロまたは３に等しく、Ｓ
／３７０マイクロコードは単に条件レジスタをＣＣの値
にセ・シトし、次の順次命令に至る。 もしＣＣが１に等しいなら、保留割り込みテーブル（Ｐ
ＩＴ）に保留割り込みが存在する。この場合、Ｓ／３７
０マイクロコードは、保留割り込みテーブル・エントリ
に行き、ＮＣの値をチエツクする。 ＣＣが２または１に等しくＮＣが２に等しい場合、Ｓ／
３７０はＥＸＥＣ３７０にクリアＩ１０メツセージを送
る。Ｓ／３７０は肯定応答を待ち、その装置に関連する
保留割り込みエントリをクリアする。ところで、ＥＸＥ
Ｃ３７０がクリアＩ１０メツセージを受は取る時、ＥＸ
ＥＣ３７０はアドレスされた装置のその選択的なリセッ
トを実行し、その装置のための制御状況ワードを構築し
、割り込みメツセージをＳ／３７０マイクロコードに戻
す。Ｓ／３７０マイクロコードが割り込みメツセージを
受は取る時、Ｓ／３７０マイクロコードは、ＰＩＴエン
トリを生成し、そのメツセージからのＮＣ及びＣ８Ｗに
記入する。 この時点で、ＣＣが２または１に等しいという第３の選
択肢を見てみる。この点には、２つの経路のうちの１つ
によって到達される。その第１の経路は、装置がビジー
であるか、または装置が保留割り込みを送ったがビジー
にとどまっている、というものである。第２の経路は、
装置が保留割り込みをもつが、最早ビジーでない、とい
う場合である。どちらの経路の場合にも、ＣＣは２また
は１に等しくなる。Ｓ／３７０マイクロコードはその割
り込みをポツプし、ｃｓｗをＳ／３７０紀憶に配置し、
条件レジスタを１にセットして次の順次命令に戻る。 （３）装置停止（第４４Ｃ図）−Ｓ／３７０マイクロコ
ードが装置停止命令のためにディスバッチから制御を受
は取る時、Ｓ／３７０マイクロコードは、アドレスされ
た装置状況テーブル・エントリのための条件コードをチ
エツクする。このとき３つの選択肢があり、それは、条
件コードが０または２に等しいことと、条件コードが１
に等しいことと、条件コードが３に等しいことである。 第１の選択肢の場合、条件コードが０または２に等しく
、Ｓ／３７０マイクロコードがＥＸＥＣ３７０に装置停
止メツセージを送る。Ｓ／３７０マイクロコードは次に
、Ｓ／３７０Ｃ３Ｗ中の１６個の状況ビットをゼロにし
、条件レジスタを１にセットし、次の順次命令に戻る。 ところで、ＥＸＥＣ３７０が装置停止メツセージを受は
取る時、ＥＸＥＣ３７０はアドレスされた装置上で適当
な機能を実行し、正常割り込みメ・ンセージを戻す。Ｃ
Ｃ＝１のとき、Ｓ／３７０マイクロコードはＰＩＴテー
ブルからの割り込みをポツプし、Ｃ８ＷをＳ／３７０記
憶中の適切な位置に配置し、条件レジスタを１にセット
して次の順次位置に行く。第３の選択肢の場合、ＣＣは
３に等しく、Ｓ／３７０マイクロコードは単に条件レジ
スタを３に等しくなるようにセットして次の順次命令に
至る。 （４）Ｉ１０停止（第４４Ｃ図）−説明のこのレベルで
は、Ｉ１０停止の機能は、装置停止の機能と同一である
。 （５）Ｉ１０再開（第４４Ｄ図）−Ｓ／３７０システム
上では、ＲＩＯｅ令は単に、命令を受は入れる前に、そ
のチャネルが動作するかどうかを調べるためにチエツク
するだけである。Ｓ／３７０マイクロコードは、別のＩ
１０命令の場合と同様に、特定のＣＵＡかどうかについ
てＣＣをチエツクしなくてはならない。ＣＡＷは参照さ
れず、ＣＣＷはこの命令の場合フェッチされない。 Ｓ／３７０マイクロコードがＩ１０命令再開のためにデ
ィスバッチから制御を受は取る時、Ｓ／３７０マイクロ
コードはアドレスされた装置状況エントリにつき条件コ
ードをチエツクする。ｃｃがＯｌｌまたは２に等しい場
合、Ｓ／３７０マイクロコードは、条件コードを２にセ
ットし、条件レジスタを○にセットし、次の順次命令に
至る。 ところで、ＥＸＥＣ３７０がＩ１０再開メツセージを受
は取る時、ＥＸＥＣ３７０は制御ユニット・アドレスを
調べ、前に中断されていたＩ１０動作を継続する。第２
の選択肢の場合、ＣＣは３に等しく、Ｓ／３７０マイク
ロコードは単に条件レジスタを３にセ・シトして次の順
次命令に行く。 （６）Ｉ１０開始（第４４Ｅ図）−Ｓ／３７’０マイク
ロコードがＩ１０開始開作動ためにディスバッチから制
御を受は取る時、Ｓ／３７０マイクロコードは、装置状
況テーブル・エントリを見付けるために制御ユニット・
アドレスを使用する。 Ｓ／３７０マイクロコードは次に、条件コードをチエツ
クし、このとき４つの選択肢がある。すなわち、ＣＣが
Ｏに等しい、ＣＣが１に等しい、ＣＣが２に等しい、及
びＣＣが３に等しい、である。ＣＣがＯに等しい場合、
装置はレディであり、Ｓ／３７０マーｒ’ｙｏ：＋−ド
ハＥ　Ｘ　Ｅ　Ｃ３７０にＩ１０開始メツセージを送り
、ＣＣを、ビジーを意味する２に等しくセットし、条件
レジスタを、受領されたことを意味する０にセットし、
次の順次命令に戻る。ところで、ＥＸＥＣ３７０がＩ１
０開始メツセージを受は取る時、ＥＸＥＣ３７０は特定
装置を見付けるために制御ユニットアドレスを使用し、
その装置上で正常Ｉ１０動作を開始する。第２の選択肢
の場合、ＣＣは１に等しく、Ｓ／３７０マイクロコード
が割り込みをポツプして、そのＣ８ＷをＳ／３７０記憶
中に配置し、ＣＳＷビジー・ビットを「オン」にセット
し、条件レジスタを１にセットし、次の順次命令に至る
。第３の選択肢の場合、ＣＣは２に等しく、Ｓ／３７０
マイクロコードはＣ５Ｗ及びＳ／３７０記憶位置４０Ｘ
を全てゼロにセットし、Ｃ８Ｗビジー・ビットをターン
・オンし、条件レジスタを１に等しくセットし、次の条
件命令に行く。第４の選択肢の場合、ＣＣは３に等しく
、Ｓ／３７０マイクロコードは単に、条件レジスタを３
（これは装置が動作しないことを意味する）にセットし
、次の順次命令に行く。 （７）Ｉ１０高速解放開始（第４４Ｆ図）−Ｓ／３７０
マイクロコードがディスバッチからＩ１０高速解放開始
命令を受は取った時、Ｓ／３７０マイクロコードは、ア
ドレスされたＤＳＴエントリがあるかどうか条件コード
ねチエツクする。このとき、ＣＣが０．１または２に等
しい、ということと、ＣＣが３に等しい、ということの
２つの選択肢がある。第１の選択肢の場合、ＣＣが０．
１または２に等しく、Ｓ／３７０マイクロコードはＥＸ
ＥＣ３７０にＩ１０高速解放開始メツセージを送り、Ｃ
Ｃを２に等しくセットし、条件レジスタをＯセットし、
次の順次命令に行く。ところで、ＥＸＥＣ３７０がＩ１
０高速解放開始メツセージを受は取る時、もし可能なら
Ｉ１０命令を開始し、さもなければ、Ｓ／３７０マイク
ロコードによって受領された時正常割り込みとして働く
遅延された条件コードを含むＣ８Ｗをもつ割り込みメツ
セージを返す。第２の選択肢の場合、条件コードは３に
等しく、Ｓ／３７０マイクロコードは単に条件レジスタ
を３にセットして次の順次命令に行く。 （８）Ｉ１０テスト（第４４Ｇ図）−Ｓ／３７０マイク
ロコードがＩ１０テストのための制御をディスバッチか
ら受は取る時、Ｓ／３７０マイクロコードは条件コード
ねチエツクする。このとき、ＣＣが０または３に等しい
、ＣＣが１に等しい、及びＣＣが２に等しい、という３
つの選択波がある。ＣＣがＯまたは３に等しい場合、マ
イクロコードは条件レジスタをＣＣ値に等しくセットし
、次の順次命令に行く。第２の選択肢の場合、ＣＣは１
に等しく、マイクロコードは割り込みをポツプしてＣ３
ＷをＳ／３７０記憶中に配置し、条件レジスタを、ＣＳ
Ｗ記憶済みを意味する１にセットして次の順次命令に至
る。第３の選択波の場合、ＣＣは２に等しく、マイクロ
コードはＳ／３７０記憶中のＣ５Ｗ領域（４０Ｘ）をゼ
ロにし、条件レジスタを１に等しくセ・シトし、次の順
次命令に行く。 （９）チャネルＩＤ記憶（第４４Ｈ図）−Ｓ／３７０マ
イクロコードがディスバッチからチャネルＩＤ記憶のた
めの制御を受は取る時、Ｓ／３７０マイクロコードはチ
ャネル・アドレスをチエツクする。このとき、チャネル
・アドレス有効及びチャネル・アドレス無効という２つ
の選択肢がある。チャネル・アドレス有効の場合、マイ
クロコードはＳ／３７０記憶位置を、１６進Ａ８から１
６進２０００００００にセットする。マイクロコードは
次に、条件レジスタをＯにセットし、次の順次命令に行
く。 （１０）チャネル・テスト（第４４Ｉ図＞−Ｓ／３７０
マイクロコードがチャネル。テストのための制御をディ
スバッチから受は取る時、Ｓ／３７０マイクロコードは
チャネル・アドレスをチエツクする。この場合、２つの
主要な選択波と、３つのあまり主要でない選択肢がある
ことに留意されたい。第１の主要選択肢、すなわちチャ
ネル・アドレス無効の場合、マイクロコードは条件レジ
スタを３にセットし、次の順次命令に行く。 第２の主要選択肢、すなわちチャネル・アドレス有効の
場合、マイクロコードはさらにこのチャネルがあるかど
うか全てのＤＳＴエントリをチエツクする。第１の主要
でない選択肢の場合は、マイクロコードが、この装置が
保留割り込みをもつことを意味するＣＣ＝１を有する特
定装置のためのＤＳＴエントリを発見した時に生じる。 この場合、マイクロコードは条件レジスタを１に等しく
セットし、次の順次命令に行く。もしマイクロコードが
このチャネルのためのＤＳＴエントリのリストの底に到
達するなら、マイクロコードはＣＣ＝１のエントリを見
出さなかったということであり、次にＣＣ＝２の少なく
とも１つのエントリが存在するかどうかを調べるための
チエツクを行う。もしそうなら、これが第２の主要でな
い選択肢であり、この場合、マイクロコードは条件レジ
スタを２に等しくセットして次の順次命令に行く。さも
なければ、第３の主要でない選択肢が生じて、条件レジ
スタを０に等しくセットして次の順次命令に行く。 （１１）１次及び２次割り込み（第４４Ｊ及び４４に図
）−１次及び２次割り込みという用語は、Ｓ／３７０の
用語である。１次割り込みは、Ｉ１０動件から生じるＣ
８Ｗ中に少なくとも１つのチャネル終了（ｃＥ）状況ビ
ットを含む、、２次割り込みは、そのＩ　／　Ｏ＠作の
ための装置終了（ＤＥ）を含む第２の割り込みであるか
または、サービスを要求する装置によって開始される非
同期割り込みである。 この説明のこのレベルでは、１次及び２次割り込みの間
には差異がないので、１次割り込みについてのみ説明す
る。第４４Ｊ図及び第４４に図の間の、Ｉ１０マスクさ
れた割り込みと、Ｉ１０イネーブルされた割り込みの間
の差異は、Ｉｌｏがマスクされているかどうか、という
ことである。 すなわち、Ｓ／３７０プロセッサが、チャネルからやっ
てくる割り込みを受は入れるかどうか、ということであ
る。もし割り込みがＳ／３７０プロセッサによって受は
入れられないなら、チャネルはその割り込みをスタック
し、それは、Ｓ／３７０プロセッサがイネーブルされる
時間まで保留割り込みと呼ばれる。ＥＸＥＣ３７０が特
定の装置動作をエミュレートしている間に割り込み条件
が生じた時、ＥＸＥＣ３７０’はＣ８Ｗを構築してそれ
をメツセージ中に格納し、そのメツセージはＳ／３７０
マイクロコードに送られる。マイクロコードがその割り
込みメツセージを受は取る時、マイクロコードは、■１
０がマスクされているか、あるいはイネーブルさている
かどうかを見出すためにＳ／３７０マスクをチエツクす
る。そして、もしそのＩｌｏがマスクされている（第４
４Ｊ図）なら、マイクロコードはその割り込みをスタッ
クする。割り込み処理をスタ・ツクすることの説明は、
以下で与える。Ｓ／３７０マイクロコードがマスクをチ
エツクしＩｌｏがイネーブルされているなら（第４４に
図）、割り込みをかける装置のＤＳＴＳツエントリ中件
コード・フィールドが、割り込みメツセージ中の次の条
件（ＮＣ）に等しくセットされ、そのメツセージからの
Ｃ８ＷがＳ／３７０記憶に入れられ、マイクロコードが
Ｉ１０割り込みの実行を引き起こす。 （１，２）Ｓ／３７０　　Ｉ１０マスク事象（第４４Ｌ
図）−もし、Ｅ　Ｘ　Ｅ　Ｃ３７０がＳ／３７０マイク
ロコードに割り込みメツセージを送る時Ｉ１０がマスク
されているなら、削り込みは保留割り込みテーブル（Ｐ
ＵＴ）エントリ中にスタックされる。そして、後の時点
で、Ｉ１０割り込みのイネーブルをもたらすＳ／３７０
事象が生じることになる。このことは、ロードＰＳＷ命
令、セット・システム・マスクｉｌ＃令、またはマスク
がＩｌｏをイネーブルする何らかの割り込みである。Ｐ
ＳＷシステム・マスクが、以前にマスクされたＩｌｏを
イネーブルするＪうに変更された時の任意の時点で、Ｓ
／３７０マイクロコードはそれらのチャネルのために保
留である割り込みがないかどうかをチエツクする。そし
てもし見付からないなら、マイクロコードは単に次の順
次命令へと脱出する。しかしもし１つ見付かったら、マ
イクロコードはその割り込みをデープルからポツプして
出し、Ｓ／３７０記憶中にＣ８Ｗを配置して１１０割り
込みを実行する。 以下に示すのは、直ぐ上で参照された処理の説明を与え
るものである。 （１）スタックされた割り込み−　スタックされた割り
込みという用語は、Ｓ／３７０　１１０がマスク・オフ
された時Ｓ／３７０マイクロコードによって受は取られ
る割り込みメツセージと結合して使用される。割り込み
は、いわゆる保留割り込みテーブルまたはＰＩＴ中の装
置状況領域中にスタックされる。ＰＩＴエントリは、割
り込みを引き起こすＳ／３７０装置をあられすＤＳＴエ
ントリに対してＦＩＦＯ順に連鎖される。割り込みをス
タックすることは、自由リストからＰＩＴエントリを取
得し、それをこのＤＳＴエントリのためにＰＩＴリスト
の終端に連鎖し、そのＣ５ＷをＰＩＴエントリの状況フ
ィールド中に配置し、ＰＩＴエントリのＮＣフィールド
にＮＣ値を配置し、ＤＳＴのＣＣＷフィールドを「１」
にセットすることからなる。ＣＣを「１」にセットする
ことは、この装置に保留割り込みが存在することを示す
。 （２）割り込みポツプ−割り込みをポツプすることは、
ＤＳＴ／ＰＩＴエントリの最上部のＰＩＴエントリを連
鎖から外し、ＤＳＴ条件コードを、ＰＩＴエントリのＮ
Ｃフィールドで見出された値にセットし、Ｓ／３７０　
　Ｃ５Ｗを含ムＰＩＴエントリの状況フィールドをセー
ブし、ＰＩＴエントリを自由リストに戻すことからなる
。 （３）ＥＸＥＣ３７０へのメツセージ送信（第４３図）
−これは、この説明では、例として参照されるものであ
る。この時点でオプションＣＣが０に等しい場合、Ｓ／
３７０マイクロコードは、ＥＸＥＣ３７０にメツセージ
を送る必要があると決定している。そのメツセージは特
に、Ｉ１０開始メツセージである。このメツセージまた
はＳ／３７０マイクロコードが送る他のメツセージに対
して、手続きは同一である。Ｓ／３７０マイクロコード
は、記憶１６２中のメイルボックス・エソトリ中のデー
タ・フィールドにそのメツセージの内容を記入する。Ｓ
／３７０マイクロコードは次に、ＰｔＪからＢＣＵへの
要求を発行し、それはＢＣＵ論理２５３によって受領さ
れる。Ｓ／３７０マイクロコードは次に、肯定応答の戻
りを待つ。 ところで、ＢＣｔＪ論理は、ＰＵからＢＣＵへの表示を
受は取る時、メイルボックスからＢＣＵ記憶２１０へデ
ータを転送するために、記憶アクセス及びＤＭＡ動作を
開始する。ＤＭＡが完了した時、ＢＣＵはＳ／３７０マ
イクロコードに肯定応答１号を返し、Ｓ／３７０マイク
ロコードは次にその次の順次命令を進める。それと同時
に、ＤＭＡＣ論理がシステム８８に割り込みをかける。 ソフトウェア・ルーチンが制御を受は取り、動作の有効
性をチエ・ツクし、ＥＸＥＣ３７０に通知を送り、ＥＸ
ＥＣ３７０は次にワーク−キューからメツセージを取り
出す。 （４）Ｓ／３７０マイクロコードに対するメツセージの
送信−ＥＸＥＣ３７０がＳ／３７０マイクロコードに送
るメツセージには、いくつかの異なるタイプがある。Ｓ
／３７０　　Ｉ１０マスク事象（第４４Ｌ図）は、その
ような割り込みメツセージの例である。ＥＸＥＣ３７０
は、ＢＣｔＪ論理とインターフェースするＥＴＩＯマイ
クロコードを呼び出す。ＥＴＩＯはＢＣＵ記憶２１０か
らＳ／３７０記憶ヘメ・ンセージを転送するＤＭＡ動作
を開始する。ＤＭＡが完了した時、ＢＣＵがらＰＵへの
メツセージがＳ／３７０マイクロコードへ送られ、割り
込みがシステム８８に送られ、このことはＥＴＩＯイン
ターフェース・ルーチンの、ＥＸＥＣ３７０への通知の
送信を引き起こす。 Ｅ１９．バス制御ユニット（ＢＣＵ）の動作（１）序論 前述のシステム要素及びその機能の一部を簡単に要約し
てみよう。すなわち、ＢＣＵ　１５６はＳ／３７０チツ
プ・セット１５０と、Ｓ／８８ＰＥ６２とモジュール１
０中の関連システム及びＩ１０素子からなるＩ１０サブ
システムの間のインターフェース機能を実行する。Ｓ／
３７０チ・ンブ・セット１５０とＩ１０サブシステムは
、バス・アダプタ１５４を介して通信する。Ｓ／８８主
記憶１６内のＳ／３７０記憶領域１６２は、場合によっ
ては基本的記憶モジュール（ＢＳＭ）１６２と呼ばれる
ことがある。ＢＣＵ１５６とパス・アダプタ１５４とを
結合する２組のアダプタ・バス・インターフェースＲ２
４９，２５０（チャネルＯ）及び２第１，２５２（チャ
ネル１）がある。 ＢＣＵ１５６は、６４ＫＢローカル記憶２１０と、直接
アクセス・コントローラ（ＤＭＡＣ）２０９と、３２ビ
ツト・ローカル・アドレス・バス２４７と、３２ビツト
・ローカル・データ・パス２２３及びインターフェース
論理２０５を有する。 前記に詳細に説明したように、ＤＭＡＣ２０９は、４つ
のデータ転送チャネルをもつ。 チャネルＯ−メイルボックス・コマンドがＰＥ８５から
ＢＣＵ１５６へ転送される。メツセージは、Ｓ／３７０
記憶領域１６２がらローカル記憶２１０へ読み出される
。 チャネル１　−　　Ｓ／３７０ＰＥ８６のデー１書込。 データは、ローカル記憶２１０への転送のために、Ｓ／
３７０記憶領域１６２がら読み取られる。 チャネル２　−　　Ｓ／３７０ＰＥ８３のデータ読取。 データは、ローカル記憶２１０がらＳ／３７０記憶領域
１６２に転送される。 チャネル３−　ＢｃＵ１５ＧからＳ／３７０ＰＥ８５へ
の高優先順位メツセージ転送。メツセージは、ローカル
記憶２１０がらＳ／３７０記憶領ｋＩＬ１６２に転送さ
れる。 ＤＭＡＣ２０９は、バス・アダプタ１５４とローカル記
憶２１０の間でダブル・ワード（３２ビツト）を転送す
る。それは、Ｉ１０データ転送が完了した時にＩ１０サ
ブシステム（Ｓ／８８ＰＥ６２）に割り込みをかける。 ローカル記憶２１０は、ＤＭＡＣ２０９を介する自動メ
イルボックス・ロードのためのＩｌｏ及びメツセージ・
データ・パ・ンファＷＱＢと、リンク・リスト・データ
をもつ。 ＢＣＵ論理２０５は、ローカル・パス調停ユニット２１
６を有し、そこにおいて、Ｓ／８８　ＰＥ６２とＤＭＡ
Ｃ２０９が、ローカル・パス、すなわち、データ・バス
２２３及びアドレス・パス２４７に対するアクセスを求
めて競合する。ＰＥ６２「パス要求」線１９０は、以下
のアドレス（第４１Ｃ図参照）がアドレス・デコード及
び調停ユニット２１６によって検出される時はいつでも
アクティブとなる。すなわち、 ローカル記憶アドレス；プログラムされたＢＣＵリセッ
ト、ＢＳＭ書込セレクト・アップ、ＢＳＭ書込セレクト
・アップ、及びＢＣＵ状況読取を含む、ＢＣＵによりて
指示されたコマンド；ローカル・バス割り込み肯定応答
サイクル；及びＤＭＡＣによって指示された読取または
書込レジスタ・コマンドである。 ＤＭＡＣバス要求線２６９は、ＤＭＡＣシーケンス（ロ
ーカル記憶２１０の読取または書込）、またはリンク・
リスト・ロード・シーケンス（ローカル記憶からの読取
）のためにローカル・パス２２３．２４７の制御を得た
いと望む時にアクティブとなる。バス許可線２６８は、
ローカル・バスの制御が論理２１ＧによってＤＭＡＣ２
０９に与えられた時に立ち上げられる。、１１１９１は
、制御がＰＥ６２に与えられているなら立ち上げられる
。 ＢＣＵ論理２０５は、パス・アダプタ１５４と１１０サ
ブシステムの間のＤＭＡＣ２０９転送タイミングを制御
し、４ＫＢまでのＩ１０転送の、チャネルＯ及び１上の
パス・アダプタ１５４のための６４バイト・ブロック転
送への変換を行う。 ＢＣＵ論理２０５は、ブロック転送の際の６４バイト境
界交差を検出する。もしこれが生じると、そのブロック
は、２回の個別の転送に分割される。ＢＣＵ１６６がそ
の第１の転送のための６４バイト境界までのワードの数
を計算する。これは、バス・アダプタ１５４に対する開
始アドレスとともに提供される。残りのワードは、新し
いアドレスとともに、後のコマンド（ＢＳＭ読取／ＢＳ
Ｍ書込）によってバス・アダプタ１５４に提供されるこ
とになる。ＥＣＵ論理はまた、高優先順位メツセージま
たはメイルボックス読取要求が生じる時、Ｉ１０データ
転送（６４バイト境界上）の優先使用を与える。高優先
順位メツセージ及びメイルボックス読取要求は、ＢＣＵ
１５６上で同時に処理することができる。ｒＢＳＭ読取
」及びｒＢＳＭ書込」は、ＢＣＵ２５Ｓ中で同時に処理
することができる。 ＢＣＵ１６６は次のような４つのＩ１０動作を実行する
。 メイルボックス読取動ｆｉ！：これは、ｒＰＵからＢＣ
Ｕ要求Ｊ！２５８ａを介して、Ｓ／３７０Ｉ１０命令マ
イクロコードによって開始される。 メイルボックス１８８は、Ｓ／３７０　　ＢＳＭＩ６２
中にある。それは、Ｉ１０サブシステム（■１０開始な
ど）によって実行されることになる■１０コマンドを記
憶するために使用される。それはまた、Ｉ１０サブシス
テムがＰＥ８５から受領する状況または他の情報をも含
む。「メイルボックス・セレクト・アップ」コマンドは
、ｒＰＵからＢＣＵ選択Ｍ」２１０がアダプタ・バス・
チャネルＯ上で活動化される時にＢＣＵ１５８によって
開始される。Ｓ／３７０　　Ｉ１０書込動作（アダプタ
・バス・チャネルＯ）は、もし「ＰＵからＢＣＵへの要
ｉ」がＳ／３７０ＰＥ８５に、Ｊ：って活動化されるな
ら、６４バイト境界上で優先使用される。 Ｓ／３７０　　Ｉ１０読取及び書込動作：これは、アダ
プタ・バス・チャネル０及び１上での、Ｓ／３７０記憶
１６２とＩ１０装置の間のデータ転送（最大４ＫＢブロ
ツク）を用意する。全てのデータ転送は、ｒＢＳＭセレ
クト・アップ」アダプタ・バス・コマンドを介して、Ｉ
１０サブシステムによって開始される。 高優先順位メツセージ転送：　Ｉ１０サブシステムから
Ｓ／３７０に渡される高い優先順位の性質の、割り込み
、状況、エラーなどのメツセージ。全ての転送は、「キ
ュー・セレクト・ア・ンプ」コマンドを介して、ＢＣＵ
１６６から開始される。もし、ｉｌ！ｉ債先順使先順位
メツセージ要求るなら、Ｓ／３７０　　Ｉ／Ｃ１取動作
（アダプタ・バス・チャネル１）が６４バイト境界上で
優先使用されることになる。 Ｅ２０．Ｓ／３７０　　Ｉ１０開始シーケソス・フロー
、概要及び詳細説明 ［Ｉ１０開始命令５ＩＯＪ、［チャネル・アドレス・ワ
ードＣＡ　Ｗ　Ｊ及び「チャネル制御ワードＣＣＷ　Ｊ
が、Ｓ／３７０記憶１６２中の予定の「メイルボックス
」位置中に記憶される。この情報は、ＢＣＵインターフ
ェース論理２０５及びバス・アダプタ１６４を介してロ
ーカル記憶２１０に渡される。 第１８図に示されているＤＭＡＣチャネルＯレジスタは
、メイルボックス読取動作のために使用される。それら
は、Ｓ／８８ＰＥ８２によって、「リンク・アレイ連鎖
モード」で動作するようにプログラムされることになる
。ＰＥ６２は、ローカル記憶２１０（第４１Ｈ図）中の
一連の「リック・リスト（テーブル）」をセットアツプ
することによって、このモードを初期化する。それは次
に、第１の「最先にリンクされたリスト・アドレス」を
ＤＭＡＣチャネル０ベース・アドレス・レジスタ（３２
ビツト）ＢＡＲにセットすることになる。このアドレス
は、リンクされたリスト・データの記憶２１０中の最初
の位置を指し示すことになる。 ＤＭＡＣ’ＰＣＬＪ　　（周辺制御線）２Ｓ／ａは、Ｐ
Ｅ６２によって、ＰＣＬ線２Ｓ／ａが活動化される時は
いつでも、ＤＭＡＣ２０９をしてそのＩＲＱ割り込み入
力！１１２５８を活動化させるようにプログラムされる
ことになる。ｒＰｃＬＪ４！２Ｓ／ａは、アダプタ・バ
ッファ２５９を介する主記憶１６２からローカル記憶２
１０へのメイルボックス・データ転送の完了に続いて活
動化されることになる。その割り込みは、Ｓ／８８プロ
セッサＰＥ８２に、メイルボックス・ロードが丁度完了
したことを通知する。 リンク・リスト・データ（第４１Ｈ図）は、次のものか
らなる。すなわち、データ・ブロックの開始記憶アドレ
スと、記憶転送カウントと、次のテーブル・エントリに
対するリンク・アドレスである。そのテーブル中の最後
のリンク・アドレスは、ゼロとなる。 Ｓ／８８プロセッサＰＥ６２は、ＤＭＡＣチャネル０ベ
ース・アドレス・レジスタ中の最上リスト・アドレスを
セットする。 Ｓ／８８プロセッサＰＥ８２は、チャネル０チヤネル制
御レジスタＣＣＲのビット７（開始ビット）中に「１」
を書き込むことによってＤＭＡＣ２０９を活動化するこ
とになる。ＤＭＡＣ２０９は次に、次のまうにしてその
チャネルＯレジスタ中に最初のリンク・リストを読み込
む。 メモリ・アドレス・レジスタ２１９中への記憶２１０の
データ・ブロックＷＱＢの開始アドレスメモリ転送カウ
ント・レジスタＭＴＣに対する転送カウント（メイルボ
ックス・データのバイト） 次のデータ・プロ・νり・アドレス・レジスタＢＡＲへ
のリンク・アドレス より詳しく述べると、命令寅行の間に、Ｓ／３７０ＰＥ
８５が「Ｉ１０開始」命令をデコードし、Ｓ／３７０メ
モリ１６２中に含まれる順次的「メイルボックス」位置
に、ｒ■１０開始」コマンドと、チャネル・アドレス・
ワードと、第１のチャネル制御ワードを配置する。メイ
ルボックスの開始アドレス（ベース＋キュー長）は、初
期化時点で、バス・アダプタ１５４のベース・レジスタ
に格納される。 Ｓ／３７０ＰＥ８６は、ビット１１をアクティブにする
ことによって、プロセッサ・バスを介してｒＬＤ　　０
５ＣＷ、制御ＯＰを発行する。このことは、バス・プロ
セッサ１５４中の制御ワード中の「ＰＵからＢＣＵへの
要求」ビットをオンにセットする。もし、Ｉ１０データ
転送の間に「ＰＵからＢＣＵ要求」が生じたなら、ＢＣ
Ｕ１６６はメイルボ・ツクス・ロードを行わせるために
、６４バイト境界上でＩ１０転送を優先使用することに
なる。 ＢＣＵ１５６は次に、バス２９０上で、第４５Ａ図に示
すフォーマットで「メイルボックス読取セレクト・アッ
プ」コマンドを発生し、これを、チャネルＯコマンド・
レジスタ２１４に記憶する。尚、第４５Ａ図で、ビット
０．１はコマンド・ビットであり、ビット２乃至７は、
バイト・カウントである。メイルボックス・アドレス−
ビットは、％４６Ｂｆｆｌに示すフォーマットでバス２
９０を介してレジスタ２１９中に記憶される。 尚、第４５Ｂ図で、ビット７は記憶１６２中のＩＯＡ領
域を識別し、ビット２４乃至２６はＢＣＵチャネル番号
であり、ビット２７乃至３１は、メイルボックス・オフ
セットである。 ＢＣＵ１５６が、レジスタ２１４及び２１９に値を格納
することに町って、コマンド／状況バス２４９及びアド
レス／データ・バス２５０を活動化した後、ＢＣＵ１６
６は、バス・アダプタからのデータを待つ。ＢＣＵＩ　
５６は、「タグ・ダウンｊ線２６２ｂをサンプリングす
ることによってこれを行う。「タグ・ダウン」がバス・
アダプタ１５４によって非活動化される時（データ・レ
ディ）、メイルボックス・データの最初の４バイトは２
つのチャネルＯサブサイクルを介してチャネル０読取バ
ツフア２２６中にラッチされる。 ＢＣＵ論理２５３は次に、ＤＭＡＣ２０９のチャネルＯ
上の「要求Ｊ　紐２６３　ａを立ち上げる。ＤＭＡＣ２
０９は次に、ローカル・バス調停回路２１６に対する線
２６９に、「バス要求」（ＢＲ）！立ち上げる。もしロ
ーカル・バスがＳ／８８プロセッサ６２によって使用さ
れていないなら、ＤＭＡＣ２０９に対するバス許可線（
ＢＧ）を介してバス・アクセスが許可される。ＤＭＡＣ
２０９は次に、ＭＡＲからアドレス・バス２４７に対し
て（記憶２１０中の）ＷＱＢローカル・メイルボックス
の開始アドレスを転送し、’ＡＣＫＯＪ　　（ＤＭＡＣ
チャネル０肯定応答）線２６４ａを立ち上げる。’ＡＣ
ＫＯＪ信号は、バッファ２２６から、データ・バス２２
３を介しての、記憶２１０中のＷＱＢのローカル・メイ
ルボックス部分に対するデータの転送を開始する。 ’ＤＴＡＣＫＪｔ！２６５が、ＤＭＡＣ２０９に、動作
が完了したことを知らせるために活動化される。 ＢＣＵクロック信号（第２５図）は、バッファ２５９か
らレジスタ２２６へのメイルボックス・データの転送を
続ける。ＢＣＵ１５６は、各ローカル記憶２１０／ＤＭ
ＡＣ２０９シーケンス（３２ビツト）のための２つのア
ダプタ・バス（「タグ・アップ」／「タグ・ダウンＪ）
シーケンスを実行する。 ＤＭＡＣサイクルが完了した時（ＤＴＡＣＫアクティブ
）　、ＤＭＡＣ２０９はＢｃＵ論理２５３に対して「デ
ータ転送完了Ｊ　　（ＤＴＣ）線２６７合立ち上げ、Ｂ
ＣＵ論理２５３は次に、レジスタ２２ＧからＷＱＢメイ
ルボックスへの第２の４バイトの読取を行うために線２
６３ａ上にＤＭＡＣ２０９に対する別の「要求」を発行
する。ＤＭＡＣサイクルは、メイルボックス・データの
全体（１６バイト）が転送されてしまう（４０−カル・
バス・サイクル）まで、反復される。「ＰＣＬＪ線２Ｓ
／ａは、次に、ＥＣＵ論理２５３によってＤＭＡＣ２０
９に対して活動化される。このことは、ＤＭＡＣ２０９
からＳ／８８プロセッサ優先順位エンコーダ／割り込み
論理２１２に対するｒＩＲＱＪ線２５８の活動化を引き
起こす。ＰＥ６２は次に、メイルボックス要求を処理す
る。 ＤＭＡＣ２０９がリンク・リストからのそのチャネル０
レジスタ・ロードを完了する時、ＤＭＡＣ２０９は次の
メイルボックス・ロードを開始するために、ＢＣＵ論理
２５３からのチャネル０ｒＲＥＱＪ線２６３ａ上の信号
を待つ。−旦開始されると、ＤＭＡＣチャネルＯは非決
定的にアクティブにとどまり、Ｓ／８８プロセッサ６２
が環状リンク・リストを制御し、ＢＣＵ１５６が、’Ｒ
ＥＱＪ！２６３ａを非活動性に維持することによってデ
ータ転送を保留する。もし「リストの終了」条件によっ
てチャネルＯが停止すると、Ｓ／８８プロセッサは終了
割り込みを受は取って適当な時チャネル０を再開始する
。 Ｅ２１．Ｓ／３７０　　Ｉ１０データ転送シーケンス・
フロー、−船釣説明 全てのｌ１０ｍ取及び書込転送は、アダプタ・バス・ア
ーキテクチャによるｒＢＳＭ読取セレクト・アップ」及
びｒＢＳＭ書込セレクト・アップ」コマンドを介してＳ
／８８プロセッサ６２を源とする。Ｓ／３７０ＣＣＷコ
マンド及び開始アドレス（Ｓ／３７０メモリ１６２中の
）は、「■１０開始」のためにＣＣＷから導出される。 データは、Ｓ／８８プロセッサ６２によって、各Ｉ１０
装置と、ローカル記憶２１０中のローカル・バッファの
間で移動される。 ローカル記憶２１０は、Ｓ／８８プロセッサ６２によっ
て管理されるＩ１０書込動作のための記憶プロ・ツクの
キューを含む。そのキューが少なくとも１つのエントリ
を含む時、■１０＠込動作を送出する準備ができている
。これらのブロックのうちの選択された１つのための開
始アドレスは、書込動作の開始の前に、Ｓ／８８プロセ
ッサ６２によってＤＭＡＣ２０９中のＤＭＡチャネルル
ジスタ中に記憶される。ＤＭＡチャネルルジスタは、ロ
ーカル記憶２１０を介するＳ／３７０■／○書込動ｆｔ
’（Ｉ１０＋：対するＳ／３７０記憶１θ２の書込）の
ために予約されている。アダプタ・データ・バッファ２
５９　（６４バイト）は、メイルボックス読取及びＳ／
３７０　　ｌ１０８込動作（Ｓ／３７０メモリ１６２か
らローカル記憶２１０へのデータ転送）のために予約さ
れている。このバッファは、チャネル０アダプタ・バス
２４９．２５０に関連づけられている。バッファ２６０
　（６４バイト）は、（Ｓ／３７０に対する）メツセー
ジ書込及びＳ／３７０　　Ｉ１０読取動ｆ′Ｐ（ローカ
ルＥ憶２１０からＳ／３７０メモｌ、１１６２へのデー
タ転送）のために予約されている。このバッファは、チ
ャネル１アダプタ・バス２第１．２５２と関連付けられ
ている。Ｓ／８８プロセッサ６２は、ＤＭＡＣチャネル
１及び２のメモリ・アドレス・レジスタの高位ワードを
ゼロに初期化する。このことは、ローカル記憶２１０が
１６ビツト以上のアドレスを必要としないので、これら
のレジスタが動忰シーケンスの間にロードされた時に、
余分のパス・サイクルを節約するものである。 （Ａ）Ｉ１０書込動作（Ｓ／３７０記憶１６２がらロー
カル記憶２１０へ） Ｓ７８８プロセッサ６２は、第４５Ｃ図に示すように（
パス１６１ａ、ドライバ２１７、パス２４７及びラッチ
２３３を介して）ＤＭＡＣアドレス及びデータ・バス２
４８上にｇｔ＠を配置することにより、ＤＭＡＣチャネ
ル１メモリ・アドレス・レジスタＭＡＲ中にローカル・
バ・ンファ開始アドレスをセットする。尚、第４５ＣＱ
？Ｉで、ビット３１−０８＝００７ＥＯＯ＝　ｒＤＭＡ
ＣＬ、ジスタ選択」コマンドであり、ビット００７−０
０＝Ｄ　Ａ　Ｃチャネル１メモリ・アドレス・レジスタ
（低）選択である。Ｓ／８８は、パス上の最上位及び最
下位と・シトをそれぞれ「３１」及びｒ　ＯＪとして識
別子、これはＳ／３７０プロトコルとは逆であることに
留意されたい。 第４５Ｄ図（ＭＡＲ用）に示されている内容は、データ
・パス２２３上に配置され、ここで、ビット３ｌ−１６
＝Ｉ１０書込のための記憶２１０中のローカル・パ・ン
ファの開始アドレスである。その高位データ・パス・ビ
ット（３１−１６）は、チャネル１メモリ・アドレス・
レジスタの低位（１６−００）部分にロードされる。Ｍ
ＡＲの高位ビット（３１−１６）は、初期化の間に０に
セットされている。ＤＭＡＣ２０９は、Ｓ／８８プロセ
ッサＣＰＵに対して、ＢＣ１Ｊ論理２５３を介する１６
ビツト・ボート’ＤＳＡＣＫＪ信号Ａｌ１２６６ａ、ｂ
で応答する。Ｓ／８８プロセッサ６２は、ローカル・ア
ドレス・パス２４７上に、ＢＣＵデータ（バイト・カウ
ント、記憶キー、アダプタ・パス侵先順位及びカヌタマ
／ＩＯＡ空間データ）及びＤＭＡＣチャネル１メモリ転
送カウント・データを配置する。第４５Ｅ図は、アドレ
ス・バス上のコマンドを示し、ここで、３１−０８＝０
０７４００＝　ｒＤＭＡＣレジスタ選択」コマンド、 ０７−００＝ＢＣｔＪ選択及びＤＭＡｃチャネルＩＭＴ
Ｃ選択 バイト・カウント、（ｃＣＷがら導出された）記憶キー
、アダプタ・バス便先順位、及びカスタマ／ＩＯＡ空間
ビットは、Ｓ／８８プロセッサ６２によって第４５Ｆ図
に示すフォーマットでデータ・バス２２３上に配置され
、ここで、そのビット指定は次のとおりである。 ３１−２７＝予約 ２６＝高位バイト・カウント。このビットは、最大バイ
ト・カウント（４にバイト）が転送されつつあるときの
み１となる。 ２６−１８＝ＤＭＡＣチャネルＩＭＴＣレジスタにロー
ドされるバイト・カウント ２６−１４＝ＢＣＵレジスタ２２０にロードされるバイ
ト・カウント（Ｉ大４０９６）。そのカウントの少なく
とも一部は、バイト・カウント動咋において後で説明す
るようにレジスタ２２１にロードされる。パス・アダプ
タ１５４は、４０９６バイト（バイト・カウント−１）
を転送するために１１１１　１１１１　１１１１という
カウントを必要とする。それゆえ、ＢＣＵ１５６は、そ
れを、（６４バイト・ブロック中の）バイト・オフセッ
ト・ビット１５−１４とともにパス・アダプタ１５４に
提供する前に一度、ダブル・ワード境界ビットをデクリ
メントする。 １５−１４＝　　下位バイト・カウント・ビットＢＣＵ
１５Ｂ。これらのビ・シトは、ダブル・バイト境界から
のバイト・オフセット−１（パス・アダプタ条件のため
）をあられす。これらのビットは、ＤＭＡＣ２０９また
はＢＣＵ１５Ｂによっては使用されない。というのは、
それらはダブル・ワードしか転送しないからである。そ
れらは、Ｓ／３７０　　ＢＳＭ１６２に提供するために
、パス・アダプタ１５４に渡される。 １３−１２＝　　アダプタ・パス・チャネル優先順位 ０７＝　カスタマ／ＩＯＡ空間ビット ０８＝　　Ｓ／８８プロセッサは、１つの追加的ローカ
ル記憶が必要であることを示すためにこのビット（１）
を活動化する。このことは、開始Ｓ／３７０記憶アドレ
スがダブルワード（３２ビツト）境界上にない時に生じ
る。全てのＢＣＵアドレスはダブルワード境界上で開始
しなくてはならないので、最初のアクセスは指定された
開始アドレスにあるバイトを含み、先行するバイトがそ
のダブルワード・アドレスに含まれる。先行バイトは棄
却される。 ０５−００＝　　予約済み ＤＭＡＣ２０９は、そのデータ・バスの高位ワード（す
なわち、バイト・カウント）を、チャネルＩＭＴＣレジ
スタにロードすることになる。 ＢＣＵは、次のようにデータ・バス内容を把捉する。 ビット２６−１４　−　８５Ｍ読取セレクト・アップ・
カウンタ２２０に対して ビット１３−０６　−　アダプタ・バス・チャネルＯＡ
／Ｄレジスタ２１９に対して（但し再配列されて） １つのＳ／８８プロセッサ・マシン・サイクル中でダブ
ルワード転送が生じる時、そのアドレスはダブルワード
境界上になくてはならない。ＤＭＡＣチャネルＩＭＴＣ
のアドレスは、ダブルワード境界上にないので（ビット
０７−００＝　　０１００１０１０）、ＢＣＵ１６６及
びＤＭＡＣ２０９に１つのＳ／８８プロセッサ・コマン
ドをロードするためには次の動作が行なわれる。すなわ
ち、ＢＣＵ１５６はアドレス・ビット１を反転してそれ
を別のレジスタ選択ビットとともにＤ　Ｍ　ＡＣ２０９
に提供する。このことは、チャネル１のためのＤＭＡＣ
２０９を適切に選択する（アドレス・ビット０７−００
＝０１００１０１０）ことを可能ならしめる。このこと
は、チャネル２Ｉ１０読取動件のためのＭＴＣレジスタ
の選択にも当てはまる。ＤＭＡＣ２０９は、ＢＣＵ論理
２５３に対して１．ｌ１２Ｅ３５上の「ＤＴＡＣＫ」信
号で応答する。ＢＣＵ論理２５３は、’　Ｄ　Ｔ　Ａ　
ＣＫ　Ｊ１号を、Ｓ／８８プロセッサ６２に対する、！
！２６６ａ、ｂ上の３２ビツト・ボートｒＤＳＡＣＫ」
応答に変換する。その転送バイト・カウントは、残りの
データ・バス・データとともに、後のｒＢｓＭｍ取セレ
クト・アップ」コマンドの間にバス・アダプタ１５４に
提供される。８３Ｍ読取境界カウンタ２２１またはＢｓ
Ｍｉ取セレクトア・ンブ・バイト・カウンタ２２０は、
チャネル０読取コマンド・レジスタ２１４中にロードさ
れることになる。 Ｓ／８８プロセッサ６２は次に、第４５Ｇ図に示すフォ
ーマットでデータ・バス２２３上で「８８Ｍ読取セレク
トアップ」コマンドを発生し、そのとき、ビット３１−
００＝００７ＥＯ１０８＝「８８Ｍ読取セレクトアップ
」コマンドである。 Ｓ／８８プロセッサ６２はまた、データ・パス２２３上
に第４５Ｈ図でしめずフォーマットで８３Ｍ開始アドレ
スを配置し、ここでビット２３−〇；記憶１６２中の開
始アドレスである。 パス２２３上の８３Ｍ開始アドレスは、アドレス・レジ
スタ２１９とＢＳＭ読取アドレス・レジスタ２３１上に
記憶される。それは、後で、Ｓ／３７０記憶１６２に提
供するためにバス・アダプタ１５４に送られる。ＢＣＵ
１５６は次に、Ｓ／８８プロセッサ６２に対するｒＤＳ
ＡＣＫ、線２６６ａ、ｄを活動化する。この時点で、Ｓ
／８８プロセッサは解放され、最早この動乍に関与しな
い。 ＢＣＵ１５Ｂは、バス２９０を介してレジスタ２１４に
ｒＢｓＭセレクト・アップ」　（読取）コマンドを配置
し、第４第１図に示すようにコマンド／状況バス２４９
上にそれを配置する。第４５■図で、ビットは、 ０−１＝　　’ＢＳＭＪセレクト・アップ」コマンド　
　（左−取　） ２−７≠　フィールド長−１（最大６４バイト）そのフ
ィールド長は、前取てレジスタ２２０または２２１から
レジスタ２１４に転送されていたものである。レジスタ
２１９は、第４５Ｊ図に示すフォーマットでバス２５０
上にアドレス情報を配置する。そこで、 ０−３＝　記憶キー ４＝１ ５−６＝　優先順位（プロセッサ・バス１７０に対する
バス・アダプタ１５４の） ７＝　１＝カスタマ領域アクセス ０＝マイクロコード領域アクセス ８−３１＝　　記憶１６３中のデータ・フィールド中の
最初のバイトのアドレス ＢＣＵ論理２５３は次に、そのコマンドと、フィールド
長データを、コマンド・レジスタ１２４（第１３図）に
ラッチし、キー・アドレス・データをレジスタ１２２に
ラッチするためにバス・アダプタ１５４に対するタグ・
アップ線２６２ａを立ち上げる。バス・アダプタ１５４
は、もしデータが有効でないならＢＣＵ論理２５３に対
するタグ・ダウンを立ち上げる。ＢＣＵ論理２５３は、
タグ・ダウンが降下するまで待つ。バス・アダプタ１５
４は、第４５Ｋ及び第４５Ｌ図に示すように、アダプタ
・バスＢＳＭセレクト・アップ・コマンドをプロセッサ
・バスＩ１０メモリ・コマンドに変換する。このとき、
プロセッサ・アドレス／データ・バス１７０上のビット
は次のことをあられす。 ０＝０＝Ｉ１０メモリ・コマンド １＝１シフ工ツチ動作 ２−７＝フイールド長 ８−３１＝実バイト・アドレス また、プロセッサ・キー／状況バス・ビットは次のこと
をあられす。 ０−３＝　記憶キー ４＝０＝動的変換なし アドレスされたデータがＳ／３７０メモリ１６２から返
されたとき、それはバス・アダプタ・データ・バッファ
２５９（チャネル０）でラッチされる。そのバス・アダ
プタ１５４は次に、アダプタ・バス・チャネル０上のタ
グ・ダウン線２６２ｂを非活動化する。この条件は、Ｂ
Ｃ１Ｊ１５６に、２バイト（１６ビツト）のデータをラ
ッチするように報知し、その直後にクロック左及びクロ
ック右信号を介してのチャネルＯ読取バッファ２２６　
（４バイト）中の別の２バイトが続く。ＢＣＵ１５６は
次に、ＤＭＡＣ２０９に対するその’ＲＥＱＩＪ線２６
３ｂ　（ＤＭＡＣチャネル１要求）を活動化する。ＤＭ
ＡＣ２０９は、ローカル・バス・サイクルを実行するた
めに、ＢＣＵローカル・バス訓停論理２１６に対する線
２６９上に’ＢＣＵ　　ＲＥＱＪを発行する。 線２６８上のバス許可信号がＢＣｔＪｖ４停論理から返
された時、ＤＭＡＣ２０９がローカル記憶２１０に対す
るチャネル０読取バツフア２５９動乍を開始する。ＤＭ
ＡＣ２０９はＢＣＵ論理２５３に対するｌ１２６４ｂ上
にＡＣＫＩ　　＜ＤＭＡチャネル１宵定応答）を返し、
バス２４８、ラッチ２３３、アドレス・バス２４７及び
マルチプレクサ２３２を介して記憶２１０アドレシング
回路に対してＤＭＡＣチャネルルジスタ２４８中のロー
カル記憶アドレスをゲートすることにＪっでそのことを
行う。ＢＣＵ論理２５３は、ＭＡＲレジスタによって指
定されたアドレスにおいて記憶２１０に記憶するために
バッファ２２６からデータ・バス２２３へ第１のデータ
（４バイト）をゲートするだめに線２６４ｂ上のＡＣＫ
１信号と線２１０ａ上のＲＡＭ選択信号を使用する。Ｄ
ＴＡＣＫがＢＣＵ論理２５３によって線２６５上に戻さ
れたとき、ＤＭＡＣ２０９は線２６７上でＤＴＣ（デー
タ転送完了）を立ち上げる。 ＢＣＵ１５６は、レジスタ２２０．ＭＴＣ中に保持され
ているバイト・カウントをデクリメントし、チャネルＩ
ＭＡＲをインクリメントし、バス・アダプタ１５４から
受信される６４バイトまでのデータのダブルワード毎に
アドレス・レジスタ２３１をデクリメントする。上述の
シーケンスはＢＣｔｌコマンドの４バイト毎に（６４ま
で）反復される。もし転送バイト・カウントが６４より
も大きいなら、ＢＣＵ１５６は次の６４バイトをフェッ
チするためにレジスタ２３１．２１９を介してバス・ア
ダプタ１５４に新しいＢＳＭ開始アドレスを提供する。 レジスタ２３１は上述のように４バイト転送毎にデクリ
メントされており、従って、適切な次の開始アドレスを
もつ。バス・アダプタ１５４は、そのコマンドによって
要求される（４ＫＢまでの）データ転送全体が完了する
まで各開始アドレス毎に６４バイトのデータをバッファ
する。 ＢＣＵ１５６は、もしバス・アダプタ２５９が空ならＤ
ＭＡＣ２０９を＜ＲＥＱを立ち上げないことによって）
アイドル状態にとどめ、次の有効データ・ワードが受口
されるまで、タグ・ダウンの状態がバ・ンファ２５９中
の有効データの可用性を反映する。ＲＥＱ／ＡＣＫサイ
クルは、バイト・カウントがゼロになるまで続き、その
時点でＤＭＡＣ２０９がＳ／８８プロセ・ｙ　サ６２　
ニ対する線２５８上でＩＲＱを立ち上げる。このことは
、Ｓ／８８プロセッサ６２に、適切な処理のためＳ／３
７０記憶１６２から読取られたデータを含むローカル記
憶バッファを読取るように報知する。 （Ｂ）Ｉ１０読取動’ｆＰ＜ローカル記憶２１０からＳ
／３７０記憶１６２） Ｉ１０読取動作は（ＥＸＥＣ３７０の制御の下で）少な
くとも１つのエントリが記憶２１０中のＩ　１０ｔｃ取
キユー中に存在する時キック・オフサレる。Ｓ／８８プ
ロセッサ６２はもしそれがＤＭＡＣ２０９によって使用
されていないならローカル・バスの制御を獲得する。Ｓ
／８８プロセッサ６２は、第４５Ｍ図に示すフォーマッ
トで情報をバス２４７上に配置することによってＤＭＡ
Ｃチャネル２メモリ・アドレス・レジスタ（ＭＡＲ）に
ローカル・バッファＩ１０読取開始アドレスをセットす
る。ここで、 ３１−０１−０８＝００７ＥＯＯ＝Ｄレジスタ選択コマ
ンド ０７−０７−００＝Ｄチヤネル２メモリ・アドレス・レ
ジスタ（低位）選択 また、第４５Ｎ図に示すように（記憶２１０中のパ゛ン
ファの）開始アドレスをデータ・バス２２３上に配置す
る。このとき、ビットは、３ｌ−１６＝　　ローカル・
バッファＩ１０読取データの開始アドレス １５−００＝　　予約済み 高位データ・バス・ビ・シト３１−１６は、チャネル２
メモリ・アドレス・レジスタの低位（１５−００）　ビ
ット中にロードされる。ＭＡＲの高位ビット（３１−１
６）は、初期化の間に０にセットされている。ＤＭＡＣ
２０９は線２６６ａ、ｂ上でＤＳＡＣＫ信号に変換され
る線２６５上のＤＴＡＣＫ信号によってＳ／８８プロセ
ッサ６２に応答する。Ｓ／８８プロセッサ６２は次に、
選択されたローカル記憶Ｉ１０読取バッファの開始アド
レスを使用して、Ｓ／８８プログラム制御を使用してＩ
１０コントローラ２０または２４などからローカル記憶
２１０Ｚ（４ＫＢまでの）データを移動する。 データ転送が完了した時、Ｓ／８８プロセッサ６２は第
４５０図に示すフォーマットでアドレス・バス２４７上
にＤＭＡＣチャネル２メモリ転送カウント選択を配置す
る。このとき、ビットは、 ３ｌ−０８＝　　００７ＥＯＯ＝ＤＭＡＣレジスタ選択
・コマンド ０７−００＝　　ＢＣＵ及びＤＭＡＣチャネル２ＭＴＣ
選択 バイト・カウント、（ｃＣＷから得られた）記憶キー、
アダプタ・バス優先順位、及びカスタマ／ＩＯＡ空間ビ
ットは、Ｓ／８８プロセッサ６２によって第４５Ｐ図に
示すフォーマットでデータ・バス２２３上に配置される
。 このとき、 ３ｌ−２７＝　　予約 ２６÷　高位バイト・カウント・ビット。このビットは
、最大バイト・カウントが転送されつつある間のみ１ヒ
なる。 ２６−１６＝　　ＤＭＡＣチャネル２ＭＴＣレジスタの
バイト・カウント ２６−１４＝　　ＢＣ１Ｊ１５６にロードされるバイト
・カウント（最大４０９６）。バス・アダプタ１５４は
、４０９６バイトを転送するために１１１１　１１１１
　１１１１というカウント（バイト・カウント−１）を
！する。それゆえ、ＢＣＵは、（６４バイト・ブロック
中の）バイト・オフセット・ビット１６−１４とともに
それをバス・アダプタ１５４に提供する前に一度、ダブ
ルワード境界ビット２Ｂ−１６をデクリメントする。 １５−１４＝　　下位バイト・カウント・ビット。 これらのビットは、ダブルワード（３２ビツト）境界か
らのバイト・オフセット−１（バス°アダプタのために
）をあられす。これらのビットは、ＤＭＡＣ２０９また
はＢＣＵ１５６がダブルワードしか転送しないので、そ
れらによっては使用されない。それらのビットは、Ｓ／
３７０　　ＢＳＭ１６２に対して提供するために、バス
・アダプタ１５４に渡される。 １３−１２＝　　アダプタ・バス・チャネル便先順位 １ｌ−０８＝　　記憶キー ０７＝　カスタマ／ＩＯＡ空間ビット ０６−００＝　　予約 ＤＭＡＣ２０９は、データ・バス２２３の（バイト・カ
ウント）をチャネル２ＭＴＣレジスタにロードする。Ｂ
ＣＵ１５６は、上記コマンドがアドレス・パス２４７上
にあられれた時にデータ・バス内容を捕獲する。ビット
２８−１６は８５Ｍ書込セレクト・アップ・バイト・カ
ウンタ２２２中に格納され、ビット１３−０７は、アダ
プタ・バス・チャネル１アドレス・レジスタ２２７の高
位バイトに格納される。ＤＭＡＣ２０９は、線２６５上
のＤＴＡＣＫ信号によりＢＣ１Ｊ論理２５３に応答する
。論理２５３は、ＤＴＡＣＫ信号を、Ｓ／８８プロセッ
サ６２に対する３２ビツト・ボートＤＳＡＣＫ応答に変
換する。転送バイト・カウントは、残りのデータ・バス
・カウントとともに、後の８５Ｍ書込セレクト・アップ
・コマンドの間にバス・アダプタ１５４に提供される。 ＢＳＭ書込境界カウンタ２２４（最後の転送以外の全て
）またはＢＳＭ害込パイト・カウンタ（最後の転送）中
のカウントは、アダプタ・チャネル１書込コマンド・レ
ジスタ２２２５にロードされる。 Ｓ／８８プロセッサ６２は次に、第４５Ｑ図に示すフォ
ーマットでローカル・アドレス・バス２４７上にＢＳＭ
セレクト・アップ・コマンドを発生し、このとき、ビッ
トは、 ３ｌ−００＝　　００７ＥＯ１０４＝ＢＳＭ書込セレク
ト・アップ・コマンド Ｓ／８８プロセッサはまた、８３Ｍ開始アドレスを第４
ＳＲ図に示すフォーマットでデータ・パス２２３上に配
置し、このとき、ビットは、３１−２４＝　　予約 ２３−００＝　　ＢＳＭ開始アドレス データ・バス２２３上の８３Ｍ開始アドレスは、チャネ
ル１アドレス・レジスタ２２７及びＢＳＭ書込アドレス
・レジスタ２２８の下位バイトによって捕獲される。そ
れは後で（後述するように）Ｓ／３７０記憶１６２に提
供するためにバス・アダプタ１５４に送られる。ＢＣＵ
１５６は次に、Ｓ／８８プロセッサ６２に対するＤＳＡ
ＣＫ線２６６ａ、ｂ　（３２ビツト・ボート）を活動化
する。この時点で、Ｓ／８８プロセッサ６２は解放され
、最早この動乍に関与しない。 ＢＣＵ論理２５３はＢＳＭセレクト・アップ・コマンド
を発行してビット「０１」をバス２９０を介してコマン
ド・レジスタ２２５の高位バイトにゲートし、レジスタ
２２５のコマンド及びフィールド長を第４５Ｓ図に示す
フォーマットでバス２５２上に配置する。ここで、 ０−１＝　　ＢＳＭセレクト・アップ・コマンド（書込
） ２−７；　フィールド長−１（最大６４バイト）レジス
タ２２７の内容は、第４５Ｔ図に示すフォーマットでア
ドレス／データ２６１上に（２サブサイクルで）配置さ
れる。ここで、ビットは、 ０−３＝　記憶キー ４＝１ ５−６＝　優先順位（プロセッサ・バスに対するバス・
アダプタの） ７＝　１＝カスタマ領域アクセス ０；マイクロコードｌ域アクセス ８−３１＝　　データ・フィールドの第１のバイトのＳ
／３７０アドレス そのコマンドと、フィールド長は、アダプタ１５４のレ
ジスタ１２５に格納される。キー／アドレス・データは
、５ＹＮＣレジスタ１１３を介してアダプタ１５４のレ
ジスタ１２３に格納される。ＢＣＵ論理２５３はＤＭＡ
Ｃチャネル２に対する！２６３Ｃ上でＲＥＱ２信号を活
動化する。 ＤＭＡＣ２０９は、ダブルワードのデータを記憶２１０
からアドレス・レジスタ２２７に転送するために、バス
２４８、ラッチ２３３、バス２４７、マルチプレクサ２
３２を介してＭＡＲから記憶２１０へＩ１０バッファ開
始アドレスを送る。 ＡＣＫ２　（ＤＭＡＣチャネル２を定応答）がアドレス
・レジスタ２２７上で立ち上げられる。このことは、ア
ダプタ１５４に対する１７５２６２　ａ上のタグ・アッ
プをもたらす。 アダプタ１５４は次に、レジスタ１１３を介する２つの
サブサイクルでレジスタ２２７からバス・アダプタ・バ
ッファ２６０にダブルワードのデータを転送する。各ダ
ブルワードのデータを転送するために、ＲＥＱ／ＡＣＫ
信号の書込みシーケンスとそれに続くタグ・アップ・コ
マンドが反復される。ＢＣＵ１６６は、バス・アダプタ
１５４に６４バイトまで提供される各ダブルワード（３
２ビツト）毎にレジスタ２２２，２２４中のバイト・カ
ウントと、ＤＭＡＣチャネル２のレジスタ２２８とＭＴ
Ｃ中のアドレスをデクリメントする。 もし転送バイト・カウントが６４より大きいなら、（書
込み動作に関連して前述したように）ＢＣＵ１６６が次
の６４バイトのために新しい開始アドレスを提供するこ
となる。このシーケンスは、レジスタ２２２（最大４Ｋ
Ｂ）中のバイト・カウントがゼロになるまで繰り返され
る。 バス・アダプタ・バッファ２８０が満杯であるとき、Ｂ
ＣＵ１５６は、バス・アダプタがタグ・ダウン線２６２
Ｃを介して可用性の表示を与えるまで書込みシーケンス
を中断する。 バス・アダプタ１５４は、アダプタ・バスＢＳＭセレク
ト・アップ・コマンドを、プロセッサ・バス１７０及び
キー／状況バス上で、第４５Ｕ及び第４５Ｖ図に示すフ
ォーマットでＳ／３７０プロセッサ・バスＩ１０メモリ
・コマンドに変換する。ここで、プロセッサ・バス・ビ
ットにおいて、 ０＝　　０＝Ｉ１０メモリ・コマンド １＝　０＝記憶動咋 ２−７＝　フィールド長 ８−３１＝実バイト・アドレス キー／状況バス・ビットにおいて、 ０−３；　記憶キー ４＝　非動的変換 全てのデータが転送された時（バイト・カウント＝Ｏ）
、ＤＭＡＣ２０９はＳ／８８プロセッサ優先順位エンコ
ーダ２１２に対する割り込み線２６８ａを活動化する。 （ｃ）Ｓ／３７０高優先順位メツセージ転送シーケンス
・フロー 全ての高優先順位データは、Ｉ１０サブシステム（Ｓ／
８８プロセッサ６２）から発生する。ＤＭＡＣチャネル
３は、データ転送（１６バイト）を実行するためにＳ／
８８プロセッサ６２にまってセットアツプされる。ＢＣ
Ｕ１５６は、データ通信（キュー・セレクト・アップ・
コマンド）のためにアダプタ・バス・チャネル１を使用
することになる。 ＢＣｔＪ１５６１５８は、Ｓ／８８プロセッサＰＥ６２
がチャネル３中のレジスタＭＴＣに対してＤＭＡＣメモ
リ転送カウント・ロードを実行する時、高優先順位メツ
セージ要求を検出する。この結果、ＢＣＵ１５６はチャ
ネル１のアダプタ・バス２５２上でＳ／３７０ＰＥ８５
に対するキュー・セレクト・アップ・コマンドを発生す
る。もしその要求が検出された時Ｓ／３７０　１１０１
取データ転送（アダプタ・バス・チャネル１）が進行中
なら、ＢＣ１Ｊ１５６は、その要求を受は入れる前に現
在の６４バイト・ブロック転送が完了するまで待つ。 もしアダプタ・バス・チャネル１上にＩ１０活動が存在
しないなら、その要求は即時に処理されることになる。 この高優先順位メツセージ転送について次に詳細に説明
する。ＰＥ６２は、もしそれがＤＭＡＣ２０９によって
使用されていないなら、ローカル・バス２２３．２４７
の制御を獲得する。ＰＥ６２は次に、プログラム制御に
よって、ローカル記憶２１０中にメツセージ・データを
記憶する。 ＰＥ６２は、第４５Ｗ図に示すフォーマットでローカル
・アドレス・バス２４７上に情報を配置することにより
、ＤＭＡＣチャネル３メモリ・アドレス・レジスタＭＡ
Ｒにローカル・バッファ・メツセージ開始アドレスをセ
ットする。ここで、３１−０８＝００７ＥＯＯ＝ＤＭＡ
Ｃアドレス選択コマンド ０７−０７−００＝Ｄチヤネル３メモリ・アドレス・レ
ジスタ（低）滋択 メモリ・アドレス・レジスタとして意図されているロー
カル・バッファ・メツセージの開始アドレスは、第４５
Ｘ図に示すフォーマットでデータ・バス２２３上に配置
される。ここで。 ３ｌ−１６＝　　記憶２１０中のローカル・バッファ・
メツセージ・データの開始アドレス１５−００＝　　予
約 高位データ・バス（ビット３ｌ−１６）は、ＤＭ　Ａ　
Ｃチャネル３メモリ・アドレス・レジスタＭＡＲの但位
（ビット１５−０）部分にロードされることになる。Ｍ
ＡＲの高位ビット（３１−１６）は、初期化の間にゼロ
にセットされている。 ＤＭＡＣ２０９は、Ｓ／８８プロセッサ６２に対して、
６９２６　Ｓ　ａ上でＢＣＵ＃理２５３を介して１６ビ
ツト・ボートＤＳＡＣＫ信号に変換される、１ｉ２６５
上のＤＴＡＣＫ信号で以て応答する。 Ｓ／８８プロセ・ンサ６２は次に、第４５Ｙ図で示すフ
ォーマ・シトでローカル・アドレス・バス２４７上にコ
マンドを配置する。ここで、３ｌ−０８＝　　００７Ｅ
ＯＯ＝ＤＭＡＣｔ、ジスタ選択コマンド ０７−００＝　　ＢＣＵ及びＤＭＡＣｆヤネル３ＭＴＣ
選択 バイト・カウント、記憶キー及びカスタマ／■ＯＡ空間
ピットは、第４５Ｚ図に示すフォーマットでＳ／８８プ
ロセッサ６２によってデータ・バス上に配置されること
になる。ここで、３１−２０　＝　　予約 １９−１６＝　　転送バイト・カウント・ビット。 これらのビットは、ＤＭＡＣ２０９及びＢＣＵ　１５６
にロードされる。それらは、ＤＭＡＣ２０９及びＢＣ１
Ｊ１５６に対するダブルワード・カウントをあられす（
最大６４バイト）。 １５−１２＝　　ゼロ １ｌ−０８＝　　記憶キー ０７＝　カスタマ／ＩＯＡ空間ビット ０６−００＝　　予約 ＤＭＡＣ２０９は、データ・バス２２３の高位ワード（
バイト・カウント）を、チャネル３メモリ転送カウント
・レジスタ２２５中にロードする。ＢＣＵ１５６は、こ
の特定のコマンドが、ビット１９−１６をキュー・セレ
クト・アップ・カウンタ２５４に格納しビット１１−０
７をチャネル１アドレス・レジスタ２２７に格納するこ
とによってアドレス・バス２４７上にあられれるとき、
そのデータ・バス内容を獲得する。 ＤＭＡＣ２０９は、ＰＥ６２に対して、線２６６ａ、ｂ
上の３２ビツト・ボートＤＳＡＣＫ応答にＤＴＡＣＫ信
号を変換する論理２５３に対するＤＴＡＣＫ信号で応答
する。この動作は、ＢＣＵ１５６に、ローカル記憶２１
０からＳ／３７０ＢＳＭ１６２に対する高優先順位メツ
セージ転送を開始するように報知する。その転送バイト
・カウントは、第４５Ｚ図に記す追加的なデータととも
に、ＢＣＵによって発生されたキュー・セレクト・アッ
プ・コマンドの間にバス・アダプタ１５４に提供される
。キュー選択カウンタ２５４は、チャネル１書込コマン
ド・レジスタ２２５のビット４−７にロードされる。Ｂ
ＣＵ１６６は、バス２９０を介してレジスタ２２５にキ
ュー・セレクト・ア・ンブ・コマンドを配置し、レジス
タ２２５中のデータは、第４６ＡＡｌ］に示すフォーマ
ットでアダプタ・バス２５２（チャネル１）上に配置さ
れる。ここで、 ｏ−１＝　キュー・セレクト・アップ・コマンド（書込
） ２−７＝　フィールド長−１（１６バイト）レジスタ２
２７を介してアドレス／データ・バス２第１上に配置さ
れる情報は、第４５ＡＢ図に示されており、ここで、 ０−３＝　記憶キー ４−６＝　ゼロ ７＝　１＝カスタマ領域アクセス ０＝マイクロコード領域アクセス ８−３１＝　　無関係 バス２５２及び２第１じょうのデータは、それぞれ、ア
ダプタ・レジスタ１２．）及び１２３にロードされる。 ＢＣＵ論理２５３は次に、ＲＥＱんせ２６３ｄ　（ＤＭ
Ａチャネル要求）を付勢する。Ｄ　Ｍ　Ａ　Ｃ２０９は
（ＭＡＲからの）Ｉ１０バッファ開始アドレスをローカ
ル−バス上に配置し、ＡＣＫ　（ＤＭＡＣチャネル３肯
定応答）線２６４ｄを立ち上げる。ＢＣＵ１５６は次に
、ローカル記憶２１０中のアドレスされたＩ１０バッフ
ァ中のデータの最初の４バイトを、５ＹＮＣレジスタ１
１３を介する２サブサイクルでアダプタ・バッファ２６
０に転送する。それに続く４バイトは、バス・アダプタ
１５４に対するタグ・アップ・コマンドと、ＤＭＡＣに
対するＲＥＱ／ＡＣＫ線２６３ｄ、２６４ｄによって指
令されるシーケンスによって転送される。ＢＣＵ１５６
は、バス・アダプタ１５４に提供される各ダブルワード
（３２ビツト）＠に、そのバイト・カウントをデクリメ
ントする。 バス・アダプタ１５４は、記憶１６２の領域１８９にメ
ツセージを送るために、キュー・セレクト・アップ・コ
マンドをＳ／３７０プロセッサ・バスＩ１０メモリ・コ
マンドに変換する。そのフォーマットは、第４５ＡＣ図
に示されており、ここで、ＰＲＯＣＢｕｓビ・シトは、 ０＝　　０＝Ｉ１０メモリ・コマンド １−０＝記憶動作 ２−７＝　フィールド長＜ｉ大６４バイト）８−３１＝
　　（アダプタ・レジスタ１１０．１１２からの）実バ
イト・アドレス プロセッサ８Ｓキー／状況バスは、第４５ＡＤ図に示す
フォーマットをもち、ここで、０−３＝　記憶キー ４＝　動的変換なし そのメツセージ・データが全てバス・アダプタ１５４（
バイト・カウント＝Ｏ）に転送された時、Ｄ　Ｍ　Ａ　
Ｃ２０９はＳ／８８プロセッサ優先順位エンコーダ２１
２に対する割り込み線２０９を活動化する。ＤＭＡＣ２
０９は、そのデータ・バス２４８の最下位バイトから、
ローカル・データーバス２２３のドライバ・レシーバ２
３４及びビット２３−１６を介してＳ／８８プロセッサ
・データ・バス１６１Ｄのビット２３−１６に割り込み
ベクタを提供する。ＤＭＡＣ２０９は、ＰＥ６２に、１
６ビツトＤＳＡＣＫを返す。 （Ｄ）ＢＣＵ状況コマンド 読取りＣＵ状況コマンドは、ＢＣＵ１５６の現在の状況
を読取るためにＳ／８８プロセッサ８２によって発行す
ることができる。そのコマンドは、第４５ＡＥ図に示す
フォーマットで、Ｓ／８８プロセッサ６２に２ってアド
レス・バス２４７じように配置される。すなわち、 ３ｌ−００＝　　００７４０１０Ｃ−読取りＣｔＪ状況
コマンド ＢＣＵ１５６は、第４５Ｆ図に示す状況をデータ・バス
上に配置し、ＤＳＡＣＫ　（３２ビツト・ホード）ヲバ
ス２６６ＰＥ６２上に配置する。第４５ＡＦ図に示すビ
ットは次のことをあらゎす。 ３１−２９＝　　アダプタ・バス・チャネル０状況−キ
ーチエツク、アドレス・チエツク２８＝　　Ｉ＝最後の
データ・サイクル０＝他の全てのデータ・サイクル ２７−２６＝　　アダプターバス・チャネル１状況−キ
ーチエツク、アドレス・チエツク２５＝　バッファが可
屈でない（キュー・セレクト・アップ・コマンド） ２４＝　　１＝最後のデータ・サイクル０＝他の全ての
データ・サイクル ２３＝　アダプタ・バス・チャネル０タグ・ダウン ２２−　アダプタ・バス・チャネル１タグ・ダウ２１＝
　　ＢＳＭ読取同期チエツク ２０＝　　８５Ｍ読取セレクト・アップ要求／保留ラッ
チ １９＝　　ＢＳＭ書込セレクト・アップ要求／保留ラッ
チ １日＝　キュー・セレクト・ア・ｙプ要求／保留ラッチ １７：＝　読取メイルボックス進行中 １６＝　　ＢＳＭ読取進行中 １５＝　　ＢＳＭ書込進行中 １４＝　キュー・セレクト・アップ進行中ＢＣＵ状況ビ
ット２１　（ＢＳＭ読取同期チエツク）は、Ｓ／８８プ
ロセッサ６２によって読取られた後、リセットされるこ
とになる。このビ・シトは、ＢＳＭ動作が完了した時バ
ス・アダプタ１５４及びＢＣＵ１５６バイト・カウント
が一致しないことを示す。それゆえ、再同期を要するエ
ラーが検出される。 ＢＳＭ書込動作の場合、バス・アダプタ１５４は、全て
のデータが受信されたことを示すために、タグ・ダウン
２６２ｂを活動化する。タグ・ダウン２６２ｂは次に、
バス・アダプタ１５４によって非活動化され、その時点
で状況表示子がＢＣＵ１５６に提供されＢＣＵ１５６に
よって獲得される。もしタグ・ダウンが１００μ秒以内
に非活動化されないなら、ＢＣＵ１５６はバス・アダプ
タ１５４に対するキャンセル線（図示しない）を活動化
する。このことは次に、バス・アダプタ１５４のＢＣＵ
１５６からの切り放しをもたらす。タグ・ダウン２６２
ｂはまた、コマンド／状況バス２５２を介してはＢＣＵ
１５Ｂに報告することがでないエラーを示すためにバス
・アダプタ１５４によって使用される。 （Ｅ）プログラムされたＢＣＵリセットＰＥ６２によっ
て発行されるプログラムされたＢＣＵリセットは、ＢＣ
Ｕ１５６に対する′Ｈ，源投入時リセットと同一の機能
を果たす。それは、ＢＣＵの任意の以上条件をリセット
するために、任意の時点で発行することができる。しか
し、このコマンドを実行するためには、ハードウェアに
よってローカル・バス・サイクル（００７ＥＸＸＸＸ）
が認識されなくてはならない。 このコマンドは、第４５ＡＧ図で示すフォーマットでＳ
／８８プロセッサによってローカル・アドレス・バス２
４７上に配置され、ここで、３ｌ−００＝　　００７Ｅ
ＯＯＯＯ−ＢＣ１Ｊリセット・コマンド そのデータ・バス内容は、ＢＣＵ１５６によって無視さ
れることになる。ＢＣＵ１５ＢはＳ／８８プロセッサ６
２に対して、ａ１２６６ａ、ｂ上でＤＳＡＣＫ　（３２
ビツト・ボート）を返すことになる。 Ｅ２２．カウント、キー　及びデータ・フォーマット・
エミュレーション（第４６Ａないしに図） Ｓ／８８上でのＳ／３７０ＤＡＳＤのエミュレーション
について、Ｓ／３７０　Ｉ１０プログラムをＳ／８８プ
ロセッサ及びＩ１０装置によって実行することができる
ような好適な様式を示す例によって説明しよう。Ｓ／３
７０は、オブジェクト・システムと呼ばれ、Ｓ／８８は
データ・シト。システムと呼ばれる。オブジェクト・シ
ステムのためのＤＡＳＤ　（直接アクセス記憶装置）デ
ータは、エミュレーション・フォーマ・シトでターゲッ
ト・システムによって維持される。Ｓ／３７０プロセッ
サで走るＳ／３７０コードは、オブジェクト・システム
・ソフトウェアと呼ばれる。以下の説明は３つの部分に
分けられる。 （１）オブジェクト・システム−ユニでは、既存のＳ／
３７０直接アクセス記憶製品によって使用されるカウン
ト、キー　及び記録フォーマ・シトの簡単な説明を与え
る。 （２）ターゲット・システム−ユニでは、ＤＡＳＤプロ
グラム・インターフェース・モデルを説明する。 （３）エミュレーション・フォーマット−ここでは、使
用されるエミュレーション・フォーマ・シトへのオブジ
ェクト・システム・フィールドのマツピングを説明する
。 （４）エミュレーション機能−ここでは、エミュレーシ
ョン機能へのオブジェクト−システム機能のマツピング
を説明する。 （１）オブジェクト・システム ＤＡＳＤ物理的媒体は、シリンダと、トラックに区画さ
れる。そのめいめいの数及び容量は、ＤＡＳＤのタイプ
及びモデルで異なる。各シリンダは、２バイトのシリン
ダ番号＜ＣＣ＞によってプログラムがアドレス可能であ
り、シリンダ内の個々のトラックは、めいめいが２バイ
トのヘッド番号（ＨＨ）に町ってアドレス可能な個別の
読取／書込ヘッドによってアクセスされる。トラックの
物理的位置は、そのシリンダ及び与えられ、それゆえ、
４バイト・トラック・アドレス（ｃＣＨＨ）によって指
定される。各トラックは、ホーム・アドレスと、トラッ
ク記述子（レコード０）と、１つまたはそれ以上のデー
タ・レコードを有する。各レコードのサイズはプログラ
ム可能である。そして、ホーム・アドレス及びレコード
・サイズがトラック上に書かれる時、そのトラックはフ
ォーマットされたと称される。全てのトラックは、その
トラック・インデックスから次のトラック・インテ・ν
クスへとフォーマットされる。第４６Ａ図は、そのよう
な１つのトラックを示す。 物理的媒体上に記録された（ｉ＃報の基本的単位は、８
つのビットからなるデータ・バイトである。データ・バ
イトのグループが領域を構成し、装置は、それらの領域
の間にギャップを書き込むことによってこれらの領域を
分割する。各レコードは２つの（カウント、データ）ま
たは３つの（カウント、キー　データ）領域からなり、
−方、ホームアドレスは、１つだけの領域からなる。オ
ブジェクト・システム・レコードを構成する３つの領域
は、カウント、キー（オプション）、及びデータである
。 カウント領域は、次のようなフィールドを含む。 Ｆ　フラグ　１バイト　トラック条件、論理レコード・
トラック・オーバーフローをあられす。 ＣＣＨＨ）ラック・アドレス　２バイト　トラックが物
理的に位置するシリンダ及びヘッド番号を示す。 Ｒレコード番号　１バイト　トラック上のレコードの順
次番号を示す。 ＫＬ　　キー長　１バイト　キー領域中のバイト数を示
す。 ＤＬ　　データ長　２バイト　データ領域中のバイト数
をあられす。 ＦＣＣエラー・コード　２バイト　エラー検出／訂正コ
ードとして使用される。 キー領域は、次のまうなフィールドを含む。 （もしＫＬ＝Ｏなら、この領域及びそのギヤツブは、省
略される）ＫＥＹ　　キー　ＫＬバイトユーザー・デー
タ ＥＣＣエラー・コード　２バイト　エラー検出／訂正コ
ードとして使用される。 データ領域は、次のようなフィールドを含む。 ＤＡＴＡ　　データ　ＤＬバイト　ユーザー・データ ＥＣＣエラー・コード　２バイト　エラー検出／訂正コ
ードとして使用される。 各トラックの最初の領域は、ホーム・アドレスである。 それは、次のフィールドを含む。 Ｆ　フラグ　１バイト　トラック条件を示す。 ＣＣＨ）１　　トラック・アドレス　２バイト　トラッ
クが物理的に位置するシリンダ及びヘッド番号を示す。 ＦＣＣエラー・コード　２バイト　エラー検出／訂正コ
ードとして使用される。 レコード０（トラ・ツク記迷子）は常に、ホーム・アド
レスに続く最初のレコードである。好適なプログラミン
グ・システムにおいては、レコードＯＣＣＨＨフィール
ドは、そのトラックが欠陥としてフラグされた場合の代
替トラックを決定する。キー長は、レコード０の場合通
常ゼロである。キー領域はオプションであって、もし存
在するなら、１乃至２５５バイトを含むことができる。 レコードの数は、フォーマット書込ＣＣＷコマンドが、
カウント、キー及びデータ領域を書込時に決定される。 レコードがフォーマットされた後、ユーザー・データ領
域はそのトラックの隣接レコードを破壊することなく読
取り、または再書込することができる。もしレコードが
再フォ−マツトされたなら、そのトラック上のそれに続
くレコードが破壊される。 （２）ターゲット・システム ＤＡＳＤ　＜第４６Ｂ図）は、１から順次的に番号付け
された４０９６ブロツクのデータを含むファイルの形式
でＳ／８８マイクロコードに提供される。エミュレーシ
ョン機構は、オブジェクト・システム・フォーマット及
び機能を、使用可能なターゲット・システム・フォーマ
ット及び機能の岨合せにマツプする。 （３）エミュレーション・フォーマットオブジェクト・
システムにおけるＤＡＳＤの物理的パラメータは、タイ
プとモデルによって異なる。ＤＡＳタイプとモデルは、
さまざまなパラメータとともに、ターゲット・システム
・ファイル（第４６Ｃ図）の最初のデータ・ブロック（
情報）に維持される。このファイルの残りは、エミュレ
ートされたオブジェクト・トラック・データ（第４６Ｃ
図）を含む。各トラック毎に必要とされるターゲット・
システム・データ・プロ・ツクの数は、最初のデータ・
ブロックに維持されているパラメータである。ＣＣＨＨ
＝ＯＯ００で始まる、オブジェクト・システム中の各ト
ラックは、ターゲット・システム・ファイル中に順次的
に維持される。その開始ブロック番号は、ＣＣ）（Ｈと
、情報ブロック中に維持されるオブジェクト・ディスク
・サイズが与えられると計算することができる。 エミュレートされた各トラック（第４８Ｄ図）は、現在
そのトラック上に存在するレコードのディレクトリと、
ディレクトリ・ヘッダと、各レコードのユーザー・デー
タ（キー、データ）を含む。そのディレクトリは、特定
のレコードのためのデータを探し出し、レコードまたは
キー上の検索動作を実行し、トラック上の最後のレコー
ドにアクセスし、トラック・オーバーフローを処理する
ために使用される。 オブジェクト・システム・データは、維持、暗示的に保
持、及び維持しない、という３つの様式の１つでエミュ
レーション環境で処理される。 全てのギャップは不要であって、維持されない。ＦＣＣ
は、データの先金性がターゲット・システムによって維
持されるので、作成されずまた維持されない。データ・
ｙト・システムによって提供されるプログラム・モデル
が全ての障害的物理表面領域を除去するので、オブジェ
クト・システム中の代替トラックが障害のない様式で実
現される。このことは、トラック条件を示すフラグ・バ
イト（Ｆ）が維持されず、オブジェクト・システム・ソ
フトウェアによって書かれるフラグ・バイトが有効性の
ためチエツクされ棄却されることを意味する。 オブジェクト・システム・ソフトウェアによって渡され
るＣＣＨＨ（トラック・アドレス）は、ターゲット・シ
ステムＤＡＳＤファイル中のエミュレートされたトラッ
クの位置を計算するために使用される。それは、後述す
るトラック・ヘッダ中に維持されるが、エミュレートさ
れたトラックのカウント及びホーム・アドレスを通じて
増加しない。ホーム・アドレスは、明示的領域としては
維持されない。やはりオブジェクト・システム・ソフト
ウェアによって渡されるレコード番号（Ｒ）は、暗示的
に維持され、明示データとしては現れない。 各レコードの、ユーザー・データ、オプションのキー及
びデータ・フィールドは、トラック・ディレクトリ　（
第４６Ｄ図）の直ぐ後に続くエミュレートされたトラッ
クに順次的な様式で維持される。 オブジェクト・システム・データの残り（Ｆ（論理レコ
ード・トラック・オーバーフロー）、ＫＬ及びＤＬ）は
、トラック・ディレクトリに維持される（第４６ＥＩ］
）。ディレクトリ・エントリは、Ｆと、ＫＬと、ＤＬと
、レコード毎のユーザー・データ（キー及びデータ）に
対するポインタｐを含む。第４６Ｅ図は、ヘッダと、デ
ィレクトリ及びユーザー・データ構成と、エミュレート
されたトラックのターゲット・システム４ＫＢブロツク
に対するマツピングを示す。ポインタｐＯ−ｐ２は、ユ
ーザー・データ・レコード０−２の開始アドレス＜４Ｋ
Ｂブロツク内の）を指し示す。 （４）エミュレーション機能 この章は、オブジェクト・システムのＤＡＳＤＣＣＷコ
マンドのいくつかを与える点での、上述のエミュレーシ
ヨン・フｔ−マｙトの使用に関連するものである。第４
６Ｆ乃至に図は、包括的に、読取及び書込動作の間に、
オブジェクト・システム・ソフトウェアによって転送さ
れるデータを表す。ホーム・アドレスに関連するＣＣＷ
動俳の場合、第４６Ｆ図のＦ及びＣＣＨＨが計算され、
あるいはチエツクされるが、エミュレートされたトラッ
クにはなにも書かれない。 レコード０に係わるＣＣＷ動作の場合（第４６Ｇ図）、
ＣＣ）（Ｈ及びＲフィールドがチエツクされるが何も書
か暮ない。ＫＬ及びＤＬフィールドは、適切なディレク
トリ・エントリとの間で転送される。レコード・ゼロは
、ユーザー・データ領域中へのオフセット・ゼロにある
。 カウントに関与するＣＣＷ動作は常にへ・シトをトラッ
ク中の次のレコードへと向き付ける（第４６Ｈ図）。キ
ー及びデータに係わるＣ　ＣＷｌｌ’の場合、ユーザー
・データの位置及びサイズがディレクトリ中に見出され
る（第４６Ｉ図）、カウント、キー及びデータに関与す
るＣＣＷ動作は読取／書込ヘッドをトラック中の次のレ
コードへと向き付ける（第４６Ｈ図）。多重カウント、
キー及びデータに係わるＣＣＷ動作の場合、処理は、次
のディレクトリ・エントリで始まり、最後の有効ディレ
クトリ・エントリまで続く　（第４６に図）。 Ｅ２３．Ｓ／８８とＳ／３７０にまる実記憶１６の共有 （１）序論 さて、１つのまたはそれ以上のＳ／３７０プロセッサの
ための実（物理的）記憶１６における１つのまたはそれ
以上の領域の「査収」と、記憶１６の管理及びマツピン
グについて詳細に説明する。 関連する図は次のとおりである。 第１０図は、Ｓ／８８仮想記憶１０６及び物理記憶１６
と、Ｓ／３７０プロセッサ２１．２３と、２５．２７と
、２９．３１のためのＳ／３７０＠理的記憶領［１６２
−１６４の割り振りについて概念的に示す図である。 第４７図は、Ｓ／８８物理記憶１６からＳ／８８領域を
獲得する方法を動的に示している。 第４８Ａ乃至に図は、マツピングがＳ／３７０記憶領域
の獲得を許容するように制御されるＳ／８８記憶管理に
おいて使用されるような既知の仮想／ソフトウェア・マ
ツピングを示している。 記憶１６は、４ＫＢページ及び、各４ＫＢページ毎に１
つのｙ、数の記憶マツプ・エントリ（ｍｍｅ）に分割さ
れ、合弁して記憶１６全体をマツプするｍｍｅアレイ（
第４８Ａ図）に含まれる。使用のため割当てられていな
いエントリは、各エントリ（第４８Ａ図）においてリス
ト中の前及び次のエントリの物理記憶ページ（ポインタ
）を含めることによって「自由リスト」に結び付けられ
る。Ｓ／８８オペレーティング・システムのソフトウェ
ア・ポインタは常に、自由リストの開始点を指し示す。 物理記憶ページは、この自由リストの開始からさまざま
なプロセスに割当てられ、自由リストに戻されるページ
は、好適には自由リストの開始点に配置される。その「
前及び次の」ページ番号及び自由リストの開始に対する
ソフトウェア・ポインタは、適切に更新される。 システム／８８がブートされる時、これらのエントリは
、連続的なアドレス順に自由リストに配置され、この時
煮炊はわずかな数のページしか使用には割当てられない
。それゆえ、自由リストから割当てに利用可能な記憶１
６の大きい連続領域が存在する。それゆえ、プート時点
で、記憶領域（例えば１６２．１６３．１６４）はＳ／
３７０プロセッサから「査収」しなくてはならない。そ
の後、ページが必要に応じて自由リストから割当てられ
自由リストに戻されるにつれて、自由リスト上の大きい
連続ブロックは、細分化されて最早利用可能ではなくな
る。もし連続的なＳ／３７０領域を年成しようとする試
みがなされたとしたら、全てのプロセスを停止し、十分
な連続領域が可屈となるまでさまざまなプロセスに既に
割当てられている記憶ブロックを再割当てするために複
雑なルーチンを実行する必要がある。 後述するアプリケーション・プログラムＥＸＥＣ３７０
におけるサービス・ルーチンが、Ｓ／８８オペレーティ
ング・システムからＳ／３７０記憶領域を「盗む」ため
のＩ１１能を与える。 （２）Ｓ／８８記憶１６のマツピング しかし、先ず最初に、第４８Ａ乃至に図を参照して、Ｓ
／８８主記憶１６の管理／マツピングの好適な態様につ
いて説明する。第４８Ａ図は、プロセスの仮想アドレス
空間を維持するためにＳ／８８オペレーティング・シス
テムによってセット・アップされるソフトウェア構造の
簡単な概要図である。そのソフトウェア構造は、次のま
うな要素からなる。 ｐｔｅ−処理テーブル・エントリ（プロセスをあられす
） ｐｍｂ−プロセス・マ・ンプ・ブロック。互いに連鎖さ
れると、それらは、この処理の仮想アドレス空間のため
の、ａｐｔｅに対する（ｐｍｅの）ポインタを含むこと
になる。 ｐｎ＋ｂｐ−チエインの最初のｐｍｂに対するｐｔｅ中
のポインタ ｐｍｓ　−ｐｍｂに含まれる（ａｐｔｅを指し示す）プ
ロセス・マツプ・エントリ ［［１ｌｅ−物理的記憶マツプ・エントリ。ｍｍｅｍレ
アレイ中まれると、システム、すなわち記憶１６中の物
理記憶の４ＫＢページ毎に１つの＋ｎｍｅが存在する。 ａｐｔｅ−アクティブ・ページ・テーブル・エントリ。 ａｐｔブロック中に含まれると、システムの各固有仮想
ページ毎に１つのａｐｔｅが存在する。 ｖｐｎ−プロセスの仮想アドレス空間内の仮想ページ番
号 ｐｃｔ−プロセス管理テーブル。システムの各プロセス
（ｐｔｅ　）に対してｐａｎｔ中にポインタｐｔｅｐが
存在する。 ｐｔｅｐ　−１つのプロセスに対するプロセス・テーブ
ル・エントリ・ポインタ 第４８Ａ図の記憶マツプ構造は、記憶管理ユニ・シト１
０５（第１０及び４７図）によって使用される。これは
、１つまたはそれ以上の１ｌｌ（Ｏｅアレイ（ｇｓ４８
ｃ図）からなり、好適な実施例では、第１２個の順序付
けられたｖｎｅを含、む。各ｍｍｅは、１つの４ＫＢの
冥記憶をあられし、それゆえ、Ｉｎｍｅアレイは、第１
２ｘ４ＫＢ＝２ＭＢの連続的記憶をあられす。 第４７図の記憶マツプ・アレイは、概念的には、連続的
順序で配列されたの０１８７レイの全てのをあられして
いる。 ｍａｔｅは、通常、３つのリストのうちの１つに連糸さ
れる。 １）使用済みリスト、プロセスに割当てられた［１１１
１するべきｍｍｅ ３）自由リスト、プロセスに割当て可能なｍ１ｎｅ、ｍ
［ｎｅが１つのリストから別のリストに移動される時、
それらのポインタは適切に更新される。 もしそれらがリスト上にないなら、それらは、恒久的に
結び付けられたページをあられすかまたは、過渡的状態
にある。記憶管理ユニ・シト１０５によって使用される
ｍａｎｅデータ構造は、第４８Ｂ図で示す３つのリスト
・ポインタを含み、ここで、 フラグは、 連結済み　　ページが連結されている Ｉ１０１０中　ディスクＩ１０が命運行中書込み　　　
このフレームのための最後の（または現在の）Ｉｌｏが
ディスクに対する書込みであることを示す 接続済み　　ページが、ハードウェア・レジスタ中にＰ
ＴＷ　（物理的テーブル・ワード）をもつ ２）リフレーム・リスト、自由リストに返却され変更済
み　変更ビットの最終参照 未使用（２） クリーンアップ取り戻し　クリーンアップするように通
知 未使用（１） 解放取り戻し　このページ全クリーンし、解放するよう
に通知 ページ・フォールト　このページ上でｐｆが待っている 次の［１ｆｉｌｅ　　次のｍａｎｅに対するｐｐｎ　（
物理的ページ番号） 前のｍｍｅ　　前のＩＩＩＩＩＩｅに対するｐｐｎアド
レス　メモリ中にある間の、ディスク・アドレス ａｐｔｅｐ　　このページのためのａｐｔｅに対するポ
インタ 「次の」及び「前のＪ　［ｌ１ｍｅフィールドが、連鎖
リスト（使用済み、リフレーム、自由リスト）を作成す
るために使用される。 Ｓ／８８の物理的記憶がＳ／３７０記憶領域のために捕
獲されるとき後述のように変更されるのが、次のｍｔｏ
ｅ及び前ののｍｅに対する物理的ページである。好適な
実施例では、各１＋１１Ｄｅアレイ（第４８Ｃ図）が１
２８個のポインタのアレイであり、そのめいめいが１１
１１１１８７レイの仮想アドレスである。 最初のｎ個のポインタは、全てのｍｍｅアレイの順序リ
ストである。残りの１２８−ｎ個のポインタは、ＮＵＬ
Ｌである。このことは、１２８Ｘ２ＭＢ＝２５６ＭＢの
実記憶を追跡する能力を与える。これらの各ポインタは
、物理ページ番号（ｐｐｎ）と呼ばれる、物理アドレス
の１６個の高位ビットをもち、特定のｍｏｄｅに対する
ポインタとして使用される。ｐｐｎの７つの高位ビット
は、ｎａｍｅアレイを選択し、ｐｐｎの９つの下位ビッ
トがそのアレイ内のｍａｔｅを選択する。物理アドレス
の１２個の下位ビットは、記憶１６の実（物理）ページ
へのオフセットである。 メモリ・マツプ情報構造（第４８Ｄ図）は、マツプのた
めに使用されるメモリを追跡するために使用され、ここ
で、 ｒｎｌＩＩｅマツプ１ｎｆｏｐ−１最初のｍａｔｅマツ
プ情報構造に対するポインタ 次のｎｏｎｅマツプ１ｎｆｏｐ次のｍｏｄｅマツ−ｊ情
報ｍ造に対するポインタ ｎページ　このマツプによって使用される４にページの
実メモリの番号（最大１６） ページ毎（１６〉　その構造の残りは、ページ毎の情報
のアレイである。 ｐｐｎ　　このページのための１ｏｄｅに対する物理的
ページ番号 アクティブ・ページ・テーブル・エントリ（ａｐｔｅ）
は、仮想記憶を追跡するために使用される。８ｐｔｅ構
造（第４８Ｅ図）は、仮想記憶の所有者と、ページの仮
想アドレスと、ページ・フォールトである場合のディス
ク・アドレスの実メモリ・アドレスを示す。 もし２つの以上のプロセスが同一の仮想空間を共有して
いるなら、その全てのプロセスは、ａｐｔｅトレーラ（
第４８Ｇ図）によって識別され、各仮想ページ毎のａｐ
ｔｅがそのトレーラを指し示す。 ａｐｔｅ構造は、次のものを含む。 アドレスにいて、 実アドレス　（フラグｍｍｅが１に割当てられている） ４にページ ディスク・アドレス　（フラグ１ｌｌＩ）ｅがＯに割当
てられている） もしこのａｐｔｅが自由リスト上にあるなら次の自由ａ
ｐｔｅのアドレス フラグについて、 プロセス毎に　他のプロセスと共有されていない仮想ペ
ージ フォークされたページ　プロセス毎に、ページがフォー
クされている ｍｍｅ割当て済み　ページが記憶をもつ待機　割当てら
れ、このページを待つ Ｉ１０エラー　ページ上でＩ１０エラーが生じた ａｐｔｅ解放　Ｉ１０完了時にこのａｐｔｅを解放ＣＰ
Ｕタイプ・バ・ンチ　ブート時にページがバッチされた 悪いアドレス、再割蟲て　エラーが、新しいアドレスを
強制した カウント　このページを共有するプロセスの数ｖｐａｇ
ｅ　　仮想ページ番号。ｖｐｎは、２７ビツトの仮想ア
ドレスのうちの最上の１６ビツトからなる。 ｐｒｏｃｅｓｓ　ｐｔｒ　　各プロセス毎のｐｔｅのア
ドレス（もし共有された仮想メモリでないなら）または
ａｐｔトレーラのアドレス（もし共有されたメモリなら
）。 各ａｐｔｅは、１２バイト長であり、各アクティブ・ペ
ージ・テーブル（ａｐｔ）ブロック（第４８Ｆ図）中に
は２５６個のエントリが含まれている。 ブロック内のａｐｔｅの相対的位置は、意味がない。 全ての未使用ａｐｔｅは、自由ａｐｔｅｐリスト上に連
鎖される。もし追加的なａｐｔｅが必要であり、リスト
がＮＵＬＬであるなら、新しいａｐｔブロックが結びあ
わされたヒープ中で割当てられる。 ａｐｔ　トレーラ（第４８Ｇ図）は、共有されたプログ
ラム領域のために使用され、結びあわされたシステム・
ヒープ中で割箔てられ、ＥＩＴＥ（実行可能イメージ・
テーブル・エントリ）またはａｐｔｅによって指し示さ
れる。プログラム毎に（領域毎に１つ）４つのトレーラ
が存在する。トレーラは、システムをして、ページが除
去されるときそのページを指し示す全てのＰＴＷを見出
させるものである。 ａｐｔ　トレーラ構造は、次のものを有する。 ｎ　ｐｒｏＯｓ　　　このトレーラを使用しているプロ
セスの番号 Ｖベース　この領域の第１の仮想ページ（領域ベースｖ
ｐｎ） ｎページ　領域中のページの数 ユーザー　トレーラ・ユーザーのビットマツプｐｐ　１
ｎｆｏ（ｏ：ｎｎｐ）　この構造の残りの部分は、プロ
セス毎のアレイ情報である。 ｎｐｐアレイのサイズ ｎｐｔｗｓ　この時点で接続されているＰＴＷの数ａｐ
ｔｅｐ　このページのＡＰＴＥに対するポインタプロセ
ス・テーブル・エントリ（ｐｔｅ）　　＜Ｍ４８Ｈ図）
は、プロセスを管理するために必要なｍ報を含む。それ
は、そのプロセスの仮想アドレス空間についての情報を
含む。各ページ・エントリは、次のものを含む。 最初のｐＩ］Ｉｂポインタ　このプロセスのｐｍｂのリ
スト中の最初のｐｍｂに対するポインタ マツプ・ルート・テーブル物理アドレス　物理マツプの
物理アドレス マ・ンプ・ルート・ポインタ物理アドレス　物理マツプ
の仮想アドレス マツプ・ルート・ポインタｖｉｒｔ　　Ｆｉ’Ｊマツプ
・イメージ ｐｄｒポインタ　プロセス・データ領域毎のアドレス プロセス・マツプ・ブロック構造（第４８Ｉ図）は、プ
ロセスの仮想空間を実メモリ空間にマツプするために使
用され、次のものを含む。 ｎｅｘｔｐ　　このプロセスの次のｐｍｂに対するポイ
ンタ ベースｖｐｎベース仮想ページ番号、このｐｍｂの最初
の仮想ページ番号（６個の下位ビットは、ゼロとなる） マツプ・アドレス　マツプの物理アドレスｐｍｅ　　プ
ロセス・マツプ・エントリ０−６３、この構造の残りの
部分は、ページ毎のアレイの情報である。このアレイへ
のインデックスは、ｖｐｎの下位６ビツトである。 フラグについて、 のｅ［１１未使用（１）での使用　使用済みページのコ
ピーがメモリ中にある。 フェンス　このページは、フェンス・ページである。 接続済み　入来した時このページを接続する書込み時コ
ピー　書き込まれた時コピーバッチ済　ページは、バッ
チされたコード・ページである。 ｕｒｅｎｃｅ　　ユーザー１フエンス°ベージさらに、 ａｐｔｅｐ　　このページのＡＰＴＥに対するポインタ
プロセス管理テーブル（第４８Ｊ図）は、スケジューラ
に止って使用される情報を含み、それには、システム中
の全てのプロセスに対するポインタｐｔｅｐのリストと
、システムで回層なページの数と、関与するページの数
を含む。 第４８に図の物理テーブル・ワード（ｐｔｗ）は次のも
のを含む。 ａｃｌ　　ｐｔｗアクセス・コード ｐｐｎ　　所望するページの物理ページ番号ａｃ２　　
ｐｔｗアクセス・コード Ｕ　　　このｐｔｗは、使用されている（３）スタード
ア・ンプ手続き システム／８８は、システムをパワーオンし。 スタートアップ・ファイルに含まれるプログラム及びデ
ータ・モジュールをブートするスタートアップ手続きを
含む。 自動スタートアップ時、プログラム可能読み取り専用記
憶（ＦＲＯＭ＞１８１　（第１２図）がＳ／８８及びＳ
／３７０素子上で診断及び自己テストを走らせる。この
タスクの完了時、Ｐ　ＲＯＭ　１８１がマスター・ディ
スク（図示しない）からＳ／８８オペレーティング・シ
ステムをロードするユティリテイ・プログラムを読む。 モジュール・スタートアップ・コードは、全ての構成さ
れた装置及びディスクを初期化し、システム・カレンダ
・クロックから内部クロックをセットする。このファイ
ルは、モジュールをスタートアップするための手続きの
一部としてオペレーティング・システムが実行するコマ
ンドを含む。この手続きは、次の機能を含む。 そのモジュールに接続されたボード、ディスク及び装置
の構成を指定するテーブル・ファイルを読み取ること、 そのシステム内のモジュールを識別すること、さまざま
なシステム・サービス・ルーチンを開始させること。 このモジュール・ファイルは、新しいシステムを構成す
るに十分なデータを供給し、カスタマによって、その必
要条件に適合するまうに変更することができる。Ｓ／８
８主記憶１ＧからＳ／３７０領域１　Ｂ２−１６４を捕
獲するために、モジュール・スタードア・ンプ・フード
・コマンド・ファイル中にはあるステートメントが挿入
される。例えば、３つのＳ／３７０プロセッサ２１．２
３と、２５．２７と、２９．３１及び、該プロセッサの
ためのＳ／３７０記憶領域１６２．１６３と１６４をも
つ第１０図の構成を想定すると、モジュール・スタート
アップ・コード・コマンド・ファイル中には次のような
ステートメントが挿入される。 Ｓ／３７０プロセッサ井Ｉ　ＶＭ８メガバイト・スター
ト Ｓ／３７０プロセッサ＃２ＡＩＸ４メガバイト・スター
ト Ｓ／３７０プロセッサ＃３ＶＳＥ　１６メガバイト・ス
タート （４）Ｓ／３７０サービス・ルーチン 各Ｓ／３７０スタート・コマンドは、特定の＃１、＃２
または＃３プロセッサのために、記憶１６から実記憶空
間のブロックを「盗む」ためにソフトウェア・ルーチン
を実行させる。次に、適当なＳ／３７０オペレーティン
グ・システムが、「盗まれた」実記憶空間中にＩＰＬさ
れる。ソフトウェア・ル−チンのＩ１１能は、Ｓ　／　
８８　ｇ８憶から記憶領域を獲得し、それらの領域を適
当な時点で置き換えることである。これらの機能を実行
するために、５つのサブルーチンが使用される。 Ａ）　このサブルーチン、Ｓ／３７０記憶置換は、Ｓ／
８８オペレーティング・システム・テーブルから物理記
憶のブロックを抽出する。このブロックのベース・アド
レスは、メガバイト境界上にあり、そのサイズは、メガ
バイト単位の整数値である。 用法： ｄｅｃｌａｒｅ　Ｓ／３７０　ｄｉｓｐｌａｃｅ−ｓｔ
ｏｒ　ｅｎｔｒｙ（ｂｉｎａｒｙ　（１５）。 ｂｉｎａｒｙ（１５）。 ｂｉｎａｒｙ　（１５））　； ｃａｌｌ　Ｓ／３７０　ｄｉｓｐｌａｃｅ−ｓｔｏｒ＜
ｎブロック、ＰＰｎ＋エラーフード）； 引数−ｎブロック（人力）所望の連続メガバイトの数 ｐｐｎ　（出力）ブロック中の実記憶の最初の下位また
は高位４にページの物理ページ番号。ｐｐｎの下位８ビ
ツトはゼロとなり、そのブロックのペース実アドレスは
、４０９６　＋：Ｃｐｐｎとなる。 エラーコード（出力） 空き不十分−少なくともＩＭＢを配置するために利用可
能な十分な連続自由ブロックがない。 過小供与−配置されたＭＢの数が必要量より小さい。 Ｂ）　サブルーチンＳ／３７０記憶置換は、Ｓ／８８オ
ペレーティング・システム・テーブルに、物理記憶のブ
ロックを返す。 用法： ｄｅｃｌａｒｅ　Ｓ／３７０　ｒｅｐｌａｃｅ、−５ｔ
ｏｒ　ｅｎｔｒｙ（ｂｉｎａｒｙ（１５）。 ｂｉｎａｒｙ（１５）。 ｂｉｎａｒｙ（１５）　）　： ｃａｌｌ　Ｓ／３７０　ｒｅｐｌａｃｃ、５ｔａｒ（ｎ
ブロック＋ｐｐｎ＋エラーフード）； 引数−ｎブロック（人力） 返されている連続メガバイトの数 ｐｐｎ＜入力） ブロックのベースの物理ページ番号。ｐｐｎの８つの最
下位ビットはゼロでなくてはならない。 エラーフード（出力） 自由接続不可−ＶＯ８に記憶を返そうと試みる前に、Ｓ
／３７０記憶クローズを使用しなくてはならない。 Ｃ）サブルーチンＳ／３７０記憶オープンは、以前に配
置された物理記憶の一部、または全てを呼び出し側の仮
想アドレス空間に接続し、その仮想ページ番号が返され
る。おのおののｐｔｅ及びｐωｅが形成され、仮想から
実へのマツピングが確立される。そのアクセス・コード
は、「読取／書込」であり、記憶が接続される。 用法： ｄｅｃｌａｒｅ　Ｓ／３７（ｊｏｐｅｎ−ｓｔｏｒ　ｅ
ｎｔｒｙ（ｂｉｎａｒｙ（１５）。 ｂｉｎａｒｙ（１５）。 ｂｉｎａｒｙ（１５）。 ｂｉｎａｒｙ（１５））； ｃａｌｌ　Ｓ／３７（ｊｏｐｅｎ−ｓｔｏｒ＜ｎブロッ
ク。 ｐｐｎ。 ｖｐｎ。 エラーコード）； 引′Ｉ！Ｌ： ｎブロック（入力） 要求される連続的メガバイトの数 ｐｐｎ　（出力） その領域の最初の４にページの物理ページ番号。ｐｐｎ
の下位８ビツトはゼロとなる。 ｖｐｎ（出力） その領域の最初の４にページの仮想ページ番号。ｐｐｎ
の下位８ビツトはゼロとなり、仮想アドレスは、４０９
６＊ｖｐｎとなる。 エラーコード（出力） 返されるエラーコード Ｄ）サブルーチンＳ／３７０記憶クローズは、以前にオ
ーブンされた物理記憶の一部、または全てを呼び出し側
の仮想アドレス空間から切り放す。 適切なａｐｔｅ及びｐｍｅがＳ／８８オペレーティング
・システムに返され、おのおののｐｔｅ及びｐｍｅが形
成され、仮想から実へのマツピングがフォールトされる
。物理記憶はＳ／３７０配置記憶ルーチンに戻される。 用法： ｄｅｃｌａｒｅ　　Ｓ／３７Ｊｃｌｏｓｅ−ｓｔｏｒ　
　ｅｎｔｒｙ（ｂｉｎａｒｙ（１５）。 ｂｉｎａｒｙ（１５）。 ｂｉｎａｒｙ（１５））　： ｃａｌｌ　Ｓ／３７Ｊｃｌｏｓｅ−ｓｔｏｒ（ｎブロッ
ク。 ｖｐｎ。 エラーコード）； 引数： ｎブロック（入力） 戻される連続的メガバイトの数 ｖｐｎ（人力） 戻される領域の最初の４にページの仮想ページ番号。 エラーコード（出力） 返されるエラーコード Ｅ）空取得は、５ＴＡＲＴ　　３７０ルーチンによって
呼ばれるサブルーチンである。それは、上記４つのプロ
グラムを実行することができるまうに、５ＴＡＲＴ　　
３７０プログラムをＳ／８８監視モードにおく、５ＴＡ
ＲＴ　　３７０が−Ｈ監視モードにあると、Ｓ／８８オ
ペレーティング・システムから記憶のプロ・ツクを除去
し、記憶を各Ｓ／３７０プロセッサに再割当てするため
に、ベクタ・ポインタを変更することができる。 このサブルーチンは、メモリ割当てを変更し、Ｓ／８８
プロセッサの割り込みレベル６のマニュアル・ベクタを
変えるために使用される。カスタマは、システム・セキ
ュリティ上の理由から、この呼び出しに対する知識、ま
たはアクセスを与えられない。 用法： ｄｅｃｌａｒｅ　Ｓ／３７０．、−ｇａｉｎＪｒｅｅｄ
ｏｍ　ｅｎｔｒｙ（ｂｉｎａｒｙ（１５）。 ｂｉｎａｒｙ（１５））； ｃａｌｌ　　Ｓ／３７０−ｆｒｅｅｄｏｍ（ｇｉｖｅ−
ｔａｋｅ。 エラーコード）： 引数 ｇｉｖｅ−ｔａｋｅ　（入力） 値Ｏは呼び出し側を、アプリケーション・ユーザー状態
に戻し、別の値は呼び出し側を、監視状態にセットする
。 エラーコード（出力） 戻されたエラー・コード 上述のサブルーチンの機能は、次のとおりである。 Ｓ／３７０置換記憶 １）空を獲得し、のｌ！Ｉｅアレイ自由リストをロック
する。 ２）隣接自由ｍｍｅの最大のストリングを探して自由リ
ストを検索する。 ３）両端をＭＢ境界に丸め、ストリング中の４ＫＢブロ
ツクの数である、ｎｂｌｋを計算。 ４）もしｎｂｌｋ　＞　ｎブロックなら、ｎｂｌｋをｎ
ブロック（必要な４ＫＢの数）にセットし、ベースｐｐ
ｎ境界を変更。 Ｓ）自由リストからｍｍｅの選択したストリングを外す
。 ８）システム専用カウントからロページを弓く。 ７　）　ｎｍｅアレイ自由リストをロック解除し、空き
を供給。 ８　）　ｐｐｎ＝ベースｐｐｎ もしｎｂｌｋ　＜　ｎブロックならｒｅ”エラーもしｎ
ブロック〈＝０ならｒａ＝ミニエラーエラーなしならｒ
Ｏ＝Ｏ ８／３７０記憶置換 １）全てのエントリが接続されている訳ではないことを
チエツクし、フラグをゼロにセットし、ｎａｍｅを適切
に連鎖させる。もし問題が生じたらエラーを返す。 ２）空きを獲得し、［１ＩＩＩＩｅアレイ自由リストを
ロックする。 ３　）　ｃａｍｅを繋ぎあわせるための良好な位置を求
めて自由リストを検索する。 ａ、ベースｐｐｎの隣の最初の候補 す、リストの最後の第２の候補 ４）ブロックの全体を自由リスト上に繋ぎあわせる。 ５）システム可屈カウシト中にｎｐａｇｅを追加する。 ６　）　ｍＩｏｅアレイ自由リストをロック解除し、空
きを供給する。 Ｓ／３７０記憶オープン １）このプロセスのテーブル・エントリを見出し、ｐｍ
ｐ境界上のその仮想記憶中に、Ｍ　Ｂ　ｆ）　ｎブロッ
クに十分な大きさの穴を見付ける。その斐求にサービス
するのに十分な配置されたｍｍｅがあることを確認する
。もし問題があるならエラーを返す。 ２）もし必要なら、ｐｍｂ及びａｐｔｅのために、接続
された空間を割り振る。 ３）構造全体をセットアツプする； １ｎｌｎｅ連結及び接続済み 田ｍｅ、　ａｐｔｅｐ−＞ａｐｔｅ ｐｍｅ、　ｑｐｔｅｐ−＞ａｐｔｅ 全てのフラグが適切にセットされた ａｐｔｅ、　ｐｔｅｐ−＞ｐｔｅ ４）新しく構成されたｐＴＩＩｂチエインをタスクのｐ
Φｂチエインに結び付ける。 記憶クローズ １）このプロセスのテーブル・エントリを見出し、＄ｏ
ｐｅｎ、−ｓｔｏｒａｇｅによって構成されたｐＩｌｌ
Ｉｂを見出す。もし何も見付からないなら戻る。 ２）これらのｐｍｂをプロセスのｐｍｂチエインから切
り放す。 ３）各Ｂｐｔｅ　＠に、実記憶マツピングをフォールト
するためにｓｅｔｕｐ−ｐｔｗを呼び出す。 ４）ＯＳに対して、ｐｍｂとａｐｔｅのための連繋され
た空間を返す。 ５　）　＋＋＋ｍｅを、記憶配置ルーチンに戻す。 空き獲得 １　）　ｇｉｖｅｊａｋｅ引数のアドレスを取得２）も
し空きを放棄するなら、ステップ７へ行く。 以下のステップは、空きを獲得する。 ３）Ｏ３に、監視状態にある間に呼び出し側に戻らせる
トラップ１３を実行。 ４）ユーザー・スタック・アドレスを取得して、システ
ム・スタック・ポインタとスワップ５）ユーザー・スタ
ック・ポインタ中でシステム・スタック・アドレスをセ
ーブ ６）ユーザー・スタ・ツク上で監視モードにある呼び出
し側に戻る。 以下のステップは、空きを放棄するものである。 ７）セーブされたシステム・スタック・アドレスを戻し
、システム・スタック・ポインタヘスワップする。 ８）ユーザー・スタック・ポインタ中でシステム・スタ
ック・アドレスを置換 ９）トラ・ンプ・ハンドラがステップ１１へ戻るように
スタ・ツクを変更 １０）トラップ・ハンドラへ戻る。 １１）トラ・ンプ・ハンドラがＯ８へ戻る。 １２）ユーザ・スタック上でユーザー状態にある呼び出
し側に戻る。 （５）　ｍｍｅの選択されたストリングを自由リストか
ら外すこと ＦＩＲＳＴ　　ＭＭＥは、連鎖から外されるべきストリ
ング中の最初のＩｎ［ｌｌｅに関連し、ベースｐｐｎは
、そのｐｐｎ　（物理ページ番号）を含み、ＬＡＳＴＭ
ＭＥは、そのストリングの最後の＋ｎｍｅに関連する。 もしＦＩＲＳＴ　　ＭＭＥが自由リストの先頭にあるな
ら（その以前のａＩ［ＩＩｅフィールドは、ゼロに等し
い）、自由リスト・ポインタは、ＬＡＳＴ　　ＭＭＥの
次のｍｍｅフィールドに等しくセットされる。こうして
、ＬＡＳＴ　　ＭＭＥに続＜　ｍｍｅは今や自由リスト
の先頭にある。さもなければ、ＦＩＲＳＴ　　ＭＭＥの
以前のｎｕｎｅの次のｍｍｅフィールドがＬＡＳＴ　　
ＭＭＥの次のｍｒｆ１ｅフィールドに等しくセットされ
る。もしＬＡＳＴ　　ＭＭＥに統＜ｍｍｅ（その次のｍ
ｍｅフィールドはゼロではない）が存在するなら、ＬＡ
ＳＴ　　ＭＭＥに絖＜　ｍｍｅの以前のｍａｔｅフィー
ルドがＦＩＲＳＴ　　ＭＭＥのｐｒｅｖ［ｌ１ｉｎｅフ
イールドに等しくセットされる。 （６）ＳＴＣＩに対する記憶ベース及びサイズの書込み Ｓ／８８　０Ｓから記憶が「取得」された後、それは、
構成ファイルに記述された必要条件に従いＳ／３７０プ
ロセッサ間で区画される。構成アレイは、Ｓ／３７０プ
ロセッサのためのベースｐｐｎ及びｎブロックを含むＳ
／８８カーネル記憶中に構築される。ｎブロックという
用語は、記憶の連続的なメガバイトを意味する。それは
、取得された（連鎖されていない）　＋ｎｍｅの数を２
５６で割った値に等しい。各Ｓ／３７０プロセッサのた
めのＥＸＥＣ３７０タスクがその個々のＳ／８８プロセ
ッサ中で開始される時、そのタスクは、ＳＴＣ■ワード
壱アセンブルするために、対応するベースｐｐｎ及びｎ
ブロックを使用する。このワードは次に、（ローカル記
憶２１０アドレス空間中の）仮想アドレス００７ＥＯＩ
　ＦＣに書き込まれ、Ｓ／８８オペレーティング・シス
テムに透過的な５ＴＣｌレジスタ４０４及び４０５（第
３２Ｂ図）の初期化を引き起こす。 第１９Ａ図及び第２０図に関連して以前に説明した切り
放しＩａ構２１６及びＢＣＵインターフェース論理２５
３は、レジスタ４０４及び４０５を初期化するために使
用される。 しかし、好適な実施例では、第３２Ｂ図に示すように、
レジスタ４０４．４０５は、（ＢＣＵローカル・データ
・パス２２３に接続されるのではなくて）直接Ｓ／８８
プロセッサ・データ・パス１６１Ｄに接続される。論理
２１６のデコード論理２８０は、Ｓ／８８ハードウエア
からＡＳをブロックしＤＳＡＣＫをプロセッサ６２に戻
すために上記仮想アドレスをデコードする。レジスタ４
０４．４０５は、ＳＴＣＩ選択Ｒ４５８を介して論理２
５３からイネーブルされる。５ＴＣＩワードのビット２
７−２０は、５ＴＣＩｒベース」アドレスを形成し、ビ
ット２３−２０は、Ｓ／３７０記憶「サイズ」値を形成
する。ビット１９−０はゼロである。 Ｅ２４．Ｓ／３７０によって開始されるＳ／８８割り込
みのための初期化機能 Ｓ／８８オペレーティング・システムの知識なくＳ／８
８中に在駐するＳ／３７０割り込みハンドラ・マイクロ
コードにＳ／３７０割り込みを指向するためのさまざま
なシナリオがある。以下その３つを説明する。 第１の方法は、Ｓ／３７０割り込みハンドラをＳ／８８
オペレーティング・システム第ルベル割り込みハンドラ
に、そのオブジェクト・モジュールの一部としてアセン
ブルされるように挿入することによって、Ｓ／８８オペ
レーティング・システム・カーネルを変更するものであ
る。割り込みベクタのテーブルは、割り込みハンドラ・
アセンブリ・ソース中に含まれ、そのベクタは、ソース
中で、Ｓ／３７０割り込みハンドラ・コードを指し示す
ように変更される。 この方法は、次のようなＳ／８８アーキテクチヤの方法
とは著しく異なる。 １）割り込みする各装置は、Ｓ／８８オペレーティング
・システムに対して、その装置と、そのバス名と、ボー
ド・アドレスを識別するファイル中に記入されなくては
ならない。 ２）第ルベルの割り込みハンドラが割り込みを受領する
時、それは、適当なフォーマットされたスタックをセッ
トアツプし、全てのマシン状況とレジスタをセーブし、
割り込みの有効性を検証し、その割り込みを、開発者が
特別に書いた装置割り込みコードを呼び出す「第２レベ
ルの」割り込みハンドラに渡す。 ３）その割り込みコードが完了した時、その割り込みコ
ードは回復１！境を扱うオペレーティング・システム割
り込みハンドラに制御を渡す。 上記第１の方法は、これを全て回避する。Ｓ／３７０割
つ込みベクタをＳ／３７０割り込みルーチンを指し示す
ようにアセンブリすることによって、Ｓ／８８オペレー
ティング・システムによって実行される通常の割り込み
処理の全てを回避し、装置ファイルを介してＳ／３７０
を識別する必要はないのである。これは実際は、ハード
ウェアの代わりにコードが修正されているので、ソフト
ウェア切り放しである。この第１の方法は、所望の割り
込み機能を達成するためには最も迅速で最も安価な方法
である。しかし、この方法は、Ｓ／８８オペレーティン
グ・システムのその後のリリース毎に追加的なメンテナ
ンスを要することになる。少なくともそれは、カーネル
の結び付けを必要とし、もし割り込みハンドラが変更さ
れたならＳ／３７０コードは再挿入され、割り込みハン
ドラは再アセンブルされなくてはならない。 第１の方法は、システム・ブート後のオペレーティング
・システム割り込みハンドラの変更に関連する。第２０
図のハードウェア割り込み機構の説明に関連して使用さ
れることが意図されているのがこの方法である。 この第２の方法は、Ｓ／３７０割り込みコードをＳ／８
８オペレーティング・システム仮想アドレス空間に（好
適な実施例では００７ＥＯＯＯＯの直後に）配置するこ
とと、オペレーティング・システム・カーネル割り込み
ハンドラ中の適当な割り込みベクタの変更を要する。こ
の作業は、オペレーティング・システムが初期化された
後Ｓ／３７０初期化ルーチンによって行なわれる（同時
に、Ｓ／３７０初期化ルーチンが記憶を「取得」する。 初期化ルーチンは、Ｓ／８８オペレーティング・システ
ム・カーネル記憶領域を変更しているので、それは、前
記説明で記憶を「取得」するために示された様式で「空
きを獲得」する必要がある。この第２の方法は、Ｓ／８
８オペレーティング・システム・カーネルが新しくリリ
ースされる毎にメンテナンス修正を行う必要はない。し
かし、Ｓ／３７０割り込みは、Ｓ／８８オペレーティン
グ・システムが立ち上がって走る後でなければ機能しな
い。 第３の方法は、割り込みベクタ内容のハードウェア提供
であり、これは、Ｓ／８８オペレーティング・システム
・カーネルの変更が必要でない、すなわち、ベクタ・テ
ーブルで変更がなされないため好適な代゛替方法である
。 この第３の方法は、Ｓ／３７０割り込みルーチンを既知
の読み取り専用記憶（ＲＯＳ）アドレスとしてＳ／８８
オペレーティング・システム仮想アドレスまたはＢＣＵ
ローカル記憶中に配置することを要する。その割り込み
ルーチン・アドレスは、Ｓ／３７０ハードウエアに対し
て、好適にはＲＯＳ中で専用でなくてはならない。この
方法を説明するために次のようなシナリオを提示してみ
る。 １）Ｓ／３７０　（例えば、ＢＣＬ１１５６中のＤＭＡ
Ｃ２０９）が割り込み要求を活動化する。 ２）Ｓ／８８プロセッサ・ユニットθ２が割り込み肯定
応答、データ・ストローブ、及びアドレス・ストローブ
を活動化する。 ３）ＢＣＵがデータ・パス２２３上に割り込みベクタ番
号（これは、分かりやすくするため全てゼロでもよいし
、ＲＯＳベクタ空間中へのオフセットでもよい）を配置
し、データ・ストローブ肯定応答を活動化する。このベ
クタ番号は、有効パリティの場合を除き、プロセッサ６
２に対しては影響を及ぼさない。 ４）結局、プロセッサ６２は４バイト割り込みベクタを
入手するために記憶読取サイクルを実行することになる
。 ５）ＢＣＵは、（仮想アドレスによって）この特定記憶
アクセスを認識し、プロセッサ６２を記憶のアクセスか
ら切り放し、（Ｓ／３７０　　ＲＯＳからゲートされた
）自己の４バイト割り込みベクタを提供する。Ｓ／３７
０　　ＲＯＳは、ＤＭＡＣに対して複数の、必要な数だ
けのベクタと、ＲＯＳボード同期化などを含む。 この方法は、Ｓ／３７０ハードウエアを同期化するなと
の目的でボード同期化の間の切り放しを可能ならしめる
が、追加のハードウェアを必要とする。 Ｅ２５．Ｓ／８８オペレーティング・システムを変更す
ることなく空きを獲得すること アプリケーション・プログラムが空きを獲得する、すな
わち監視状態を得る方法を記述する「Ｓ／３７０サービ
ス・ルーチン開始」における方法が上記で与えられた。 これは、Ｓ／８８オペレーティング・システム・カーネ
ルに追加すべき特殊にＯＳサービス・コール「トラップ
１３命令」ルーチンを書き込むことに関与する。 このトラップ１３割り込みルーチンは、そのトラップ命
令の直ぐ後に続く位置でトラップを発行するプログラム
を「呼び出す」だけのものである。トラップ割り込みル
ーチンは、監視状態にあるので、そのプログラムは、監
視状態に変わることになる。アプリケーション・プログ
ラム状態を再び得るには、アプリケーション・プログラ
ムは、割り込みスタック戻りアドレスを変更してトラッ
プ１３コールから、変更された割り込みスタック・アド
レス壱使用して割り込みから脱出するトラップ１３割り
込みコードへと戻る。この方法は、Ｓ／８８オペレーテ
ィング・システムに割り込みルーチンを追加することに
係わる。 第２の方法は、当該Ｏ８の変更を行わない。特殊レジス
タ（図示しない）がＢＣＵ制御記憶アドレス空間中に決
定され、それは、アブリケーション・プログラムによっ
て書き込まれた時に、上記割り込みを実現するための第
３の方法を使用して新しいＢＣＵ割り込みを引き起こす
。アプリケーション割り込みルーチンは、ＢＣＵ読取専
用記憶（図示しない）に在駐させられ、トラップ１３コ
ードと同様に機能する。前に説明した空き獲得ルーチン
は、トラップ１３命令を発行する代わりにＢＣ１Ｊ特殊
レジスタに書込みを行うことを除けば、全く同一に機能
する。 Ｅ２６．Ｓ／８８オペレーティング・システムを変更す
ることなく記憶を獲得（ＳＴＥＡＬ）すること この第２の空き獲得実現構成を利用することによって、
「記憶の獲得」は、Ｓ／８８ソース・コードの再アセン
ブリやＳ／８８オペレーティング・システム・カーネル
の結合を感賞としない。 自由リストの先頭のアドレスは、アプリケーション・プ
ログラムに利用である。 さて、第４９図及び第５０図を参照して、単一化された
及び組のユニット２１．２３の電源投入及び同期化につ
いて説明する（Ｓ／８８プロセッサ・ユニットは、Ｓ／
３７０プロセッサ・ユニットのためのサービス・プロセ
ッサの役目を果たす）。 （１）序論 この章は、第４９図及び第５０図を参照して、第７図の
組みユニット２１．２３などの同期についてその状態を
決定し、制御しその環境をセットする八−ドウエア・レ
ジスタ、ラッチ、及び論理を手短に説明するものである
。 さらに、単一化された及び組のユニットの初期化、同期
化及び再初期化を達成するためのマイクロコード機能に
ついて説明する。先ず、単一化および岨の環境の両方に
おいて、実質的にＳ／８８プロセッサ・ユニットの初期
化及び同期化なく機能するＳ／８８（好適な実施例）に
注目する。この動作方法は、手短にだけ説明する。さら
に、米国特許第４４６３２１５号の関連部分の説明につ
いてもここで繰り返す。 エラー・チエツクは、ユニット２１の各Ｓ／８８プロセ
ッサ要素８０．６２　（第８図）がＡバス４２及びＢパ
ス４４を駆動するのと同時に実行される。この同時的動
作は、バス構造を駆動する前にエラー・チエツクを実現
するプロセッサ・モジュール９中のＩ１０ユニットと対
照的である。 プロセッサ・ユニ・シト２１は、システムのスループッ
トにはいかなる動作の遅延も望ましくないようにタイミ
ングが十分に！！蚕であるため、このように動作する。 プロセッサ・ユニットがバス構造を駆動している期間の
チエツク論理によって知らせられたエラーは、そのユニ
ットをして、システム・クロ・ツクの次のフェーズの間
に、Ａバス・エラー信号及びＢバス・エラー信号の両方
をＸバス４６上に駆動させる。 その同一の時間フェーズの間に、障害中央処理装置（例
えば参照番号２１）は、レベルｌ保守割り込みをＸバス
４θ上に駆動し、それを、相手中央処理装置（例えば、
参照番号２３）が受は取る。その時間フェーズの終りに
、障害装置は切り放され、相手装置からの問い合わせに
応答する以外はバス構造上にさらに信号を駆動すること
ができなくなる。この自動的切り放し動作は、Ａバスま
たはＢバス上のアドレスまたはデータのどちらかでエラ
ーが検出された期間に、制御ユニットを通してメモリ・
ユニット１６．１８と周辺装置のどちらになされるもの
であれ、読取または書込サイクルの取り消しを保証する
。さらに、その同一の動作サイクルの間のデータ転送は
、相手障害中央処理装置のみを使用して反復される。 より詳しく述べると、比較器１２Ｆは、処理区画１２ａ
がＡバス４２から受は取る入力データを、処理区画１２
ｂがＢパス上で受は取る入力データと比較する。それは
また、処理区画１２ａがトランシーバに印加する機能、
アドレス及びデータ信号（パリティを含む）を、処理区
画１２ｂが発生する対応信号と比較する。区画１２ａの
タイミング及び制御信号は、区画１２ｂかもの対応信号
と比較される。内部ＩＩ御信号のこの比較は、プロセッ
サ蚕素６０，６２の内部動作をチエツクし、障害の迅速
な検出を可能ならしめ、プロセッサ・ユニットの診断及
び保守に有用である。 比較器１２ｆに対する１つまたはそれ以上の対応入力信
号が異なる任意の時点で、比較器は、制御段８６に印加
される比較エラー信号を発生する。そのエラーは、デー
タ入来エラー、データ外出エラー、機能エラーまたはア
ドレス・エラーの結果である。それはまた、異なるタイ
ミングまたは制御信号に起因するサイクル・エラーまた
は制御エラーでもあり得る。パリティ・チエツク回路に
よるエラーの検出は、制御段８６に印加されるパリティ
・エラー信号を発生する。制御段８６はその比較無効信
号に応答して、次のクロック・フェーズ（Ｎ＋１）でプ
ロセッサ・エラー信号を発生する。この動作に対する１
つの例外は、比較無効信号が読取動作の間の入力データ
信号の無効比較に止る場合に生じる。その場合、制御段
８６は、次のタイミング・フェーズに関してバス・エラ
ー信号が発生されない場合にのみプロセッサ・エラー信
号を発生する。バス・エラー信号は、バス構造３０にお
ける障害条件を示し、それゆえ、入力データの無効比較
が、処理区画１２ａまたは１２ｂではなく、バス構造３
０のＡバスまたはＢバス部分の障害の結果であったこと
を識別するものである。 プロセッサ・エラー信号の１つの機能は、論理回路をデ
ィスエーブルし以てユニット２１の処理区画１２中の全
ての動作を実質的に停止することにある。さらに、モジ
ュール９中の全てのユニットに、直前のフェーズの間に
バス上に配置された情報を無視するように、例えば、Ｃ
ＰＵバス転送を無視するように通知するために、Ａバス
・エラー信号とＢパス・エラー信号がＸバス４６に印加
される。Ｘバス４６には、相手のプロセッサ・ユニット
２３に、モジュール中のあるユニットが障害発生エラー
を検出したことを通知するために、レベル１割り込み信
号が印加される。 フェーズ（Ｎ＋２）の開始時点で、依然として障害信号
に応答する段８６は、能動的なバス・マスク状況を終了
させる。この動作は、バス・エラー信号の終了によって
達成される。処理区画１２がマスク状態から切り替わっ
た時、それは、トランシーバ中の全てのバス・ドライバ
をディスエーブルする。Ｓ／３７０）ランシーバ１３も
また、トランシーバ１２ｅのドライバがディスエーブル
されるときはいつでも共通制御７５を介してディスエー
ブルされる。 同様に、プロセッサ・エラー信号がユニット２１の制御
段７５によって発生される時、制御段８６を介するトラ
ンシーバ１２ｅと、トランシーバ１３もまたディスエー
ブルされる。 こうして、プロセッサ・ユニット２１．２３は、マスク
状態にあるときのみ、ドライバに印加されるバス・イネ
ーブルロ号を発生するための必要に応じて、バス構造を
駆動することができる。 プロセッサ・エラー信号は迅速に、すなわち、次のタイ
ミング・フェーズの終了時点で、マスク状況をターソオ
フする。ユニット２１の処理区画１２がプロセッサ・エ
ラー信号を発生する場合、相手ユニット２３のＳ／８８
処理区画は、実質的に割り込みなしで動作を続ける。プ
ロセッサ・エラー信号が書込動作の間に発生した時、相
手処理ユニット２３はそのデータ転送を繰り返す。読取
動作の間にプロセッサ・エラーが生じた場合、相手ユニ
・シトはメモリが後のタイミング・フェーズでバス構造
に印加する反復されたデータを読み込む。 さらに、相手ユニット２３は、診断ルーチンを開始する
ために、低優先順位割り込みであるレベル１割り込みに
応答する。プロセッサ・エラーの原因が過渡的な親電で
あるように見える場合、すなわち、診断ルーチンが何ら
かの障害またはエラー条件を識別しないとき、プロセッ
サ・ユニット２１は保守することなく動作へと復元する
ことができる。好適な実陥例では、過渡的な障害の発生
は記録され、もしそれが任意に定めた回数繰り返すなら
、そのプロセッサ・ユニットはさらに診断することなく
サービスまたは動作から電気的に離隔される。 ユニット２１．２３の各処理区画１２は、２っの組みユ
ニットをロックステップ同期させるために、典型的には
プロセッサ状況及び制御段８６にある論理回路を含む。 区画１２は、マスク状況への遷移でロックステップ同期
化を達成する。各区画１２は、信号をバス構造に駆動す
るためにはマスク状態になくてはならない。各ＰＲＯＭ
１８１に記憶された初期化シーケンスは典型的には組み
区画を同期化させ、どちらの処理区画も初期的にはマス
ク状態にない、すなわちターン・オンされていないよう
にすることを保証するための命令を含む。 ユニット２１．２３の処理区画は、初期化シーケンスで
は初期的には同期しておらず、一方がマスク状態を達成
する前の多重フェーズ・サイクルの間に、他方のユニッ
トがマスク状態を達成する。マスク状態を獲得する一方
のユニットは、他方のユニットを選択した時点でマスク
状態に持ってくるために、他方のユニットの動作のさら
なる初期化を制御する。 ユニット２１の処理区画１２が初期化されるとき、それ
は内部エラー・チエツク信号を打ち消し、以てパリティ
無効信号または比較無効信号がプロセッサ・ホールド信
号を発生するのを防止する。そのかわりに、区画１２は
典型的にはＦＲＯＭ１８１に記憶されているテスト・ル
ーチンを実行する。このテスト・ルーチンは、プロセッ
サ・エラー名号をもたらし得るあらゆる条件に対処する
ものである。めいめいの可能的な障害条件が生成される
とき、処理区画は、対応するに害報告信号が実際に発生
されたかどうかを調べるためにテストする。以て、エラ
ー・チエツク信号が存在しないことは、そのプロセッサ
・ユニットがマスク状態を達成することを禁止し、その
結果、この論理実行ルーチンの間に発生された障害がそ
のプロセッサ・ユニットを停止させず、バス構造３０に
報告されない。ＦＲＯＭＩ　８１中のテスト・ルーチン
は、エラー・チエ・ツク信号を確認して、そのプロセッ
サをして、このチエツク・ルーチンの成功裡の完了のと
きのみマスク状態をとることを可能ならしめる。 Ｓ／３７０プロセッサ・ユニット（好適な実施例）は、
典型的には、各チップ中のさまざまの要素及び論理に対
する「裏口」のアクセスを介してノ初期化及びサービス
・プロセッサ機能に対処するハードウェアをもつ。これ
らはよく知られているので、簡単に説明するにととめる
。 同様に、自己テスト及び初期化のためのプログラム・ル
ーチンもよく知られており、詳細な説明の要はあるまい
。この章で強調されるのは、Ｓ／３７０またはＳ／８８
オペレーティング・システムに変更を気づかせることな
く典型的なＳ／３７０自己テスト及び初期化がＳ／８８
を介して達成されるところの機構である。Ｓ／３７０の
ための自己テスト初期化ルーチン（ＳＴ　Ｉ　Ｒ）は、
好適な実施例では、組みユニットのＳ／３７０処理要素
を同期化させるためのルーチンとともにＦＲＯＭ１８１
　　（第１９Ｃ図）中に配置される。それゆえ、Ｓ／８
８は、Ｓ／３７０サービス・プロセッサとして機能する
。ＰＲＯＭ１８１中のＳ／８８コードの記憶マツプされ
たＩ１０割り振りは、あるＳ／８８状況または別のレジ
スタ内容がＳ／３７０コードの実現に必要である場合に
与えられる。 このコードが同期化へと向かう様式は、１次（またはマ
スター）相手プロセッサ・ユニット２１など（適正に動
作しているもの）内のレジスタ・セットの記憶マツプ・
コピーを、２次（またはスレーブ）相手プロセッサ・ユ
ニット２３など（まだ通正に動作していないもの）内の
レジスタ・セットに転送することである。 同期化機構のためのＳ／８８からＳ／３７０への結合経
路の詳細を説明する前に、第７図のモジュール９の構造
及び環境について簡単に言及しておく、Ｓ／８８オペレ
ーティング・システムの、フォールト・トレランス及び
単一システム・イメージなどの特徴は、Ｓ／８８及びＳ
／３７０の両方の構造に与えられる。モジュール９は、
参照番号２１なとの単一化されたＳ／３７０プロセッサ
・ユニ・シトまたは参照番号２１．２３などの組のＳ／
３７０プロセ・ンサ・ユニット対からなる。参照番号１
２、または１２．１４などの単一または組のＳ／８８ユ
ニツトは、Ｓ／８８プログラムのみを実行するためにモ
ジュール中に含めることができる。 各Ｓ／３７０処理ユニツトは、第７図に示すように、参
照番号８５．８７などのＳ／３７０プロセッサ要素の対
と、参照番号６２．６４なとのＳ／８８プロセッサ要素
対を含み、それらのプロセッサ要素対が単一の論理処理
ユニットとしてロックステップで動伶する。組みのユニ
・シトは、完全にフォールト・トレラントで自己チエツ
ク論理処理ユニットを与えるように互いにロックステッ
プで動伴する冗長デザインを形成する。 対のＳ／３７０プロセッサ要素８５．８７のおのおのは
、部分的に、参照番号１５０（第１１図）のようなＳ／
３７０チツプ・セットである。 Ｓ／３７０チツプ・セットとその関連ハードウェアは、
Ｓ／８８パス構造３０との結合のため参照番号１０１（
第９Ａ図）のようなＳ／８８スイタルのボードに取り付
けられる。この章では、参照番号２１のような１つの処
理ユニット中のＳ／３７０チツプ・セット対は、Ｓ／３
７０エンテイテイと呼ばれ、参照番号６０．６２などの
対応Ｓ／８８プロセッサ要素とその関連ハードウェアは
、Ｓ／８８エンテイテイと呼ばれる。Ｓ／３７０エンテ
イテイは、Ｓ／３７０アプリケーシヨン・プログラムを
実行し、必要に応じて、Ｓ／８８とＳ／３７０のどちら
のオペレーティング・システムも互いに気づかないよう
に、Ｓ／８８　　Ｉ１０装置及びプログラムを利用する
Ｓ／３７０チツプ動作を実行するためにＳ／８８エンテ
イテイを訪れる。 Ｅ２７．フォールト・トレラント・ハードウェア同期化 Ｓ／８８−５／３７０処理ユニツトの−り固有且つ！！
要な特徴の１つは現在処理中の相手２３による参照番号
２１などの任意の処理ユニットの自己決定同期化である
。各ユニットのＳ／８８エンテイテイは、新しいまたは
エラーを生成する相手の同期化のための能力及び責任を
もつ。あるユニットのＳ／８８エンテイテイがこの責任
をもつとき、それは「マスター」と呼ばれる。そして、
同期化を受ける相手は、「スレーブ」と呼ばれる。 Ｓ／８８ハードウエア／フアームウエア構造は、何時同
期化が必要とされ、何がどれを同期化するのかを決定す
る。相互接続されたＳ／８８−５／３７０ハードウエア
／フアームウエアは、このインテリジェンス機能を同期
化の決定の際にＳ／８８の主導に従うために利用する。 すなわち、任意の時点で、Ｓ／８８は、Ｓ／８８　（ス
レーブ）エンティティが相手（マスター）との同期化を
必要とすることを決定し、その同期化はＳ／８８スレー
ブ・エンティティが「キックオフヨされた後の適当な点
へ進行するように許可され、次に、その実行は対応する
Ｓ／３７０エンテイテイに向き付けられる。Ｓ／３７０
エンテイテイは、Ｓ／３７０マスタ状憇を抽出しその状
態を両方のＳ／３７０相手に復元するためにＦＲＯＭ１
８１からのコードを実行するＳ／８８　　ＰＥによって
同期化される。 組みユニットのどちらか１つは、初期電源導入、新しい
相手の登場、または既存の２つの組みをして同期化を喪
失させるようなエラー条件からの回復（どの場合もメン
テナンス割り込みを強制する）によって必要性が生じた
場合、処理ユニットの同期化において、マスターまたは
スレーブのどちらかの役割を占めることができる。どの
場合にも、Ｓ／８８スレーブ・エンティティは、その状
況を認識して、同期化のためのＳ／８８マスター・エン
ティティに依存する。 Ｓ／８８マスター及びスレーブ・エンティティは、メン
テナンス割り込みが生じた時点でのめいめいの状態の結
果としての個々の役割を占める。 全ての処理ユニットのＳ／８８エンテイテイは、デフオ
ールドのマスクが確立されるまでスレーブであるとめい
めいが仮定しつつその割り込みを検出及び処理する。マ
スターは次に、ホールド・スレーブをロックステップで
キックオフし、めいめいはく割り込みからもどった時点
で）、マスターの優先使用環境を再開する。 同様に、Ｓ／８８エンテイテイは、プロセッサを残余の
論理から切り放し、Ｓ／３７０相手対内で同一の優先使
用された状態を確立するためにＳ７３’７ＯＳＰ＆！能
をエミュレートするべくそれらのプロセッサを使用し、
次に正常の実行環境を再確立し、Ｓ／３７０の相手がロ
ックステップで実行を開始することを可能ならしめる。 同期化を必要としない状況として、参照番号２１の単一
ユニットなどの単一の処理ユニットが電源投入される場
合がある。 同期化を要する状況としては、２重化処理ユニット（例
えば２１．２３）がＷＬ’ｌｌ投入される場合、相手２
３が正常に処理している間にユニット２１が挿入される
場合、及び処理ユニット２１などがその相手２３中に比
較障害を検出し、回復を試みる場合がある。 Ｓ／８８エンテイテイは、同期化を確立するための適当
なハードウェア設備をもつ。Ｓ／３７０処理区画は、ス
レーブ・エンティティをしてマスタ・エンティティの全
く同じ状態に初期化されることを可能ならしめるに十分
なハードウェア及びソフトウェアをもつ。これは、読取
／書込状況レジスタ、読取可能モード・レジスタ、停止
可能クロック及びカウント・リングなどのｍ成を有する
。ユニット２１中の正常動作Ｓ／３７０エンテイテイが
相手ユニット２３中の対応Ｓ／３７０エンテイテイと同
期させられるべき時、相手のＳ／３７０エンテイテイを
その正常動作エンティティと同じ状態にすることが必要
である。この処理は、好適な実施例では、Ｓ／８８プロ
セッサ６０．６２かものキュー・セレクト・アップ・メ
ツセージを（ＰＲＯＭ１８１中のｓ／３７０初期化及び
同期化マイクロコードの制御の下で）ｓ／３７０プロセ
ッサ８５．８７に送ることによって簡略化することがで
きる。このメツセージは、ユーザー・アプリケーション
が、同期化の間に、オペレーティング・システムを介し
てＢＣＵ１５６などに対して更なるサービス要求を呼び
出すことを停止する。これはまた、全ての未完了Ｉ１０
動岱の実行の完了を可能ならしめる。 このことは、正常動作Ｓ／３７０エンテイテイを、「キ
ックオフ」の時点で両方のＳ／３７０エンテイテイによ
る使用のために記憶１６２にコピーされた状態にもりて
くる。この時点で、Ｓ／３７０プロセッサ、Ｓ／３７ｏ
キヤツシユ、ＤＬＡＴ及びＳ／３７０パヌ・アダプタ中
の全てのレジスタ、カウンタ、ポインタ及びバッファが
順序づけられたスタ・ツク中の記憶＜１６２）にコピー
される。その同期化処理が開始されたとき、４つの全て
の物理プロセッサは、文脈を共通スタックから４つの全
てのプロセッサにロードすることによって復元されたＳ
／３７０文脈をもつことになる。両プロセッサには、そ
のレジスタ、カウンタ及びバッファに同一の値がロード
され、次にロックステップまたは完全同期によりプログ
ラム実行を開始することになる。 Ｓ／３７０処理エンテイテイは、同期化のためにさまざ
まなレジスタ及びキャッシュにアクセスするための２つ
の方法を与える。その１つは、ＢＣＵローカル・データ
・パス２２３をバス・アダプタ１５４のチャネル０，１
に結合するレジスタ５６０．５６１を用いた、通常の、
ユーザーによってプログラムされた読取／ＩＦ込方決方
法る。もう一方は、直列「裏口」集積サポート機能（Ｉ
ＳＦ）／Ｍ用ササポートインターフェース（ＵＳＩ）５
４０．５４１の技法である。Ｓ／３７０チツプセツト・
サービス・プロセッサの直列インターフェース／プロト
コル（ＩＳＦ／ＵＳＩ）をエミュレートすることによっ
て、Ｓ／８８エンテイテイの同期化機構がＳ／３７０エ
ンテイテイに接続された任意且つ全ての機構にアクセス
することができる。１つまたはそれ以上のＳ／３７０エ
ンテイテイの同期化が必要であるとき、両方の方法が採
用される。通常の経路は、それが存在し、ＵＳＩ経路が
他方のために使用されているとき使用される。 同期化及び初期化処理のこの部分（例えばＳ／３７０エ
ンテイテイのための処理）が、Ｓ／３７０エンテイテイ
の存在も、それに接続されていることも知らないＳ／８
８オペレーティング・システムに対して透過的でなくて
はならない、ということに留意することは重要である。 この透過性は、Ｓ／３７０　　Ｉ１０動作に関連して前
記に説明したのとほぼ同様の様式で達成される。すなわ
ち、第２０図に関連して説明されたアドレス・デコード
論理２８０は、データがＳ／８８プロセッサ６２と第４
９図の論理の間で転送されるべきとき毎にアドレス００
７ＥＸＸＸＸをセソスする。 このアドレスが論理２８０によってデコードされるとき
、それは、Ｓ／８８プロセッサ・バス１６１Ａ、１６１
Ｄを、前記回路２１７．２１８を介してローカル・アド
レス及びデータ・バス２４７．２２３に結合する。レジ
スタ・アドレス・デコード論理５６２は、プロセッサ６
２とのデータ転送のために、論理回路５４９．５５０ま
たはレジスタ５６０．５６１のうちの１つを選択すべく
、バス２４７上のアドレスの下位ビットをデコードする
。 さらに、線５６２．５６３上の割り込みは、０Ｒ回路２
９２ａを介して第２０図のＳ／８８割り込み論理２１２
に指向される。その割り込み要求信号は、データがプロ
セッサ６２への転送のためにＳ／３７０チツプのうちの
１つから論理５４９で受領されるとき、線５６２上で活
動化される。 ！５６２上の割り込み要求は、論理５５０からＳ／３７
０チツプへのデータ転送の完了をプロセッサ６２に通知
する。線５６２上の割り込み要求は、プロセッサ６２に
、プロセッサ６２への転送のためにＳ／３７０チツプか
らのデータが論理５４９によって受は収られたことを通
知する。その割り込み笑求は、ＩＡＣＫ信号が線２５８
　ｄと２５８ｅ上にそれぞれあられれるときに線５６２
及び５６３上に保持される。３つの割り込みのベクタ番
号は、第２０図からのＩ　Ａ、　ＣＫ信号２５８ｄ及び
２５８ｅに町ってそれぞれ付勢されたとき、論理５６４
．５６５から得られる。そのベクタ番号は、個別の割り
込みハンドラ・ルーチンにアクセスするために処理ユニ
・シトロ２によって使用される。 Ｓ／３７０集積サポ一ト機構（Ｉ　ＳＦ＞５４０（第４
９図）は、チップセット１５０上の論理に対して「裏口
」入口を与える。このＩＳＦは、チップ８５及び１第１
−１５４土に集積されたユニット・サポート・インター
フェース（ＵＳＩ）に接続された第１ＩＩのサポート・
バス５４１からなる。チップ８５上のＵＳＩ５４２の一
部が第４９図に示されている。 サポート・バス５４１は、次のようなＳつの線との直列
インターフェースをあられす。 ビ・シト・アウト（データからチップ・セットへの）線
５４３ ビット・イソ（チップ・セットからデータへの）線５４
４ アドレス・モード（制御）Ｉｉ５４５ シフト・ゲート（制御）線５４６ セット・パルス（制御）線５４７ アドレス・モードａ１５４５は、ビ・シト・イン／ビッ
ト・アウト線５４３，５４４上のアドレス・ビット（高
レベル）またはデータ・ビ・シト（低しベル〕の直列転
送（シフト）を通知する。ビット・イン及びビット・ア
ウト線５４３．５４４は、チ・ンブ内部のシフト・レジ
スタ５４８などと、論理５４９．５５０中の外部シフト
・レジスタの間の相互接続である。内部レジスタ５４８
と２つの外部レジスタ５４９．５５０のうちの１つとの
間でシフトされるビットの数は、シフト・パルス・ゲー
ト線５４６に印加されるパルスの数によって決定される
。 セット・パルスは、チップにシフトされたばかりのアド
レスまたはデータ・パターンに基づき、チップ内部活動
を同期させるために使用される。 セット・パルスは、例えばレジスタ５４日中のチップ側
の情報の可用性を知らせるために、シフトの終了後活動
化される。このことは、この情報に基づく活動が、この
瞬間から開始できることを意味する。 次の例は、動作を説明するものである。特定のアドレス
・パターンにスタート機能が割当てられてなる。このア
ドレスは、各チップのレジスタ５４８などにシフト・イ
ンされる。全てのアドレス・ビットが転送された時、チ
ップの１つのＳ／８８・デコード５第１がそのアドレス
を検出する。そのアドレス・デコードとセット・パルス
が、ゲート５５２の出力におけるチップ内部スタート・
パルスを形成する。ＵＳＩのチ・ンプ特定部分は、特定
チップ・デザインから得た制御及びデータ・チエインを
含む。シフト動作にって影響されない記憶要素の現在の
状況を保持するために、ＵＳＩ活動の開始の前に機能ク
ロックは停止されなくてはならない。予備的な必要性に
応じたクロック停止を必要とするＵＳＩアクセスは、「
静的」であると定義する。動的アクセスまたは機能とは
、チップが動牛している間に実行することができる動ヤ
である。 セ・シト・パルスは、チ・シブ内部タイミングに対して
機能を同期化するために使用される。これらのｍ能は、
アドレス・モード、！（アドレスまたはデータ・モード
）によって追加的にゲートされる、５ＥＲＤＥＳレジス
タ中のアドレス・パターンまたはデータ・パターンから
デコードされる。 それらの機能とは次のものである。 ５ＥＲＤＥＳへのチップ状況セット ５ＥＲＤＥＳへのモード・レジスタ・セット５ＥＲＤＥ
Ｓからのモード・レジスターロードサポート転送要求ラ
ッチ（ＳＰＲ）セットプロセッサ制御要求ラッチ（ＰＣ
Ｒ）リセット個々のチ・ンプをサポートするために必要
に応じた追加の動的機能 Ｓ／３７０チツプセ・シト内のさまざまなアドレス可能
エンティティに対して「裏口」アクセスを与える、ＩＳ
Ｆの５！直列バス５４１は、各チップのユニット・サポ
ート・インターフェース（ＵＳｌ）、例えば、チ・ンプ
８５のＵＳ　Ｉ　５４２に結合される。ＵＳＩ５４２は
、８ビツト・アドレス・レジスタ５６６と、８ビット直
列／並列化器（ＳＥＲＤＥＳ）５４８を提供する。ＵＳ
Ｉアドレス・レジスタ５６６は、５ＥＲＤＥＳ５４８が
実際の送受信機構である間に、チップのアドレスと、そ
のチップ内のターゲット・エンティティのアドレスを受
は収る。ＵＳＩはまた、シフトイン／シフトアウト機構
のための同期化論理を与える。 Ｓ／３７０チツプ・セ・シト１５０内の各チップは、４
ビツト（高位）ＩＳＦ／ＵＳＩアドレスを割当てられ、
例えばＰＥ８５と、キャッシュ・コントローラ１５３と
、パス・アダプタ１５４と、浮動小数点コプロセッサ１
第１と、５ＴＣＩＩＳ５は、それぞれ２．４．６．８、
Ａ及びＢの工６進値を割当てられてなる。ＩＳＦ／ＵＳ
Ｉアドレスの下位４ビツトは、下位４ビツトによってア
ドレスされる内部チップ・エンティティ（例えばレジス
タ、機能またはチエイン）を決定する。 通信スキームは、コマンドと、ソース・チップと、宛先
チップと、そのチップ内のデータ及びターゲット・エン
ティティを識別するフィールドからなるシフト・チエイ
ン（機能チエインとも呼ばれる）からなる。シフト・チ
エインは、次のとおりである。 ビットＯ−７−機能／コード ８−１１−　ソース（制御）ユニット １２−１５　−　ターゲット（センス／制御）ユニット １６−２３　−　メツセージ／データ ２４−２７　−　制御（ＩＦ込み）レジスタ２８−３１
　−　センス（読取）レジスタこれらの機能チエインは
、ＩＳＦ／ＵＳＩの直列的性質と、そのチエインが論理
５４９．５６０に及び５ＥＲＤＥＳレジスタ５４８など
にシフトイン／シフトアウトされなくてはならないとい
う事実により、シフト・チエインと呼ばれる。 機能チエインのコマンド・フィールドは、読取／センス
・コマンド（Ｆｅ２）の書込／制御コマンド（Ｅｅｌ）
を含むことができる。機能チエインの例は次のとおりで
ある。 Ｅ６０２ＸＸ１０＝プロセッサ８５のモード・レジスタ
に対する書込 ここで、Ｅ８＝コマンド＝書込 ０＝テストのためのＰＥ６２ソー ヌ・アドレス ２＝ＰＥ８５宛先 ＸＸ＝メツセージ（データ） １＝制御されたレジスタ（モード・ レジスタ） ０＝センス・レジスタ（コマンドが 「書込」であるのでなし） ここで述べている同期化を達成するための技法は、ＦＲ
ＯＭ１８１に記憶されているＳ／８８プログラム・コー
ドを使用する。そのコードは、上記４つの状況のおのお
のに関連する決定を行ない、それに従ってフラグをセッ
トする。同期化ルーチンは次に、適当な同期化または初
期化を実行するために、コードの経路を制御するように
それらのフラグを使用する。２つの例を示すと次のとお
りである。 特定のＳ／８８ボード上のメモリが電源障害によってデ
ータを汚染され、その相手から初期化されるべきかどう
かの決定 特定のＳ／８８ボードがデフオールド・マスク処理ユニ
ット（ＤＭＰＵ）の役割を有するべきかどうかの決定 以下の説明は、同期化機構の２つの異なる実現構成を示
すものである。その１つは、ハードウェア支援的であり
、まり高速の「迅速な」処理を可能ならしめる。それは
もちろん、Ｓ／３７０エンテイテイ中に少なくとも１つ
の追加的な制御回路を必要とし、あるＳ／８８制御回路
をＳ／３７０「インターフェース」に物理的にさらすこ
とによって、定義された能力を超えて拡張することがで
きる。この「インターフェースＪは、実際上、Ｓ／８８
回路のＳ／８８回路に対する「寄生的追加」である。 ここで定義されるもう１つの実現構成はマイクロコード
のみであって、Ｓ／３７０サービス・プロセッサのエミ
ュレーションにおいてＳ／８８プロセッサ・エンティテ
ィによってＳ／３７０同期化を扱うことを可能ならしめ
るものである。この技術は、性能及び迅速性が！！要で
ないときに使用することができる。 （３）単一プロセッサ・ユニット２１が電源投入された
（ハードウェア構成） この状況は、次の２つの条件のうちの１つによってもた
らされ得る。 １）このユニットが、電源投入またはブートの結果とし
て線につながった。 ２）このユニットが、電源障害回復の結果として線につ
ながった。 どちらの場合にも、コード経路は同一である。 ユニット２１のＳ／８８エンテイテイは、その自己テス
トの部分を実行し、初期化ルーチン（ＳＴＩＲ）が、関
連記憶１６の内容が汚染されてしまったかどうか（ｆａ
ｔ故障状１１３）を決定しようと試みる。もしそうなら
、５ＴＩＲは、５ＴＩＲ経路上の正常電力へと戻る。さ
もなければ、ＤＭＰＵであり得る相手または共存処理ユ
ニットをもつかどうかを決定しようと試みる。もしそれ
がないなら、５ＴＩＲはＤＭＰＵ責任範囲を受は持って
別の処理ユニットを同期化しようと試みる。 ユニット２１のＳ／３７０エンテイテイは、単に、Ｓ／
８８エンテイテイの主導に従う。このことは、Ｓ／８８
　　ＰＲＯＭ１８１中にあるコードを実行し、正常自己
テストを完了し、次にこれが初期電源投入と電源障害回
復のどちらであるかを決定するＳ／８８プロセッサ６２
によって達成される。もしそれがｔｇ投人なら、Ｓ／３
７０エンテイテイは、正常の初期化を続け、次にそれが
ＤＭＰＵであると仮定し、同期信号を発行しようと試み
る。その信号は、Ｓ／８８プロセッサ６２に対してレベ
ル６割り込みを強制するＳ／３７０論理によってトラッ
プされる。割り込み６は、Ｓ／８８ボードＭ１８１　（
第１９Ａ図）中のＳ／３７０同期化マイクロコードにペ
クタされる（これは、Ｓ／８８アドレス空間にマツプさ
れる）。 ところで、電源投入ブートから、Ｓ／３７０　ＰＥ８５
は自己の５ＴＩＲを実行し、次にその同期点で実行を中
断している。この期間、Ｓ／３７０クロツク１５２もま
た、自身を初期化している。 Ｓ／８８レベル６割り込みサービス・サブルーチン（Ｉ
ＳＳ）（すなわち、Ｓ／３７０同期化マイクロコード）
は、Ｓ／３７０サービス・ブロセッサをエミュレートす
るために第４４図のＩＳＦ／ＵＳＩを使用する。このＳ
Ｐエミュレータは、Ｓ／３７０制御記憶１７１のＩＭＬ
機能を呼び出すために機能ストリングを発行するが、実
際のコード転送は生じない（マイクロコードは、Ｓ／８
８ＰＲＯＭ１８１中にある）。ＩＭＬの次のステップは
、Ｓ／３７０エンテイテイ（プロセッサ８５及び８７）
に同期を同報通りして、処理ユニット２１をして実行へ
ともってくることである。ＩＳＳの最終ステップは、割
り込みから戻り、以て処理ユニットをしてＩＰＬされた
状態の実行を開始させることである。 Ｓ／８８処理ユニツト’　ｍｏｄｕｌｅ−ｓｔａｒｔ−
ｕｐ、ｃｍ　Ｊの実行の一部として、エミュレートされ
たサービス・プロセッサｒＩＰＬボタン押圧」機能スト
リングがＩＰＬｇＡ能を実行するためにＳ／３７０処理
ユニ・シトに送られ、以てディスクからＳ／３７０主記
憶をロードする。ＩＰＬの最終ステップは、次に、位置
Ｏによって指定されたアドレスに制御を渡すことである
。 （Ｂ）マイクロコードのみの実現 ユニット２１のＳ／８８エンテイテイは、その自己テス
ト及び初期化ルーチン＜ＳＴ　Ｉ　Ｒ）を実行し、次に
これが初期を源投入（Ｉ　ＰＯ）と（電源障害回復＜Ｐ
ＦＲ）のどちらであるかを決定することになる。もしこ
れがＩＰＯであるなら、そのコードは、ユニット２１が
単一のエンティティであると決定してオペレーティング
・システムのロード及びその「スタートアップ」ルーチ
ンの実行を進める。 もしこれがＰＦＲであるなら、コードはその関連記憶の
完全性が損なわれているかどうかを決定する。もしそう
なら、コードはこれがＩＰＯであるかのごとく進行する
。もしその内容が無事であることがメモリについて分か
ったなら、ＰＦＲコードは通常の再スタート・タスクを
進める。 上記どの場合も、同期化すべき相手が接続されていない
ので、同期化機能が「ダミー」動作となる。 （４）２重化された処理ユニット２１．２３が電源投入
される　−ハードウェア実現構成この状況は、次の２つ
の条件のうちどちらかまた両方によってもたらされ得る
。 １）これらのユニットが、電源投入またはブートの結果
として線につながった。 ２）これらのユニットが、’Ｒ電源障害回復結果として
線につながった。 どちらの場合にも、コード経路は同一である。 ユニット２１．２３のＳ／８８エソテイテイは、その自
己テストの部分を実行し、初期化ルーチン（ＳＴ　Ｉ　
Ｒ）が、関連記憶１６の内容が破壊されてしまったかど
うか（ｔ　ａｆ故陣状態）を決定しようと試みる。もし
そうなら、５ＴＩＲは、５ＴＩＲ経路上の正を電力へと
戻る。さもなければ、ＤＭＰＵであり得る相手または共
存処理ユニットをもつかどうか、またはＤＭＰＵでない
かどうかをを決定しようと試みる。もしそうなら、５Ｔ
ＩＲはＤＭＰＵ責任範囲を受は持って別の処理ユニット
を同期化しようと試みる。もしそれがＤＭＰＵでないな
ら、同期点へ進み、同期を待つ。 ユニット２１のＳ／３７０エンテイテイは、単に、Ｓ／
８８エンテイテイの主導に従う。Ｓ／８８　　ＰＲＯＭ
１８１中にあるコードを実行するＳ／８８エンテイテイ
は、正常自己テストを完了し、次にこれが初期Ｗｔ電源
投入電源障害回復のどちらであるかを決定する。もしそ
れがｔａ投入なら、Ｓ／３７０エンテイテイは、正常の
初期化を続け、次に同期化点へ進む。もし・それが電源
障害回復であるなら、キャッシュか、有効であるがどう
か決定するために検査される。もしそうなら、それは、
相手のキャッシュが無効であると分かった場合に、相手
のメモリを更新する必要があるがもじれない。もし自己
のキヤ・ンシュが無効であるなら、それは、有効キャッ
シュ内容で更新するために相手ユニットに依存しなくて
はならない。もしどちらのユニットも有効メモリを保証
することができないなら、それらは、対として正常電源
投入及び初期化を継続しなくてはならない。処理ユニッ
トのＳ／８８エンテイテイが同期点に近付くにつれ、各
Ｓ／８８エンテイテイは、ＤＭＰＵ処理責任を引き受け
なくてはならないかどうかを決定する。もしＳ／８８エ
ンテイテイがそれがＤ　ＭＰＵであることを見出したな
ら、Ｓ／８８エンテイテイは、同期信号を発行しようと
試みる。 同期化信号は、Ｓ／３７０論理３７０によってトラップ
されてＳ／８８エンテイテイに対してレベル６割り込み
を強制する。この割り込みは、ＰＲＯＭ１８１中のＳ／
３７０同期化マイクロコード（これは、Ｓ／８８アドレ
ス空間）にベクタされる。ところで、電源投入ブートが
ら、Ｓ／３７０（例えばＰＥ８５．８７）は自己の５Ｔ
ＩＲを実行し、次にその同期点で実行を中断している。 もしこれが、電ａｒｍ害回復であるなら、Ｓ／３７０エ
ンテイテイは、メモリの完全性及び同期化を保証するた
めにとの程度初期化ルーチンに遡らなくてはならないか
を決定するＳ／８８エンテイテイの処理と同様の処理を
通過する。この間に、Ｓ／３７０クロツク１５２は、自
己を初期化している。 Ｓ／３７０プロセッサによるＳ／８８同期化パルスのト
ラップのための好適な機構の簡単な説明を、第２０図、
第４９図、及び第５０図を参照して行う。 Ｓ／８８プロセッサハ、４９Ｓ／０（第５ｏ図）上に５
ＹＮＣＯＵＴ信号を発行する、ユニット２３のプロセッ
サのＳ／８８対のうちの１つにまって同期化を達成する
。もし相手ユニットが初期化され自己テストを完了し、
破断されていないと決定されているなら、それは、破断
線Ｓ／１上に、５ＹＮＣＯＵＴ信号をＡＮＤ反転ゲート
Ｓ／３を通じてゲートするように回路Ｓ／２に止って反
転される信号レベルをもつ。 もとのシステム８８（例えばモジュール１０）において
は、同期化信号が、線Ｓ／７及びインバータＳ／４を介
してユニット１４の駆動Ｓ／８８プロセッサの５ＹＮＣ
ＩＮ線５８０に印加された。それはまた、ユニット１２
．１４の４つの全てのＳ／８８プロセ・ンサの「キック
オフ」を開始するために、Ｃバス及びインバータＳ／６
を介してユニット１２のチエツク側Ｓ／８８プロセッサ
の５ＹＮＣｌＮＡ１６７５に印加される。 改良されたＳ／３７０−３／８８　（参照番号２１．２
３など）ユニットにおいては、回路Ｓ／３の出力Ｓ／７
は、Ｓ／８８プロセッサのキックオフを防止するために
５ＹＮＣｌＮｍ５８０及びＳ／５から切り放される。そ
のがわりに、出力Ｓ／７は、相手ユニット２１　（第４
９図）　のＢｃＵ１５６中のフリップフロップ５８２を
セットするためにＡａ５８１を介して接続される。それ
はまた、ユニット２１中の相手側ＢＣＵ　（図示しない
）中の対応するフリップフロップをもセットする。 以下の説明は、ユニット２１中の単一のＳ／３７０及び
それの関連ハードウェアに関するものであるが、両方の
Ｓ／３７０エンテイテイが同様の様式で動作しているこ
とを理解されたい。 フリップフロップ５８２は、線５８３、ＯＲ回路２９２
ａ及び２９２（第２０図参照）、割り込ミＭｈ理２９３
、及び線ＩＰＯ−２’を介１．ＴＳ／８８プロセッサ６
２にレベル６割り込み信号を印加する。この動作は、Ｓ
／３７０にまるＳ／８８同期信号の「トラッピング」と
呼ばれる。 さて、ユニット２１のＳ／３７０エンテイテイが自己テ
ストと初期化ルーチン（ＳＴ　Ｉ　Ｒ）を成功裡に実行
し、キ・ツクオフの用意ができていると仮定する。 他のＤＭＡＣ及びＢＣＵレベル６割り込みに関連して第
２０図で説明したように、Ｓ／８８プロセッサ６２は、
線５８２上の同期化（ＳＹＮＣ）信号に応答して割り込
み肯定応答サイクルを開始する。プロセッサ６２がらの
肯定応答及び優先順位レベル信号は、論理２８１中でデ
コードされ、論理ＢＣＵパス要求がデコード論理２８１
の出力２８３と、ゲート２９１と、線２８７と、ＯＲ回
路２８４を介して線１９０上にもたらされる。 バス・サイクルが線１９１上でプロセッサ６２に対して
許可された時、それは、＜　Ｓ　Ｙ　Ｎ　Ｃ線５８３、
ＡＳ線２７０、及びデコード線２８３とともに）ＡＮＤ
ゲート２９４−４をＬＴＩＡＣＫ線２５８ｆに対して信
号を印加するようにイネーブルする。この信号は、ＢＣ
Ｕローカル・バス２２３と、ドライバ・レシーバ２１８
と、プロセッサ・バス１６１Ｄを介してＳ／８８プロセ
ッサ６２に対して適当なベクタ番号を印加するためにベ
クタ・ビット論理５８４（第４９図）に印加される。８
！２５８ｆ上の信号もまたフリップフロップ５８２をリ
セ・ン卜する。 Ｓ／３７０ＳＴＩＲ機能が仮定のように既に完了してい
るなら、Ｓ／８８プロセッサ６２は、Ｓ／３７０同期化
のために割り込みルーチンの最初の命令にアクセスする
ためにプロセッサ６２によって次に使用されるベクタ番
号を得るために読取サイクルを実行する。 同期化ルーチンの最後の命令は、線５８６（第５０図）
に同期化信号を印加する同期化コマンドを発生する。 この信号は、相手ユニット２１．２３のＳ／８８（及び
Ｓ／３７０　）プロセッサを、ロックステップで「キッ
クオフ」するために、同期化線５８０及びＳ／５に印加
される。 Ｓ／８８処理ユニツト’　ｍｏｄｕｌｅ−ｓｔａｒｔ−
ｕｐ、　ｃｌ」の実行の一部として、エミュレートされ
たサービス・プロセッサｒＩ　ＰＬボタン押押圧機機能
ストリングユニット２１．２３中のＳ／３７０エンテイ
テイに送られる。ＤＡＳＤアクセスなどの全ＩＭＬ機能
を実行するのではなくて、このＩＭＬはＳ／８８主記憶
からのＩ１０処理とロードを迂回する。ＥＸＥＣ３７０
コードは既に、ＤＡＳＤからＩＰＬコードをフェッチし
それをＳ／８８主記憶に配置して、ＩＰＬを待っている
。ＩＰＬの！＆終スステップ、次に、位置０によって指
定されたアドレスに制御を渡すことである。 （Ｂ）マイクロコードのみの実現構成 初期電源投入（ＩＰＯ）の結果、または電源障害回復（
ＰＦＲ）の結果として電源投入されたＰＵボード。 最初に、ＩＰＯの場合を考えてみる。 ＩＰＯによってＳ／８８電源良好信号が確証された結果
、メンテナンス割り込みがＳ／８８　Ｐ　ＲＯＭ１８１
コードを呼び出す。このコードは、ユニ・ソト２１のＳ
／８８エンテイテイを同期させて、やはりＦＲＯＭ１８
１中にあるＳ／３７０ＳＴＩＲを呼び出す。Ｓ／３７０
ＳＴＩＲは、これがＩＰＯであるので、Ｓ／８８及びそ
のオペレーティング・システムの機能が必要である時に
、初期化し同期化させるために十分な機能がロードされ
ていない、と決定する。その結果、Ｓ／３７０は、さら
なる動伶をすることなく、オペレーティング・システム
のロードへと進むＳ／８８主記憶Ｍ１８１へと戻る。オ
ペレーティング・システム初期化の一部として、「スタ
ートアップ」モジュールが呼び出される。このモジュー
ルもまた、ＦＲＯＭ１８１中にあるＳ／３７０ＳＴＩＲ
を呼び出す。このとき、５ＴＩＲは、必要な機能が利用
可能であると決定し、初期マイクロコード・ロード（Ｉ
ＭＬ）自体を同期化するためにそれらを利用する。 第２に、ＰＦＲの場合、 Ｓ／８８電源良好信号がＩＰＯによって確証された結果
、メンテナンス割り込みがＳ／８８　Ｐ　ＲＯＭ１８１
コードを呼び出す。このコードは、ユニット２１のＳ／
８８エンテイテイを同期させ、やはりＦＲＯＭＩ　８１
中にあるＳ／３７０ＳＴＩＲを呼び出す。Ｓ／３７０Ｓ
ＴＩＲは、これがＰＦＲであるので、必要な機能が利用
可能であると決定してＳ／３７０エンテイテイまたはユ
ニット２１の同期及び初期化に進む。 （５）一方のユニット２１が正常に処理して、いる間に
相手２３が挿入された （Ａ）ハードウェア実現構成 新しいボードの挿入時に、レベル６割り込みが現在のユ
ニット２１のＳ／８８エンテイテイに通知される。その
新しい処理ユニットが５ＴＩＲを走らせているとき、現
在の処理ユニットは、レベル６割り込みを認識すること
になる。そのレベル６割り込みは、優先使用されたタス
ク環境を保管する処理に向かい、以て新しい処理ユニッ
トがつながっているかどうが判断し、そうである時、割
り込みから戻る。割り込みからの戻り機能の結果、２つ
のユニットがロックステップされた同期へと降りてきて
、優先使用されたタスクを再開する。 （Ｂ）マイクロコードのみの実現構成 新しいボードが挿入された結果として、メンテナンス割
り込みがＳ／８８ＰＲＯＭ１８１コードヲ呼ヒ出す。こ
のコードは、ユニット２１のＳ／８８エンテイテイを再
同期化させ、次に、やはりＦＲＯＭ１８１中にあるＳ／
３７０ＳＴＩＲを呼び出す。Ｓ／３７０ＳＴＩＲは、こ
れがＰＦＲに類似しているので、必要な機能は利用可能
であると決定して、ユニット２１のＳ／３７０エンテイ
テイの同期化及び初期化に進む。 （６）相手が比較ＩＩ！害を検出する （Ａ）ハードウェア実現構成 故障の処理ユニットは、正常動作処理ユニットが強制さ
れたレベル６割り込みによって割り込まれる間に５ＴＩ
Ｒに強制されることになる。レベル６割り込みサービス
・サブルーチンは、優先使用されたタスク環境の保存へ
と赴き、新しい処理ユニットがつながっているかどうか
決定し、そうであるとき割り込みから戻る。割り込みか
らの戻りの機能として、その２つのユニットは、ロック
ステップされた同期化へと降りてきて優先使用されたタ
スクを再開する。障害処理ユニットがその５ＴＩＲから
正しく脱出することに失敗すると（例えば１度、または
予め選択された回数）、正常動作処理ユニットが、適当
な時間の後、障害処理ユニットのＳ／８８部分とそのさ
まざまな状況報告機能に「破断」をセットする。 （Ｂ）マイクロコードのみの実現構成 比較障害検出とボードの結果、メンテナンス割り込みは
Ｓ／８８ＰＲＯＭ１８１コードを呼び出す。このコード
は、ユニット２１のＳ／８８エンテイテイを再同期化し
、次に、やはりＦＲＯＭ１８１中にあるＳ／３７０ＳＴ
ＩＲを呼び出す。 Ｓ／３７０ＳＴＩＲは１．：ｔｌｉ”ＰＦＲニ１ｔｉｉ
Ｘｌｒいることから、必要に機能が利用可能であると判
断してユニット２１のＳ／３７０エンテイテイの同期化
及び初期化に進む。さらなる比較もまた、それと同じ動
作の反復をもたらす。予定の回数の反復の後、そのボー
ドは永久的に断線され、障害が報告される。 別の実施例 別の（、ＩＳ／８８）フォールト・トレラント・システ
ムにおける使用 好適な実施例においては、ハードウェア・フォールト・
トレランスは、少なくとも３つの特徴をもつものとして
示される。すなわち、システムの別の要素に対してデー
タ・エラーの伝搬を生じることなく、現場で交換可能な
故障ユニットを、瞬間的に電気的に分離することと、必
要に応じてまたは要素が故障した時に要素を除去しまた
は追加するために動的再構成コードが与えられているこ
と、及びシステムの無駄なくサブシステムまたは現場で
交換可能な故障ユニットから電力を収り去ることができ
るという能力、すなわち、ホットプラグ可能性である。 そして、ユーザーは、機能または性能の低下を感じるこ
とはないのである。 この改良は、上記の厳密な必要条件のあるものを欠く興
なるソフトウェア・フォールト・トレラント・システム
で使用することもできることを理解されたい。 本願発明を適用することがてきるけれども上記の厳密な
必要条件のあるものを欠く興なる別のシステムが米国特
許第４３５６５６０号に示されている。その米国特許の
第１図において、３つのサブシステムが互いに非同期的
に動作し、２重化されたパスに結合されている。そして
、もし１つのサブシステムが故障したら、残りの２つが
プログラム実行を続ける。全てのエラーは、本発明の好
適な実施例のように瞬間的ではなく、プログラム中のチ
エツク・ポイントで決定される。 該米国特許のサブシステムとは異なる、Ｓ／３７０プロ
セッサなどのプロセッサは、Ｓ／８８に関連してここで
示したのと同様の様式でそのサブシステムに接続するこ
とができる。そして、本発明のアドレス・ストローブ（
ＡＳ）！１に関連して説明したのと同様の様式で該米国
特許のサブシステム中の選択線を使用し且つ制御するこ
とにょリ、そのサブシステムのプロセッサを、それらを
叢生的な接続異種プロセッサのＩ１０コントローラとし
ての使用を可能ならしめるために切り放すことができる
。 （２）Ｓ／８８　　Ｉ１０コントローラとＳ／３７０主
記憶の間の直接データ転送 好適な実施例では、キャッシュ３４０を（全ての有効Ｉ
１０データを記憶する記憶１６２ではなく）ある有効Ｉ
１０データの排他的記憶のために使用することができる
と仮定する（このことは、現在の典型的キャッシュ・シ
ステムにおいてそうである）。記１１８２が全ての有効
Ｉ１０データを記憶すると仮定されている第第１図の実
施例では、Ｉ１０データ転送を、　ディスク・コントロ
ーラ２０なとのＳ／８８　　Ｉ１０装ｆｉと、Ｓ／３７
０記憶１６２の閏でより効率的な動作のために直接行う
ことができる。 しかし、この代替実施例では、ＢＣＵ１５Ｂは依然とし
てＳ／３７０　　Ｉ１０コマンドをＳ／８８に変換する
ために使用されなくてはならない。 そのコマンドに関連付けられたシステム３７０記憶アド
レスは、そのコマンドがＳ／８８コマンドに変換されつ
つある間に、ＥＸＥＣ３７０によってＳ／８８物理的ア
ドレスに変更されなくてはならない。 記憶１６２からＩ１０装置へのデータ転送の間に、１つ
の方法は、Ｉ１０動作を開始する前に記憶１６２に対し
て、Ｉ１０動作に関連するキャッシュの区画を先ずフラ
ッシュすることである。 Ｉ１０装置から記憶１６２へのデータ変換の間に、Ｉ１
０動咋に関連するキャッシュの区画は、Ｉ１０動伊を実
行する前に無効化される。 もしデータ変換が必要なら、Ｓ／８８プロセッサ６２内
でＥＸＥＣ３７０によって使用されるのと同様のルーチ
ンによってその機能をＩ１０装置コントローラ中で実行
することができる。 データ変換はまた、ＡＳＣＣＩからＥＢＣＤＥＣ変換な
どのＳ／８８　０Ｓ中の変換ルーチンを呼び出すＥＸＥ
Ｃ３７０アプリケーション・プログラムによって実行し
てもよい。 （３）直接１！！絖された対の両プロセッサの切り放し 第５２図は、直接結合されたプロセッサの対の両方が、
好ましくは、それらのプロセッサの間で、それらのオペ
レーティング・システムに透過的な様式でコマンドまた
はデータを転送するために好適な実施例のＳ／８８プロ
セッサ６２に関連して説明されたのと同様な様式で、関
連ハードウェアから切り放される代替実施例のためのデ
ータ・フローを示す図である。 ２つのプロセッサ６４０．６４１は、プロセッサ・パス
６４２，６４３と、ドライバ・レシーバ回路６４４，６
４５と、共通ローカル記憶ユニット６４６を介して互い
に結合される。プロセッサ６４０及び６４１は、アーチ
テクチャとオペレーティング・システムが同じでもよく
興なっていてもよい。各プロセッサθ４０及び６４１は
、個別のオペレーティング・システムの制御の下でのプ
ログラムの通常処理のための主記憶及びＩ１０装置を含
む自己専用のハードウェア（図示しない）をもっていて
もよい。どちらのオペレーティング・システムも、互い
のオペレーティング・システムに関連付けられているプ
ロセッサの存在も、それに結合されていることも知らな
い。 この代替実施例のプロセッサ６４０がしかし、プロセッ
サ６４１にコマンドまたはデータを送るためにアプリケ
ーション・プログラムによって制御される時、プロセッ
サ６４０は好適には、回路６４４をして、プロセッサ６
４０から記憶８４６ヘコマンド及びデータを転送するた
めに、ローカル・パス６５２を介してパス６４２をロー
カル記憶６４６へ結合させるために論理６４８によって
デコードされる予定のアドレスをプロセッサ・アドレス
・パス６４７上に配置する。そのアドレスのデコードは
また。転送をプロセッサ６４０のオペレーティング・シ
ステムに対して透過的にするためにプロセッサ６４０を
その関連ハードウェアから切り放させる。 切り放し制御論理６４９は、プロセッサ６４１のための
Ｉ１０コマンドまたは１１０コマンドがローカル記憶６
４６に転送された時、プロセッサ６４１に割り込みをか
ける。プロセッサ６４１は（そのアプリケーション・プ
ログラム割り込みハンドラを介して）そのハードウェア
から切り放され、記憶６４６から、そのオペレーティン
グ・システムに透過的な様式でその主記憶（図示しない
）にコマンドまたはデータを読み込む。もしコマンドま
たはデータが変換を必要とするなら、プロセッサ６４１
は、その必要な変換を実行するために記憶６５０中のエ
ミュレーション・マイクロコードを利用する。プロセッ
サ６４１は次に、そのオペレーティング・システムの制
御の下で、変換されたコマンドを処理する。 尚、プロセッサ６４０及び６４１の「切り放し」が、各
プロセッサのハードウェアに対する「再結合」が許可さ
れる前に、記憶６４６との間のコマンドまたはデータの
実質的なセグメントの連続的な転送を許可することがで
きるものであることを認識されたい。このようにして、
高速且つ効率的なデータ転送が達成される。 コマンドまたはデータは、プロセッサ６４１からプロセ
ッサ６４０へ同様にして逆方向に転送され得る。コマン
ドまたはデータは、記憶６第１中にあるエミュレーショ
ン・マイクロコードによって必要とされるところで変換
することができ、変換されたコマンドは、そのオペレー
ティング・システムの制御の下でプロセッサ６４０中で
処理することができる。 この代替実施例は、ある重要な観点において前記好適な
実施例とは異なる。すなわち、データ転送を「開始する
」プロセッサが、「受信側」プロセッサへデータを転送
するためにそのハードウェアから切り放されるというこ
とである。このことは、Ｉ１０機能（別のプロセッサへ
のコマンドまたはデータの転送）が実行されるべきとき
好適な実施例のＥＸＥＣ３７０／ＥＴＩＯに類似するア
プリケーション・プログラムに制御を渡すための追加機
能を要する。 オペレーティング・システムからアプリケーション・プ
ログラムへあるＩ１０機能のための制御を転送すること
を行うための手段は、そのシステムの特性に依存する。 例えば、好適な実施例では、Ｓ／３７０はＩ１０開始命
令を実行し、これはＳ／３７０プロセッサをその関連ハ
ードウェアから「切り放す」ことなく通常の様式でオペ
レーティング・システムによって処理される。 第５２図の好適な実施例では、例えば、Ｓ／３７０プロ
セッサ６４０がコマンドまたはデータをプロセッサ６４
０に送るとき、Ｉ１０開始命令でなく選択された無効Ｏ
Ｐコードを使用することができる。選択されたＯＰコー
ドのハードウェアまたはマイクロコード・デコードは、
記憶６４６を介してのプロセッサ６４１による情報転送
のためにＳ／３７０をそのハードウェアから「切り放す
」特殊なアプリケーション・プログラムに制御を渡す。 記憶６４６に対して一方のプロセッサによって転送され
たデータの別のプロセッサによる上書きを防止するため
に、プロセッサ６４０は記憶６４６のある特定区画にの
み書込を行うように制御することができ、そうしてプロ
セッサ６４１は、その区画からしか読取を行わないよう
に制御される。プロセッサ６４１は記憶６４６の第２の
区画にのみ書込を行うことしか許可されず、プロセッサ
６４０は、その第２の区画からのみ読取を許可される。 プロセッサ６４０及び６４１は、それぞれ第２及び第１
の区画への書込を禁止される。 切り放し及び割り込み機構は、前記好適な実施例のＳ／
８８プロセッサ６２に関連して説明した両プロセッサ６
４０及び６４１のオペレーティング・システムに透過的
に動作する。 エミュレーション機構は、前記好適な実施例でＥＸＥＣ
３７０に関連して説明した様式で（ローカル記憶のマイ
クロコードによるのではなく）アプリケーション・プロ
グラムによって実行することができる。 プロセッサ６４０．６４１の間でデータを転送するため
に割り込み機構でなくポーリング技術を使用することも
できるが、そのような技術は非効率的であろう。 また、どちらかのプロセッサ６４０及び６４１が他方の
プロセッサのためのＩ１０動乍を実行することができる
ので、どちらのプロセッサも、他方のプロセッサのＩ１
０環境特性のうちのあるものを獲得することができる。 さらに、一方のプロセッサのあるアプリケーション・プ
ログラムは、どちらのプロセッサ・システムのオペレー
ティング・システムのサービスも使用することなく、第
２のプロセッサ中の同様の、または異なるアプリケーシ
ョン・プログラムと通信することができる。 尚、ここでは、「アプリケーション・プログラムまたは
コード」という用語が、データ処理技術分野の熟練した
当業者によって理解されているような慣用的な意味で使
用されている。すなわち、それは、典型的には、次のよ
うな点でオペレーティング・システムと異なっている。 １）アプリケーション・プログラムは、オペレーティン
グ・システムの上方に位置し、典型的には、読取、書込
、１１０制御、時間遅延などのサービスのために、オペ
レーティング・システムを呼び出さなくてはならない。 ２）アプリケーション・コードは、ユーザーによって開
始され、オペレーティング・システム・サービスによっ
てロードされる。 ３）オペレーティング・システムは、アプリケーション
・プログラムの記憶のページ・イン及びアウトを制御す
る。 ４）オペレーティング・システムは、主記憶をアプリケ
ーション・プログラムに割り振る。しかし、そのような
「アプリケーション」コードは、今では実行のための追
加機能を与えられている。 また、「異種ノという用語は、オペレーティング・シス
テムに知られていない装置を定義するために使用されて
いる。というのは、これは、オペレーティング・システ
ムの構成テーブル中では定義されておらず、従って、オ
ペレーティング・システムはその装置に対するサービス
・ドライバをもたず、その装置を制御することができな
いからである。しかし、オペレーティング・システム上
で走る特殊なアプリケーション・プログラムがその装置
を認識し、その装置上に特殊な制御を行うことができる
。 さらに、「透過的」という用語は、オペレーティング・
システムが、そのオペレーティング・システム上で走っ
ているプロセッサに接続された異種装置に気づかない、
または、そのプロセッサによって処置が行なわれ、オペ
レーティング・システムがそのような動作を拒絶しない
ようにそれらの動作がそのオペレーティング・システム
から分離されている、という意味で使用される。 Ｆ１発明の詳細 な説明したように、この発明によれば、異なるタイプの
オペレーティング・システムを走らせる興なるタイプの
プロセッサを接続したフォールト・トレラント・システ
ムが提供される。
【図面の簡単な説明】
第１図は、Ｓ／３７０プロセッサのＳ／８８プロセッサ
への接続を図式的に示す図、 第２図は、Ｓ／８８システムに接続されたＳ／３７０シ
ステムを図式的に示す図、 第３図は、通信回線を利用した標準的な相互接続コンピ
ュータ・システムを図式的に示す図、第４ｒｓＡは、フ
ォールト・トレラント環境におけるＳ／８８プロセッサ
の相互接続を図式的に示す図、 第５図は、Ｓ／３７０とＳ／８８の間でデータ交換を行
うための、Ｓ／８８プロセッサの切り放しを図式的に示
す図、 第６Ａ、６Ｂ及び６Ｃ図は、Ｈ５ＤＩにまって相互接続
された従来のＩＢＭ　　システム／８８を図式的に示す
図、 第７図は、Ｓ／８８との接続によってフォールト・トレ
ラントとなされ、Ｓ／３７０オペレーティング・システ
ムの制御の下でＳ／３７０アプリケーシヨン・プログラ
ムを実行するＳ／３７０プロセッサを提供する本発明の
構成を図式的に示す図、 第８図は、Ｓ／３７０とＳ／８８の接続構成をより詳細
に説明するブロック図、 第９Ａ及び第９Ｂ図は、２つのボード上にＳ／３７０と
Ｓ／８８のユニットを物理的にバ・ンケージした様子を
示す図、 第１０図は、Ｓ／３７０プロセッサ・ユニットに提供さ
れたＳ／８８主記憶の区画を概念的に示す図、 第１１図は、Ｓ／３７０プロセッサの、Ｓ／８８への接
続を図る要素を示す図、 第１２図は、第１１図及びＳ／８８のさまざまな要素を
より詳細に示す図、 第１３図は、Ｓ／３７０パス・アダプタを図式％式％ 第１４Ａ、１４Ｂ図と、第１５Ａ乃至１５Ｃ図は、Ｓ／
３７０パス・アダプタの出力チャネルの便号のタイミン
グと移動を示す図、 第１６図は、Ｓ／３７０及びＳ／８８プロセッサの間の
直接相互接続を図式的に示す図、第１７図は、Ｓ／３７
０パス・アダプタと、第１６図の相互接続の間のデータ
・フローを図式的に示す図、 第１８図は、４つのチャネルのうちの１つのＤＭＡＣレ
ジスタを示す図、 第１９図は、第１９Ａ、１９Ｂ１及び１９Ｃ図の組合せ
を示す図、 第１９Ａ、１９Ｂ、及び１９Ｃ図は、Ｓ／３７０プロセ
ッサをＳ／８８プロセッサ及び主記憶に相互接続するバ
ス制御ユニットの詳細なブロック図、 第２０図は、Ｓ／８８プロセッサをその関連ハードウェ
アから切り放す論理と、異種Ｓ／３７０プロセッサから
Ｓ／８８プロセッサへの割り込み要求を処理する論理の
好適な形式のブロック図、 第２１図は、本発明の教示に従う、相互接続された複数
のＳ／３７０−Ｓ／８８プロセッサをもつモジュールの
ための、既存のＳ／８８割り込み構造の変更を示す図、 第２２．２３及び２４図は、Ｓ／８８プロセッサの好適
な形式の読取、書込及び割り込み肯定応答サイクルのタ
イミング図、 第２５及び２６図は、メイルボックス読取コマンド、キ
ュー・セレクト・アップ・コマンド、ＢＳＭ読取コマン
ド及びＢＳＭ書込コマンドの間のアダプタ・バス・チャ
ネル０．１のハンドシェーク・タイミング図を示す図、 第２７図は、Ｓ／３７０中央処理要素の好適な形式のブ
ロック図、 第２８及び２９図は、Ｓ、／３７０主記憶及び制御記憶
のある領域を示す図、 第３０図は、Ｓ／３７０中央処理要素と、Ｉ１０アダプ
タと、キャッシュ・コントローラと、記憶制御インター
フェースと、Ｓ／８８プロセッサ・バス及びプロセッサ
の間のインターフェース・バスを示す図、 第３１図は、Ｓ／３７０キヤツシユ・コントローラの好
適な形式を示すブロック図、第３２図は、第３２Ａ及び
３２Ｂ図の組合せを示す図、 第３２Ａ及び３２Ｂ図は、記憶制御インターフェースの
好適な形式を示すブロック図、第３３図は、バス上のユ
ニット間のデータ転送のためのＳ／８８システム・バス
・フェーズを示すタイミング図、 第３４図は、対の記憶制御インターフェースの「データ
・イン」レジスタを示す部分的な図、第３５図は、第３
２Ｂ図のＦＩＦＯ中に記憶されるコマンド及びデータ・
ワードのフォーマットを示す図、 第３６Ａ乃至り図は、記憶制御インターフェース中で実
行されるＳ／３７０プロセッサ及びアダプタからの記憶
及びフェッチ・コマンドを示す図、 第３７図は、プログラマの観点からの、本発明のシステ
ムの全体図を示すプロ・ツク図、第３８．３９及び４０
図は、Ｓ／３７０及びＳ／８８インターフエースと、Ｓ
／３７０　　Ｉ１０コマンド実行と、Ｅ　Ｘ　Ｅ　Ｃ，
３７０ソフトウエア及びＳ／３７０　　Ｉ１０ドライバ
の区画のためのマイクロコード・デザインの好適な形式
を図式的に示す図、 第４１Ａ及び４１Ｂ図は、ＥＸＥＣ３７０ソフトウェア
とＳ／３７０マイクロコードの間、及びＥＴＩＯマイク
ロコードとＥＸＥＣ３７０ソフトウェアの間のインター
フェース及びプロトコルを概念的に示す図、 第４１Ｃ乃至４１Ｈ図は、ＢＣＵローカル記憶の内容を
示す図、 第４２図は、ＥＸＥＣ３７０、ＥＴＩＯ，Ｓ／３７０マ
イクロコード及びＳ／３７０−Ｓ／８８結合ハードウェ
アの間のプロトコルに関連する、リンク・リスト及びキ
ューを通じてのワーク・キュー・バッファの動作を示す
図。 第４３図は、典型的なＳ／３７０　　Ｉ１０開始命令の
実行を概念的に示す図、 第４４Ａ乃至４４Ｌ図は、Ｓ／３７０マイクロコードと
ＥＸＥＣ３７０がＳ／３７０　　Ｉ１０命令を実行する
ために互いに通便するときのそれらの制御／データ・フ
ローを図式的に示す図、第４５Ａ乃至４５ＡＧ図は、Ｂ
ＣＵ内のデータ転送動作の間のＢＣＵ中のローカル・ア
ドレス及びデータ・バス上のデータ、コマンド及び状況
情報を示す図、 第４６Ａ乃至４６に図は、Ｓ／８８がＳ／３７０　■１
０命令に応答してＳ／３７０フオーマツトでＳ／８８デ
イスク上に情報を記憶及びフェッチするディスク・エミ
ュレーション処理を示す図、 第４７図は、１つのＳ／３７０記憶領域を組み込むため
に一部が除去される、Ｓ／８８記憶マツプ・エントリと
ともに第１０図のメモリ・マツピングを示す図、 第４８Ａ乃至４８Ｋｒ：Ａは、Ｓ／８８ｅＩＪ理ｆｆ１
ｌ内にＳ／３７０記憶領域をｆ￥−處するために、シス
テム・スタートアップ及び再構成ルーチンの間に新しく
与えられたサブルーチンと対話することができるＳ／８
８のための仮想／物理的記憶管理の好適な形式を示す図
、 第４９及び５０図は、Ｓ／３７０−３／８８プロセッサ
対と組みのユニットを同期化させるために使用される論
理のうちのあるものを示す部分的ブロック図、 第第１及び５２図は、本発明の他の実施例を示す図であ
る。

Claims (18)

    【特許請求の範囲】
  1. （１）２個以上の第１の複数の処理ユニットが、第１の
    オペレーティング・システムの制御の下で同時に同一の
    動作を実行し、その各処理ユニットが、フォールト・ト
    レラントＩ／Ｏ装置及び記憶をもつハードウェアに結合
    され、それらの処理ユニットの状態がエラーの存在を決
    定するために周期的に比較され、それらの処理ユニット
    のうちの２個にエラーがない限り動作を続けるタイプの
    フォールト・トレラント・データ処理システムにおいて
    、 （ａ）上記第１の処理ユニットに対して一個ずつ存在し
    、上記第１の処理ユニットとは異なるアーキテクチャを
    もち、第２のオペレーティング・システムの制御の下で
    同時に、互いに同一の動作を実行する第２の複数の処理
    ユニットと、 （ｂ）上記各第２の処理ユニットをめいめい、上記第１
    の処理ユニットに直接結合するための直接結合手段と、 （ｃ）上記第１のオペレーティング・システムに認識で
    きない様式で、上記直接結合手段を介して、上記個々の
    第１の処理ユニットに、上記第２の処理ユニットのＩ／
    Ｏコマンド及びデータを転送するための転送手段と、 （ｄ）上記第２の処理ユニットとその第２のオペレーテ
    ィング・システムのＩ／Ｏ機能が、上記第１のオペレー
    ティング・システムの制御の下で上記第１の処理ユニッ
    トによって処理のため可用となるように、上記Ｉ／Ｏコ
    マンドとデータをそれぞれ、上記第１の処理ユニットに
    よって実行可能なコマンドと、使用可能なデータとに変
    換するための変換手段と、 （ｅ）上記第２の処理ユニット中のエラーを検出するた
    めに、上記複数の第２の処理ユニットの状態を周期的に
    比較するための周期的比較手段と、 （ｆ）上記第１の複数の処理ユニットに接続され、上記
    周期的比較に応答して、少なくとも１つの処理ユニット
    と、それに関連する第１の処理ユニットを、そのどちら
    かのユニットのエラーが検出された時サービスから切り
    放し、上記第１の処理ユニットと上記第２の処理ユニッ
    トのめいめいで２個の処理ユニットがエラーなしである
    限り別の第１の処理ユニット及び第２の処理ユニットの
    フオールト・トレラント動作を許容するための手段とを
    具備する、 フォールト・トレラント・データ処理システム。
  2. （２）上記第１及び第２の複数の処理ユニットにはそれ
    ぞれ、少なくとも３個ずつの処理ユニットが設けられ、 上記処理ユニットの状態の周期的比較は、プログラム中
    のチェックポイントが上記処理ユニット上で実行されて
    いる時に行なわれる、 請求項１のフォールト・トレラント・データ処理システ
    ム。
  3. （３）上記第１のオペレーティング・システムの制御の
    下で上記Ｉ／Ｏコマンド及びデータを処理する、上記第
    １の複数の処理ユニットをもつ手段を具備する請求項１
    のフォールト・トレラント・データ処理システム。
  4. （４）２個以上の第１の複数の処理ユニットが、第１の
    オペレーティング・システムの制御の下で同時に同一の
    動作を実行し、その各処理ユニットが、フォールト・ト
    レラントＩ／Ｏ装置及び記憶をもつハードウェアに結合
    され、それらの処理ユニットの状態がエラーの存在を決
    定するために周期的に比較され、それらの処理ユニット
    のうちの２個にエラーがない限り動作を続けるタイプの
    フォールト・トレラント・データ処理システムにおいて
    、 （ａ）上記第１の処理ユニットに対して一個ずつ存在し
    、上記第１の処理ユニットとは異なるアーキテクチャを
    もち、第２のオペレーティング・システムの制御の下で
    同時に、互いに同一の動作を実行する第２の複数の処理
    ユニットと、 （ｂ）上記第２の処理ユニット中のエラーを検出するた
    めに、上記複数の第２の処理ユニットの状態を周期的に
    比較するための周期的比較手段と、（ｃ）上記第１の複
    数の処理ユニット中で実行され、上記第１の複数の処理
    ユニット中の各ユニットを、その関連ハードウェアから
    切り放し、上記第１の複数の処理ユニット中の各ユニッ
    トを上記第２の複数の処理ユニット中の個別のユニット
    に結合するためのアプリケーション・プログラムを含む
    手段と、 （ｄ）切り放されている間に、上記第１の複数の処理ユ
    ニットによって制御され、上記アプリケーション・プロ
    グラムによって制御されてＩ／Ｏコマンドとデータを上
    記第２の処理ユニットから上記個々の第１の処理ユニッ
    トに直接渡すための手段と、 （ｅ）上記第１の複数の処理ユニットと上記アプリケー
    ション・プログラムによって制御され、フォールト・ト
    レラントの上記第１の複数の処理ユニットをして上記第
    ２の複数の処理ユニットのためのＩ／Ｏコントローラと
    して動作することを可能ならしめるために、上記コマン
    ドとデータを、それぞれ、上記第１の複数の処理ユニッ
    トが実行可能なコマンドと使用可能なデータに変換する
    ための手段と、 （ｆ）上記第１の複数の処理ユニットに接続され、上記
    周期的比較に応答して、少なくとも１つの処理ユニット
    と、それに関連する第１の処理ユニットを、そのどちら
    かのユニットのエラーが検出された時サービスから切り
    放し、上記第１の処理ユニットと上記第２の処理ユニッ
    トのめいめいで２個の処理ユニットがエラーなしである
    限り別の第１の処理ユニット及び第２の処理ユニットの
    フォールト・トレラント動作を許容するための手段とを
    具備する、 フォールト・トレラント・データ処理システム。
  5. （５）上記第１及び第２の複数の処理ユニットにはそれ
    ぞれ、少なくとも３個ずつの処理ユニットが設けられ、 上記処理ユニットの状態の周期的比較は、プログラム中
    のチェックポイントが上記処理ユニット上で実行されて
    いる時に行なわれる、 請求項１のフォールト・トレラント・データ処理システ
    ム。
  6. （６）第１のアーキテクチャの第１の対のフォールト・
    トレラント・プロセッサが第１のオペレーティング・シ
    ステムの制御の下で同時に同一の動作を実行し、該第１
    のアーキテクチャの第２の対のフォールト・トレラント
    ・プロセッサが上記第１のオペレーティング・システム
    の制御の下で上記第１の対のフォールト・トレラント・
    プロセッサと同時に同一の動作を実行し、それらのプロ
    セッサ対は２重化された同一のシステム・バスに結合さ
    れるとともに、該バスを介して対のフォールト・トレラ
    ントＩ／Ｏ装置及び対のフォールト・トレラント主記憶
    装置に結合されて、上記第１のオペレーティング・シス
    テムの制御の下で上記対のプロセッサと上記Ｉ／Ｏ装置
    と、上記主記憶装置の間で同一のデータを転送するよう
    になされており、上記各プロセッサ対によって上記シス
    テム・バスに印加された信号は、エラー検出のため周期
    的に比較され、エラーの検出に応答する手段が、残りの
    プロセッサ対によってシステム動作の継続を可能ならし
    めるようにエラーをもたらすプロセッサ対をサービスか
    ら切り放すようになされているフォールト・トレラント
    ・データ処理システムにおいて、 （ａ）上記第１のアーキテクチャとは異なる第２のアー
    キテクチャをもち、上記システム・バスに接続され、第
    ２のオペレーティング・システムの制御の下で互いに同
    時に同一の動作を実行する追加的な第１の対のプロセッ
    サと、追加的なその相手対のプロセッサと、（ｂ）エラ
    ーを検出するために、上記追加的な第１の対のプロセッ
    サと、追加的なその相手対のプロセッサによって上記シ
    ステム・バスに印加される信号を周期的に比較するため
    の手段と、 （ｃ）上記第１の対及び第２の相手対のプロセッサを含
    み、上記第１のオペレーティング・システムに認識でき
    ない様式で、上記第１の対及び第２の対のプロセッサの
    個々のプロセッサに、上記追加的な第１の対のプロセッ
    サ及び上記追加的な相手対のプロセッサ中の個々のプロ
    セッサからＩ／Ｏコマンド及びデータを渡すための転送
    手段と、（ｄ）上記第１の対及び第２の対のプロセッサ
    をして上記追加的な第１の対のプロセッサ及び上記追加
    的な第２の対のプロセッサのためのＩ／Ｏコントローラ
    として動作することを可能ならしめるために、上記コマ
    ンドとデータを、それぞれ、上記第１の対及び第２の対
    のプロセッサが実行可能なコマンドと使用可能なデータ
    に変換するための手段と、 （ｅ）上記第１の対及び第２の対のプロセッサに接続さ
    れ、上記周期的比較に応答して、少なくとも１つの処理
    ユニットと、それに関連する第１の処理ユニットを、上
    記追加の対のプロセッサうちの１つのプロセッサまたは
    上記第１の対及び第２の対のプロセッサ中の個々のプロ
    セッサによってシステム・バスに印加された信号中にエ
    ラー検出されたとき、上記追加の対のプロセッサ及び第
    １の対または第２の対中の個々のプロセッサのうちの該
    １つのプロセッサを選択的にサービスから切り放し、別
    の対のプロセッサの動作を正常に継続させ、以て上記追
    加の対のプロセッサをフォールト・トレラントにする手
    段とを具備する、 フオールト・トレラント・データ処理システム。
  7. （７）上記第１のアーキテクチャのフオールト・トレラ
    ント・プロセッサとその関連フォールト・トレラント・
    ハードウェア、Ｉ／Ｏ装置及び主記憶ユニットは、上記
    第１のオペレーティング・システムの下で、上記異なる
    アーキテクチャのプロセッサから受領した変換されたＩ
    ／Ｏコマンド及びデータを処理するように有効化される
    請求項６のフォールト・トレラント・データ処理システ
    ム。
  8. （８）第１のアーキテクチャの第１の対のフォールト・
    トレラント・プロセッサがプログラム制御の下で同時に
    同一の動作を実行し、該第１のアーキテクチャの第２の
    対のフオールト・トレラント・プロセッサが上記プログ
    ラム制御の下で上記第１の対のフォールト・トレラント
    ・プロセッサと同時に同一の動作を実行し、それらのプ
    ロセッサ対は２重化された同一のシステム・バスに結合
    されるとともに、該バスを介して対のフォールト・トレ
    ラントＩ／Ｏ装置及び対のフォールト・トレラント主記
    憶装置に結合されて、上記対のプロセッサと上記Ｉ／Ｏ
    装置と、上記主記憶装置の間で同一のデータを転送する
    ようになされており、上記各プロセッサ対によって上記
    システム・バスに印加された信号は、エラー検出のため
    周期的に比較され、エラーの検出に応答する手段が、残
    りのプロセッサ対によってシステム動作の継続を可能な
    らしめるようにエラーをもたらすプロセッサ対をサービ
    スから切り放すようになされているフオールト・トレラ
    ント・データ処理システムにおいて、 （ａ）上記第１のアーキテクチャとは異なる第２のアー
    キテクチャをもち、上記システム・バスに接続され、プ
    ログラム制御の下で互いに同時に同一の動作を実行する
    追加的な第１の対のプロセッサと、追加的なその相手対
    のプロセッサと、 （ｂ）エラーを検出するために、上記追加的な第１の対
    のプロセッサと、追加的なその相手対のプロセッサによ
    って上記システム・バスに印加される信号を周期的に比
    較するための手段と、 （ｃ）上記第１の対のプロセッサ及び上記第２の対のプ
    ロセッサ中にあって、上記第２の対のプロセッサをその
    関連ハードウェアから切り放すためのアプリケーション
    ・プログラムを含む手段と、（ｄ）切り放されている間
    に、上記第１の対のプロセッサ及び第２の対のプロセッ
    サ中のプロセッサによって制御され、上記アプリケーシ
    ヨン・プログラムによって制御されてＩ／Ｏコマンドと
    データを上記追加の第１の対のプロセッサ及び上記追加
    の第２の対の対のプロセッサから上記個々の第１の対の
    プロセッサ及び上記の第２の対の対のプロセッサに渡す
    ための手段と、 （ｅ）上記第１の対及び第２の対のプロセッサと上記ア
    プリケーション・プログラムによって制御され、上記第
    １の対及び第２の対のプロセッサをして上記追加的な第
    １の対のプロセッサ及び上記追加的な第２の対のプロセ
    ッサのためのＩ／Ｏコントローラとして動作することを
    可能ならしめるために、上記コマンドとデータを、それ
    ぞれ、上記第１の対及び第２の対のプロセッサが実行可
    能なコマンドと使用可能なデータに変換するための手段
    と、 （ｆ）上記第１の対及び第２の対のプロセッサに接続さ
    れ、上記周期的比較に応答して、少なくとも１つの処理
    ユニットと、それに関連する第１の処理ユニットを、上
    記追加の対のプロセッサうちの１つのプロセッサまたは
    上記第１の対及び第２の対のプロセッサ中の個々のプロ
    セッサによってシステム・バスに印加された信号中にエ
    ラー検出されたとき、上記追加の対のプロセッサ及び第
    １の対または第２の対中の個々のプロセッサのうちの該
    １つのプロセッサを選択的にサービスから切り放し、別
    の対のプロセッサの動作を正常に継続させ、以て上記追
    加の対のプロセッサをフオールト・トレラントにする手
    段とを具備する、 フォールト・トレラント・データ処理システム。
  9. （９）上記第１の対及び第２の対のプロセッサを含み、
    上記変換されたコマンド及びデータを上記Ｉ／Ｏ装置及
    び主記憶と協働して処理する手段をさらに含む請求項８
    のフォールト・トレラント・データ処理システム。
  10. （１０）第１の対のプロセッサが第１の命令アーキテク
    チャをもつプログラムの制御の下で同一の動作を実行し
    、該プロセッサ対は、対のフォールト・トレラントＩ／
    Ｏ装置と、対のフオールト・トレラント主記憶ユニット
    をもつハードウェアに結合され、該ハードウェアは該対
    のＩ／Ｏ装置の間、及び該対のプロセッサ及び上記プロ
    セッサ中の条件を選択された主記憶ユニットの間で同一
    のデータを転送するために、互いに同一の２重化された
    システム・バスを介して結合され、それらの対はエラー
    検出のため互いに周期的に比較され、どちらかのプロセ
    ッサにおけるエラー検出に応答して該プロセッサ対をシ
    ステムから電気的に切り放すフォールト・トレラント・
    データ処理システムにおいて、 （ａ）上記第１の命令アーキテクチャとは異なる第２の
    命令アーキテクチャをもつプログラムの制御の下で動作
    し、プログラム制御の下で同時に同一の動作を実行する
    追加的な対のプロセッサと、 （ｂ）上記各追加的な対のプロセッサを上記第１の対の
    プロセッサに個別の結合するための結合手段と、 （ｃ）上記第１の対のプロセッサ中にあって、上記第１
    の対のプロセッサをそのハードウェアから切り放すため
    のアプリケーション・プログラムを含む手段と、 （ｄ）上記アプリケーション・プログラム及び上記第１
    の対のプロセッサによって制御され、切り放されている
    間に、上記結合手段を介して、上記第１の対のプロセッ
    サと、上記追加的な対のプロセッサの間でＩ／Ｏコマン
    ド及びデータを渡すための手段と、 （ｅ）上記第１の対のプロセッサと上記アプリケーショ
    ン・プログラムによって制御され、上記第１の対のプロ
    セッサをして上記追加的な対のプロセッサのＩ／Ｏコン
    トローラとして働かせるために、上記追加的な対のプロ
    セッサから上記第１の対のプロセッサに渡されたＩ／Ｏ
    コマンドを上記第１の対のプロセッサによって実行可能
    なコマンドに変換するための手段と、 （ｆ）エラー検出のために、上記追加的な対のプロセッ
    サ中の選択されたプロセッサを周期的に比較するための
    比較手段と、 （ｇ）上記第１の対のプロセッサに接続され、上記比較
    手段によってエラーが検出された時に有効化され、双方
    の対のプロセッサをサービスから切り放すための手段と
    を具備する、 フォールト・トレラント・データ処理システム。
  11. （１１）上記第１の対のプロセッサを含む手段が上記変
    換されたＩ／Ｏコマンド及びデータを処理する請求項１
    ０記載のフォールト・トレラント・データ処理システム
    。
  12. （１２）第１の対のプロセッサが、第１の命令アーキテ
    クチャをもつプログラム制御の下で同時に同一の動作を
    実行し、第２の対のプロセッサが上記プログラム制御の
    下で上記第１の対のフォールト・トレラント・プロセッ
    サと同時に同一の動作を実行レ、それらのプロセッサ対
    は２重化された同一のシステム・バスに結合されるとと
    もに、該バスを介して対のフォールト・トレラントＩ／
    Ｏ装置及び対のフォールト・トレラント主記憶装置に結
    合されて、上記対のプロセッサと上記Ｉ／Ｏ装置と、上
    記主記憶装置の間で同一のデータを転送するようになさ
    れており、上記各プロセッサ及びその関連ハードウェア
    における選択された条件が、エラー検出のため周期的に
    比較され、エラーの検出に応答する手段が、残りのプロ
    セッサ対によってシステム動作の継続を可能ならしめる
    ようにエラーをもたらすプロセッサ対をサービスから切
    り放すようになされているフォールト・トレラント・デ
    ータ処理システムにおいて、 （ａ）上記第１の対のプロセッサに接続され、上記第１
    のアーキテクチャとは異なる第２の命令アーキテクチャ
    の下で動作する追加的な第１の対のプロセッサ及び、上
    記第２の対のプロセッサに接続され、該第２のアーキテ
    クチャの下で動作する追加的な第２の対のプロセッサで
    あって、該双方の追加的な対のプロセッサと、各追加的
    な対のプロセッサ内のプロセッサはプログラム制御の下
    で互いに同時に同一の動作を実行するものであるものと
    、 （ｂ）エラーを検出するために、上記各追加的な対のプ
    ロセッサ中の選択されたプロセッサ条件を周期的に比較
    する手段と、 （ｃ）上記追加的な第１の対及び追加的な第２の対の各
    プロセッサを、上記第１及び第２の対の各プロセッサと
    結合するための結合手段と、 （ｄ）上記第１及び第２のプロセッサ上で走るように適
    合され、これらの各プロセッサをその関連ハードウェア
    から切り放すためのアプリケーション・プログラムを含
    む手段と、 （ｅ）切り放されている間に、上記第１の対のプロセッ
    サ及び第２の対のプロセッサ中のプロセッサによって制
    御され、上記アプリケーション・プログラムによって制
    御されて、上記結合手段を介して、該切り放されたプロ
    セッサと上記追加の対のプロセッサの間でＩ／Ｏコマン
    ドとデータを渡すための手段と、 （ｅ）上記第１の対及び第２の対のプロセッサと上記ア
    プリケーション・プログラムによって制御され、上記第
    １の対及び第２の対のプロセッサをして上記追加的な第
    １の対のプロセッサ及び上記追加的な第２の対のプロセ
    ッサのためのＩ／Ｏコントローラとして動作することを
    可能ならしめるために、上記第１の対のプロセッサと上
    記第２の対のプロセッサに渡された上記Ｉ／Ｏコマンド
    とデータを、それぞれ、上記第１の対及び第２の対のプ
    ロセッサが実行可能なコマンドと使用可能なデータに変
    換するための手段とを具備し、 （ｆ）上記切り放すためのアプリケーシヨン・プログラ
    ムを含む手段は、上記比較手段によって上記追加的な対
    のプロセッサ中でエラーが検出された時に、追加的な他
    方の対及び第１及び第２の対のプロセッサ中のその個別
    の対のプロセッサの連続的動作を可能ならしめるように
    、他方の該プロセッサ及び第１及び第２の対のプロセッ
    サにおけるその個別の対をサービスから切り放すように
    有効化される、 フォールト・トレラント・データ処理システム。
  13. （１３）上記第１及び第２の対のプロセッサを含む手段
    が上記変換されたＩ／Ｏコマンドを処理する請求項１２
    のフォールト・トレラント・データ処理システム。
  14. （１４）第１の対のプロセッサが、第１のオペレーティ
    ング・システムの制御の下で同時に同一の動作を実行し
    、そのプロセッサ対が、フォールト・トレラントＩ／Ｏ
    装置及び対のフオールト・トレラント主記憶ユニットに
    、該フオールト・トレラントＩ／Ｏ装置と該フォールト
    ・トレラント主記憶ユニットと上記プロセッサの間で同
    一のデータを転送するために互いに同一のシステム・バ
    スを介して結合され、それらのプロセッサとバスの間で
    転送された信号中のエラーを検出するために選択された
    プロセッサ条件が周期的に互いに比較され、どれかのプ
    ロセッサにおけるエラーの検出に応答する手段が該プロ
    セッサの対をサービスから切り放すようなタイプのフォ
    ールト・トレラント・データ処理システムにおいて、 （ａ）上記第１のオペレーティング・システムとは異な
    る第２のオペレーティング・システムの制御の下で動作
    し、プログラム制御の下で互いに同時に同一の動作を実
    行する追加的な対のプロセッサと、 （ｂ）エラーを検出するために、上記追加的な対におけ
    る選択されたプロセッサ条件を周期的に比較するための
    手段と、 （ｃ）上記第１の対のプロセッサをして上記追加的な対
    のプロセッサのＩ／Ｏコントローラとして動作させるこ
    とを可能ならしめるために、上記追加的な対におけるプ
    ロセッサからのＩ／Ｏコマンド及びデータを上記第１の
    対のプロセッサに、上記第１のオペレーティング・シス
    テムによって識別できない様式で渡すための手段と、 （ｄ）上記第１の対のプロセッサに接続され、上記周期
    的に比較するための手段に応答して、該どちらかの対の
    プロセッサにエラーが検出された時その両方のプロセッ
    サを選択的にサービスから切り放す手段とを具備する、 フォールト・トレラント・データ処理システム。
  15. （１５）上記追加的な対のプロセッサから受領したＩ／
    Ｏコマンド及びデータの処理を行う第１の対のプロセッ
    サを含む手段を更に有する請求項１４のフォールト・ト
    レラント・データ処理システム。
  16. （１６）第１の対のプロセッサが第１のオペレーティン
    グ・システムの制御の下で同時に同一の動作を実行し、
    第２の対のプロセッサが上記第１のオペレーティング・
    システムの制御の下で上記第１の対のプロセッサと同時
    に同一の動作を実行し、それらのプロセッサ対は２重化
    された同一のシステム・バスに結合されるとともに、該
    バスを介して対のフオールト・トレラントＩ／Ｏ装置及
    び対のフオールト・トレラント主記憶装置に結合されて
    、上記第１のオペレーティング・システムの制御の下で
    上記対のプロセッサと上記Ｉ／Ｏ装置と、上記主記憶装
    置の間で同一のデータを転送するようになされており、
    上記プロセッサ及び上記バスの間で渡された信号中のエ
    ラーを検出するために各プロセッサ対中の選択された条
    件が周期的に比較され、どれかのプロセッサ対における
    エラーの検出に応答する手段がそのプロセッサ対をサー
    ビスから除去し、別の対のプロセッサによってシステム
    の動作を継続させるタイプのフオールト・トレラント・
    データ処理システムにおいて、 （ａ）上記第１の対のプロセッサに接続され、上記第１
    のオペレーティング・システムとは異なる第２のオペレ
    ーティング・システムの下で動作する追加的な第１の対
    のプロセッサと、 （ｂ）上記第２の対のプロセッサに接続され、上記第２
    のオペレーティング・システムの下で動作し、該両方の
    追加的対のプロセッサと、各追加的対内の各プロセッサ
    は、プログラム制御の下で互いに同一の動作を実行する
    ものである追加的な第２の対のプロセッサと、 （ｃ）上記追加的な第１及び第２の対のプロセッサを、
    上記第１及び第２のプロセッサとリンクさせるためのリ
    ンク手段と、 （ｄ）上記リンク手段を介して、上記第１のオペレーテ
    ィング・システムに認識できない様式で、上記追加的な
    第１及び第２の対のプロセッサと、上記第１及び第２の
    プロセッサの間でＩ／Ｏコマンド及びデータを渡すため
    の手段と、 （ｅ）上記追加的な第１及び第２の対のプロセッサから
    上記第１及び第２の対のプロセッサに渡されたＩ／Ｏコ
    マンド及びデータを、上記第１及び第２の対のプロセッ
    サをして上記追加的な第１及び第２の対のプロセッサの
    Ｉ／Ｏコントローラとして働かせるように、上記第１及
    び第２の対のプロセッサによって実行可能なコマンド及
    び使用可能なデータに変換するための手段と、 （ｆ）エラーを検出するために、上記各追加的な対中の
    選択されたプロセッサ条件を周期的に比較するための手
    段と、 （ｇ）上記周期的に比較するための手段に応答して、上
    記追加的対のプロセッサまたはそれに接続された対のプ
    ロセッサにおいてエラーが検出された時、上記追加的対
    中の当該プロセッサ及び上記第１及び第２のプロセッサ
    対中の関連対からサービスを除去し、以て他の追加的及
    びそれの関連プロセッサ対によってシステムの動作を継
    続させる手段とを具備する、 フォールト・トレラント・データ処理システム。
  17. （１７）Ｓ／８８プロセッサの第１の対がプログラム制
    御の下で同時に同一の動作を実行し、Ｓ／８８プロセッ
    サの第２の対が該プログラム制御の下で上記第１の対の
    Ｓ／８８プロセッサと同時に同一の動作を実行し、それ
    らのＳ／８８プロセッサ対はＳ／８８オペレーティング
    ・システムの制御の下で対のＳ／８８フオールト・トレ
    ラントＩ／Ｏ装置及び対のＳ／８８フォールト・トレラ
    ント主記憶装置の間で同一のデータを転送するために２
    重化されたシステム・バスを介して該対のＳ／８８フォ
    ールト・トレラントＩ／Ｏ装置及び対のＳ／８８フオー
    ルト・トレラント主記憶装置を有するハードウェアに結
    合され、上記各プロセッサ対中のプロセッサ状態は、エ
    ラー検出のため周期的に比較され、エラーの検出に応答
    する手段が、エラー検出に応答する手段が、残りのプロ
    セッサ対によってシステム動作の継続を可能ならしめる
    ようにエラーをもたらすプロセッサ対をサービスから切
    り放すようになされているＳ／８８フォールト・トレラ
    ント・データ処理システムにおいて、 （ａ）上記システム・バスに結合され、Ｓ／３７０オペ
    レーティング・システムの制御の下で互いに同時に同一
    の動作を実行する第１の対のＳ／３７０プロセッサ及び
    第２の対のＳ／３７０プロセッサと、 （ｂ）上記Ｓ／８８プロセッサ上で走るＳ／８８アプリ
    ケーシヨン・プログラムを含み、上記Ｓ／８８プロセッ
    サを上記ハードウェアから切り放すための手段と、 （ｃ）切り放されている間にＳ／８８プロセッサによっ
    て制御され、または上記アプリケーション・プログラム
    によって制御され、各Ｓ／３７０プロセッサからのＳ／
    ３７０Ｉ／Ｏコマンド及びデータを、Ｓ／８８オペレー
    ティング・システムに識別出来ない様式でめいめいのＳ
    ／８８プロセッサに渡すための手段と、 （ｄ）上記Ｓ／８８プロセッサと上記Ｓ／８８アプリケ
    ーション・プログラムによって制御され、該Ｓ／８８プ
    ロセッサをしてめいめいのＳ／３７０プロセッサのＩ／
    Ｏコントローラとして動作させるように上記Ｓ／３７０
    Ｉ／ＯコマンドをＳ／８８コマンドに変換するための手
    段と、 （ｅ）エラーを検出するために、Ｓ／３７０プロセッサ
    の各対のプロセッサ状態を周期的に比較するための比較
    手段と、 （ｆ）上記Ｓ／８８プロセッサに接続され、上記比較手
    段に応答して、もしＳ／３７０プロセッサ対とその関連
    Ｓ／８８プロセッサ対のどちらかでエラーが検出された
    なら、それらをサービスから切り放し、以て他のＳ／３
    ７０及びＳ／８８プロセッサの対によってシステム動作
    を継続する手段を具備する、 フオールト・トレラント・データ処理システム。
  18. （１８）上記Ｓ／８８プロセッサと、上記Ｉ／Ｏ装置と
    、主記憶を含み、上記Ｓ／３７０Ｉ／Ｏコマンドを処理
    するように上記Ｓ／８８オペレーティング・システムの
    制御の下で動作する手段を有する請求項１７のフォール
    ト・トレラント・データ処理システム。
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