JPH0656587B2 - フオールト・トレラント・データ処理システム - Google Patents

フオールト・トレラント・データ処理システム

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JPH0656587B2
JPH0656587B2 JP2125646A JP12564690A JPH0656587B2 JP H0656587 B2 JPH0656587 B2 JP H0656587B2 JP 2125646 A JP2125646 A JP 2125646A JP 12564690 A JP12564690 A JP 12564690A JP H0656587 B2 JPH0656587 B2 JP H0656587B2
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Description

【発明の詳細な説明】 以下の順序で本発明を説明する。
Ａ．産業上の利用分野 Ｂ．従来の技術 Ｃ．発明が解決しようとする課題 Ｄ．課題を解決するための手段 Ｅ．実施例 Ｅ１．序論 Ｅ２．フォールト・トレラント環境において通常非フォ
ールト・トレラントであるプロセッサを動作させること Ｅ３．別のプロセッサからあるプロセッサへのコマンド
及びデータを禁止するために、そのプロセッサを関連ハ
ードウェアから切り放すこと Ｅ４．オペレーティング・システムに対して透過的なシ
ステムに対して割り込みを与えること Ｅ５．異なる仮想記憶オペレーティング・システムを実
行する２つまたはそれ以上のプロセッサの間で実記憶を
共用すること Ｅ６．単一システム・イメージ Ｅ７．要約 Ｅ８．序論−従来のシステム／８８ Ｅ９．ＨＳＤＩネットワークを介して相互接続されたフ
ォールト・トレラントＳ／３７０モジユール Ｅ１０．２重化プロセッサ対ユニット２１、２３の一般
的説明 Ｅ１１．Ｓ／３７０及びＳ／８８プロセッサ要素の結合
（第１１及び第１０図） Ｅ１２．プロセッサ間インターフェース８９ Ｅ１２Ａ．Ｉ／Ｏアダプタ１５４ Ｅ１２Ｂ．Ｉ／Ｏアダプタ・チャネルＯ及びチャネル１
バス（第１６図） Ｅ１２Ｃ．バス制御ユニット１５６−一般的な説明（第
１６及び第１７図） Ｅ１２Ｄ．直接メモリ・アクセス・コントローラ２０９ Ｅ１２Ｅ．バス制御ユニット１５６−詳細な説明 （第１９Ａ乃至第１９Ｃ図と第２０図） Ｅ１３．Ｓ／３７０プロセッサ要素ＰＥ８５ Ｅ１４．プロセッサ・バス１７０（第１１及び３０図）
とプロセッサ・バス・コマンド Ｅ１５．Ｓ／３７０記憶管理ユニット８１ Ｅ１６．Ｓ／３７０ Ｉ／Ｏサポート（第３７図） Ｅ１７．Ｓ／３７０ Ｉ／Ｏ動作、ファームウェアの概
要 Ｅ１８．システム・マイクロコード・デザイン Ｅ１９．バス制御ユニット（ＢＣＵ）の動作 Ｅ２０．Ｓ／３７０ Ｉ／Ｏ開始シーケンス・フロー、
概要及び詳細説明 Ｅ２１．Ｓ／３７０ Ｉ／Ｏデータ転送シーケンス・フ
ロー、一般的説明 Ｅ２２．カウント、キー、及びデータ・フォーマット・
エミュレーション（第４６ＡないしＫ図） Ｅ２３．Ｓ／８８とＳ／３７０による実記録１６の共有 Ｅ２４．Ｓ／３７０によって開始されるＳ／８８割り込
みのための初期化機能 Ｅ２５．Ｓ／８８オペレーティング・システムを変更す
ることなく空きを獲得すること Ｅ２６．Ｓ／８８オペレーティング・システムを変更す
ることなく記憶を獲得（ＳＴＥＡＬ）すること Ｅ２７．フォールト・トレラント・ハードウェア同期化 Ｆ．発明の効果 Ａ．産業上の利用分野 本発明は、フォールト・トレラント（障害許容性）デー
タ処理システムに関するものである。
Ｂ．従来の技術 フォールト・トレラント・システムは、典型的には、フ
ォールト・トレラント動作のためのボトム・アップから
設計されたものである。それにおいては、プロセッサ、
記憶、Ｉ／Ｏ装置及びオペレーティング・システムが特
別にフォールト・トレラント環境のために仕立てられて
いる。しかし、顧客ベースの広がりと、そのオペレーテ
ィング・システムの成熟度と、可用ユーザー・プログラ
ムの数と範囲は、インターナショナル・ビジネス・マシ
ーンズ・コーポレーションによって販売されているシス
テム３７０（Ｓ／３７０）などのいくつかの製造メーカ
ーの際立って古いメインフレーム・システムほどには大
きくない。
今日のフォールト・トレラント・データ処理システムの
あるものは、旧来の非フォールト・トレラント・メイン
フレーム上で可用でない、またはメインフレーム・オプ
レーティング・システムによってサポートされない多く
の先進機能を提供する。これらの機能としては、分散処
理ネットワークに亙る単一のシステム・イメージや、プ
ロセッサ及びＩ／Ｏコントローラをホットプラグする
（電源オンによりカードを除去しまたは導入する）能力
や、瞬間的にエラーを検出して故障を分離し、コンピュ
ータ・ユーザに対する割り込みなしで故障素子のサービ
スから電気的に除去する機能や、素子の故障から生じる
動的再構成またはシステムが連続的に動作している間に
システムに対して追加の装置を加えることがある。
そのようなフォールト・トレラント・システムの１つの
例として、インターナショナル・ビジネス・マシーンズ
・コーポレーションによって販売されているシステム８
８（Ｓ／８８）がある。本発明の好適な形態の統合部分
を形成するのが、このＩＢＭ Ｓ／８８の１つのモデル
及びＩＢＭ Ｓ／３７０の１つのモデルである。
上述の機能をＳ／３７０環境及びアーキテクチャに組み
込もうとすることは、典型的には、オペレーティング・
システム及びアプリケーション・プログラムの大幅な書
き直しと、スクラッチから開発された新しいハードウェ
アを要する。しかし、ＶＭ、ＶＳＥ、ＩＸ３７０などの
オペレーティング・システムの書き直しは、まさに途方
もない作業であって、膨大な数のプログラマと、相当の
期間を要するというのが多数の者が考えるところであ
る。ＩＢＭ Ｓ／３７０またはＭＶＳなどの複雑なオペ
レーティング・システムが成熟するには通常５年以上か
かる。現時点まで、大抵のシステム故障は、オペレーテ
ィング・システム・エラーの結果である。また、ユーザ
ーがオペレーティング・システムの使用に収益を見出す
ようになるには多くの年月を要する。不幸にも、あるオ
ペレーティング・システムが一旦成熟し大きいユーザー
・ベースを形成してしまうと、そのコードを、フォール
ト・トレランス、動的再構成、単一システム・イメージ
などの新しい機能を導入するように変更することは容易
な努力ではない。
成熟したオペレーティング・システムを新しいマシン・
アーキテクチャに移植することの複雑性と費用のため、
設計者は通常、新しいオペレーティング・システムを開
発しようと決心することになるが、これはユーザーの社
会によって容易に受け入れられないことがある。成熟し
たオペレーティング・システムを、新しく開発されたオ
ペレーティング・システムによって例示される新しい機
能を組み込むように変更することは非現実的であること
が分かっているが、この新しいオペレーティング・シス
テムは実質的なユーザー・ベースを決して形成すること
が出来ないかもしれず、ほとんどの問題が解決される前
に多年のフィールドでの使用を経ることになろう。
Ｃ．発明が解決しようとする課題 この発明の主要な目的は、オペレーティング・システム
をあまり書き直すことなく、通常非フォールト・トレラ
ントである処理システム及びオペレーティング・システ
ムのために、フォールト・トレラント環境及びアーキテ
クチャを提供することにある。
Ｄ．課題を解決するための手段 上述の目的は、第１の複数の、今まで非フォールト・ト
レラント（ＮＦＴ）であった中央処理装置（ＣＰＵ）の
各々を互いに一意的に接続し、また、フォールト・トレ
ラント環境を提供するオペレーティング・システム・ソ
フトウェアの制御の下で通常フォールト・トレラント形
式で動作する異なる第２の複数のＣＰＵの各々とも一意
的に接続することによる好適な実施例において達成され
る。複数のＣＰＵの各々は、プログラム制御の下で同時
にそれぞれ同一の動作を行う。この相互接続によって、
非フォールト・トレラントである第１のＣＰＵが、各々
の非フォールト・トレラント・オペレーティング・シス
テム・ソフトウェアの制御の下でのプログラム命令の実
行の間にフォールト・トレラント様式で動作することが
可能となる。これら第２のＣＰＵは、フォールト・トレ
ラント主記憶及びフォールト・トレラント入出力（Ｉ／
Ｏ）装置に接続され、第１のＣＰＵのためのＩ／Ｏコン
トローラとして動作するように制御される。また、エラ
ーを検出するために、それらめいめいのＣＰＵの状態を
互いに周期的に比較するための手段も設けられる。フォ
ールト・トレラント動作は、結合された第１及び第２の
ＣＰＵのうちの少なくとも２つがエラーがないことが見
出される限り継続される。
Ｅ．実施例 Ｅ１．序論 本発明を実現するための好適な実施例は、フォールト・
トレラント・システムを有する。フォールト・トレラン
ト・システムは、典型的には、フォールト・トレラント
動作のためのボトム・アップから設計されたものであ
る。それにおいては、プロセッサ、記憶、Ｉ／Ｏ装置及
びオペレーティング・システムが特別にフォールト・ト
レラント環境のために仕立てられている。しかし、顧客
ベースの広がりと、そのオペレーティング・システムの
成熟度と、可用ユーザー・プログラムの数と範囲は、イ
ンターナショナル・ビジネス・マシーンズ・コーポレー
ションによって販売されているシステム３７０（Ｓ／３
７０）などのいくつかの製造メーカーの際立って古いメ
インフレーム・システムほどには大きくない。
今日のフォールト・トレラント・データ処理システムの
あるものは、旧来の非フォールト・トレラント・メイン
フレーム上で可用でない、またはメインフレーム・オペ
レーティング・システムによってサポートされない多く
の先進機能を提供する。これらの機能としては、分散処
理ネットワークに亙る単一のシステム・イメージや、プ
ロセッサ及びＩ／Ｏコントローラをホットプラグする
（電源オンによりカードを除去しまたは導入する）能力
や、瞬間的にエラーを検出して故障を分離し、コンピュ
ータ・ユーザに対する割り込みなしで故障素子のサービ
スから電気的に除去する機能や、素子の故障から生じる
動的再構成またはシステムが連続的に動作している間に
システムに対して追加の装置を加えることがある。
そのようなフォールト・トレラント・システムの１つの
例として、インターナショナル・ビジネス・マシーンズ
・コーポレーションによって販売されているシステム８
８（Ｓ／８８）がある。本発明の好適な形態の統合部分
を形成するのが、このＩＢＭ Ｓ／８８の１つのモデル
及びＩＢＭ Ｓ／３７０の１つのモデルである。
上述の機能をＳ／３７０環境及びアーキテクチャに組み
込もうとすることは、典型的には、オペレーティング・
システム及びアプリケーション・プログラムの大幅な書
き直しと、スクラッチから開発された新しいハードウェ
アを要する。しかし、ＶＭ、ＶＳＥ、ＩＸ３７０などの
オペレーティング・システムの書き直しは、まさに途方
もない作業であって、膨大な数のプログラマと、相当の
期間を要するというのが多数の者が考えるところであ
る。ＩＢＭ Ｓ／３７０またはＭＶＳなどの複雑なオペ
レーティング・システムが成熟するには通常５年以上か
かる。現時点まで、大抵のシステム故障は、オペレーテ
ィング・システム・エラーの結果である。また、ユーザ
ーがオペレーティング・システムの使用に収益を見出す
ようになるには多くの年月を要する。不幸にも、あるオ
ペレーティング・システムが一旦成熟し大きいユーザー
・ベースを形成してしまうと、そのコードを、フォール
ト・トレランス、動的再構成、単一システム・イメージ
などの新しい機能を導入するように変更することは容易
な努力ではない。
成熟したオペレーティング・システムを新しいマシン・
アーキテクチャに移植することの複雑性と費用のため、
設計者は通常、新しいオペレーティング・システムを開
発しようと決心することになるが、これはユーザーの社
会によって容易に受け入れられないことがある。成熟し
たオペレーティング・システムを、新しく開発されたオ
ペレーティング・システムによって例示される新しい機
能を組み込むように変更することは非現実的であること
が分かっているが、この新しいオペレーティング・シス
テムは実質的なユーザー・ベースを決して形成すること
が出来ないかもしれず、ほとんどの問題が解決される前
に多年のフィールドでの使用を経ることになろう。
従って、本発明は、オペレーティング・システムをあま
り書き直すことなく、通常非フォールト・トレラントで
ある処理システム及びオペレーティング・システムのた
めに、フォールト・トレラント環境及びアーキテクチャ
を提供することを意図している。好適な実施例では、Ｉ
ＢＭシステム／８８の１つのモデルが、ＩＢＭ Ｓ／３
７０の１つのモデルに接続される。
異なるプロセッサ及びオペレーティング・システムを結
合するための現在の方法として、ある種の通信コントロ
ーラを各システムに追加し、オペレーティング・システ
ムにデバイス・ドライバを付加し、データを輸送するた
めにシステム・ネットワーク・アーキテクチャ（ＳＮ
Ａ）またはＯＳＩなどのある種の通信コードを使用する
ことを通じての方法がある。通常、ネットワーク中の端
点コンピュータの間のデータ通信を達成するためには、
それらの端点がめいめい、交換されるべきデータに対す
るサービスの一貫したセットを理解し適用することが必
要である。
それらの設計上の複雑さを低減するために、ほとんどの
ネットワークは、めいめいの層またはレベルが１つ下の
層またはレベル上に構成されてなる一連の層またはレベ
ルとして構成されている。層の数、各層の名称、及び各
層の機能は、ネットワークによって異なる。しかし、あ
らゆるネットワークにおいて、各層の目的は、上位のサ
ービスに対してサービスを提供し、以てそれら上位の層
を、提供されるサービスが実際に実現される様式の詳細
情報から遮蔽することにある。１つのマシン上の層ｎ
は、別のマシン上の層ｎと会話をやりとりする。この会
話で使用される規則と会話は、層ｎプロトコルとして集
合的に知られている。異なるマシン上の対応層を有する
エンティティは、対等(peer)プロセスと呼ばれ、そのプ
ロトコルを使用して通信すると言われるのがこの対等プ
ロセスである。
実際上、１つのマシン上の層ｎから別のマシンの層ｎに
直接転送されるデータはない（最下位または物理層の場
合は例外）。すなわち、異なるまたは相違するシステム
上で動作するアプリケーション・プログラムの直接的結
合はあり得ない。そうではなくて、各層は、最下位層に
達するまでデータ及び制御情報をその直ぐ下の層に渡す
のである。最下位層では、より上位の層によって使用さ
れる仮想通信とは対照的に、別のマシンとの物理的通信
が存在する。
これらのサービスのセットの定義は上述の複数の異なる
ネットワーク中に存在し、より最近は、異なるベンダか
らのシステムの相互接続を容易ならしめるためのプロト
コルの提供に興味が集まっている。これらのプロトコル
の開発の１つの構成として、ＩＳＯの７層ＯＳＩ（解放
システム相互接続）モデルによって定義される枠組みが
ある。このモデルの各層は、その下の層からサービスを
要求しつつその上の層に対してネットワーク・サービス
を与える役目を果たす。各層で与えられるサービスは、
それらをネットワーク中の各ステーションによって矛盾
なく適用することができるように良好に定義されてい
る。これは、異なるベンダの装置の相互接続を可能なら
しめるということである。あるノード内の層から層への
サービスの実現は、その実現構成に特有であり、あるス
テーション内で与えられたサービスに基づきベンダ差別
化を可能ならしめる。
そのようなプロトコルの構造化されたセットを実現する
全体の目的は、データの端点から端点への転送を実現す
ることにある、ということに留意することは重要であ
る。ＯＳＩモデル内の主な区分けは、ユーザー・ノード
が、ソース側アプリケーション・プログラムから受信側
アプリケーション・プログラムへのデータの引き渡しに
関与していると考えてみるならよりよく理解されよう。
このデータを引き渡すために、ＯＳＩプロトコルは、各
レベルのデータに働きかけ、ネットワークに対してフレ
ームを供給する。それらのフレームは次に、ビットのセ
ットとして物理媒体に与えられ、それはその物理媒体を
通じて伝送される。それらは次に、受取りステーション
側のアプリケーション・プログラムにデータを提供する
ために、逆の手続を受ける。
異なるプロセッサ及びオペレーティング・システムを結
合するための現在の方法として、ある種の通信コントロ
ーラを各システムに追加し、オペレーティング・システ
ムにデバイス・ドライバを付加し、データを輸送するた
めにシステム・ネットワーク・アーキテクチャ（ＳＮ
Ａ）またはＯＳＩなどのある種の通信コードを使用する
ことを通じての方法がある。第３図は、ローカル・エリ
ア・ネットワーク（ＬＡＮ）による２つのコンピュータ
・システムの標準的な相互接続を示すものである。特
に、ＩＢＭ システム／８８アーキテクチャに接続され
たＩＢＭ Ｓ／３７０アーキテクチャが示されている。
ここで、めいめいの場合、アプリケーション・プログラ
ムが、プロセッサを制御しＩ／Ｏチャネルまたはバスに
アクセスするために、オペレーティング・システムとの
インターフェースを通じて動作することが見て取れよ
う。各アーキテクチャ装置は、データを交換するための
通信コントローラをもっている。通信するためには、デ
ータが対応するアプリケーション・プログラムの間で交
換されることを可能ならしめるように多層プロトコルを
利用しなくてはならない。
データを交換するための別の方法として、コプロセッサ
がシステム・バス上にあってシステム・バスを調停し、
そのＩ／Ｏをホスト・プロセッサとして使用するよう
な、コプロセッサによる方法がある。このコプロセッサ
による方法の欠点は、同種でない（相違する）ホストＩ
／Ｏをサポートするために必要なコードの書き直しの量
である。別の欠点として、コプロセッサとホスト・オペ
レーティング・システムの間で切り換えを行うためにユ
ーザーが両方のシステム・アーキテクチャに慣れ親しま
なくてはならず、すなわちユーザー・フレンドリでない
環境である、ということがある。
従来技術のフォールト・トレラント・コンピュータ・シ
ステムは、処理装置と、ランダム・アクセス・メモリ装
置と、周辺制御装置と、幾つかのモジュール単位間のす
べての情報転送を与える単一バス構造を含むプロセッサ
・モジュールを有する。各プロセッサ・モジュール内の
システム・バス構造は、重複相手(duplicate partner)
バスを有し、プロセッサ・モジュール内の各機能ユニッ
トもまた重複相手ユニットをもつ。このバス構造は、モ
ジュールのユニットに対する動作電力と、主クロックか
らのシステム・タイミング信号を与える。
第２図は、機能ブロック図の形式でプロセッサ・モジュ
ールのプロセッサ・ユニットの構造を示すものである。
共通の交換カード上に取り付けられ同期して同一の動作
を実行する対になった同一のプロセッサを使用すること
によって、処理エラーを検出するための比較を行うこと
ができる。各カードは通常、同一の構造の、相手となる
冗長ユニットをもつ。
このコンピュータ・システムは、全体のプロセッサ・モ
ジュール内の各機能ユニットのレベルで故障検出を行
う。エラー検出器は、各ユニット内のハードウェア動作
を監視し、ユニット間の情報転送をチェックする。エラ
ーの検出によって、プロセッサ・モジュールがそのエラ
ーを引き起こしたユニットを分離し、そのユニットが別
のユニットに情報を伝送するのを禁止し、モジュール
は、その故障ユニットの相手側のユニットを使用するこ
とによって動作を継続する。
どれかのユニットで故障が検出されると、そのユニット
は分離され、それが誤った情報を別のユニットに転送す
ることができないように、切り放し状態(off-line)に置
かれる。この今や切りはなされたユニットの相手は動作
を継続し、以てモジュール全体が動作を継続するのを可
能ならしめる。ユーザーは、その切りはなされたユニッ
トにサービスする保守要求の表示を除けば、そのような
故障検出及び切り放し状況への転移に気付くことはめっ
たにない。このカード配置は、除去及び交換を容易なら
しめる。
メモリ・ユニットにはまた、システム・バスをチェック
するタスクが割当てられる。このために、そのユニット
は、アドレス信号をテストし、そのバス構造上のデータ
信号をテストするパリティ・チェッカをもつ。どのバス
が故障であるかを決定すると、メモリ・ユニットは、モ
ジュールの他のユニットに、非故障バスにのみ従うよう
に通知する。プロセッサ・モジュールの電源ユニット
は、２つの電源を使用し、そのめいめいが、組となった
対のユニットのうちの１つのユニットに対してのみ電力
を与える。そして、障害供給電圧が検出されると、それ
によって影響を受けるユニットからバス構造に至るすべ
ての出力線がアース電位にクランプされ、以て電力の障
害がバス構造に対する障害情報の伝送を引き起こすのを
防止する。
第１図は、機能ブロック図の形式で、データの直接交換
を可能ならしめるためのフォールト・トレラント構造の
様式の、対Ｓ／３７０プロセッサと対Ｓ／８８プロセッ
サの相互接続を示す図である。従来技術のＳ／８８構造
（第４図）に対する類似性は意図的なものであるが、本
発明の好適な実施例を確立するのは、ハードウェアとソ
フトウェアの両方の手段による独特の相互接続である。
このとき、Ｓ／３７０プロセッサが、Ｓ／８８タイプ比
較論理以外に記憶制御論理及びバス・インターフェース
にも接続されていることが見て取れよう。後述するが、
その比較論理は、Ｓ／８８プロセッサの比較論理と同様
に機能する。さらに、Ｓ／３７０プロセッサはシステム
・バスを介して対応するＳ／８８プロセッサに直接接続
されている。Ｓ／８８プロセッサの場合と同様に、Ｓ／
３７０プロセッサは対に接続され、その対は、フィール
ド変換可能で、ホットプラグ可能な回路カード上に取り
付けられるように意図されている。いくつかのドライバ
の相互接続の詳細は、後で詳細に説明する。
この好適な実施例は、Ｓ／３７０オペレーティング・シ
ステムの制御の下で同一のＳ／３７０命令を同時に実行
するために複数のＳ／３７０プロセッサを相互接続す
る。これらは、対応するＳ／８８プロセッサ、Ｉ／Ｏ装
置及び主記憶に接続され、それらはすべて、Ｓ／８８オ
ペレーティング・システムの制御の下で同一のＳ／８８
命令を同時に実行する。また、後述するが、Ｓ／８８プ
ロセッサが結合されていない間にＳ／３７０プロセッサ
からのＳ／３７０ Ｉ／Ｏコマンド及びデータをＳ／８
８プロセッサに渡し、Ｓ／８８プロセッサがＩ／Ｏ装置
及び主記憶に再結合されたときに後でＳ／８８プロセッ
サによって処理するためにＳ／８８によって使用可能な
形式にそのコマンド及びデータを変換するために、Ｓ／
８８プロセッサをそのＩ／Ｏ装置及び記憶から非同期的
に切り放すための手段も含まれている。
Ｅ２．フォールト・トレラント環境において通常非フォ
ールト・トレラントであるプロセッサを動作させること 前記にリストしたフォールト・トレラント機能は、１つ
のＳ／３７０オペレーティング・システムの制御の下で
同一のＳ／３７０命令を同時に実行する第１の対として
Ｓ／３７０プロセッサなどの通常非フォールト・トレラ
ントであるプロセッサを結合することによって好適な実
施例で達成される。また、一方または両方のプロセッサ
中のエラーを瞬間的に検出するために、一方のプロセッ
サ中のさまざまな信号の状態を他方のプロセッサ中のそ
れらと比較するための手段も設けられている。
さらに、第１の対と同時に同一のＳ／３７０命令を実行
し第２の対のＳ／３７０中のエラーを検出するための、
比較手段をもつ第２の対のＳ／３７０プロセッサが設け
られている。各Ｓ／３７０プロセッサは、第１及びそれ
の相手の第２のプロセッサと、Ｓ／８８ Ｉ／Ｏ装置
と、Ｓ／８８主記憶をもつＳ／８８データ処理システム
などのフォールト・トレラント・システムの個別のＳ／
８８プロセッサに結合されている。各Ｓ／８８プロセッ
サは、それをＩ／Ｏ装置及び主記憶に結合するためのハ
ードウェアを接続されてなる。
個別のＳ／３７０及びＳ／８８プロセッサはそれぞれ、
バス制御ユニットを含む手段によってそのプロセッサ・
バスを互いに接続されてなる。各バス制御ユニットは、
個別のＳ／８８プロセッサをそれの関連ハードウェアか
ら非同期的に切り放し、（１）Ｓ／３７０プロセッサか
らのＳ／３７０コマンド及びデータをＳ／８８プロセッ
サに転送し（２）そのＳ／３７０コマンド及びデータ
を、Ｓ／８８プロセッサによって実行可能なコマンド及
び使用可能なデータに変換するためにＳ／８８プロセッ
サをバス制御ユニットに結合するために、個々のＳ／８
８プロセッサ上で走るアプリケーション・プログラムと
対話する手段を含む。
Ｓ／８８データ処理システムはその後、Ｓ／８８オペレ
ーティング・システムの制御の下でそのコマンド及びデ
ータを処理する。Ｓ／８８データ処理システムはまた、
Ｓ／３７０プロセッサ対のどちらか１つ、または個々の
Ｓ／８８プロセッサ結合対におけるエラー信号に応答
し、その結合対をサービスから除去して他方のＳ／３７
０及びＳ／８８対によってフォールト・トレラント動作
の継続を可能ならしめる。この構成により、Ｓ／３７０
プログラムは、（Ｉ／Ｏ動作のためのＳ／８８システム
の援助により）、Ｓ／３７０及びＳ／８８オペレーティ
ング・システムにあまり変更を加えることなくＳ／８８
の有利な機能を以てフォールト・トレラント（ＦＴ）環
境でＳ／３７０プロセッサによって実行される。
さらに、Ｓ／８８プロセッサの記憶管理は、Ｓ／８８主
記憶中の専用領域を、Ｓ／８８オペレーティング・シス
テムの知識なく重複化されたＳ／３７０プロセッサ対及
びそのオペレーティング・システムに割当てるように制
御される。その重複化されたＳ／３７０プロセッサ対の
プロセッサは、Ｓ／３７０命令及びデータをその専用記
憶領域からフェッチし記憶するために、記憶管理装置及
びＳ／８８バス・インターフェースを介してＳ／８８の
共通バス構造に個別に結合される。
この好適な実施例は、Ｓ／３７０オペレーティング・シ
ステムまたはＳ／３７０アプリケーションを書き直すこ
となくＳ／３７０ハードウェア中でフォールト・トレラ
ンスを実現するための方法と手段を提供する。そして、
フォールト・トレランスをサポートするようにプロセッ
サをカスタム設計することなく、完全なＳ／３７０ Ｃ
ＰＵハードウェア冗長性及び同期が与えられる。Ｓ／３
７０オペレーティング・システム及びフォールト・トレ
ラント・オペレーティング・システム（どちらも仮想メ
モリ・システムである）は、どちらのオペレーティング
・システムをもあまり書き直す必要なく同時に走る。こ
の好適な実施例においては、対等プロセッサ対の間には
ハードウェア／マイクロコード・インターフェースが与
えられ、各プロセッサは異なるオペレーティング・シス
テムを実行する。一方のプロセッサは、ＩＢＭオペレー
ティング・システム（例えばＶＭ、ＶＳＥ、ＩＸ３７０
など）を実行する、マイクロコード制御されるＩＢＭ
Ｓ／３７０エンジンであり、好適な実施例の第２のプロ
セッサは、Ｓ／８８ ＶＯＳ（仮想オペレーティング・
システム）を実行する、ハードウェア・フォールト・ト
レラント環境を制御することのできるオペレーティング
・システム（例えばＩＢＭシステム／８８）を実行する
ハードウェア・フォールト・トレラント・エンジンであ
る。
プロセッサ対の間のハードウェア／マイクロコード・イ
ンターフェースは、その２つのオペレーティング・シス
テムが、ユーザーによって単一のシステム環境として知
覚される環境に共存することを可能ならしめる。このハ
ードウェア／マイクロコード資源（メモリ、システム・
バス、ディスクＩ／Ｏ、テープ、通信Ｉ／Ｏ端末、電源
及び筺体）は、各オペレーティング・システムがそのシ
ステム機能の部分を処理する間に互いに独立に作用す
る。尚、メモリという用語と記憶という用語は、ここで
は同じように使用される。ＦＴプロセッサとオペレーテ
ィング・システムは、エラ検出／分離及び回復と、動的
再構成と、Ｉ／Ｏ動作を管理する。非フォールト・トレ
ラント（ＮＦＴ）プロセッサは、ＦＴプロセッサを意識
することなく本来の命令を実行する。ＦＴプロセッサ
は、ＮＦＴプロセッサには、多重Ｉ／Ｏチヤネルのよう
に見える。
ハードウェア／マイクロコード・インターフェースは、
両方の仮想メモリ・プロセッサが共通のフォールト・ト
レラント・メモリを共有するのを可能ならしめる。各Ｎ
ＦＴプロセッサには、ＦＴプロセッサのメモリ割り振り
テーブルからの連続的な記録ブロックが割当てられる。
ＮＦＴプロセッサの動的アドレス変換機能は、ＦＴプロ
セッサによって割り振られた記憶のブロックを制御す
る。ＮＦＴプロセッサは、オフセット・レジスタの使用
を通じて、そのメモリがアドレス・ゼロでスタートする
ことを認識する。そして、ＮＦＴプロセッサをその記憶
境界に維持するために限界チェックが実行される。ＦＴ
プロセッサは、ＮＦＴ記憶及びＮＦＴアドレス空間の内
及び外のデータのＤＭＡ Ｉ／Ｏブロックにアクセスす
ることができるが、ＮＦＴプロセッサは、その割当てら
れたアドレス空間の外の記憶にアクセスすることは禁止
されている。ＮＦＴ記憶サイズは、構成テーブルを変更
することによって変えることができる。
Ｅ３．別のプロセッサからなるプロセッサへのコマンド
及びデータを禁止するために、そのプロセッサを関連ハ
ードウェアから切り放すこと 既存のプロセッサ及びオペレーティング・システムに新
しい装置を追加するには、一般的に、バスまたはチヤネ
ルを介してハードウェアを取り付け、オペレーティング
・システムのために新しいテバイス・ドライバ・ソフト
ウェアを書くことが必要である。本発明の改善された
「切り放し」機能は、一方のプロセッサをバスまたはチ
ャネルに接続することなく、またバスの占有権を巡って
調停することなく、２つの異なるプロセッサが互いに通
信することが可能となる。それらのプロセッサは、オペ
レーティング・システムをあまり変更することなく、デ
バイス・ドライバを追加する必要なく、通信する。本発
明の機能は、２つの相違するプロセッサが組み合わされ
た時、たとえめいめいのプロセッサが自分本来のオペレ
ーティング・システムを実行していても、ユーザーには
単一のシステムのイメージを与える。
この機能は、より最近になって開発されたオペレーティ
ング・システムによって提示される特殊な機能を、成熟
したオペレーティング・システムのユーザーの見解及び
信頼性と結合する方法及び手段を提供する。この機能
は、２つのシステム（ハードウェア及びソフトウェア）
を結合して新しい第３のシステムを形成する。この分野
の当業者には、この好適な実施例がＳ／８８システムに
結合されたＳ／３７０システムを示しているけれども、
任意の２つの異なるシステムを結合することができるこ
とを理解するであろう。この概念の設計基準は、信頼性
を維持するために成熟したオペレーティング・システム
にはほとんどあるいは全く変更を加えないこと、及びコ
ードの開発期間のためより最近になって開発されたオペ
レーティング・システムに対するインパクトが最初であ
ることである。
この機能は、２つの相違するオペレーティング・システ
ムをそれら固有の特徴を維持しつつ両方の特徴をもつ第
３のシステムに結合する方法に関与する。この発明の好
適な形式は、主に直接メモリ・アクセス・コントローラ
（ＤＭＡＣ）として機能するシステムの間の結合論理を
必要とする。この機能の主要な目的は、フォールト・ト
レラント・プロセッサ（例えば好適な実施例ではＳ／８
８）中で走りフォールト・トレラント・オペレーティン
グ・システム上にあるアプリケーション・プログラム
に、異種プロセッサ（例えば好適な実施例ではＳ／３７
０）及びそのオペレーティング・システムからデータ及
びコマンドを獲得する方法を与えることにある。侵入
（すなわち、監視プログラム対ユーザー状態、メモリ・
マップ、チェッキングなど）を防止するために、どのプ
ロセッサにもハードウェアとソウトフェアの両方の防止
機構が存在する。典型的には、オペレーティング・シス
テムは、割り込み、ＤＭＡチャネル、Ｉ／Ｏ装置及びコ
ントローラなどのすべてのシステム資源を制御する傾向
がある。それゆえ、異なる２つのアーキテクチャを結合
し、この機能を徹底的に設計してしまうことなくこれら
のマシンの間でコマンド及びデータを転送することを、
多くの人々は、膨大な作業であり、現実的でないと考え
ている。
第２図は、この好適な実施例の環境でＳ／８８プロセッ
サに結合されたＳ／３７０プロセッサを図式的に示して
いる。第１図に示すＳ／３７０プロセッサと対照的に、
メモリはＳ／８８バス・インターフェース論理によって
置き換えられ、Ｓ／３７０チャネル・プロセッサは、バ
ス・アダプタ及びバス制御ユニットによって置き換えら
れている。注目すべきであるのは、２重の破線で示すＳ
／３７０バス制御ユニットとＳ／８８プロセッサの間の
相互接続である。
この特徴は、プロセッサ結合論理を、大抵の装置が接続
されるシステム・バスまたはチャネルではなく、Ｓ／８
８フォールト・トレラント・プロセッサの仮想アドレス
・バス、データ・バス、制御バス及び割り込みバス構造
に接続することにある。有効アドレスがフォールト・ト
レラント・プロセッサの仮想アドレス・バス上にあるこ
とを示すストローブ線は、アドレス信号が活動化された
後の数ナノ秒滑動化される。バス・アダプタ及びバス制
御ユニットをもつ結論論理は、ストローブ信号があらわ
れる前にＳ／８８アプリケーション・プログラムによっ
て、予め選択されたアドレス範囲が提供されているかど
うかを決定する。もしこのアドレス範囲が検出されたな
ら、アドレス・ストローブ信号は、フォールト・トレラ
ント・プロセッサ・ハードウェアへ行くことをブロック
される。この信号がブロックされることは、フォールト
・トレラント・ハードウェア及びオペレーティング・シ
ステムが、マシン・サイクルが生じたことを知るのを防
止する。このハードウェア中のフォールト・トレラント
・チェック論理は、このサイクルの間に分離され、この
期間に起こったいかなる活動をも完全に見逃すことにな
る。そして、そのプロセッサ・バス上のすべてのキャッ
シュ、仮想アドレス・マッピング論理及び浮動小数点プ
ロセッサは、マシン・サイクルが発生したことを認識し
ないことになる。すなわち、すべてのＳ／８８ＣＰＵ機
能は「凍結」され、Ｓ／８８プロセッサによるアドレス
・ストローブ信号の確認を待つ。
フォールト・トレラント・プロセッサ論理からブロック
されたアドレス・ストローブ信号は、結合論理に送られ
る。これによりＳ／８８フォールト・トレラント・プロ
セッサに、フォールト・トレラント特殊アプリケーショ
ン・プログラムとそれに接続されたＳ／３７０プロセッ
サの間のインターフェースである結合論理に対する完全
な制御が与えられる。アドレス・ストローブ信号と仮想
アドレスは、結合論理の要素である論理記憶、レジスタ
及びＤＭＡＣを選択するために使用される。第５図は、
適切なレベルにあり適切なアドレスに対応していると決
定される、Ｓ／３７０バス制御論理からの割り込みの検
出の結果を図式的に示すものである。それゆえ、その最
も広い側面においては、切り放し機構は、その関連ハー
ドウェアからプロセッサを切断し、データをそのエンテ
ィティとともに有効に転送するためにプロセッサを異種
エンティティに接続する。
結合論理は、入来Ｓ／３７０コマンドをキューし、Ｓ／
３７０との間で行来するデータを記憶するために使用さ
れる局所記憶をもつ。データ及びコマンドは、結合論理
中の多重ＤＭＡチャネルによって局所記憶へと移動され
る。フォールト・トレラント・アプリケーション・プロ
グラムは、ＤＭＡＣを初期化してＤＭＡＣからの割り込
みにサービスし、ＤＭＡＣは、コマンドが到来した時ま
たはデータのブロックが送信あるいは受信された時、ア
プリケーション・プログラムに通知する働きを行う。動
作を完了するためには、結合論理は、フォールト・トレ
ラント・プロセッサの両側が同期状態にあることを保証
するために、プロセッサのクロツク端の前に、データ・
ストローブ承認線に信号を返さなくてはならない。
アプリケーション・プログラムは、スタートＩ／Ｏ、テ
ストＩ／ＯなどのＳ／３７０タイプのコマンドを受け取
る。アプリケーション・プログラムは次に、各Ｓ／３７
０ Ｉ／Ｏコマンドをフォールト・トレラントＩ／Ｏコ
マンドに変換して通常のフォールト・トレラントＩ／Ｏ
コマンド・シーケンスを初期化する。
これはオペレーティング・システムの周辺でアプリケー
ション・プログラムに対してデータのブロックを入手す
る新規な方法であると考える。それはまた、通常はオペ
レーティング・システムによって実行される機能である
割り込みをアプリケーションが処理することを可能なら
しめる方法でもある。このアプリケーション・プログラ
ムは、フォールト・トレラント・プロセッサをその通常
プロセッサ機能からＩ／Ｏコントローラ機能に随意に切
り換えることができ、それは１サイクル・ベースで単に
それが選択する仮想アドレスによって行なわれる。
このように、異種の命令及びメモリ・アドレシング・ア
ーキテクチャをもつ２つのデータ処理システムが、他方
のシステムが一方のシステムの存在に気付くことなく一
方のシステムが他方のシステムの仮想メモリ空間の任意
の部位に効率的にアクセスすることを可能ならしめるよ
うに緊密に結合される。その他方のシステム中の特殊な
コードは、バス上に特殊アドレスを配置することによっ
てハードウェアを介して一方のシテムと通信する。ハー
ドウェアは、そのアドレスが特殊なものかどうかを判断
する。そしてもしそうなら、ストローブが別のシステム
の回路によって感知されるのをブロックされ、別のシス
テムのＣＰＵが特殊なハードウェアと、両方のシステム
にアクセス可能なメモリ空間を制御することができるよ
うに方向転換される。
その他方のシステムは、必要時、初期化及び構成タスク
などのために、一方のシステムを完全に制御することが
できる。その一方のシステムは、いかようにしてもその
他方のシステムを制御することができないが、その他方
のシステムに対して、次のようにしてサービスの要求を
出すことができる。
すなわち、その一方のシステムは、Ｉ／Ｏコマンドまた
はデータを共通にアクセス可能なメモリ空間中の１つの
システム・フォーマットでステージし、特殊なハードウ
ェアを使用して、その他方のシステムに対して、特殊な
アプリケーション・プログラムを呼び出して活動化させ
る特殊なレベルで割り込みを与える。
その他方のシステムは、ステージされた情報を含むメモ
リ空間へと指向され、そのフォーマットを別のシステム
の固有の形式に変換するようにそれを処理する。次に、
アプリケーシヨン・プログラムは、その変換されたコマ
ンド及びデータ上で本来のＩ／Ｏ動作を実行するように
その他方のシステムの本来のオペレーティング・システ
ムを指令する。このように、上述のすべてのことは両方
のシステムの本来のオペレーティング・システムに対し
て完全に透過的であって、両方のシステムの本来のオペ
レーティング・システムにあまり変更をくわえることな
く起こるのである。
Ｅ４．オペレーティング・システムに対して透過的なシ
ステムに対して割り込みを与えること 現在の大抵のプログラムは、２つ（またはそれ以上）の
状態、すなわち、監視状態またはユーザー状態のうちの
１つの状態で実行する。アプリケーション・プログラム
はユーザー状態で実行し、割り込みなどの機能は監視状
態で走る。
アプリケーションはＩ／Ｏポートに接続し、そのポート
をオープンし、読取、書込または制御の形式のＩ／Ｏ要
求を発行する。その時点で、プロセッサは、タスク切り
換えを行うことになる。オペレーティング・システム
が、Ｉ／Ｏ完了を通知する割り込みを受け取る時、オペ
レーティング・システムはこの情報を読取キューに入れ
それをシステム資源の優先順位によってソートする。
オペレーティング・システムはすべての割り込みベクタ
を自己使用のため留保し、よっていかなる割り込みベク
タも、他のマシンからのＩ／Ｏ要求を通知する外部割り
込みなどの新しい機能には可用でない。
好適な実施例のＳ／８８においては、可用な割り込みベ
クタの大部分は実際には未使用であり、これらは、オペ
レーティング・システムにおいて慣用である「非初期
化」または「疑似」割り込みのための共通エラー・ハン
ドラに対するベクタリングをもたらすためのセットアッ
プである。本発明の好適な実施例は、これらの、さもな
くば未使用であるところのベクタのサブセットを、Ｓ／
３７０結合論理割り込みのための特殊な割り込みハンド
ラに対する適切なベクタと交換する。この変更されたＳ
／８８オペレーティング・システムは、次に、適所に新
規に構成されたベクタによる使用のために再構成(rebou
nd)される。
好適な実施例のシステム／８８は、８つの割り込みレベ
ルをもち、レベル４を除くすべてのレベルで自動ベクタ
(autovector)を使用する。本発明のこの実施例は、これ
らの自動ベクタ・レベルのうちの１つ、すなわち最高レ
ベルの次のレベルであるレベル６を使用する。このレベ
ル６は、通常、システム／８８によってＡ／Ｃ電力擾乱
割り込みのために使用される。
システム／３７０をシステム／８８に結合する論理は、
その割り込み要求をＡ／Ｃ電力擾乱の割り込みとＯＲす
ることによってレベル６に対する割り込みを提供する。
システム初期化の間に、論理割り込みを接合するための
特殊な割り込みハンドラに対する適切なベクタ番号が、
Ｓ／８８オペレーティング・システムに対して透過的で
あるアプリケーション・プログラムによって、結合論理
中に（例えばＤＭＡＣレジスタ中に）ロードされる。
なんらかの割り込みがシステム／８８によって受け取ら
れる時、その割り込みは、その割り込みを処理し最初の
割り込みハンドラ命令をフェッチするためのハードウェ
ア及びＳ／８８プロセッサの内部命令のみを使用して割
り込み承認（ＩＡＣＫ）サイクルを初期化する。そのと
き、プログラム命令の実行は必要とされない。しかし、
ベクタ番号もまた取得され透過的な様式で与えられなく
てはならない。このことは、好適な実施例では、レベル
６の割り込みが結合論理によって提供されるときＳ／８
８を（Ａ／Ｃ電力擾乱のための割り込み提供機構を含
む）その関連ハードウェアから切り放し、Ｓ／３７０−
Ｓ／８８結合論理にＳ／８８プロセッサを結合すること
によって達成される。
より詳しくは、Ｓ／８８プロセッサはその出力に機能コ
ードと割り込みレベルを設定し、ＩＡＣＫサイクルの開
始時点でアドレス・ストローブ（ＡＳ）及びデータ・ス
トローブ（ＤＳ）をも立ち上げ(assert)る。アドレス・
ストローブは、もし結合論理割り込み提供信号が活動状
態にあるなら、ＡＣ電力擾乱割り込み機構を含むＳ／８
８ハードウェアからブロックされ、適切なベクタ番号を
読みだすためにＡＳが結合論理に送られ、その適切なベ
クタ番号は、データ・ストローブによってＳ／８８プロ
セッサ中にゲートされる。データ・ストローブはＳ／８
８ハードウェアからブロックされるので、マシン・サイ
クル（ＩＡＣＫ）は、結合論理割り込みベクタ番号を取
得することに関連してＳ／８８オペレーティング・シス
テムに対して透過的である。
もし結合論理割り込み信号がＩＡＣＫサイクルの開始時
点で活動状態でなかったなら、通常のＳ／８８レベル６
割り込みが行なわれることになる。
Ｅ５．異なる仮想記憶オペレーティング・システムを実
行する２つまたはそれ以上のプロセッサの間で実記憶を
共用すること この機能は、フォールト・トレラント・システムを、フ
ォールト・トレラント記憶をサポートするためのコー
ド、すなわちホットプラギングを介しての記憶ボートの
除去及び挿入と、こわれたデータの瞬間的検出と、もし
適当ならその回復をサポートするためのコードをもたな
い異種プロセッサ及びオペレーティング・システムに結
合する。
この機能は、めいめいが異なる仮想オペレーティング・
システムを実行する２つまたはそれ以上のプロセッサが
両方のオペレーティング・システムに対して透過的であ
るような様式で単一の実記憶を共有し、これら複数のプ
ロセッサの間のデータ転送を行うことができるように１
つのプロセッサが、別のプロセッサの記憶にアクセスす
ることができるような手段と方法を提供する。
この機能は、ユーザーには２つに見えるオペレーティン
グ・システム環境を結合して、ユーザーに単一のオペレ
ーティング・システムのように見えるようにする。各オ
ペレーティング・システムは、通常自己の実記憶空間全
体を制御する仮想オペレーティング・システムである。
この発明は、共通システム・バスを介して両方のプロセ
ッサによって共有される実記憶空間を１つだけもつ。そ
して、どちらのオペレーティング・システムも実質的に
書き直されることはなく、どちらのオペレーティング・
システムも他方のオペレーティング・システムが存在
し、あるいは実記憶が共有されていることを知らない。
この機能は、第１のオペレーティング・システムの記憶
割り振りキューを検索するために第１のプロセッサ上で
走るアプリケーション・プログラムを使用する。そし
て、第２のオペレーティング・システムの必要条件を満
足するに十分な連続的な記憶空間が見出されると、この
記憶空間は、ポインタを操作することによって、第１の
オペレーティング・システムの記憶割り振りテーブルか
ら除去される。第１のオペレーティング・システムは、
もしアプリケーション・プログラムが第１のオペレーテ
ィング・システムに記憶を返さないなら、この除去され
た記憶の使用権（例えば、再割り振りする能力）をも
つ。
第１のオペレーティング・システムは、Ｉ／Ｏの立場か
らは第２のオペレーティング・システムに対して従属し
ており、第２のオペレーティング・システムに対してＩ
／Ｏコントローラとして応答する。
第１のオペレーティング・システムは、全てのシステム
資源の支配者であり、好適な実施例ではハードウェア・
フォールト・トレラント・オペレーティング・システム
である。第１のオペレーティング・システムは、初期的
には（第２のオペレーティング・システムのために「盗
まれた」記憶を例外として）記憶を割り振り且つ割り振
り解除し、全ての関連ハードウェア障害及び回復を処理
する。その目的は、オペレーティング・システムに大幅
な変更を加えることなく２つのオペレーティング・シス
テムを結合することである。各オペレーティング・シス
テムは、自分がすべてのシステム記憶を制御していると
信じなくてはならない。なぜなら、それが両方のプロセ
ッサによって使用されつつある単一の資源だからであ
る。
システムに電源が投入されたとき、第１のオペレーティ
ング・システムとそのプロセッサは、システムの制御を
引き受け、ハードウェアが第２のプロセッサをリセット
状態に保持する。第１のオペレーティング・システムは
システムをブートし、どれだけの量の実記憶があるかを
決定する。オペレーティング・システムは結局はすべて
の記憶を４ＫＢ（４０９６バイト）ブロックに構成し、
可用な各ブロックを記憶割り振りキュー中にリストす
る。キュー中にリストされた各４ＫＢブロックは、可用
な次の４ＫＢブロックを指し示す。第１のシステムによ
って使用される記憶は、除去されるか、キューの先頭か
ら４ＫＢブロックとして追加されるかのどちらかであ
る。そしてブロック・ポインタは適宜調節される。ユー
ザーがオペレーティング・システムからメモリ空間を要
求する時、その要求は、キューから実メモリの必要な数
の４ＫＢブロックを割当てることによって満足される。
その記憶が最早必要でなくなったとき、ブロックはキュ
ーに戻される。
次に、第１のオペレーティング・システムが、システム
を構成する、モジュール・スタートアップと呼ばれる一
連の機能を実行する。このモジユール・スタートアップ
によって実行されるアプリケーション・プログラムは、
第１のオペレーティング・システムから記憶を捕捉しそ
れを第２のオペレーティング・システムに割り振るため
に使用される新しいアプリケーシヨンである。このプロ
グラムは、記憶割り振りリスト全体を走査し記憶の４Ｋ
Ｂブロックの連続的なストリングを見出す。このアプリ
ケーション・プログラムは次に、そのキューの一部のポ
インタをブロックのその連続的なストリングに対応する
ように変更し、以て第１のオペレーティング・システム
のメモリ割り振りリストから記憶の連続的なブロックを
除去する。好適な実施例においては、除去された第１の
４ＫＢブロックに先行する４ＫＢブロックのポインタ
が、その除去されたブロックの連続的なストリングの直
ぐ次に続く４ＫＢブロックを指し示すように変更され
る。
この時点で第１のオペレーティング・システムは、もし
システムが再ブートされずアプリケーション・プログラ
ムが記憶ポインタを返しもしないならこの実メモリ空間
のことを知らずそれの制御も有さない。それはあたかも
第１のオペレーティング・システムが、それ自体上で走
るプロセスに割り振られ、再割り振り可能でない実記憶
のセグメントを考慮しているかのようである、というの
は、ブロックはテーブルから除去され、ユーザーに単に
割当てられているのではないからである。
除去されたアドレス空間は次に、第２のオペレーティン
グ・システムへと向けられる。第１のオペレーティング
・システムから取得された第２のオペレーティング・シ
ステムに与えられたアドレス・ブロックを、第２のオペ
レーティング・システムに対してアドレス・ゼロから始
まるように見せるハードウェア・オフセット論理が存在
する。第２のオペレーティング・システムは次に、あた
かも自己の実記憶であるかのように、第１のオペレーテ
ィング・システムから取得した記憶を制御し、自己の仮
想記憶マネジャを通じてその記憶を制御する。すなわ
ち、第２のシステムによって発行された仮想アドレス
を、その割当てられた実記憶アドレス空間内の実アドレ
スに変換する。
第１のオペレーティング・システムは、第２のプロセッ
サの記憶空間にＩ／Ｏデータを出入することができる
が、第２のプロセッサのプロセッサが追加記憶空間につ
いて知らないため、第２のプロセッサは、その割り振ら
れた空間から読み書きすることができない。もし第２の
オペレーティング・システム中でオペレーティング・シ
ステムの誤動作が生じると、ハードウェア・トラップ
が、第２のオペレーティング・システムが第１のオペレ
ーティング・システムの空間に不用意に書き込みを行う
のを防止することになる。
第２のオペレーティング・システムに割り振られた記憶
空間の量は、ユーザーによって、モジュール・スタート
アップ・プログラム中のテーブルに定義される。もしユ
ーザーが、第２のプロセッサが１６メガバイトをもつよ
うに望むなら、ユーザーはそのことをモジュール・スタ
ートアップ・テーブル中に定義し、アプリケーション・
プログラムがそれだけの空間を第１のオペレーティング
・システムから獲得することになる。特殊ＳＶＣ（サー
ビス・コール）により、アプリケーション・プログラム
が、ポインタを変更することができるように、第１のオ
ペレーティング・システムの監視領域にアクセスするこ
とが可能ならしめられる。
両方のオペレーティング・システムが同一の記憶を共有
することが望ましい理由は、その記憶が第１のプロセッ
サ上でフォールト・トレラントであり、第２のプロセッ
サが第１のプロセッサからのフォールト・トレラント記
憶及びＩ／Ｏを使用することが許されるからである。第
２のプロセッサは、ハードウェアのうちのあるものを複
製し、アドレス、データ及び制御線のうちのあるものを
比較することによってフォールト・トレラントとなされ
る。これらの技術を使用することによって、第２のプロ
セッサは、フォールト・トレラント能力をもたないにも
かかわらず、事実上、フォールト・トレラント・マシン
となる。また、各異種プロセッサ毎に設けられた個別の
実記憶を用いることにより、第２のタイプのプロセッサ
及びオペレーティング・システムを２つ以上、第１のタ
イプのオペレーティング・システムに結合することがで
きる。
好適な実施例では、第１のオペレーティング・システム
は、フォールト・トレラントＳ／８８のオペレーティン
グ・システムであり、第２のオペレーティング・システ
ムは、Ｓ／３７０のオペレーティング・システムのうち
の１つであり、第１及び第２のプロセッサはそれぞれＳ
／８８及びＳ／３７０プロセッサである。この機能は、
通常非フォールト・トレラントであるシステムをして、
フォールト・トレラント・システムによって維持される
フォールト・トレラント記憶を使用することを可能なら
しめるのみならず、非フォールト・トレラント・システ
ムをして、（１）フォールト・トレラント・システムに
よって維持されるフォールト・トレラントＩ／Ｏ装置に
対するアクセスを共有し、（２）チャネル対チャネル結
合の対した遅延を生じることなくより効率的な様式でシ
ステム間のデータ交換を可能ならしめるのである。
Ｅ６．単一システム・イメージ 単一システム・イメージという用語は、ユーザーの遠隔
データ及び資源（例えば、プリンタ、ハードファィルな
ど）に対するアクセスが、ユーザーにとって、そのユー
ザーのキーボードに接続されているローカル端末のデー
タ及び資源に対するアクセスと同一に見えるようなコン
ピュータ・ネットワークを特徴づけるために使用され
る。このとき、ユーザーは、オブジェクトのネットワー
ク中の位置を知る必要なく単に名前でデータ・ファイル
または資源にアクセスすることができる。
ここで、「誘導された(derived)単一システム・イメー
ジ」という概念が新しい用語として導入され、これは、
単一システム・イメージをもつネットワークに直接接続
するための設備は欠くけれども、効果的な単一システム
・イメージによってそれに直接接続するためにネットワ
ークのハードウェア及びソフトウェア資源を利用するネ
ットワークのコンピュータ要素に適用することを意図し
ている。
説明の便宜上、「誘導された単一システム・イメージ」
の効果を生じさせるための、コンピュータ・システムの
直接接続は、そのシステム及びネットワークの要素の間
のさまざまな程度の結合によって有効化することができ
る。ここで使用する「緩い結合」という用語は、ネット
ワークの一部である、誘導されたコンピュータと「本来
の」コンピュータのＩ／Ｏチャネルを介して有効化され
た結合である。「緊密結合」とは、誘導されたコンピュ
ータと「本来の」コンピュータのおのおのをして、直接
的に（すなわち、既存のＩ／Ｏチャネルを使用すること
なく）互いに通信することを可能ならしめる特殊なハー
ドウェアを通じて確立される、それらの関係を記述する
ために使用される。
いま考慮する、「透過的緊密結合」と称する特殊なタイ
プの緊密結合は、各コンピュータ（誘導されたコンピュ
ータと「本来の」コンピュータ）のおのおのをして、め
いめいのコンピュータのオペレーティング・システムが
利用を意識することがないような様式で、他方のコンピ
ュータの資源を利用することを可能ならしめる結合ハー
ドウェアの適用に関与するものである。透過的緊密結合
は、結合ネットワークにおいてコスト及び性能上の利点
を達成するためのベースを形成する。結合ハードウェア
のコストは、設計の複雑さにも拘らず、さもなければ必
要とされるであろうところのオペレーティング・システ
ム・ソフトウェアの大幅な変更を回避することによって
実減される節約による埋め合わせ以上のものである。性
能上の利点は、結合インターフェースにおける直接結合
及び帯域干渉の低減によるより迅速な接続から生じてく
る。
「ネットワーク」という用語は、ここでは、ある特殊な
プロトコルに従い多くの相違するマシン・タイプのもの
が接続されるような大規模な国際遠隔通信／衛星接続の
構成である、現在より一般的なネットワークの概念より
も限定的である。ここではむしろ、「ネットワーク」
は、システム／８８の接続された複合体、または単一シ
ステム・イメージの特徴をもつ別のプロセッサの接続さ
れた複合体に当てはまるように使用される。
ここで考慮する単一システム・イメージの概念を説明す
るためにいくつかの注意深く定義された用語が使用さ
れ、この発明の次のような特殊な実施例を説明の根拠と
して使用するとことにする。
（ａ）高速データ相互接続（ＨＳＤＩ）とは、個別のハ
ードウェア・ユニット間のデータ転送のためのハードウ
ェア・サブシステム（及びケーブル）のことをいう。
（ｂ）リンクとは、完全に、別のソフトウェア・オブジ
ェクトに対する多重部分ポインタからなり、別名のキャ
ラクタを大部分もつソフトウェア構成またはオブジェク
トのことをいう。
（ｅ）モジュールとは、筺体、電源、ＣＰＵ、メモリ及
びＩ／Ｏ装置のそれぞれを少なくとも１つもつ自立的処
理装置のことをいう。モジュールは、追加の周辺装置を
取り囲んでより大型の単一モジュールを形成するように
複数の筺体をボルトで繋ぎあわせることによって拡張す
ることができる。Ｉ／Ｏには外部的なものもあって（端
末、プリンタ）、ケーブルによって筺体に接続される。
それらは、単一モジュールの一部と見なされる。モジュ
ールはＣＰＵ複合体を１つだけもつ。
（ｄ）ＣＰＵ複合体とは、同一の筺体内にある１つまた
はそれ以上の単一または双対プロセッサ・ボードのこと
であって、単一のＣＰＵとして動作するようにオペレー
ティング・システム・ソフトウェアによって管理され制
御される。導入されるプロセッサ・ボードの実際の数に
関係なく、どのユーザー・プログラムまたはアプリケー
ション・プログラムは、あたかも一個のＣＰＵが存在す
るかのように書かれ実行される。処理作業量は、可用な
ＣＰＵボードの間でおおまかには共用され、複数のタス
クを並行して実行することもできるが、各アプリケーシ
ョン・プログラムに与えられるのは「単一ＣＰＵイメー
ジ」である。
（ｄ）オブジェクトとは、階層的な名称によって一意的
に識別することができるシステム（ディスク、テープ）
中に記憶される（実行可能プログラム）データの集まり
のことである。リンクは別のリンクに対する、一意的に
名付けられたポインタであり、よってオブジェクト自体
であると考えられる。Ｉ／Ｏポートは、特殊Ｉ／Ｏ装置
（データ・ソースまたはターゲット）を指し示す、一意
的に名付けられたソフトウェア構成であり、よってやは
りオブジェクトである。オペレーティング・システム
は、オブジェクト名の重複を効率的に防止する。
「単一システム・イメージ」という用語は、従来の文献
で一貫的に使用されている訳ではないので、ここでは
「誘導された単一システム・イメージ」について詳細に
説明することにする。「単一システム・イメージ」とい
う用語を定義し記述することにおいて、「イメージ」と
は、システム及び環境に対するアプリケーション・プロ
グラムの支点のことを言うものとする。この文脈での
「システム」とは、アプリケーションのプログラマが命
令を指向するところのハードウェア（ＣＰＵ複合体）及
びソフトウェア（オペレーティング・システムとそのユ
ーティリィ）の結合を意味する。「環境」とは、オペレ
ーティング・システムに対するサービス要求を通じて、
オペレーティング・システムによってアクセス可能であ
り従ってプログラマによって間接的にアクセス可能であ
るすべてのＩ／Ｏ装置及びその他の接続された設備を意
味する。
真に単一の、オペレーティング・システムをもつ自立的
コンピュータは、プログラマに対して単一システム・イ
メージを提供しなくてはならない。プログラマが眺める
この「イメージ」が変わり始めるのは、Ｉ／Ｏ装置及び
分散処理を共有するために複数のシステムを互いに結合
することを要望するときだけである。すなわち、遠隔通
信線（ケーブルの場合さえも）を介しての２つのマシン
の通常の相互接続は、拡張された機能を利用するため
に、プログラマに、２つの環境を理解しその処理を習得
することを強いるのである。
一般的に、別の環境の設備にアクセスするためには、プ
ログラマは、自分のローカルのオペレーティング・シス
テムに、別のオペレーティング・システムに対する必要
条件を通信するように要求し、これらの必要条件を詳細
に記述しなくしはならない。
プログラマは次に、任意の長さの遅延の後、（適切な順
序で）要求の結果を非同期的に受け取る能力をもたなく
てはならない。複数メッセージの処理と制御及びマシン
間のデータ転送は、両方のマシンに相当な処理オーバー
ヘッドをもたらし、そのような双対システム環境ではプ
ログラマにとってやっかいで、非能率で困難な状況にな
ることがある。また、そのように慣用的に接続されたマ
シンの数が増大するにつれて、プログラマにとっての複
雑度は激増する。
システム／８８のもとのデザインは、この状況を簡単化
し、プログラマに対して単一システム・イメージを与え
るための手段、すなわち、各モジュール間のＨＳＤＩ接
続、及び各モジュール内のＨＳＤＩ駆動ソフトウェアを
含んでいた。このとき、例えば２モジュール・システム
においては、２つのオペレーティング・システムの各々
がシステム全体について「知り」、他方のオペレーティ
ング・システムの動的な介在なくＨＳＤＩを亙る設備に
アクセスすることができる。通信オーバーヘッドの低減
も相当である。
さまざまなサイズとモデル・タイプの多数のモジュール
をＨＳＤＩを介して接続し、プログラマにとって（拡張
可能な）環境のように見えるシステム複合体を形成する
ことができる。そして、プログラマの製作物、すなわち
アプリケーション・プログラムは、このシステム複合体
のディスクに記憶し、複合体中の任意のＣＰＵで実行
し、複合体の実質的に任意の端末から制御あるいはモニ
タし、データを複合体の任意のＩ／Ｏ装置の間で転送す
ることができ、しかもそれにはいかなる特殊なプログラ
ミング的配慮は要さず、従来の方法よりも実行効率が改
善されている、という次第である。
オペレーティング・システム及びそのさまざまの機能と
設備は、本来的に分散環境を想定し、ユーザーが、さま
ざまなエンティティ（ユティリティ、アプリケーショ
ン、データ、言語プロセッサなど）が存在する場所に係
わったりそれに制御を及ぼす必要がないような環境内で
動作するような方法で書かれている。このことの全てを
可能ならしめるための重要な点は、各オブシェクトが固
有な名前をもつなくてはならない、という強制された規
則である。この規則は、最も基本的な名前修飾子がモジ
ュール名であり、それ自体が複合体内で固有でなくては
ならないので、システム複合体全体に容易に拡張され
る。それゆえ、複合体全体でどれかのオブジェクトを見
付けだすのは、それに正しく名前をつけるのと同じ位に
簡単である。オフヘジェクトに名前を付けることは、リ
ンクを与えることによってプログラマのために簡易化さ
れ、それにより、非常に短い別名ポインタが、極めて長
く複雑な名前をもつオブジェクトの名前に置き換えられ
ることが可能となる。
この相互接続されたＳ／８８モジュール内で「誘導され
た単一システム・イメージ」の概念を達成するために、
複数のＳ／３７０プロセッサが、Ｓ／８８プロセッサに
対して、Ｓ／３７０ユーザーのために、Ｓ／８８単一シ
ステム・イメージの少なくともある側面を提供するよう
に結合される。Ｓ／３７０プロセッサ及びオペレーティ
ング・システムは、これらの機能を与えない。
Ｓ／８８モジュール内には、１つまたはそれ以上のＳ／
３７０プロセッサが与えられる。Ｓ／８８プロセッサ
は、各Ｓ／３７０プロセッサに一意的に結合される。見
て取れるように、各Ｓ／３７０プロセッサは重複化さ
れ、フォールト・トレラント動作のためにＳ／８８ソウ
トフェアによって制御される。Ｓ／８８とＳ／３７０プ
ロセッサのこの一意的な直接結合は、好適には前述の切
り放し及び割り込み機構によって行なわれ、Ｓ／８８及
びＳ／３７０オペレーティング・システムの両方に対し
て透過的であるプロセッサの間でデータ転送を行う。そ
して、どちらのオペレーティング・システムも、他方の
プロセッサまたはオペレーティング・システムの存在に
気づかない。
各Ｓ／３７０プロセッサは、Ｓ／３７０主記憶、及びエ
ミュレートされたＳ／３７０ Ｉ／ＯチャネルとＩ／Ｏ
装置を完全に提供するために、フォールト・トレラント
Ｓ／８８システムを使用する。このＳ／３７０は、Ｓ／
８８の一部でない主記憶、チャネル、またはＩ／Ｏ装置
をもたず、これらの設備は全て設計によりフォールト・
トレラントである。
システム構成時に、各Ｓ／３７０プロセッサには、Ｓ／
８８スプールからの主記憶の１乃至１６メガバイトの専
用連続ブロックが割当てられる。このブロックは、Ｓ／
８８オペレーティング・システムが不意にすらもアクセ
スすることができないように、Ｓ／８８の構成テーブル
から除去される。フォールト・トレラント・ハードウェ
ア・レジスタは、各Ｓ／３７０のための記憶ポインタを
保持し、以てＳ／３７０は、割当てられた以外の主記憶
にアクセスするすべがない。その結果は、Ｓ／３７０に
よって完全に慣用的な単一システムの視点が与えられ、
メモリのフォールト・トレラントな側面は、完全に透過
的である。Ｓ／８８中のアプリケーション・プログラム
（ＥＸＥＣ３７０）は、実際のＳ／８８装置及びＳ／８
８オペレーティング・システム・コールを使用してＳ／
３７０チャネル及びＩ／Ｏ装置をエミュレートする。そ
れはアプリケーション・プログラムであるのでＳ／８８
複合体の単一システム・イメージをもち、以てこの視点
は、Ｓ／３７０の「疑似チャネル」全体に拡張される。
その逆の観点、すなわちＳ／３７０オペレーティング・
システムの観点（拡張によるアプリケーション・プログ
ラム）からは、全てのＩ／Ｏ動作が行なわれる窓（チャ
ネル）を視覚化してみることができる。すなわち、窓は
性質は変わらず、すなわちＳ／３７０プログラマは変わ
る必要がないが、その窓が拡大される視点は、「単一シ
ステム・イメージ」属性を有している。そうして、わず
かな概念的なステップが、Ｓ／８８によって管理される
ものである、単一のデータベースを効率的に管理する多
数のＳ／３７０を描き出すのである。
この接続技術の結論は、比較的簡単で迅速な各Ｓ／３７
０の動的再構成である。チャネル「窓」は双方向であ
り、Ｓ／８８制御プログラムＥＸＥＣ３７０は、その反
対側にある。ＥＸＥＣ３７０は、Ｓ／３７０ＣＰＵを停
止し、再初期化し、再構成し、再開させる完全な能力を
もつ。こうして、単一システム・イメージ属性（Ｓ／８
８ Ｉ／Ｏ及びオペレーティング・システム）を所有す
る別の設備を使用したＳ／３７０ Ｉ／Ｏ設備の透過的
なエミュレーションによって、この属性は拡張されＳ／
３７０に供される。
Ｓ／３７０には、それゆえ、オブジェクト位置従属性が
与えられている。そのユーザーは、Ｓ／８８オペレーテ
ィング・システム・ディレクトリにおいて割当てられた
名前である、その名前によってデータ・ファィルまたは
他の資源にアクセスすることができる。ユーザーは、Ｓ
／３７０及びＳ／８８モジュールの複合体におけるデー
タ・ファイルの位置について知る必要はない。
１つのモジュール中のＳ／３７０処理装置によって発行
されたＳ／３７０ Ｉ／Ｏコマンドは、同一または他の
接続されたモジュール中にあるデータ・ファィルなどに
アクセスするために、同一モジュール中のＳ／３７０処
理装置に緊密に結合された関連Ｓ／８８処理装置によっ
て（あるいは、モジュール９に相互接続され、マルチプ
ロセッシングをサポートするＳ／８８仮想オペレーティ
ング・システムの同一のコピーによって制御される別の
Ｓ／８８処理装置によって）処理される。そのコマンド
は、アクセスされたファィルを、要求側Ｓ／３７０処理
装置に戻すか、例えば別のファィルと組合せるためにそ
れらを別のモジュールへと送る。
Ｅ７．要約 このようにして、２つの仮想オペレーティング・システ
ム（Ｓ／３７０ ＶＭ、ＶＳＥ、またはＩＸ３７０及び
Ｓ／８８ ＯＳ）の機能が１つの物理的システムに組み
合わされる。Ｓ／８８プロセッサはＳ／８８ ＯＳを走
らせ、そのシステムのフォールト・トレラント的側面を
処理する。それと同時に、１つまたはそれ以上のＳ／３
７０プロセッサがＳ／８８ラックに差し込まれ、各Ｓ／
３７０プロセッサ毎に、Ｓ／８８ ＯＳによって、１乃
至１６メガバイトの連続的なメモリが割り振られる。各
Ｓ／３７０仮想オペレーティング・システムは、そのメ
モリ位置がアドレス０で開始すると考え、そのメモリ
を、通常のＳ／３７０動的メモリ割り振り及びページン
グ技術を用いて管理する。Ｓ／３７０は、Ｓ／３７０が
Ｓ／８８メモリ空間にアクセスするのを防止するために
限界チェックされる。Ｓ／８８は、Ｓ／８８がＩ／Ｏデ
ータをＳ／３７０ Ｉ／Ｏバッファに移動しなくてはな
らないので、Ｓ／３７０アドレス空間にアクセスしなく
てはならない。Ｓ／８８オペレーティング・システム
は、全てのハードウェア及びＩ／Ｏ装置に対して支配権
をもつ。単一システム環境において対等プロセッサ対
は、どちらのオペレーティング・システムをもあまり書
き直すことなく、めいめいのオペレーティング・システ
ムを実行する。
８．序論−従来のシステム／８８ 本発明の実施例は、（ＶＭ、ＶＳＥ、ＩＸ３７０などの
Ｓ／３７０オペレーティング・システムのどれかの制御
の下でＳ／３７０命令を実行する）ＩＢＭシステム／３
７０（Ｓ／３７０）が、単一システム・イメージのシス
テム／８８機能と、ホットプラグ可能性と、瞬間的エラ
ー検出と、Ｉ／Ｏ負荷分散と、故障分離及び動的再構成
可能性をもつＳ／３７０処理装置のフォールト・トレラ
ント動作を可能ならしめるような方法で、（Ｓ／８８シ
ステム命令を、フォールト・トレラント環境で、Ｓ／８
８オペレーティング・システムの制御の下でフォールト
・トレラント的に実行する）ＩＢＭシステム／８８（Ｓ
／８８）処理装置に緊密に結合されてなる好適な形式に
関して説明される。
インターナショナル・ビジネス・マシーンズ・コーポレ
ーションによって販売されてるＩＭＢシステム／８８
は、１９８６年に発行された、IBM System Digest第２
版、及び他の入手可能なＳ／８８刊行物に説明されてい
る。モジュール１０（第６Ａ図）を含むシステム／８８
のコンピュータ・システムは、高信頼性オンライン・シ
ステム処理を必要とする顧客の要請を満たすように設計
された高可用性システムである。システム／８８は、２
重化されたハードウェア・アーキテクチャを、フォール
ト・トレラント・システムを提供するように、複雑なオ
ペレーティング・システム・ソフトウェアと結合する。
システム／８８はまた、システム／８８高速データ相互
接続（ＨＳＤＩ）（第６Ｂ図）を通じた多重システム／
８８モジュール１０ａ、１０ｂ、１０ｅ、及びシステム
／８８ネットワークを通じた（第６ｅ図）モジュール１
０ｄ乃至１０ｇの接続によって垂直方向の拡張を与え
る。
システム／８８は、要素の故障が発生した時それがどこ
かを検出し、そのような故障によってもたらされるエラ
ー及び中断がシステムに導入されるのを防止するように
設計されている。フォールト・トレランスはシステム／
８８ハードウェア設計の一部であるので、アプリケーシ
ョン・プログラムの開発者によるプログラミングを必要
としない。すなわち、フォールト・トレランスは、ソフ
トウェアのオーバーヘッドまたは性能の低下をもたらす
ことなく達成される。システム／８８は、プロセッサ、
直接アクセス記憶装置（ＤＡＳＤ）、ディスク、メモリ
及びコントローラなどの主要な構成要素を複写（２重
化）することによってフォールト・トレランスを達成す
る。もし２重化された要素が故障すると、その２重化さ
れた相手が自動的に処理を継続し、システムは末端ユー
ザーに対して可用的であり続ける。システム／８８及び
そのソフトウェア製品は、拡張の容易性と、ユーザー間
の資源を共有と、複雑な必要条件に対する解決を与えつ
つ、端末ユーザーに対して単一システム・イメージを維
持するのである。
単一システム・イメージは、ネットワークまたはＬＡＮ
によって相互接続され、めいめいが自分のファイルとＩ
／Ｏをもつ多くのプロセッサからなり、ユーザーに対し
て、単一マシンにログオンしているかのごとき印象を与
える分散処理環境である。オペレーティング・システム
は、ユーザーをして、ディレクトリを変更するだけで、
１つのマシンから別のマシンへ移行することを可能なら
しめる。
適切な計画により、システム／８８が走っている間に、
末端ユーザーに対する単一システム・イメージを保った
ままで、システム／８８の処理容量を拡張することがで
きる。システム／８８ＨＳＤＩを使用して複数の処理モ
ジュールをシステムに結合し、システム／８８ネットワ
ークを使用して複数のシステムをネットワークに結合す
ることにより、水平方向の拡張が達成される。
システム／８８処理モジュールは、第６Ａ図に示すよう
に、完全な、単独コンピュータである。システム／８８
システムは、単一モジュールであるか、または、第６Ｂ
図に示すようにＩＢＭ ＨＳＤＩを用いた、ローカル・
ネットワークである。遠隔伝送設備を使用したシステム
／８８ネットワークは、ユーザーに対して単一システム
・イメージを形成するように複数のシステムを相互接続
するために使用される設備である。長距離ネットワーク
を形成するために、通信回線によって、２つまたはそれ
以上のシステムを相互接続することができる。この接続
は、直接ケーブル、リースされた電話回線、またはＸ．
２５ネットワークを通じて行うことができる。システム
／８８ネットワークは、遠隔資源に対する参照を検出
し、ユーザーには完全に透過的に、モジュールとシステ
ムの間でメッセージを経路指示する。
ホットプラグ可能性とは、システム動作を中断させるこ
となく多くのハードウェア交換を可能ならしめるもので
ある。システム／８８は、故障した要素をサービスから
外し、２重化した一方の側によってサービスを続け、全
くオペレータの介入なく、故障要素上で表示装置を点灯
させる。すると、処理が続いている間に、顧客またはサ
ービス要因が、故障した２重化ボードを除去し交換する
ことができる。このとき、顧客に対する恩恵として、タ
イムリーに修理できることと、保守コストが低いことが
ある。
システム／８８は、フォールト・トレラント、連続動作
マシンではあるけれども、マシン動作を停止させる必要
がある時もある。そのような例としては、システム／８
８オペレーティング・システムのアップグレード、ハー
ドウェア構成の変更（主記憶の追加）、またはある種の
サービス手続がある。
２重化されたシステム／８８の要素とシステム／８８ソ
フトウェアは、データの完全性を維持することを支援す
る。システム／８８は、故障または故障時点の過渡エラ
ーを検出し、それをアプリケーション・プログラムまた
はデータに伝搬しないようにする。データは汚染から保
護され、システムの完全性が維持される。各要素は、自
己のエラー検出論理及び診断手段をもっている。このエ
ラー検出論理は、各マシン・サイクルの並列動作の結果
を比較する。
もしシステムが要素誤動作を検出したなら、その要素は
自動的にサービスから除去される。そして、故障要素が
内部診断によってチェックされている間に、処理は、２
重化した他方の側で続けられる。この故障検出機能は、
処理が２重化した他方の側で続けられる間に、サービス
から除去された故障要素上で自動的に診断ルーチンを走
らせる。もしその診断によりある要素の交換の必要あ
り、との決定がなされたなら、システム／８８は、その
問題を報告するために、自動的にサポート・センターを
呼び出すことができる。すると、顧客は、迅速な修理
と、低い保守コストから恩恵を受ける訳である。
システム／８８は一般的には、米国特許第４４５３２１
５号、同第４５９７０８４号、同第４６５４８５７号及
び同第４８１６９９０号に基づく。米国特許第４４５３
２１５号の一部が本願の第７図及び第８図に図式的に示
されている。
第７図及び第８図のコンピュータ・システムは、処理装
置１２と、ランダム・アクセス記憶装置１６と、周辺制
御装置２０、２４、３２と、モジュールの複数の装置の
間の全ての情報を与える単一のバス構造をもつプロセッ
サ・モジュールを有する。各プロセッサ・モジュール内
のバス構造は、２重化対バスＡ、Ｂをもち、各機能ユニ
ット１２、１６、２０、２４、３２も同一の相手ユニッ
トをもつ。非周期周辺装置によって動作する制御装置以
外の各ユニットは、通常、その相手ユニットと、ステッ
プをロックされて同期的に動作する。例えば、プロセッ
サ・モジュールの２つのメモリ・ユニット１６、１８は
通常、ともに２つの対バスＡ、Ｂを駆動し、ともにバス
構造３０によって完全に同期して駆動される。
コンピュータ・システムは、プロセッサ・モジュール内
の各機能レベルで故障検出を行う。この機能を達成する
ために、エラー検出器が各ユニット内のハードウェア動
作を監視し、ユニット間の情報転送をチェックする。エ
ラーの検出により、プロセッサ・モジュールが、エラー
を生じたバスまたはユニットが別のユニットに情報を転
送しないようにエラーを生じたバスまたはユニットを分
離し、そのモジュールは動作を継続する。その継続され
る動作は、故障のバスまたはユニットの相手側のバスま
たはユニットを使用する。エラーの検出が情報の転送に
先行する場合、継続される動作は、その転送を、故障が
ない場合にその転送が行なわれるであろう時間と同一の
時間にその転送を行うことができる。エラー検出が情報
転送と同時である時には、継続される動作は、転送を反
復することができる。
コンピュータ・システムは、上述の故障検出及び回復動
作を迅速に、すなわち１動作サイクル以内に行うことが
できる。コンピュータ・システムは、有効性があやしい
データ転送を、高々単一情報転送分もつだけであるの
で、全体のデータ有効性を保証するためには転送を反復
しさえすればよい。
プロセッサ・モジュールは、フォールト・トレラント動
作を与えるために、相当なハードウェア冗長性をもって
いるけれども、２重化ユニットをもっていないモジュー
ルでも、やはり完全に動作する。
この機能的ユニット冗長性は、どれかのユニットで故障
が生じた時、モジュールが動作を継続するのを可能なら
しめる。一般的に、プロセッサ・モジュールは、故障が
検出されない限り、選択された同期性を以て、連続的に
動作する。そして、どれかのユニットで故障が検出され
ると、そのユニットは、モジュールの他のユニットに情
報を転送することができないように、分離され、切り放
される。切り放されたユニットの相手は、通常、実質的
に中断なく動作を継続する。
フォールト・トレラント動作を与えるための、モジュー
ル内の機能ユニットの双対２重化に加えて、プロセッサ
・モジュール内の各ユニットは、一般的に、データ転送
に関連するハードウェアの複製をもつ。この機能ユニッ
ト内の複製の目的は、別のユニットとは独立に、そのユ
ニット内で障害をテストすることにある。エラー検出構
造などの、モジュール内の別の構造は、一般的には２重
化されない。
プロセッサ・モジュールの全てのユニットにサービスを
行う共通バス構造は、好適には、前述の２レベルの複製
と、Ａバスと、Ａバスを複製するＢバスと、Ｘバスを形
成する３組の導体をもつ。Ａ及びＢバスのおのおのは、
同一のセットのサイクル定義、アドレス、データ、パリ
ティ及び、ユニットの間のエラー情報の転送を警告する
ために比較することのできる他の信号を流す。２重化さ
れていないＸバスの導体は、一般的には、タイミング、
エラー状態、及び電力などの、モジュール全体の信号及
び他の動作信号を流す。追加的なＣバスは、相手のユニ
ットとの間のローカル通信のために設けられている。
プロセッサ・モジュールは、ユニットの２重化部分の動
作を比較し、パリティ及び他のエラー・チェック・コー
ドを使用することなどの、各機能ユニット内の技術の結
合と、供給電圧などの動作パラメータの監視によって、
故障を検出する。各中央処理装置は２つの冗長処理部分
をもち、もし比較結果が無効を示すなら、その処理ユニ
ットを、バス構造へ情報を転送しないように分離する。
このことは、プロセッサ・モジュールの他の機能ユニッ
トを、問題の処理装置から生じ得る障害情報から分離す
ることになる。各処理装置は、複製されない仮想メモリ
動作を実行するための段をもつ。この段では、処理装置
は寧ろ、障害を検出するためのパリティ技術を採用す
る。
ランダム・アクセス・メモリ装置１６は、２つの非冗長
メモリ区画によって配列され、そのおのおのは、メモリ
・ワードの異なるバイトの記憶毎に配列されている。こ
の装置は、エラー訂正コードによって、各メモリ区画、
及び２つの区画の複合体の両方で障害を検出する。ここ
でも、エラー検出器は、そのメモリ・ユニットを、潜在
的にエラーの可能性がある情報がバス構造、ひいては別
のユニットに転送されないように無効化する。
メモリ・ユニット１６にはまた、２重化されたバス導
体、すなわちバスＡ及びバスＢをチェックする、という
タスクが割当てられている。このため、ユニットは、ア
ドレス信号をテストし、バス構造上のデータ信号をテス
トするバリティ・チェッカをもっている。さらに、コン
パレータが、バスＡ上の全ての信号を、Ｂバス上の全て
のデータと比較する。このようにしてどちらかのバスが
故障していることを検出すると、メモリ・ユニットは、
Ｘバスによって、モジュールの他のユニットに、故障し
ていない側のバスにのみ従うように通知する。
プロセッサ・モジュールのための周辺制御ユニットは、
共通バス構造との接続のためのバス・インターフェース
区画と、「駆動」及び「チェック」と称される２重化制
御区画と、ユニットがサービスを行う周辺入出力装置と
を採用する。また、ディスク・メモリ５２ａ、５２ｂを
動作させるためのディスク制御ユニット２０、２２と、
通信パネル５０を通じて、端末、プリンタ及びモデムを
もつ通信装置を動作するための通信制御ユニット２４、
２６と、１つのプロセッサ・モジュールを、多重プロセ
ッサ・システム中の他のプロセッサと相互接続するため
のＨＳＤＩ制御ユニット３２、３４が存在する。各例
で、バス・インターフェース区画が、ＡバスまたはＢバ
スの駆動及びチェック制御区画に入力信号を供給し、バ
ス構造のある入力信号の論理エラーをテストし、駆動及
びチェック・チャネルからの信号出力の同一性をチェッ
クする。各周辺制御ユニット中の駆動制御区画は、その
ユニットにサービスするＩ／Ｏ装置に適切な、制御、ア
ドレス、状況及びデータ操作機能を与える。そのユニッ
トのデータ制御区画は、駆動制御区画をチェックする、
という目的のためには実質的に同一である。各制御ユニ
ットの周辺インターフェース区画は、制御ユニットと、
周辺装置の間を通過する信号にエラーがないかどうかを
テストするためのパリティ及びコンパレータ装置の組み
合わせをもつ。
通信制御ユニット２４などの、同期的Ｉ／Ｏ装置により
動作する周辺制御ユニットは、その相手ユニット２４
と、ステップをロックされた同期状態で動作する。しか
し、対のディスク制御ユニット２０、２２は、異なる非
同期ディスク・メモリにより動作するので、その同期は
限定的である。対のディスク制御ユニット２０、２２
は、同時に書きこみ動作を行うが、ディスク・メモリが
互いに非同期的に動作する限りにおいて、厳密な同期に
はない。制御ユニット３２及びその相手もまた、典型的
には、限定された程度の同期で動作する。
モジュールのための電源ユニットは、２つのバルク電源
を使用し、そのおのおのは、対のユニットの一方のユニ
ットにのみ動作電力を提供する。このように、１つのバ
ルク電源が、バス構造の１つの２重化部分と、２つの対
メモリ・ユニットの１つと、周辺制御ユニットの各対の
１つのユニットに給電する。バルク電源はまた、プロセ
ッサ・モジュールの非２重化ユニットにも電力を与え
る。このモジュールの各ユニットは、１つのパルク電源
から動作電力を受取り、そのユニットが必要とする動作
電圧を発生する電力供給段をもつ。この電力供給段は、
さらに、供給電圧を監視する。そして、障害的な供給電
圧を検出すると、その電力段は、そのユニットからバス
構造への全ての出力線をアース電位にクランプする信号
を発生する。この動作は、任意のユニットにおける電力
障害が、バス構造への障害的な情報の伝送をもたらすの
を防止する。
プロセッサ・モジュールのうちには、実際の情報転送の
前にエラー検出タイミング・フェーズを含む動作サイク
ルによって各情報転送を実行するものがある。この動作
を行うユニット、例えば、周辺装置のための制御ユニッ
トは、このようにして、障害が検出される際の情報転送
を禁止する。しかし、このモジュールは、中断または遅
延なく動作を継続することができ、非禁止相手ユニット
から情報転送を行う。
一般的には、動作時間がより重要である中央処理装置と
メモリ・ユニットとを少なくとも含む、プロセッサ・モ
ジュールの他のユニットは、各情報転送を、その転送に
関連するエラー検出と同時に実行する。そして、障害が
検出されると、そのユニットは直ちに、別の処理ユニッ
トに直ぐ前の情報転送を無視するように報知する信号を
発生する。プロセッサ・モジュールは、その障害状態を
報告したユニットの相手からその情報転送を反復するこ
とができる。この動作方法は、各情報転送が、エラー訂
正のための遅延を生じることなく実行される、という点
で、最大の動作速度をもたらすものである。遅延は、障
害が検出される比較的わずかの例でのみ生じる。また、
複数のユニットがアクセスを要求している時に、どのユ
ニットがシステム・バスに対するアクセスを獲得するの
かを決定するためのバス調停手段が設けられている。
Ｅ９．ＨＳＤＩネットワークを介して相互接続されたフ
ォールト・トレラントＳ／３７０モジュール 第７図は、前述の従来技術モジュール１０における、Ｓ
／３７０及びＳ／８８２重化プロセッサ対１２、１４の
相互接続を示す。これらは、モジュール１０の２重化Ｓ
／８８ユニット１２、１４に置き換えられた時、新規且
つ独特のＳ／３７０モジュール９を形成する。そのよう
な独特のモジュール９が、モジュール１０のための、第
６Ｂ及び６Ｃ図に示すのと同様の様式でＳ／８８ ＨＳ
ＤＩとネットワークによって相互接続されている時、そ
れらは、フォールト・トレランスと、単一システム・イ
メージと、ホットプラグ可能性と、同一モジュール内の
複数Ｓ／８８処理装置間でのＩ／Ｏ負荷共有などのＳ／
８８の機能をもつ（Ｓ／８８複合体でなくて、Ｓ／３７
０複合体を形成する。
特に、独自モジュール９の相手ユニット２１、２３中の
Ｓ／３７０プロセッサは、個々のＳ／３７０オペレーテ
ィング・システムの制御の下でＳ／３７０命令を実行
し、相互接続されたＳ／８８プロセッサは、Ｓ／８８ア
プリケーション・プログラムと連結したＳ／８８オペレ
ーティング・システムの制御の下で、個別のＳ／８８記
憶及びＳ／８８周辺装置と連結したＳ／３７０ Ｉ／Ｏ
動作の全てを実行する。
さらに、この新規なモジュール９内には、モジュール９
内でのＳ／３７０複数プロセッサ環境を可能ならしめる
ために、Ｓ／３７０−Ｓ／８８プロセッサ対ユニット２
５及び２７と、２９及び３１を収容することができる。
さらに、対ユニット２１、２３と、２５，２７と、２
９、３１内のＳ／３７０プロセッサは、各組対毎に異な
るＳ／３７０オペレーティング・システムの下で動作す
ることができる。
Ｅ１０．２重化プロセッサ対ユニット２１、２３の一般
的説明 第８図は、Ｓ／３７０及びＳ／８８プロセッサをユニッ
ト２１内で相互接続するための好適な形式を示す図であ
る。
ユニット２１の下部分は、各プロセッサ要素の対６０、
６２において単一のプロセッサ要素を除けば、前述の米
国特許第４４５３２１５号のプロセッサ１２と実質的に
同一の中央プロセッサ１２をもつ。米国特許第４４５３
２１５号においては、それぞれがユーザー・コードとオ
ペレーティング・システム・コードとを実行するため
に、参照番号６０及び６２のところに双対プロセッサが
設けられている。
本発明では、その両方の機能が、単一のマイクロプロセ
ッサ、好適にはモトローラＭＣ６８０２０マイクロプロ
セッサによって実行される。尚、ＭＣ６８０２０マイク
ロプロセッサは、モトローラ社発行の、著作権１９８
９、１９８８、ＭＣ６８０２０ Ｕｓｅｒｓ Ｍａｎｎ
ｕａｌ、第３版に説明されている。
このように、各プロセッサ要素（ＰＥ）６０及び６２
は、好適にはモトローラＭＣ６８０２０マイクロプロセ
ッサである。マルチプレクサ（ＭＰＬＸ）６１、６３が
プロセッサ要素６０、６２を、米国特許第４４５３２１
５号に詳述されるような方法で、アドレス／データ／制
御Ａ及びＢバスとトランシーバ１２ｅによってバス構造
３０に接続する。また、要素６０、６２のためにローカ
ル制御６４、６６と仮想記憶マップ１２ｅが設けられて
いる。コンパレータ（比較）１２ｆは、バス３０とプロ
セッサ要素６０、６２の間を行来する制御、データ及び
アドレス線上の信号を比較することによって、エラーを
もたらす障害をチェックする。その信号の不一致は、コ
ンパレータ１２ｆから共通制御回路８６へ至るエラー信
号を引き起こし、共通制御回路８６は、バス構造３０の
Ｘバス上にエラー信号を送出し、処理ユニット１２を切
り放すためにトランシーバ１２ｅ中のドライバ（図示し
ない）を無効化する。クランプ回路８９、９０は、ユニ
ット１２の電力障害に応答して、ユニット１２からの全
ての出力線をアースにクランプする。これらの要素は、
米国特許第４４５３２１５号に詳述されている。
第８図の上方部分は、Ｓ／３７０プロセッサ要素８５、
８７の対をＳ／８８バス構造、及びＳ／８８プロセッサ
要素６０、６２に接続する好適な形式を示す図である。
プロセッサ要素８５、８７は、マルチプレクサ７１、７
３及びトランシーバ１３を介して、要素６０、６２がバ
ス構造３０に接続されているのと論理的に同様の様式で
バス構造３０に接続されている。
コンパレータ（比較回路）１５（第３２Ａ及び３２Ｂ図
に詳述）と、クランプ回路７７及び７９と、共通制御７
５が設けられ、制御回路８６は、プロセッサ要素６０、
６２のＳ／８８割り込み機構に結合されている。Ｓ／３
７０プロセッサ８５、８７とその関連ハードウェアは、
エラー処理と回復を行うためにＳ／８８を使用する。こ
のため、共通制御回路７５は、共通制御回路８６が、比
較回路１５によって検出されたエラーを処理することを
可能ならしめるために、線９５を介して共通制御回路８
６に結合される。この結合線９５はまた、共通制御７５
及び８６が、どちらかのプロセッサ対にエラーが生じた
場合に、その両方のプロセッサを切り放すことを可能な
らしめる。
ユニット２１中のＳ／３７０プロセッサ装置の好適な構
成は、中央処理（プロセッサ）要素８５、８７と、記憶
管理ユニット８１、８３と、プロセッサ間（例えばＳ／
３７０とＳ／８８）インターフェース８９、９１をも
つ。記憶管理ユニット８１、８３は、マルチプレクサ７
１、７３と、トランシーバ１３と、バス構造３０を介し
て、プロセッサ要素８５、８７をＳ／８８主記憶１６に
結合する。
インターフェース８９、９１は、Ｓ／３７０プロセッサ
要素８５、８７をそれぞれ、Ｓ／８８プロセッサ要素６
２、６０のプロセッサ・バスに結合する。
相手のプロセッサ・ユニット２３は、プロセッサ・ユニ
ット２１と同一である。上記説明に関連して、ユニット
２１中の２つのプロセッサ要素６０、６２及び、ユニッ
ト２３中の対応する２つの要素（図示しない）は全て、
同一のＳ／８８オペレーティング・システムの制御の下
で、同一の命令を同時に実行するために、通常ロックス
テップ的に動作する。
同様に、ユニット２１中の２つのプロセッサ要素８５、
８７及び、ユニット２３中の対応する２つの要素（図示
しない）も、同一のＳ／３７０オペレーティング・シス
テムの制御の下で、同一の命令を同時に実行するため
に、互いにロックステップ的に動作する。
ユニット２１または２３にエラーが生じた場合、そのユ
ニットは、別のユニットによるフォールト・トレラント
動作の継続を可能ならしめるために、サービスから除去
される。
さて、Ｓ／３７０処理ユニットのある特定の実現構成に
ついて以下説明するけれども、インターナショナル・ビ
ジネス・マシーンズ・コーポレーションから発行され入
手可能な、IBM System/370 Principles ofOperation
（発行番号GA22-7000-10、第１１版、１９８７年９月）
に記述される必要条件と互換な別の実現構成を使用して
もよいことが理解されよう。
第９Ａ及び第９Ｂ図は、第８図のプロセッサ・ユニット
２１のＳ／３７０及びＳ／８８構成要素の物理的パッケ
ージングの一形態を示す図である。対の処理要素８５、
８７を含むＳ／３７０要素が１つのボード１０１上に取
り付けられ、対の処理要素６０、６２を含むＳ／８８要
素が別のボード１０２上に取り付けられる。２つのボー
ド１０１及び１０２は、サンドイッチ対１０３を形成す
るように互いに剛性的に接着され、モジュール９の背面
パネル（図示しない）の２つのスロットに挿入するよう
に適合され、慣用的な背面パネル結線技術によって、ボ
ード１０１及び１０２上の要素が、第８図及び米国特許
第４４５３２１５号に示されているように、互いに且つ
バス構造３０に接続される。
Ｓ／３７０プロセッサの、Ｓ／８８プロセッサに対する
直接結合を説明する前に、Ｓ／３７０プロセッサをし
て、（１）Ｓ／８８主記憶の一部を使用し、（２）Ｓ／
８８仮想記憶空間のあるものを利用するＳ／８８とコマ
ンド及びデータを交換することを可能ならしめる機構に
ついて簡単に説明しておくことは、本発明の理解を助け
るであろう。これらの機構については後でも詳細に説明
する。
第１０図は、１つのモジュール９の記憶管理ユニット１
０５による、実記憶１６に対するＳ／８８仮想記憶のマ
ッピングの好適な形式を示す図である。仮想記憶空間１
０６は、Ｓ／８８オペレーティング・システム空間１０
７と、ユーザー・アプリケーション空間１０８とに分割
される。そのスペース内で、領域１０９（アドレス００
７Ｅ００００から００７ＥＦＦＦＦ）は、各Ｓ／３７０
プロセッサ要素を、ユニット２１などのプロセッサ・ユ
ニット中のＳ／８８プスセッサ要素に結合するために使
用されるハードウェア及びコードのために予約されてい
る。アドレス空間１０９は、通常のシステム動作の間Ｓ
／８８オペレーティング・システムに対して透過的にな
されている。この空間１０９の用途については後で詳細
に説明する。
システム初期化の間に、記憶管理ユニット１０５は、Ｓ
／８８主記憶装置１６内に、ユニット２１及び２３など
の組(partnered)ユニット中の４つのＳ／３７０プロセ
ッサ要素からなる各セット毎に、Ｓ／３７０主記憶領域
を割当てる。こうして、組みユニット２１、２３と、２
５、２７と、２９、３１のそれぞれに、３つのＳ／３７
０主記憶領域１６２、１６３及び１６４が設けられる。
組みのユニット内のＳ／８８プロセッサ要素は、米国特
許第４４５３２１５号に示すような様式で、記憶装置１
６の残りの部分にアクセスする。
Ｓ／３７０記憶領域１６２乃至１６４は、後述するよう
に、Ｓ／８８オペレーティング・システムが、これらの
領域が「盗られて」おり、Ｓ／８８空間に戻されないな
ら記憶管理ユニットによって再割当て可能でない、とい
うことを知ることができないような様式で、割当てられ
る。Ｓ／３７０システムは仮想システムであるので、そ
れはアドレス変換を介して主記憶領域にアクセスする。
組の主記憶装置１８も、同一のＳ／３７０主記憶領域
（図示しない）を必要とする。各Ｓ／３７０プロセッサ
要素は、その個別のＳ／３７０主記憶領域にのみアクセ
スすることができ、それがＳ／８８主記憶にアクセスし
ようとする試みであるならエラー信号を発生する。Ｓ／
８８プロセッサはしかし、Ｓ／８８プロセッサ要素がそ
れのＳ／３７０プロセッサ要素のためのＩ／Ｏコントロ
ーラとして動作するときに、Ｓ／３７０ Ｉ／Ｏ動作の
間に、Ｓ／３７０プロセッサ要素のＳ／３７０主記憶領
域にアクセス（またはアクセスを導く）ことができる。
Ｅ１１．Ｓ／３７０及びＳ／８８プロセッサ要素の結合 第８図は、ユニット２１、２３のおのおので２つずつの
組みとなった、プロセッサ要素８５などの４つのＳ／３
７０プロセッサ要素と、ユニット２１、２３のおのおの
で２つずつの組みとなった、プロセッサ要素６８などの
４つのプロセッサ要素Ｓ／８８が与えられ、それらが、
全てのＳ／３７０プロセッサ要素が同時に同一のＳ／３
７０命令を実行し、全てのＳ／８８プロセッサ要素が同
時に同一のＳ／８８命令を実行するように結合される様
子を図式的に示している。このように、４つのＳ／３７
０プロセッサは、全て、プログラム実行に関する限り、
１つのＳ／３７０プロセッサ・ユニットとして動作す
る。同様に、４つのＳ／８８プロセッサ要素は全て、１
つのＳ／８８プロセッサ・ユニットとして働く。
それゆえ、説明を容易にするために、要素の多重複製に
ついて説明が必要である場合を除き、以下の説明は、主
として１つのＳ／３７０プロセッサ要素８５及び１つの
Ｓ／８８プロセッサ要素６２と、それに関連するハード
ウェア及びプログラム・コードに言及するものとする。
同様に、例えばマルチプレクサ６１、６３、７１、７３
及びトランシーバ１２ｅ、１１による、バス構造３０に
対するプロセッサ要素の結合も、説明の便宜上、実質的
に記載から省くこととする。この結合に関して、第３２
図を参照されたい。
それゆえ、第１１図は、プロセッサ・バス１７０と、Ｓ
／３７０記憶管理ユニット８１を含む第１の経路によっ
て、システム・バス３０及びＳ／８８記憶１６にプロセ
ッサ要素８５が結合された様子を示している。プロセッ
サ要素８５は、プロセッサ要素間インターフェース８９
を含む第２の経路によって、プロセッサ要素６２のプロ
セッサ・バス１６１に結合されているものとして示され
ている。プロセッサ要素８５は、記憶１６中の、割当て
られたＳ／３７０主記憶領域１６２からデータ及び命令
をフェッチ（及び記憶）するためのＳ／３７０プログラ
ム実行の間に第１の経路を使用する。また、プロセッサ
要素６２は、インターフェース８９を含む第２の経路上
で、プロセッサ要素８５のためのＳ／３７０ Ｉ／Ｏ動
作を実行する。
好適な実施例においては、Ｓ／３７０チップ・セット１
５０（第１１図）は、プロセッサ要素８５と、クロック
１５２と、ディレクトリ・ルックアサイド・テーブル
（ＤＬＡＴ）３４１をもつキャッシュ・コントローラ１
５３と、バス・アダプタ１５４と、オプションの浮動小
数点コプロセッサ１５１と、Ｓ／３７０アーキテクチャ
をサポートするマイクロコードのセットを記憶するため
の制御記憶１７１のための個別の機能チップを含む。こ
のＳ／３７０チップは、インターナショナル・ビジネス
・マシーンズ・コーポレーションによって販売されてい
る、（ＶＳＥ／ＳＰ、ＶＭ／ＳＰ、ＩＸ／３７０など
の）既存のＳ／３７０オペレーティング・システムのど
れかによって動作されるように適合することができる。
キャッシュ・コントローラ１５３は、記憶制御インター
フェース（ＳＴＣＩ）１５５とともに、Ｓ／３７０記憶
管理ユニット８１を形成する。バス・アダプタ１５４及
びバス制御ユニット（ＢＣＵ）１５６は、プロセッサ要
素インターフェース８９のためのプロセッサ要素を含
む。
好適な実施例においては、プロセッサ要素８５などのＳ
／３７０ＣＰＵは、３２ピット・データ・フローと、３
２ビット算術／論理ユニット（ＡＬＵ）と、３つのポー
ト・データ・ローカル記憶中の３２ビット・レジスタ
と、８バイトＳ／３７０命令バッファをもつ３２ビット
・マイクロプロセッサである。Ｓ／３７０命令は、ハー
ドウェア中で実行されるかまたは、マイクロ命令によっ
て解釈される。チップ１５３は、Ｓ／３７０プログラム
命令及びデータと、関連記憶制御機能のためのキャッシ
ュ記憶を与える。チップ１５３は、プロセッサ要素８５
がそのプログラム命令を実行するときに、プロセッサ要
素８５から発行される全ての記憶要求を処理する。チッ
プ１５３はまた、Ｉ／Ｏデータの転送時に、バス・アダ
プタ１５４からの要求をも処理する。
バス・アダプタ１５４及びＢＣＵ１５６は、入出力動作
の間に、内部Ｓ／３７０プロセッサ・バス１７０をＳ／
８８プロセッサ・バス１６１に直接に（あるいは緊密
に）相互接続するための論理及び制御を与える。ＢＣＵ
１５６は、プロセッサ要素８５及び６２のプロセッサ・
バスを互いに直接接合するための主要な機構である。後
述するように、プロセッサ要素８５及び６２の間でデー
タ及びコマンドを転送するために、プロセッサ要素６２
がその関連システム・ハードウェアから「切り放され
た」とき、Ｓ／８８プロセッサ要素（ＰＥ）６２と対話
するのがこのハードウェア機構である。
クロック・チップ１５２（第１２図）は、クロック信号
発生のための集中論理を使用し、別のチップ８５、１５
１、１５３及び１５４のおのおのに適切なクロック信号
を供給する。クロック１５２は一方、Ｓ／３７０プロセ
ッサ要素８５とＳ／８８プロセッサ要素６２の両方を同
期させるために、システム／８８バス３０からのクロッ
ク信号によって制御される。
プロセッサ結合／切り放しハードウェア以外に、２つの
異なるＳ／３７０及びＳ／８８ハードウェア・アーキテ
クチャを組合せる統合部分は、非フォールト・トレラン
ト・ハードウェアを、フォールト・トレラント・バス構
造３０に前以て同期的に接続する手段である。好適な実
施例では、このインターフェースは、Ｓ／３７０キャッ
シュ・コントローラ１５３及びＳ／８８システム・バス
３０と通信しなくてはならないＳＴＣＩ論理１５５によ
って処理される。さらに、非フォールト・トレラント・
ハードウェアは、互いに相手ユニットをもってロックス
テップで走る能力をもつ「チェック」及び「駆動」論理
を形成するように、第８図に示すようにボード上で複製
されなくてはならない。このように、ボード１０１及び
１０２上のシステム要素からなる「単一の」ＣＰＵは、
その２重化された相手ユニットとロックステップで走ら
なくてはならない。最適な性能及び機能性を維持しつつ
上述の必要条件を実現するためのタスクは、異なるクロ
ック源の同期化を要する。
好適な実施例では、Ｓ／８８システム・クロック３８
（第７図）が、共通バス構造３０に接続された全ての装
置によって受け取られ、２つのＳ／８８クロック・サイ
クルがバス３０のサイクル毎に決定される。このシステ
ム・クロック３８は、そのバス上の同期的通信を保証
し、個々のプロセッサまたはコントローラによって、そ
のシステム・クロックに基づき内部クロック周波数源を
作成するために使用される。Ｓ／３７０ハードウェア
は、Ｓ／３７０クロック・チップ１５２への発振器入力
を利用し、Ｓ／３７０クロック・チップ１５２は、それ
ぞれ別のＳ／３７０チップ８５、１５１、１５３、１５
４、１５５に対する固有のクロックの組を発生する。こ
のクロック・チップ１５２は、動作温度、製造偏差など
のさまざまなパラメータに基づく本来的な遅延を有す
る。この遅延偏差は、冗長チェック及び駆動論理の間の
ロックステップ同期を維持することと、ＳＴＣＩ１５５
及びバス構造３０の間の完全パイプラインを維持するこ
との両方において許容できない。
第１２Ｃ及び第１９Ｃ図に示すように、好適な実施例
は、ボード１０１をして、Ｓ／３７０プロセッサ・サイ
クルを、Ｓ／８８バス３０サイクルと同期させつつ、リ
セット後（すなわち、電源投入など）ロックステップで
走らせることを可能ならしめるように、冗長クロック同
期論理１５８（及び、その相手のＳ／３７０プロセッサ
・ユニットのための冗長クロック同期論理（図示しな
い））を利用する。Ｓ／８８クロック３８からのクロッ
ク信号は、バス製造３０を介して、Ｓ／８８とＳ／３７
０の同期のためと、システム・バス３０を介しての主記
憶へのアクセスのために、同期論理１５８とＳＴＣＩ論
理１５５に供給される。
この同期化は、先ず、Ｓ／３７０クロック・チップ１５
２への所望のＳ／３７０発振器入力周波数を達成するた
めに、Ｓ／８８クロックを乗算することによって達成さ
れる。この場合、それはＳ／８８及びＳ／３７０クロッ
ク・サイクルの２倍である。第２に、Ｓ／３７０サイク
ルの開始を表す線１５９上のフィードバック・パルス
が、それ自体はＳ／８８半サイクル周期に等しい、Ｓ／
３７０発振器入力クロック周期の前端及び後端を表すＳ
／８８クロックによってサンプルされる。次に、線１５
９上のサンプルされたＳ／３７０クロック・フィードバ
ック・パルスがサンプルされる窓から外れ、またはＳ／
８８クロックの開始に重なるリセットの場合、Ｓ／３７
０発振器入力が１つのＳ／３７０サイクルについて否定
される。このことは、この実施例では、次のＳ／３７０
クロック・フィールドバック・パルス（線１５９上）の
サンプリングが、その所望の窓内に収まることを保証す
るように、現在のＳ／３７０クロックを拡張する働きを
行う。第３２図に詳細に示す（例えば参照番号４０２ａ
乃至４０２ｇ）全ての比較論理１５（第８図）は、チェ
ック及び駆動ハードウェアの同期を可能ならしめるため
に、この期間は無視される。
それゆえ、Ｓ／３７０プロセッサ・サイクルは、Ｓ／８
８クロック周期の開始のＳ／８８半サイクル周期内に開
始することが保証される。パス構造３０及びＳ／３７０
キャッシュ・コントローラ１５３の間の全ての転送タイ
ミングは、最悪でもこの半サイクルの遅延しか呈さな
い。さらに、比較論理１５は、Ｓ／８８クロックでサン
プルされる線によってのみ供給され、以て「破断」論理
４０３の、随伴Ｓ／８８プロセッサ・ボード１０２との
同期を保証する。よって、チェック及び駆動Ｓ／３７０
ハードウェアは実際はその個々のクロック発生論理にお
ける遅延偏差によってわずかに同期から外れるかもしれ
ないが、そのクロックの前後端はバス構造３０に共通な
現在のＳ／８８クロック３８に相対的にロックステップ
的に走ることになり、遅延がＳ／８８クロック・サイク
ルの開始後半サイクル以上になることは決してない。同
期論理１５８は、半サイクル周期を超えるドリフトがな
いことを保証するために、線１５９上のＳ／３７０クロ
ック・フィールドバックを連続的にモニタする。この実
施例においては、任意のシステム・リセットの間に両端
を同期させるには最大１バス３０サイクルが必要であ
る。しかし、１つのクロック端をしてそのＳ／３７０ク
ロックを「延長」させる、リセットからの全体の遅延に
おける何らかのドリフトは、ボード「破断」状態、すな
わち、障害をもたらすことになる。
第１２図は、第１１図の構成をより詳細に示すものであ
る。ここでは、Ｓ／３７０制御記憶１７１がプロセッサ
要素８５に接続されているものとして示されている。こ
の好適な実施例における制御記憶１７１は、プロセッサ
要素８５内のプログラム命令の実行及びＩ／Ｏ動作を制
御するマイクロ命令を記憶するための１６ＫＢのランダ
ム・アクセス・メモリからなる。制御記憶１７１は、主
記憶装置１６内のＳ／３７０専用記憶１６２の一部であ
る内部オブジェクト領域（ＩＯＡ）１８７（第２８図）
からの要求に応じてロードされた過渡的マイクロコード
を保持するためのバッファとして使用される６４Ｂブロ
ック１８６をも含む。この図では、プロセッサ要素６２
のバス構造１６１が仮想アドレス・バス１６１Ａ及びデ
ータ・バス１６１Ｄに分割されているものとして示され
ている。プロセッサ要素６２は、不動小数点プロセッサ
１７２と、キャッシュ１７３と、ここではＥＴＩＯとし
て参照されている結合マイクロコードを記憶するために
使用されるマイクロコード記憶装置１７４とを含むハー
ドウェアを接続されてなる。後で説明するように、キャ
ッシュ１７３中に記憶されるマイクロコード及びアプリ
ケーション・プログラムは、プロセッサ要素８５のため
のＩ／Ｏ動作を実行するべくプロセッサ要素６２及びＢ
ＣＵ論理１５６を制御するために使用される。プロセッ
サ要素６２はまた、アドレス変換機構１７５を有する。
書込パイプ１７６は、システム／８８の動作の高速化の
ために次のサイクルの間にシステム・バス３０に対する
データの適用のために、１書込サイクルの間に一時的に
データを記憶する。米国特許第４４５３２１５号に記述
されているタイプのシステム／８８バス論理１７７は、
米国特許第４４５３２１５号に概略的に説明されている
ような様式で変換機構１７５と書込パイプ１７６をシス
テム・バス３０に結合する。また、同様のシステム／８
８バス論理ユニット１７８が、記憶制御インターフェー
ス１５５をシステム・バス３０に結合する。
バッファ１８０と、プログラム可能読取専用メモリ１８
１と、記憶１８２及びレジスタ・セット１８３が、シス
テム／８８及びシステム／３７０の初期化の間に使用す
るために、プロセッサ要素６２に結合されている。ＰＲ
ＯＭ１８１は、電源投入シーケンスからシステムをブー
トするために必要なテスト・コードとＩＤＣＯＤＥをも
つ。ＰＲＯＭ１８１は、Ｓ／８８のための同期化コード
をもつ。レジスタ１８３は、システム状況及び制御レジ
スタをもつ。
Ｓ／３７０チップのうちの２つは同一の物理ボード上に
取り付けられ、同期され、ボード自体のチェックを行う
ために、ロックステップでプログラムを実行する。ＳＴ
Ｃバス１５７及びチャネル０，１バスは、Ｓ／３７０プ
ロセッサが別のフィールド交換可能ユニットにエラーを
伝搬することがないように、潜在的な障害をモニタされ
る。
インターフェース８９のＢＣＵ１５６及びアダプタ１５
４は、どのオペレーティング・システムもシステムを完
全には制御しないように、各プロセッサ（プロセッサ要
素６２及び８５）が他方のプロセッサに対して適当な制
御をもつことを可能ならしめる。各プロセッサの機能
は、インターフェース８９及び、各プロセッサで走るマ
イクロコードによって制御される。
Ｅ１２．プロセッサ間インターフェース８９ Ｅ１２Ａ．Ｉ／Ｏアダプタ１５４ アダプタ１５４（第１３図）は、その出力チャネル０，
１を介して、Ｓ／３７０プロセッサ８５をＢＣＵ１５６
へインターフェースする。そのチャネルは、非同期２バ
イト幅データ・バス２５０，２５１の対をもつ。バス２
５０，２５１は、一対の６４バイト・バッファ２５９、
２６０を介して、プロセッサ・バス１７０中の同期４バ
イト幅データ経路に結合されている。データは、バス２
５１を介してＢＣＵ１５６からアダプタ１５４（及びＳ
／３７０主記憶１６２）へ、そしてバス２５０を介して
アダプタ１５４からＢＣＵ１５６へ転送される。
アダプタ１５４は、次のようなレジスタを有する。
（１）ベース・レジスタ１１０は、ベース・アドレス
と、キュー及びメイルボックス・アドレッシングのため
に使用されるキュー長さを含む。
（２）読取ポインタ（ＲＰＮＴＲ）レジスタ１１１及び
書込ポインタ（ＷＰＮＴＲ）レジスタ１１２は、ベース
・アドレスから、それぞれ読取及び書込のためにアクセ
スすべき次のエントリへのオフセットを含む。その値
は、コマンドまたはアドレスがバス１７０を介してキャ
ッシュ制御１５３に転送されるべきときに、コマンドと
ともにバス送信レジスタ（ＢＳＲ）１１６中にロードさ
れることになる。
（３）状況レジスタ（ＩＯＳＲ）１１８は、全ての、プ
ロセッサ装置からＢＣＵへの、及びＢＣＵからプロセッ
サ装置への要求と、インバウンド・メッセージ・キュー
の状況と、ＢＣＵインターフェースの状況を含む。
（４）もし例外イネーブル・レジスタ（ＥＲ）１１９中
のビットが１であり対応するＩＯＳＲビットが１である
なら、プロセッサ要素８５中に例外が立ち上げられる。
（５）制御ワード・レジスタ（ＣＷ）１２０は、いくつ
かのＩＯＳＲビットのセット／リセットを制御する。
（６）アドレス・チェック境界レジスタ（ＡＣＢＲ）１
２１は、内部オブジェクト領域（ＩＯＡ）１８７の開始
ページ・アドレスを保持する。
（７）アドレス・キー・レジスタ（ＡＤＤＲ／ＫＥＹ）
１２２、１２３は通常、記憶１６２中のある位置にアク
セスするために、アドレス・データ・バス２５０及び２
５１を介してＢＣＵ１５６によってロードされる。これ
らのレジスタは、ステトのために、プロセッサ要素８５
によってロードすることができる。
（８）コマンド・レジスタ（ＣＭＤ０，１）１２４、１
２５には通常、ＢＣＵ１５６によって、コマンド及びバ
イト・カウントがロードされる。これらのレジスタは、
ステトのために、プロセッサ要素８５によってロードす
ることができる。
アダプタ１５４は、プロセッサ要素８５とＢＣＵ１５６
の間のインターフェースである。論理的には、アダプタ
１５４は、ＢＣＵ１５６に対して次のようなサービスを
提供する。
−Ｓ／３７０主記憶１６２に対するアクセス −Ｓ／３７０主記憶１６２中のメイルボックス及びメッ
セージ・キューに対するアクセス −プロセッサ要素８５とＢＣＵ１５６の間の要求／応答
機構 ＢＣＵ１５６は、そのＩＯＡ領域１８７（第２８図）を
含む、記憶１６２の全体にアクセスを有する。アダプタ
１５４は、アダプタ１５４からプロセッサ・バス１７０
を介して、キー、コマンド及び記憶１６２アドレス・デ
ータを受け取った後キー・チェックがキャッシュ・コン
トローラ１５３によって実行されている間に、ＩＯＡ領
域１８７とユーザー領域１６５の間のアドレス境界チェ
ック（ＡＣＢチェック）を行う。もし記憶すべきデータ
のアドレスされた線がキャッシュに保持されているな
ら、そのデータはキャッシュに記憶される。そうでない
なら、コントローラ１５３はそのデータを主記憶１６２
に転送する。データ・フェッチのためにも、それと同一
の機構がキャッシュ・コントローラ１５３中で使用され
る。
プロセッサ要素（ＰＥ）８５及びＢＣＵ１５６の間のＩ
／Ｏコマンド及びメッセージの転送は、第２８図に示す
予定の記憶１６２位置（メイルボックス領域１８８及び
インバウンド・メッセージ・キュー１８９）を通じて行
なわれる。
ＢＣＵ１５６は、１６バイトのメイルボックス領域１８
８からＩ／Ｏコマンドをフェッチする。メイルボックス
領域へのアクセスのためのアドレスは次のようにして計
算される。
ベース・アドレス＋メッセージ・キュー長さ＋メイルボ
ックス中のオフセット 最初の２つの項は、アダプタ１５４中のベース・レジス
タ１１０によって供給され、最後の項は、ＢＣＵ１５６
によって供給される。キュー長さは、ベース・レジスタ
１１０中の２つのビットによって、１、２、４または８
ＫＢ（すなわち、６４乃至５１２エントリ）にセットさ
れる。そのベースは、ベース・レジスタ１１０中で、バ
ッファ・サイズの２倍（すなわち、２乃至１６ＫＢ）に
セットされる。
インバウンド・メッセージ・キュー１８９は、ＢＣＵ１
５４を介して受け取った全てのメッセージを、時系列順
に記憶する。各エントリは、１６バイト長である。
レジスタ１１１、１１２中の読取ポインタ（ＲＰＮＴ
Ｒ）及び書込ポインタ（ＷＰＮＴＲ）は、ＢＣＵ１５６
によって、キュー１８９に対してエントリを読み出し、
または書き込むために使用される。プロセッサ要素８５
は、センス動作によって読取ポインタにアクセスする。
そして、レジスタ１１０中のベース・アドレス＋ＷＰＮ
ＴＲが、書き込むべき次のキュー・エントリを指し示
し、レジスタ１１０中のベース・アドレス＋ＲＰＮＴＲ
が、読み取るべき次のキュー・エントリを指し示す。
これらのポインタは、各キュー動作毎に更新される。
ＷＰＮＴＲ＋１６＝ＷＰＮＴＲ（書き込み後） ＲＰＮＴＲ＋１６＝ＲＰＮＴＲ（読取り後） 次の状態は、ポインタの比較から生じる。
ＲＰＮＴＲ＝ＷＰＮＴＲ（キューが空） ＲＰＮＴＲ＝ＷＰＮＴＲ＋１６（キューが一杯、もしＢ
ＣＵ１５６がキューに対する書き込みを要求するなら、
バッファ使用不可能（ＢＮＡ）信号が状況バスを介して
ＢＣＵに送られる） メイルボックス領域１８８に記憶されたデータの有効性
は、次のような機構によってプロセッサ要素８５からＢ
ＣＵ１５６へ、あるいはその逆へ報知される。
線２５６ａ（第１６図）上のプロセッサ装置からＢＣＵ
への要求は、制御マイクロ命令を用いてプロセッサ要素
８５によってセットされる。その要求は、ＢＣＵ１５６
に、メイルボックス１８８から命令をフェッチし、それ
を実行するように伝える。その要求は、その命令の実行
後は、ＢＣＵによってリセットされる。その要求の状態
は、プロセッサ要素８５によってセンスすることができ
る。
ＢＣＵ１５６は、プロセッサ要素８５によって開始され
た命令の実行の間または任意の時点で問題が生じた時
に、要求を作成する。それは、もし選択的にマスクされ
ないなら、プロセッサ要素８５中に例外を引き起こす。
アダプタ１５４は、非同期アダプタ・チャネル０，１の
転送速度を、同期プロセッサ・バス１７０に一致させ
る。それゆえ、ＢＣＵ１５６は、ＢＣＵ１５６との間の
データ転送のためにアダプタ１５４中にある６４バイト
・データ・バッファ２５９、２６０によってサポートさ
れる。そのアレイは、チャネル０，１と、プロセッサ・
バス１７０に対する４バイト・ポートをもつ。
同期レジスタ１１３及び１１４は、ＢＣＵ１５６及びバ
ッファ・アレイ２６０，２５９の間のデータ転送をバッ
ファする。バス送信及び受信レジスタ１１５及び１１６
は、それぞれ、プロセッサ・バス１７０との間で受信さ
れ、または転送されたデータを記憶する。
記憶動作（Ｉ／Ｏデータ記憶、キュー動作）は、チャネ
ル１バスを介してアダプタ１５４に、コマンド／バイト
・カウント、保護キー及び記憶アドレスを送るＢＣＵ１
５６によって開始される。そのコマンド／バイト・カウ
ントは、コマンド・バス２５２（第１３図）上で受け取
られ、コマンド・レジスタ１２５に格納される。キー及
びアドレス・データは、アドレス／データ・バス２５１
（第１３図）を介してＢＣＵ１５６から受け取られ、キ
ー／アドレス・レジスタ１２３中に格納される。アレイ
書込及び読取アドレス・ポインタは、レジスタ１２８中
の開始アドレスにセットされる。バス２５１上のデータ
転送の回数（一度に２バイト）は、バイト・カウントに
よって決定される。１回の記憶動作によって、６４バイ
トまでのデータを転送することができる。ある記憶動作
内の任意のバイトの記憶アドレスは、６４バイト境界と
交差してはならない。
そのコマンド／アドレスには、バス２５１上のデータ・
サイクルが続く。全てのデータは、６４バイト・バッフ
ァ２６０中に集められる。最後のデータがＢＣＵ１５６
から受信された後、アダプタ１５４は最初に２つのデー
タ・バッファ２５９、２６０のための内部優先権チェッ
ク（図示しない）を実行し、次にプロセッサ・バス１７
０上の支配権（図示しない）を要求し、そこでアダプタ
１５４は、最も高い要求優先権をもつことになる。
どちらの場合にも、バッファ２５９、２６０は、内部優
先権制御が最初にバッファ２５９に対してバス１７０を
許可すると同時に、そしてバッファに対する調停サイク
ルなしで転送を要求し、すなわち読取が書込に対して優
先権をもつことになる。
バスの支配権が許可されたとき、コマンド／バイト・カ
ウント、保護キー及び開始アドレスがキャッシュ・コン
トローラ１５３に転送される。コマンド転送サイクルの
後には、データ転送サイクルが続く。
キャッシュ・コントローラ１５３は、保護キー・チェッ
クを実行する。キー違反は、バス１７０状況でアダプタ
１５４に報告される。キャッシュ・コントローラ及び主
記憶１６２によって検出される他のチェック状況は、別
のチェック状況として報告される。アダプタ１５４によ
って検出されるキー違反及び状況は、状況転送サイクル
中でＢＣＵ１５６に送られることになる。
ＢＣＵ１５６によって報告され得る２つの可能なアダプ
タ１５４状況がある。どちらのチェック状況の場合に
も、記憶１６２に対するアクセスは抑止される。
ＢＣＵ１５６から受け取った各主記憶アドレスは、その
アクセスが、ＩＯＡ１８７に対するものか、または記憶
１６２のカスタマ領域１６５に対するものかを決定する
ために、ＡＣＢレジスタ中に保持されているアドレスと
比較される。ＢＣＵ１５６から各コマンドとともに受け
取った「カスタマ」ビットが、その主記憶アクセスがＩ
ＯＡ領域１８７とカスタマ領域１６５のどちらに意図さ
れているのかを決定し、不正なアクセスをチェックす
る。
以下で説明するバッファ利用不能（ＢＮＡ）条件は、キ
ュー動作に対してのみ報告される。
読取動作（Ｉ／Ｏ読取、メイルボックス読取）は、格納
動作と実質的に同一の動作でＢＣＵ１５６によって開始
される。コマンド／バイト・カウントと、保護キーと、
アドレスがＢＣＵ１５６から受け取られると直ぐに、ア
ダプタ１５４内部優先権チェックが実行され、プロセッ
サ・バス１７０支配権が要求される。もしバス支配権が
許されると、コマンド／バイト・カウントと、保護キー
と、主記憶開始アドレスが読取サイクルを開始するため
にキャッシュ・コントローラ１５３に転送される。アダ
プタ１５４は先ず、要求されたデータをそのバッファ２
５９にロードし、次にバス２５０を介してのＢＣＵ要求
上により、それをＢＣＵ１５６にロードする。
動作を記憶するための状況及び報告機構は、読取動作に
も適用される。
プロセッサ要素（ＰＥ）８５は、バス１７０を介するセ
ンス（読取）及び制御（書込）動作により、アダプタ１
５４中のほとんどのレジスタにアクセスすることができ
る。
センス動作の場合、コマンドは、アダプタ１５４に転送
され、レジスタ１２９にラッチされる。次のサイクル
で、センス・マルチプレクサ１２６がコマンドに従い選
択され、そのコマンドは、次のバス１７０サイクルで有
効な期待されるデータを取得するために、ＢＳＲ１１６
中にロードされる。
センスすべきレジスタ上の内部パリティ・エラーが検出
されたとき、アダプタ１５４は良好なパリティをもつデ
ータをプロセッサ要素８５に送り返すが、キー／状況バ
ス上にはチェック状況を立てる。この機能は、特殊セン
ス・コード点でテストすることができる。
制御動作の場合、バス１７０コマンドの後データが続
き、そのデータは次のサイクルでターゲット・レジスタ
にロードされる。
もしセンスまたは制御動作のためのコマンド・サイクル
において、または制御動作のためのデータ・サイクルに
おいて、パリティ・エラーがバス１７０上で検出された
なら、アダプタ１５４はクロックの停止を強制する。
ベース・レジスタ１１０は、キュー及びメイルボックス
・アドレッシングのために使用されるベース・アドレス
と、キュー長さコードを含む。キューは、ベース・アド
レスで開始し、メイルボックス領域は、ベース＋キュー
長さで開始する。
ＲＰＮＴＲ及びＷＰＮＴＲレジスタ１１１及び１１２
は、それぞれ、ベース・アドレスから読取及び書込のた
めにアクセスすべき次のキュー・エントリに対するオフ
セットを与える。
センスされた時、読取ポインタと書込ポインタは、アダ
プタ１５４中のセンス・マルチプレクサ１２６によって
ベース・アドレスと連結される。それゆえ、センス動作
によって返されるワードは、アクセスすべき次のキュー
・エントリの完全なアドレスである。
Ｉ／Ｏ状況レジスタは、次に示すビット（及び、ここに
は説明しないその他のビット）を含む。
チェック（ビット０）−もしくＣＨＳＲ〈０．．２４〉
中に何らかのチェック状態があり、対応するＣＨＥＲビ
ットが１なら、１にセットされる。チェックは、ＡＴＴ
Ｎ−ＲＥＱを引き起こす。もしＭＯＤＥ−ＲＥＱ〈１〉
＝１なら、信号ＣＬＯＣＫ ＳＴＯＰ ＤＩＡＮＡが活
動的になる。
ＢＮＡ送信（ビット６）−バッファ利用不可能（ＢＮ
Ａ）ビットは、ＢＣＵ１５６がインバウンド・メッセー
ジをキューに格納しようと試み、キューが一杯、すなわ
ちＲＰＮＴＲがＷＰＮＴＲ＋１６に等しいとき１にセッ
トされる。このビットは、ＣＷレジスタ１２０のビット
６に１を書くことによってしかリセットすることはでき
ない。
キュー空でない（ビット７）−このビットは、ＲＰＮＴ
ＲがＷＰＮＴＲに等しくないなら１にセットされる。こ
れは、プロセッサ８５に、新しいメッセージが受け取ら
れたことを通知するために使用される手段である。
ＢＣＵからプロセッサ装置への要求（ビット１０及び１
４）−これは、チャネル０及び１の「ＢＣＵからプロセ
ッサ装置への要求」線２５６ｃ上の信号を介してＢＣＵ
１５６によってセットされる。プロセッサ要素８５によ
るビット１０及び１４のリセットは、チャネル０及び１
の線２５６ｄ上に、ＢＣＵからプロセッサ装置への肯定
応答を発生させる。
プロセッサ装置からＢＣＵへの要求（ビット１１）−チ
ャネル０のＣＷレジスタ１２０のビット１１と、チャネ
ル１のＣＷレジスタ１２０のビット１５をセットするこ
とによってプロセッサ要素８５によって線２５６ａ上で
セットされる。また、線２５６ｂ上のプロセッサ装置か
らＢＣＵへの肯定応答信号によってリセットされる。
ＢＣＵ電力損失（ビット１３）−このビットは、ＢＣＵ
が電力を失い、または「電源投入リセット」が生じた
時、ＢＣＵ１５６によってセットされる。それは、ＣＷ
レジスタ１２０の「リセットＢＣＵ電力損失」ビットに
「１」が書かれ、ＢＣＵが最早電力損失状態にないと
き、０にリセットされる。
調停許容（ビット２９）−このビットは、アダプタ・モ
ード・レジスタのビット３が活動的でないなら、チャネ
ル・バス信号「調停許容」を活動化させる。
ＢＣＵ１５６から受け取ったコマンド／アドレス信号の
一部であるカスタマ・アクセス・ビットは、その記憶ア
クセスがＩＯＡまたはカスタマ領域のどちらにあるのか
を決定する。もしカスタマ・アクセス・ビットが‘０’
であるなら、その記憶アクセスのベージ・アドレスは、
ＩＯＡ領域１８７内になくてはならない。これらのアク
セスにはキー・チェックは行なわれず、従って、アダプ
タ・ハードウェアは、そのキーをゼロに強制する（すべ
てのキー・エントリと一致する）。
もしもしカスタマ・アクセス・ビットが‘１’であるな
ら、その記憶アクセスのページ・アドレスは、カスタマ
記憶領域１６５内になくてはならない。そうでないな
ら、そのアクセスに対してＡＣＢチェック条件が立ち上
げられる。
プロセッサ要素８５は、アダプタ１５４レジスタを読取
（センス）しまたは書き込む（制御）ためにメッセージ
・コマンドを使用する。
これらのコマンドのフォーマットは次のとおりである。
ビット０−７ ＣＭＤ＝コマンド・タイプ ８−１１ ＳＲＣ＝要求元バス・ユニット・アドレス １２−１５ ＤＳＴ＝受信バス・ユニット・アドレス １６−２３ ＭＳＧ＝コマンド・サイクルで伝送すべき
データ ２４−２７ ＲＥＧ１＝制御のレジスタ番号 ２８−３１ ＲＥＧ２＝センスのレジスタ番号 プロセッサ装置とＢＣＵの間のインターフェースのため
のＤＳＴフィールドは、Ｘ‘８’である。アダプタ１５
４はＳＲＣ及びＭＳＧフィールドをデコードしない。と
いうのは、そこにはコマンド実行のための情報が含まれ
ていないからである。制御及びセンス動作の間、ＲＥＧ
１及びＲＥＧ２ビットはそれぞれ、読み書きすべきアダ
プタ１５４中のレジスタを決定する。
Ｅ１２Ｂ．Ｉ／Ｏアダプタ・チャネル０及びチャネル１
バス（第１６図） Ｉ／Ｏアダプタ・チャネル０及びチャネル１バスは、Ｉ
／Ｏアダプタ１５４からバス制御ユニット１５６への高
速相互接続である。
チャネル０は、次のものを有する。
アドレス／データ・バス２５０（ビット０−１６，Ｐ
０，Ｐ１） コマンド／状況バス２４９（ビット０−３，Ｐ） タグ・アップ（ＢＣＵからバッファへ）線２６２ａ タグ・ダウン（バッファからＢＣＵへ）線２６２ｂ プロセッサ装置からＢＣＵへの要求線２５６ａ ＢＣＵからプロセッサ装置への肯定応答線２５６ｂ チャネル１は、アドレス／データ・バス２５１と、コマ
ンド／状況バス２５２と、タグ・アップ及びタグ・ダウ
ン線２６２ｅ及び２６２ｄを有する。
チャネル０は、Ｓ／３７０記憶１６２（及びプロセッサ
要素８５）からＢＣＵ１５６へのデータ転送に使用さ
れ、チャネル１は、ＢＣＵ１５６から記憶１６２（及び
プロセッサ要素８５）へのデータ転送に使用される。
チャネル・バス２４９、２５０、２５１及び２５２は、
実質的には６４バイトまでのデータをめいめいが記憶す
ることができる制御論理をもつ一対のデータ・バッファ
であるＩ／Ｏアダプタ１５４に由来する。これらのバス
は、ＢＣＵ１５６で終端する。Ｉ／Ｏアダプタ１５４
は、１ワード・フォーマット（３２ビット）をもつ内部
プロセッサ・バス１７０と、半ワード（１６ビット）フ
ォーマットをもつより低速のバス２４９乃至２５２との
間の速度一致手段として働く。
各チャネルは、２バイト幅（半ワード）データ・バス
（２５０、２５１）と、半バイト幅（４ビット）コマン
ド／状況バス（２４９、２５２）という２つの部分に構
成されている。そして、タグ信号が、要求／応答、及び
特殊信号を介して動作を制御するための手段を与える。
各チャネル上のデータ転送は、（２バイト・バスを介し
て４バイトを転送するために）常に２サイクルで行なわ
れる。論理的には、全てのデータ転送は、Ｓ／３７０主
記憶１６２及び、ＢＣＵ１５６を含むＩ／Ｏサブシステ
ムの間の転送である。ＢＣＵ１５６はマスターであっ
て、すなわち、プロセッサ要素８５が一旦転送の必要性
を知らせると、いかなる転送であれそれを開始させる。
コマンド／状況バス（２４９，２５２）は、選択サイク
ルの間に、転送方向（フェッチ／記憶）、及び転送すべ
きデータの量を決定するために使用される。アドレス／
データ・バス（２５０，２５１）は、選択サイクルの間
に主記憶アドレスを転送し、実際の転送サイクルの間に
データを引き渡す働きをする。アドレス／データ・バス
はまた、「メイルボックス」及び「メッセージ・キュ
ー」として知られる記憶１６２中の特定領域１８８、１
８９を指示するためにも使用される。これらの領域は、
プロセッサ要素８５をして、ＢＣＵ１５６とある情報を
交換することを可能ならしめる。
フェッチ動作（記憶１６２からの）の間に、その状況
は、コマンド／状況バス２４９上で、バス２５０上の２
バイトのデータとともに転送される。この状況は、なん
らかのアドレス・チェック、キー・チェックなどであ
り、あるいは動作の成功を示すためにゼロである。
もし記憶動作（記憶１６２への）が実行されるなら、全
てのデータが主記憶１６２に渡された後、状況サイクル
が続く。
第１４Ａ及び第１４Ｂ図は、フェッチ及び記憶のそれぞ
れのサブサイクル１及びサブサイクル２の間のバス部分
の論理的用途を示す。ここで、 aaa...データ・フィールド中の第１の（左側の）バイト
のアドレス Ａ： １＝アドレス・チェック Ｂ： １＝バッファが可用でない Ｃ： カスタマ記憶（１６５）アクセスの場合１で、マ
イクロコード領域アクセス（ＩＯＡ１８７）の場合０ ddd... 記憶との間の４バイト・データ fff... バイト単位でのフィールド長マイナス１（１０
進０．．６３） kkkk 記憶キー（１０進０．．１５） ｋ １＝キーチェック ooooo： ３２バイト・メールボックス領域内のオフセ
ット pp 優先度（０．．３、３が最高） .... 考慮せず ／／／： バスが浮動（未定義） イン インパウンド（ＢＣＵからバッファへ） アウト アウトバウンド（バッファからＢＣＵへ） データ転送動作のために次のタグ線が使用される。
（１）バス・アダプタ１５４からＢＣＵ１５６への、プ
ロセッサ装置からＢＣＵへの要求線２５６ａは、プロセ
ッサ要素８５によってＩ／Ｏ動作の必要性を示すために
使用される。一旦セットされると、その信号は、ＢＣＵ
１５６によってリセットされるまでアクティブのままで
ある。
（２）ＢＣＵ１５６からアダプタ１５４へのタグ・アッ
プ線２６２ａは、アダプタ１５４からアウトバウンド・
データを要求し、または入力データがバス上で可用であ
ることを示すために使用される。タグ・アップ線２６２
ｃも同様に機能する。
（３）バス・アダプタ１５４からＢＣＵ１５６への、ダ
ウン線２６２ｂは、もし存在するならは、ＢＣＵ１５６
へのデータの一時的な欠乏を示すために使用される。タ
グ・ダウンの下降端は、すると、そのバス上のアウトバ
ウンド・データの可用性を示すために使用される。タグ
・ダウン線２６２ｄも同様に機能する。
（４）ＢＣＵ１５６からアダプタ１５４への、ＢＣＵか
らプロセッサ装置肯定応答線２５６ｂは、プロセッサ装
置からＢＣＵへの要求信号をリセットするために使用さ
れる。このリセットは、Ｉ／Ｏメイルボックス動作が完
了されたときに実行される。
プロセッサ要素８５が開始Ｉ／Ｏ命令（ＳＩＯ）を命令
ストリーム中で検出した時、プロセッサ要素８５は、Ｉ
／Ｏサブシステム、すなわちＢＣＵ１５６に、「プロセ
ッサ装置からＢＣＵへの要求」線２５６ａを活動化させ
ることによって、Ｉ／Ｏ動作の必要性を警告する。この
タグは、ＢＣＵ１５６をして、この動作がフェッチまた
は記憶のどちらであるのか、何バイトが転送されるの
か、などを見出すために記憶１６２内の「メイルボック
ス」１８８を調べさせる。メイルボックスは実際には、
関連Ｉ／Ｏ動作のチャネルＳＩＯ、ＣＵＡ、ＣＡＷ及び
コマンド・ワード（ＣＣＷ）を含む。
記憶動作は、一般的には、ＢＣＵ１５６がプロセッサ要
素８５にデータを送るような動作である。このデータ
は、選択サイクルで送られるコマンド、キーまたはアド
レスであるか、主記憶１６２中に記憶すべき実Ｉ／Ｏデ
ータである。どちらの場合も、事象のシーケンスは同一
である。
第１５Ａないし１５Ｃ図は、データ及び状況情報が、ア
ダプタ１５４及びＢＣＵ１５６中の３２ビット・バッフ
ァ／レジスタにゲート・インされ、またはゲート・アウ
トされる様子、及びその情報の高位（左側）及び低位
（右側）ビットがアダプタ１５４の１８ビット・チャネ
ルに配置される様子を図式的に示すものである。
第２５及び２６図は、ＢＣＵ１５６及びアダプタ１５４
の間のデータ転送のための特定の信号セットを示す。
記憶動作（第１５Ａ図）の間のＢＣＵクロック・サイク
ルの開始により、ＢＣＵ１５６は、第１のサイクルのた
めのデータをバス２５１上に配置する。もしこれが主記
憶データ動作のための選択サイクルなら、コマンド、バ
イト・カウント、アクセス・キー、及び主記憶アドレス
の第１バイトがそれぞれ、コマンド／状況バス２５２及
びアドレス／データ・バス２５１上にそれぞれ配置され
る。もしこれが、メイルボックス・ルックアップのため
の選択サイクルであるなら、コマンドが、固定位置にあ
るメイルボックスを示すため、主記憶アドレスは配置さ
れない。その第１のサブサイクルは、２サブサイクル期
間に亙ってバス上で有効状態に維持される。
選択サイクルの間にバス２５１上にデータを配置した１
ＢＣＵクロック・サイクルの後、ＢＣＵ１５６が「タグ
・アップ」信号線を立ち上げる。タグ・アップ線２６２
ａは、アダプタ１５４をして、その最初の２バイトをレ
ジスタ１１３の左部分に記憶させる。次のクロック・サ
イクルの開始により、ＢＣＵ１５６は、レジスタ１１３
のあと半分にデータを格納するために、アドレス／デー
タ・バス２５１上に次のサブサイクルのためのデータ
（第２の２バイト）を配置する。このデータは、主記憶
アドレスの残りの部分であるかまたは、（もしメイルボ
ックス・ルックアップ選択サイクルに属するなら）オフ
セットであるか、である。ＢＣＵ１５６は、３ＢＣＵク
ロック・サイクルの間第２の２バイトを保持し、「タグ
・アップ」信号を下降させる。
フェッチ動作は、一般的には、ＢＣＵ１５６が、主記憶
データ空間１６２、主記憶１６２中のマイクロコード領
域、またはメイルボックスあるいはメッセージ・キュー
からデータを求めるような動作である。いかなる場合に
も、アダプタ１５４の論理に、実行しなくてはならない
動作を命令するためには、選択サイクルがそのようなフ
ェッチ・サイクルに先行しなくてはならない。選択サイ
クルはコマンド／状況バス２４９上のコマンドが「フェ
ッチ」コマンドであることを除いては、バス２５２を使
用する記憶記憶動作と同様の様式でバス２４９上にコマ
ンド／キー／アドレスを配置することによって実行され
る。
（選択サイクルの完了後）次のサイクルの開始により、
ＢＣＵ１５６が「タグ・アップ」信号を立ち上げ、それ
を３ＢＣＵクロック・サイクル維持する（第１５Ｂ
図）。タグ・アップは、バッファからデータを要求す
る。すると、もしそのバッファがデータを渡すことがで
きるのなら、データは１サイクル後に可用となる。その
動作は、半同期的であるので、ＢＣＵ１５６は、データ
の最初の２バイトが２サイクルの間有効に維持され、次
に１サイクル切り換え時間があって、その後２バイトの
データをＢＣＵ１５６へとゲートすることができる。
しかし、アダプタ１５４が、「タグ・アップ」立上りの
瞬間可用なデータをもっていないような状況が存在す
る。これは、典型的には、「初期」データ・フェッチに
おいて生じ、そのとき、フェッチ要求がキャッシュ・コ
ントローラ１５３及び記憶コントローラ１５５を介して
処理され、アダプタ１５４に戻されるまでいくらか時間
ががかるような新しいアドレスからデータがフェッチさ
れる。主記憶１６２における再試行も同様の一時的な遅
延を引き起こすことがある。
アダプタ１５４がデータを引き渡すことができないとき
（第１５Ｃ図）、アダプタ１５４は、「タグ・アップ」
が検出されると直ぐに「ダグ・ダウン」線を立ち上げ
る。ＢＣＵ１５６は、「タグ・アップ」を立ち上げた後
５サイクル以内に「タグ・ダウン」線をサンプルしなく
てはならない。
アダプタ１５４は、第１のデータ・ワード（４バイト）
が可用となるまで「タグ・ダウン」を維持する。その瞬
間、アダプタ１５４は、第１の２バイトをバス２５０上
に配置し、「タグ・ダウン」を下降させる。「タグ・ダ
ウン」信号の下降端は、ＢＣＵの論理２５３をトリガす
る。
ＢＣＵ１５６は、「タグ・ダウン」の下降に続く２サイ
クルの間その第１のバイトが有効であり、そのあと第２
の２バイトが可用であると仮定する。選択サイクルの間
にセット・アップされるカウントに応じて、一度に２バ
イトずつ、６０バイトまでのバイトがそれに続くことが
できる。
選択サイクルで指令された全てのメイルボックス・デー
タが受け取られた時、ＢＣＵ１５６は、その動作を開始
させた線２５６ａ上の、プロセッサ装置からＢＣＵへの
要求をリセットするために、アダプタ１５４に対して線
２５６ｂ上の「ＢＣＵからプロセッサ装置への肯定応
答」信号を立ち上げる。
プロセッサ要素８５とＢＣＵ１５６の間の大抵のデータ
転送は、アダプタ１５４中のベース・レジスタ１１０に
記憶されたベース・アドレスとキュー長を使用して、予
定の記憶位置１８８、１８９を通じて行なわれる。イン
バウンド・メッセージ・キュー１８９は、ＢＣＵ１５６
によって送られた全てのメッセージを時系列順に記憶す
る。
Ｅ１２Ｃ．バス制御ユニット１５６−一般的な説明（第
１６及び第１７図） バス制御ユニット（ＢＣＵ）１５６は、Ｓ／３７０プロ
セッサ８５及び、Ｓ／３７０Ｉ／Ｏ命令を実行するため
に利用される関連Ｓ／８８プロセッサ６２との間の主要
な結合ハードウェアである。
ＢＣＵ１５６は、プロセッサ６２に対して割り込みを与
え、プロセッサ６２をその関連ハードウエアから非同期
的に切り放し、プロセッサ６２をＢＣＵ１５６に対して
結合することを、Ｓ／８８オペレーティング・システム
に対して透過的に実行するために、Ｓ／８８プロセッサ
６２上で走っているアプリケーション・プログラム（Ｅ
ＸＥＣ３７０）及びマイクロコード（ＥＴＩＯ）と対話
する手段を有している。その透過的割り込み及び切り放
し機構は、所望のＳ／３７０Ｉ／Ｏ動作を実行するべく
Ｓ／８８プロセッサ６２によって使用可能な形式にコマ
ンド及びデータを変換するために、Ｓ／３７０Ｉ／Ｏコ
マンド及びデータをＳ／３７０プロセッサ８５からＳ／
８８プロセッサ６２へ効率的に転送するためにＳ／３７
０及びＳ／８８プロセッサの直接転送を可能ならしめる
ために利用される。
ＥＸＥＣ３７０及びＥＴＩＯはともに、マイクロコード
またはアプリケーション・プログラムのどちらかであっ
て、記憶１７４またはキャッシュ１７３のどちらかに記
憶されていることが見て取れよう。
ＢＣＵ１５６（第１６図）は、バス制御ユニット・イン
ターフェース論理及びレジスタ２０５と、直接メモリ・
アクセス・コントローラ（ＤＭＡＣ）２０９と、ローカ
ル記憶２１０を含む。ローカル・アドレス及びデータ・
バス２４７、２２３は、記憶２１０を、ドライバ／レシ
ーバ回路２１７、２１８を介してプロセッサ要素６２ア
ドレス、データ・バス１６１ａ、１６１ｄに結合し、イ
ンターフェース論理２０５に結合する。ＤＭＡＣ２０９
は、ラッチ２３３を介してアドレス・バス２４７に結合
され、ドライバ／レシーバ２３４を介してデータ・デー
タ・バス２２３に結合されている。
ＤＭＡＣ２０９は、好適な実施例では、以下で説明され
ている６８４５０ＤＭＡコントローラである。
ＤＭＡＣ２０９は、それぞれが特定の機能に専用であ
る、要求及び肯定応答経路によって、インターフェース
論理２０５（第１７図）に結合された４つのチャネル０
乃至３をもつ。チャネル０は、Ｓ／３７０記憶１６２中
のメイルボックス領域１８８（第２８図）からローカル
記憶２１０へＳ／３７０Ｉ／Ｏコマンドを転送する（メ
イルボックス読取）。チャネル１は、記憶１６２から記
憶２１０へＳ／３７０データを転送する（Ｓ／３７０Ｉ
／Ｏ書込）チャネル２は、記憶２１０から記憶１６２へ
データを転送する（Ｓ／３７０Ｉ／Ｏ読取）。チャネル
３は、記憶２１０から記憶１６２中のメッセージ・キュ
ー領域１８９（第２８図）に高優先度Ｓ／８８メッセー
ジを転送する。（Ｑメッセージ書込み）。
バス・アダプタ１５４は、２つのチャネル０及び１をも
つ。アダプタ・チャネル０は、ＤＭＡＣチャネル０、１
のメイルボックス読取及びＳ／３７０Ｉ／Ｏ書込（すな
わち、Ｓ／３７０からＢＣＵ１５６へのデータの流れ）
を扱う。アダプタ・チャネル１は、ＤＭＡＣ２、３のＳ
／３７０Ｉ／Ｏ読取及びＱメッセージ書込機能（すなわ
ち、ＢＣＵ１５６からＳ／３７０へのデータの流れ）を
扱う。
ＥＩ２Ｄ．直接メモリ・アクセス・コントローラ２０９ ＤＭＡＣ２０９は、好適には、モトローラ社が発行して
いるM68000Family Reference Manual,FR68K/D,1988に記
載されているタイプ（ＭＣ６８４５０）である。ＤＭＡ
Ｃ２０９は、プロセッサからの最小の介入で、データの
ブロックを迅速且つ効率的な方法で移動することによっ
て、（この実施例のＭ６８０２０プロセッサなどの）モ
トローラＭ６８０００ファミリ・マイクロプロセッサの
性能及びアーチテクキャ的な能力を補うように設計され
ている。ＤＭＡＣ２０９は、メモリからメモリ、メモリ
から装置、装置からメモリのデータ転送を実行する。
このＤＭＡＣは、プログラム可能な優先順位をもつ独立
な４つのＤＭＡチャネルをもち、２４ビット・アドレス
と１６ビット・データ・バスをもつ非同期Ｍ６８０００
バス構造を使用する。それは、明示的にも暗示的にもア
ドレスすることができる。
参照番号２０９などのＤＭＡＣの主要な目的は、ソフト
ウェア制御下にあるマイクロプロセッサが扱うよりも通
常はるかに高速でデータを転送することにある。直接メ
モリ・アクセス（ＤＭＡ）という用語は、マイクロプロ
セッサが行うのと同様にしてシステム中のメモリに周辺
装置がアクセスする能力のことである。この実施例にお
けるそのメモリとは、ローカル記憶２１０のことであ
る。ＤＭＡ動作は、システム・プロセッサが実行する必
要がある別の動作と並行的に行うことができ、以て全体
のシステム性能を著しく高めるのである。
ＤＭＡＣ２０９は、データのブロックを、ローカル・バ
ス２２３の限界に近付く速度で移動する。データのブロ
ックは、記憶中の特定アドレスで始まるバイト、ワード
または長ワード・オペランドの列からなり、転送カウン
トによって決定されるブロック長をもつ。単一チャネル
動作には、記憶２１０との間の複数ブロックのデータの
転送が関与することができる。
ＤＭＡＣ２０９に係わるどの動作も、プロセッサ要素６
２によるチャネル初期化、データ転送及びブロックの終
了、という同一の基本的ステップの後に続くことにな
る。初期化フェーズでは、プロセッサ６２がＤＭＡＣの
レジスタに、制御情報と、アドレス・ポインタと、転送
カウントをロードし、チャネルを開始させる。転送フェ
ーズの間、ＤＭＡＣ２０９はオペランド転送のための要
素を受け入れて、その転送のためのアドレシングとバス
制御を与える。終了フェーズは、動作の完了後行なわ
れ、そのとき、ＤＭＡＣは状況レジスタＣＳＲ中に動作
の状況を表示する。データ転送の全てのフェーズの間、
ＤＭＡＣ２０９は次の３つの動作モードのうちの１つに
ある。
（１）ＩＤＬＥ（遊休）−これは、ＤＭＡＣ２０９が、
外部装置によってリセットされ、システム・プロセッサ
６２による初期化、または周辺装置からのオペランド転
送要求を待っている時に想定する状態である。
（２）ＭＰＵ−これは、ＤＭＡＣがシステム中の別のバ
ス・マスタ（通常、主システム・プロセッサ６２）によ
ってチップ選択されたとき入る状態である。このモード
では、チャネル動作をチェックし、あるいはブロック転
送の状況をチェックするために、ＤＭＡＣ内部レジスタ
が読み書きされる。
（３）ＤＭ−これは、ＤＭＡＣ２０９が、オペランド転
送を実行するためにバス・マスタとして動作していると
きに入る状態である。
ＤＭＡＣは、暗示的アドレスまたは明示的アドレス・デ
ータ転送を実行することができる。明示的転送の場合、
データはソースから内部ＤＭＡＣ保持レジスタに転送さ
れ、次のバス・サイクルで保持レジスタから宛先へと移
動される。暗示的データ転送は、内部的ＤＭＡＣバッフ
ァ動作なしでソースから宛先へ直接データが転送される
ので、１バス・サイクルしか要さない。
さて、（Ａ）単一ブロック転送、（Ｂ）連続動作、
（Ｃ）連鎖動作、という３つのタイプのチャネル動作が
存在する。単一ブロックのデータを転送するときには、
メモリ・アドレス・レジスタＭＡＲ及び装置アドレス・
レジスタＤＡＲは、ユーザーによって、転送のソース及
び宛先を指定するように初期化される。さらにまた、ブ
ロックの、転送されるオペランドの数をカウントするた
めに、メモリ転送カウント・レジスタも初期化される。
２つの連鎖モードとして、アレイ連鎖と、連列アレイ連
鎖がある。アレイ連鎖モードは、メモリ・アドレス及び
転送カウントからなる、記憶２１０中の連続的アレイか
ら動作する。ベース・アドレス・レジスタＢＡＲ及びベ
ース転送カウントレジスタＢＴＣは、そのアレイの開始
アドレスと、アレイ・エントリの数をそれぞれ指し示す
ように初期化される。そして、各ブロックの転送が完了
するにつれて、次のエントリがアレイからフェッチされ
て、ベース転送カウントがデクリメントされ、ベース・
アドレスは、次の新しいアレイ・エントリを指し示すよ
うにインクリメントされる。ベース転送カウントがゼロ
に達したとき、フェッチされたばかりのエントリがその
アレイで定義される最後のブロックである。
件列アレイ連鎖モードは、アレイ連鎖モードに類似する
が、メモリ・アレイ中の各エントリがやはりアレイ中の
次のエントリを指し示す点で異なる。このことは、非連
続メモリ・アレイを許容する。最後のエントリは、ゼロ
にセットされたリンク・アドレスを含む。ベース転送カ
ウント・レジスタＢＴＣは、このモードでは不要であ
る。ベース・アドレス・レジスタＢＡＲは、そのアレイ
の最初のエントリのアドレスに初期化される。連結アド
レスは、ベース・アドレスを、各ブロック転送の開始時
点で更新するために使用される。この連鎖モードは、ア
レイを順次的な順序に再構成する必要なくアレイ・エン
トリを容易に移動しまたは挿入することを可能ならしめ
る。また、アレイ中のエントリの数は、ＤＭＡＣ２０９
中で指定する必要はない。このアドレシング・モード
は、この実施例では、ＤＭＡＣ２０９によって、以下詳
述する方法でリンク・リストから自由ワーク・キュー・
ブロック（ＷＱＢ）にアクセスするために使用される。
ＤＭＡＣ２０９は、ＤＭＡ動作の完了、またはＰＣＬ線
５７ａ乃至５７ｄを使用する装置の要求時などのいくつ
かの事象発生に対応してプロセッサ要素６２に割り込み
をかけることになる。ＤＭＡＣ２０９は、プロセッサ要
素６２ベクタ割り込み構造で使用するために、８個のチ
ップ上ベクタ・レジスタに割り込みベクタを保持する。
２つの割り込みベクタ、すなわち、正常割り込みベクタ
（ＮＩＶ）およびエラー割り込みベクタ（ＥＩＶ）はど
のチャネルにも利用可能である。
各チャネルは、０、１、２または３の優先レベルを与え
られており、すなわち、チャネル０、１、２、３はそれ
ぞれ優先レベル０、２、２、１を割当てられている（優
先レベル０が最高である）。
要求は、装置によって外部的に発生されるか、ＤＭＡＣ
２０９の自動要求機構によって内部的に発生される。自
動要求は、チャネルが常に要求保留の場合は最大速度で
発生され、あるいはＤＭＡ活動に可用なバス帯域の一部
を選択することによって決定される限定された速度で発
生される。外部要求は、各チャネルに関連する要求信号
によって発生されるバースト要求またはサイクル・スチ
ール要求のどちらかである。
ＤＭＡＣ２０９は４つのチャネルに１つの汎用制御レジ
スタＧＣＲを加えたもののめいめいごとに、１７個のレ
ジスタ（第１８図）をもち、それらは全てソフトウェア
の制御下にある。
ＤＭＡＣ２０９レジスタは、ソース及び宛先アドレス及
び機能コードと、転送カウントと、オペランド・サイズ
と、装置ポート・サイズと、チャネル優先順位と、連続
アドレス及び転送カウントと、周辺制御線の機能などの
データ転送についての情報を含む。１つのレジスタＣＳ
Ｒがまた、チャネル活動、周辺入力、及びＤＭＡ転送の
間に生じたかもしれないさまざまな事象についての状況
及びエラー情報を与える。一般制御レジスタＧＣＲは、
限定された自動要求ＤＭＡ動作で使用すべきバス利用係
数を選択する。
入力及び出力信号は、機能的には、以下で説明する群に
構成される（第１９Ａ図参照）。
アドレス／データ・バス（Ａ８−Ａ２３，Ｄ０−Ｄ１
５）は、１６ビット・バスであって、ＤＭＡモードの動
作の間にアドレス出力を与えるように時間的に多重化さ
れ、（プロセッサ要素６２書込みまたはＤＭＡＣ読取の
間に）外部装置からデータを入力し、（プロセッサ要素
６２読取またはＤＭＡＣ書込みの間に）外部装置にデー
タを出力するための両方向データ・バスとして使用され
る。これは３状態バスであって、マルチプレクス線ＯＷ
Ｎ及びＤＤＩＲによって制御される外部ラッチ及びバッ
ファ２３３、２３４を使用してデマルチプレクスされ
る。
バス２４７の下位アドレス・バス線Ａ１乃至Ａ７は、Ｍ
ＰＵモードにおいてＤＭＡＣ内部レジスタにアクセス
し、且つＤＭＡモードにおいて下位７アドレス出力を与
えるために使用される。
機能コード線ＦＣ０乃至ＦＣ２は、３状態出力であっ
て、ＤＭＡモードにおいて、ユーザーによって決定する
ことができる個別のアドレス空間を与えるようにアドレ
ス・バス２４７上の値をさらに修飾するために使用され
る。これらの線上に配置される値は、ＤＭＡバス・サイ
クルの間に使用されるアドレスを与えるレジスタに応じ
て、内部機能コード・レジスタＭＦＣ、ＤＦＣ、ＢＦＣ
のうちの１つから持って来られる。
非同期バス制御線は、次の制御信号、すなわち、選択ア
ドレス・ストローブ、読取／書込、上方及び下方データ
・ストローブ、及びデータ転送肯定応答を使用して非同
期データ転送を制御する。
選択入力線２９６は、ＭＰＵバス・サイクルのためにＤ
ＭＡＣ２０９を選択するために使用される。その線が立
ち上げられた時、Ａ１乃至Ａ７上のアドレス及びデータ
・ストローブ（あるいは８ビット・バスを使用した時の
ＡＯ）は、その転送に関与することになる内部ＤＭＡＣ
レジスタを選択する。選択は、アドレス・デコード信号
をアドレス及びデータ・ストローブで修飾することによ
って発生されるべきである。
線２７０ｂ上のアドレス・ストローブ（ＡＳ）は、ＤＭ
Ａモードで、有効アドレスがアドレス・バス１６１上に
あることを示すために出力として使用される両方向信号
である。ＭＰＵまたはＩＤＬＥモードでは、それは（も
しＤＭＡＣがバスの使用を要求しそれを許可されていた
なら）ＤＭＡＣが何時バスの制御を得ることができるか
を決定するために入力として使用される。
読取／書込は、バス・サイクルの間にデータ転送の方向
を示すために使用される両方向信号（図示しない）であ
る。ＭＰＵモードでは、その高レベルが、転送がＤＭＡ
Ｃ２０９からデータ・バス２２３へ向かっていることを
示し、低レベルが、データ・バスからＤＭＡＣ２０９へ
の転送を示す。ＤＭＡモードでは、高レベルは、アドレ
スされたメモリ２１０からデータ・バス２２３への転送
を示し、低レベルが、データ・バス２２３からアドレス
されたメモリ２１０への転送を示す。
上方及び下方データ・ストローブ両方向線（図示しな
い）は、バス上でデータが有効である時と、Ｄ８−１５
またはＤ０−７のうちバスのどの部分が転送に関与すべ
きかを示す。
データ転送肯定応答（ＤＴＡＣＫ）両方向線２６５は、
非同期バス・サイクルを終了してもよいことを知らせる
ために使用される。ＭＰＵモードでは、この出力は、Ｄ
ＭＡＣ２０９がプロセッサ要素６２からデータを受け入
れ、またはプロセッサ要素６２のためにバス上をデータ
を配置したことを示す。ＤＭＡモードでは、この入力２
６５は、バス・サイクルを終了すべき時を決定するため
にＤＭＡＣによってモニタされる。ＤＴＡＣＫ２６５が
否定される状態にとどまっている限り、ＤＭＡＣはバス
・サイクルに待ちサイクルを挿入し、ＤＴＡＣＫ２６５
が立ち上がった時、バス・サイクルは終了される（但
し、ＰＣＬ２５７がレディ信号として使用されるときは
例外であって、その場合、両信号は、サイクルが完了す
る前に立ち上げられなくてはならない）。
線ＯＷＮ及びＤＤＩＲ上の多重制御信号は、バス２４８
上のアドレス及びデータ情報を分離し、あるＤＭＡＣバ
ス・サイクルの間にデータ・バス２２３の上半分と下半
分の間でデータを転送するべく外部マルチプレクス／デ
マルチプレクス装置２３３、２３４を制御するために使
用される。ＯＷＮ線は、ＤＭＡＣ２０９がバスを制御し
つつあることを示す出力である。それは、外部アドレス
・ドライバと、制御信号バッファとをターン・オンさせ
るために使用される。
バス要求（ＢＲ）線２６９は、ローカル・バス２２３、
２４７の制御を要求するためにＤＭＡＣによって立ち上
げられる出力である。
バス許可（ＢＧ）線２６８は、ＤＭＡＣ２０９に、現在
のバス・サイクルが完了すると直ぐにバス支配権を引き
受けてよいことを知らせるために、外部バス・アービタ
１６によって立ち上げられる入力である。
線２５８ａ及び２５８ｂ上の２つの割り込み制御信号Ｉ
ＲＱ及びＩＡＣＫは、割り込み論理２１２を介して、プ
ロセッサ要素６２との割り込み要求／肯定応答ハンドシ
ェーク・シーケンスを形成する。線２５８ｂ上の割り込
み肯定応答（ＩＡＣＫ）は、プロセッサ要素６２がＤＭ
ＡＣ２０９から割り込みを受け取ったことを通知するた
めに、論理２１６を介してプロセッサ要素６２によって
立ち上げられる。ＩＡＣＫの立ち上げに応答して、ＤＭ
ＡＣ２０９は、適正な割り込みハンドラ・ルーチンのア
ドレスをフェッチするために、プロセッサ要素６２によ
って使用されることになるバス２２３のＤ０−Ｄ７上の
ベクタを配置する。
装置制御線は、ＤＭＡＣ２０９と、４つのＤＭＡＣチャ
ネルに結合された装置の間のインターフェースを実行す
る。３つの線の４つの組が単一のＤＭＡＣチャネルとそ
の周辺装置に専用となっており、残りの線は全てのチャ
ネルによって共有される大域的信号である。
線２６３ａ乃至２６３ｄ上の要求（ＲＥＱ０乃至ＲＥＱ
３）入力は、主記憶１６２と記憶２１０の間のオペラン
ド転送を要求するために論理２５３によって立ち上げら
れる。
線２６４ａ乃至２６４ｄ上の肯定応答（ＡＣＫ０乃至Ａ
ＣＨ３）出力は、その前の転送要求に応答してオペラン
ドが転送されつつあることを知らせるためにＤＭＡＣ２
０９によって立ち上げられる。
周辺制御線（ＰＣＬ０乃至ＰＣＬ３）２５７ａ乃至２５
７ｄは、レディ、取り消し、再ロード、状況、割り込
み、またはイネーブル・クロック入力として、あるいは
開始パルス出力として機能するようにセットされる、イ
ンターフェース論理２５３及びＤＭＡＣ２０９の間の双
方向線である。
データ転送完了（ＤＴＣ）２６７は、ＤＭＡＣバス・サ
イクルの間に、そのデータが成功裡に転送されたことを
示すためにＤＭＡＣ２０９によって立ち上げられる出力
である。
完了（ＤＯＮＥ）。この双方向信号は、ＤＭＡＣバス・
サイクルの間に、転送されつつあるデータがそのブロッ
クの最後の項目であることを示すために、ＤＭＡＣ２０
９または周辺装置によって立ち上げられる。ＤＭＡＣ
は、メモリ転送カウント・レジスタがゼロにデクリメン
トされるときのバス・サイクルの間にこの信号を出す。
Ｅ１２Ｅ．バス制御ユニット１５６−詳細な説明（第１
９Ａ乃至第１９Ｃ図と第２０図） （Ａ）高速データ転送のためのインターフェース・レジ
スタ 第１９Ａ乃至第１９Ｃ図では、説明の便宜上、ＢＣＵイ
ンターフェース論理２０５（第１６図）がさまざまな機
能ユニットに分けられている。このため、論理２０５
は、アダプタ１５４とＢＣＵ１５６の間のデータ転送の
速度と性能を高めるためローカル・データ・バス２２３
とアダプタ・チャネル０、１との間に介在された複数の
インターフェース・レジスタをもつ。インターフェース
２０５のハードウェア論理２５３は、ＤＭＡＣ２０９
と、アドレス・デコード及び調停論理２１６と、アドレ
ス・ストローブ論理２１５とともに、ＢＣＵ１５６の動
作を制御する。
インターフェース・レジスタは、アダプタ１５４とＢＣ
Ｕ１５６の間のデータ転送の状況を保持するために、チ
ャネル０及び１コマンド状況バス２４９、２５２に結合
されたチャネル０読取状況レジスタ２２９及びチャネル
１書込状況レジスタ２３０を有する。
チャネル０及び１コマンド・レジスタ２１４、２２５
は、ＢＣＵ１５６からアダプタ１５４、Ｓ／３７０への
データ転送コマンドを一時的に保持する。
チャネル０、１アドレス／データ・レジスタ２１９、２
２７は、Ｓ／３７０ Ｉ／Ｏデータ転送の間に、アダプ
タ１５４に転送するためのＳ／３７０アドレスを保持す
る。レジスタ２２７はまた、アダプタ１５４に対するデ
ータ転送（アドレス転送毎に６４バイトまで）の成功し
たＩ／Ｏデータ・ワード（４バイトまで）をも保持す
る。
チャネル０読取バッファは、ＢＣＵメイルボックス読取
及びＳ／３７０ Ｉ／Ｏ書込動作の間に、アダプタ１５
４から転送されたデータを受け取る。
チャネル０、１ＢＳＭ読取／書込セレクト・アップ・バ
イト・カウンタ２２０、２２２及びＢＳＭ読取／書込境
界カウンタ２２１、２２４は、ＢＣＵ１５６からアダプ
タ１５４へのデータの転送のためのバイト・カウントを
保持する。その両カウンタは、データ転送によるＳ／３
７０６４バイト・アドレスの交差を防止するために各チ
ャネル毎に必要である。後で詳細に説明するけれども、
カウンタ２２０、２２１は、初期的にはＩ／Ｏ動作のた
めに転送されるべき全体のバイト・カウント（４ＫＢま
で）を記憶し、最後のブロック（６４バイト）転送の場
合にのみ、すなわち最後のコマンド／データ転送動作の
場合に、Ｓ／３７０開始アドレスを部分的に形成するよ
うにレジスタ２１４、２２５にカウント値を転送するた
めに使用される。境界カウンタ２２１、２２４は、どれ
かの単一のコマンド・データ転送動作の場合に、ＢＣＵ
１５６によって境界交差が検出されたとき、またはバイ
ト・カウンタが６４バイトよりも大きいとき、Ｓ／３７
０アドレスを（部分的に）与えるために使用される。
カウンタ２２０、２２１、２２２及び２２４は、チャネ
ル０または１上での各データ転送の後に適宜デクリメン
トされる。
キュー・カウンタ２５４は、アダプタ１５４を介するＳ
／３７０記憶への（１６バイトまでの）メッセージ転送
のために、同様の機能を与える。
上記インターフェース・レジスタを選択するためのアド
レスは、記憶２１０アドレス空間（第２３Ｃ図）に記憶
され、よく知られた方法でバス２４７上のアドレスをデ
コードすることにより選択される。
アダプタ１５４から論理２５３に至る、プロセッサから
ＢＣＵへの要求線２５６ａ上の信号は、ＢＣＵ１５６
に、Ｓ／３７０メイルボックス読取要求がレディである
ことを通知する。この信号は、メイルボックス情報がロ
ーカル記憶２１０に格納されてしまうまで、線２５６ｂ
上のＢＣＵ ＰＵ肯定応答信号によってリセットされな
い。
タグ・アップ及びタグ・ダウン線２６２ａ乃至２６２ｄ
は、アダプタ・チャネル０，１上で、ＢＣＵ１５６とア
ダプタ１５４の間のデータをストローブするために使用
される。
ＢＣＵ論理２５３とＤＭＡＣ２０９の間には、ハンドシ
ェーク信号が与えられる。ＢＣＵ論理は、各ＤＭＡチャ
ネルに１つづつ、線２６３ａ乃至２６３ｄ上にサービス
要求を行う。ＤＭＡＣは、線２６４ａ乃至２６４ｄ上の
肯定応答信号で応える。選択２７０、データ転送応答２
６５、周辺制御線２５７ａ乃至２５７ｄ、データ転送完
了２６７などの他の線は、ＤＭＡＣ２０９に関連して既
に説明済みである。
（Ｂ）ＢＣＵ切り放し及び割り込み論理２１５，２１６
（第２０及び第２１図） 前に、フォールド・トレラント動作及び単一システム・
イメージ環境などのＳ／８８システムの固有の特徴の多
くをＳ／３７０システムのために用意するようにＳ／３
７０及びＳ／８８プロセッサの緊密結合を達成するには
２つの機能が重要であると述べた。これらの機能とは、
ここでは、Ｓ／８８プロセッサの、その関連ハードウェ
アからの切り放し、及び固有の割り込み機構である。そ
の両機能は、Ｓ／８８オペレーティング・システムに透
過的な様式で働く。ＢＣＵ１５６には、切り放し及び割
り込み論理２１５、２１６が設けられている。
「切り放し」論理は、各命令実行サイクルの間、Ｓ／８
８プロセッサアドレス・バス１６１Ａに印加される仮想
アドレスをデコードする。もしＢＣＵ１５６及びその記
憶２１０に割当てられた、予め選択されたＳ／８８仮想
アドレスのブロックの１つが検出されたなら、Ｓ／８８
プロセッサ６２からのアドレス・ストローブ（ＡＳ）信
号が、関連Ｓ／８８ハードウェアに対してではなく、Ｂ
ＣＵ１５６に対してゲートされる。この動作は、Ｓ／８
８オペレーティング・システム及びハードウェアが、マ
シン・サイクルが生じていることを知ることを禁止し、
すなわち、その動作は、Ｓ／８８には透過的である。
しかし、Ｓ／８８プロセッサ６２は、このマシン・サイ
クルの間ＢＣＵ１５６を制御するように結合され、ＡＳ
信号及び予め選択されたアドレスは、Ｓ／３７０ Ｉ／
Ｏ動作に関連する機能を実行するために、ＢＣＵ１５６
中のさまざまな要素を選択し制御するために使用され
る。
Ｓ／８８プロセッサ６２上で走る特殊アプリケーション
・コード（ＥＸＥＣ３７０）は、ＢＣＵ１５６に、通信
を行わせる動作を実行するように指令するために、これ
らの予め選択した仮想アドレスをＳ／８８バス１６１Ａ
上に配置することによって、Ｓ／３７０プロセッサ８５
との通信を開始する。
ＢＣＵ１５６中のＤＭＡＣ２０９及び他の論理は、この
特殊アプリケーション・コードを動作に呼び出す特殊レ
ベル（６）でＳ／８８に割り込みを与える。各割り込み
の提供は、Ｓ／８８オペレーティング・システムに対し
て透過的である。
これらの割り込みに応答する割り込みハンドラ・ルーチ
ンのいくつかによって実行されるタイプの機能につい
て、Ｓ／３７０ Ｉ／Ｏ動作のファームウェアの概要の
一例を参照して簡単に説明する。
さて、多重相手ユニットをもつモジュールにおいて、対
のユニット・ベースで、ＤＭＡＣ２０９を介してＳ／８
８に対するＳ／３７０割り込みを扱うための機構及びＳ
／８８オペレーティング・システムの変更について説明
する。
ここで、１つの相手ユニットが、双対ローカル記憶、Ｄ
ＭＡＣ、及びカスタム論理を含む双対Ｓ／３７０プロセ
ッサをもつ変更された双対Ｓ／８８プロセッサ・ボード
とサンドイッチ状に接続されていることを想起された
い。この双対サンドイッチ・ボードの同一の要素は、障
害検出のため完全に同期して（ロックステップ的に）並
列に動作する。
このサンドイッチ構造全体は、通常、同一の相手サンド
イッチ構造をもち、そして、その相手がロックステップ
的に動作するので、単一のフォールト・トレラントの実
態であるかのように見える。この２重に複製されたハー
ドウェアを、第２１図に示すように、単一の動作ユニッ
トと考えても以下の説明では差し支えなかろう。
好適な実施例では、単一のモジュール筺体中に８個まで
の動作ユニット２９５乃至２９５−８が存在することが
でき、それらは、Ｓ／８８オペレーティング・システム
の単一コピーの制御の下で、主記憶と、Ｉ／Ｏ機能と、
電源とを共有する。ユニット２９５（及び他のユニット
２９５−２と２９５−８）は、第７図のボード２１、２
３などの組ボードの対に対応する。重要なことは、この
多重ＣＰＵ構成において、Ｓ／８８プロセッサ・ユニッ
ト６２乃至６２−８が、Ｓ／８８のワークロードを共有
するマルチプロセッサとして動作するが、Ｓ／３７０ユ
ニット８５乃至８５−８は個別且つ独立に動作して、相
互に通信しないことである。各Ｓ／３７０ユニットは、
それ本来のオペレーティング・システムの制御のもとで
動作し、（Ｓ／３７０であれＳ／８８であれ）筺体内の
他のＣＰＵについては関知しない。
多重処理環境及びＳ／８８アーキテクチャのため、通常
のＳ／８８システムの割り込みの処理は、ＣＰＵユニッ
ト６２乃至６２−８で共有される。簡略化された図式に
おいては、（Ｉ／Ｏ、タイマ、プログラム・トラップな
どからの）各割り込みは、全てのＳ／３７０プロセッサ
・ユニットに対して並列に共通バス３０上に提供され、
１つのユニットがそれにサービスする責任を負い、別の
ユニットをしてそれを無視させることになる。サービス
を与えているユニットがどれであるかに拘らず、ハンド
ラ・コードのためにオペレーティング・システム内には
（ベクタ毎に）単一のエントリ点が存在し、割り込みの
後処理は、（単一の）オペレーティング・システムによ
って決定され処理される。
多重Ｓ／３７０構成においては、全ての正常Ｓ／８８割
り込みが上述のように動作し、Ｓ／８８ハンドラ・コー
ドは変更されない。また、ＤＭＡＣ２０９乃至２０９−
８の割り込み提供を可能ならしめるわずかなハードウェ
アの変更は、通常のＳ／８８割り込み機構及びソフトウ
ェアに対して完全に透過的である。
必要条件として、ＤＭＡＣ割り込みが、ＤＭＡＣ、ＢＣ
Ｕ及びＳ／３７０が接続されるＳ／８８プロセッサ６２
によってのみ処理されなくさはならなず、以て複数のＳ
／３７０ユニット８５乃至８５−８は、互いに干渉する
ことができないようになっていなくてはならない、とい
うことがある。このため、ＤＭＡＣ ＩＲＱ線２５８ａ
は、Ｓ／８８プロセッサ６２に直接接続され、ＤＭＡＣ
２０９はＳ／８８プロセッサ６２に接続されて、通常の
Ｓ／８８割り込み要求線のようには共通Ｓ／８８バス３
０上にはあらわれない。Ｓ／３７０サポートのために、
Ｓ／８８から奪われたタイム・スラスイの間に、所与の
Ｓ／８８プロセッサ６２が、直接接続されたＳ／３７０
に対して専用となる。
主要Ｓ／８８ベクタ・テーブル内の８つのユーザー・ベ
クタ位置は、ＤＭＡＣによる使用のために予約され、こ
れらのベクタは、Ｓ／８８オペレーティング・システム
に追加された８つのＤＭＡＣ割り込みハンドラのハード
・コードされたアドレスである。これらの８つの割り込
みハンドラは、関連Ｓ／３７０プロセッサのために全て
のＤＭＡＣによって提供される割り込みを処理するため
に全てのＳ／８８プロセッサによって使用される。
各ＤＭＡＣ２０９は、単一の割り込み要求（ＩＲＱ）出
力信号と、８個の内部ベクタ・レジスタ（チャネル毎に
２個であって、正常動作とＤＭＡＣ検出エラーにつき１
個ずつ）をもつ。そして初期化時（後述）に、これらの
ベクタ・レジスタは、上述の８個の予約主要ベクタ・テ
ーブルに対応するようにプログラムされる。このように
して、ＤＭＡＣは、ＩＲＱを提供する時に８個のハンド
ラ・ルーチンのうちの１つを要求することができる。こ
れらのハンドラは、「隠蔽された」ローカル記憶２１０
のアドレス範囲内にある仮想アドレスを与えることによ
って、ＤＭＡＣ、ＢＣＵハードウェア、キュー、リンク
・リスト、及び全ての制御パラメータにアクセスする。
このハードウェア・デザインは、共通仮想アドレス切り
放し「窓」が複数のＳ／３７０ユニットで共有されてい
ても、各Ｓ／８８Ｓ／３７０６２が、自己の記憶２１０
にアクセスできることとを保証する。すなわち、Ｓ／８
８仮想アドレス空間００７ＥＸＸＸＸは、２１、２３な
どの各組ユニットが第１０図に示すように専用Ｓ／８８
物理記憶をもっていても全てのＳ／８８−Ｓ／３７０マ
イクロプロセッサによって使用される。
多重Ｓ／３７０構成においては、全てのＤＭＡＣ２０９
乃至２０９−８は、これらの８個のベクタ・レジスタに
関しては同様にプログラムされ、それらは全て主要ベク
タ・テーブルと、ハンドラ・ルーチンとを共用する。そ
して、記憶２１０などに対するめいめいのアクセス時
に、分化及び切り放しが生じる。ＤＭＡＣ ＩＲＱの、
そのＳ／８８プロセッサ６２へのハード接続による提供
は、その切り放しと相俟って、Ｓ／３７０プロセッサの
分離及び完全性と、Ｓ／８８動作との非干渉性を保証す
る。そして、「遺失」Ｓ／８８ＣＰＵ時間を除き、これ
らの割り込みのサービスはＳ／８８オペレーティング・
システムに透過的である。
こうして、この割り込み設計構成の全体は、異なる割り
込みサービス思想を使用する多重処理環境から個々のプ
ロセッサ機能を奪うことによって、多重Ｓ／３７０ユニ
ットの分離及び保護を行ないながらＳ／３７０ＤＭＡＣ
割り込みの間欠的「要求時専用」サービスを、多重処理
システム動作に実質的に影響を与えることなく、また多
重処理オペレーティング・システムを実質的に変更する
ことなく達成するのである。
各ＤＭＡＣ割り込み機構を詳細に説明するために、ここ
で第１９Ａ及び第２０図を参照する。選択ベクタをもつ
ＤＭＡＣ２０９などの周辺装置がＳ／８８プロセッサ６
２に割り込み要求を提供する時、単一ＩＲＱ線２５８ａ
がその装置によってアクティブとなされる。このＩＲＱ
線は、Ｓ／８８プロセッサ・アーキテクチャによって記
述されているような様式でエンコーディング回路２９３
に結線され、以て、特定優先レベル６で入力ピンＩＰＬ
０乃至ＩＰＬ２を介してＳ／８８プロセッサ６２にエン
コードされた割り込み要求を提供する。
プロセッサ６２は、内部状況レジスタに保持されている
優先順位マスク・ビットを使用して、割り込みにサービ
スすることができる時を効率的に決定する。そして、レ
ディであるとき、プロセッサ６２は、特殊な「割り込み
肯定応答（ＩＡＣＫ）サイクル」を開始する。
内部的にプロセッサ６２によって制御されるＩＡＣＫサ
イクルにおいては、サイクルのタイプと、サービスされ
ている優先レベルを識別するために、アドレス・バス１
６１Ａ上に、固有のアドレス構成が提供される。これは
また、効率的にも、割り込み装置からのベクタ番号の要
求でもある。要求を出す全ての装置は、サービスされて
いる優先レベルを自己の優先レベルと比較し、一致する
優先レベルをもつ装置が、プロセッサ６２が読むため
に、１バイトのベクタ番号をそのデータ・バス１６１Ｄ
にゲートする。
ベクタ番号が一旦得られると、プロセッサ６２は、監視
スタック上に基本的内部状況をセーブし、次に、使用す
べき例外ベクタのアドレスを発生する。このことは、装
置のベクタ番号に内部的に４を掛け、この結果を内部ベ
クタ・ベース・レジスタの内容に加えることによって達
成され、以て例外ベクタのメモリ・アドレスが与えられ
る。このベクタは、割り込みハンドラ・コードのための
新しいプログラム・カウンタ値である。
この新しいカウンタ値を使用して最初の命令がフェッチ
され、通常の命令デコーディング及び実行が、監視状態
で、プロセッサ６２状況レジスタをこの現在の優先レベ
ルにセットすることにより再開される。
最初の割り込みハンドラ命令をフェッチすることを通じ
てのＩＡＣＫサイクルの開始からの上述のステップは、
ハードウェア及びプロセッサ６２の内部動作の組合せに
よって行なわれ、プログラム命令実行を必要としない。
その正味の効果は、より高い優先順位割り込みハンドラ
を実行するために、前以て走っている（より低い優先順
位の）プログラムの透過的優先使用である。
好適な実施例におけるＤＭＡＣ２０９割り込みは、優先
レベル６に結び付けられ、プロセッサ６２アーキテクチ
ャに完全に従う。ＤＭＡＣ２０９は内部的にプログラム
された８個のベクタ番号をもち、８つの個別のハンドラ
・ルーチンが使用される。
デコード及び調停論理（第１９Ａ図）とＡＳ制御論理２
１５は、Ｓ／８８プロセッサ６２切り放し機能を与える
こと以外に、ＩＡＣＫサイクルの間にこの割り込み機能
を制御する。
これらの詳細なハードウェア機能を、第１９Ａ図の論理
２１５及び２１６を詳細に示す第２０図を参照して説明
する。プロセッサ要素（ＰＥ）６２からのアドレス・ス
トローブ線２７０は、制御論理２１５の１つの入力に結
合される。論理２１６は、一対のデコード回路２８０、
２８１をもつ。回路２８０の出力２８２は、論理２１５
に結合され、回路２８０の出力２８２もまた、ＡＮＤゲ
ート２９１及び２８７を介して論理２１５に結合され
る。通常、命令実行の間に、デコード回路２８０、２８
１が線２７０上のストローブ信号（ＡＳ）を、ＰＥ６２
に接続されたＳ／８８ハードウェアに対する正常アドレ
ス・ストローブである線２７０ａに論理２１５を介して
通過させる。
しかし、Ｓ／８８プロセッサ６２によって実行される命
令が、アドレス・バス１６１Ａ上に、“００７Ｅ”（こ
れは、ＰＥ６２をそのＳ／８８ハードウェアから切り放
し、ＰＥ６２をＳ／３７０ Ｉ／Ｏ動作に関連する機能
のためにＢＣＵ１５６に結合することを意味する）に等
しい、１６進上位４桁をもつ仮想アドレスを印加するな
ら、デコード論理２８０は、線２７０ａ上のＡＳ信号を
ブロックするために線２８２上に信号を配置し、線２７
０ｂを介してＢＣＵ１５６にＡＳを送る。デコード論理
２８０はまた、線ＦＣＯ−２上の適当な機能コードを検
出するように設計することもできるが、それは単なる設
計事項である。第２２、２３及び２４図は、バス１６１
Ａ上のアドレス信号と、線２７０上のアドレス・ストロ
ーブとの間の遅延を示している。これは、ＡＳ信号が立
ち上げられる時点より前に線２７０ａ上のＡＳをブロッ
クすることを可能ならしめる。尚、そのアドレス・バス
に印加されるＳ／８８仮想アドレスの特殊なグループ以
外の手段を、ＰＥ６２をその関連Ｓ／８８ハードウェア
から切り放し、ＰＥ６２をＢＣＵ１５６に結合すること
を示す条件をデコードするために使用することもできる
ことが理解されよう。
線２８２上のブロッキング信号は、調停論理２８５に至
る線１９０上のＰＥ６２ローカル・バス要求信号を発生
するために、ＯＲ回路２８４に印加される。論理２８５
は、ＤＭＡＣ２０９がまだ線２６９上に要求を配置して
いない場合にのみＰＥ６２に対する要求を許可する。Ｐ
Ｅ６２バス許可線１９１は、ＤＭＡＣ要求がない場合に
のみ活動化される。線１９１上のＰＥ６２バス許可信号
は、ＢＣＵ１５６によるＰＥ６２動作の準備のためにド
ライバ２１７及びドライバ／レシーバ２１８を介してロ
ーカル・バス２４７、２２３にＰＥ６２バス１６１Ａ、
Ｄを結合するために論理２５３を介してイネーブル線２
８６ａ、ｂ（第１９Ａ図）を立ち上げる。データ及びコ
マンドは、プロセッサ・バス１６１Ａ、Ｄが、ＰＥ６２
によって実行されつつある命令の制御の下でローカル・
バス２４７、２２３に結合されている間に、ＰＥ６２と
ＢＣＵ１５６の要素の間で転送することができる。アプ
リケーション・プログラムＥＸＥＣ３７０及びＥＴ１０
ファームウェアがそのような命令を含む。
もしＤＭＡＣ要求が線２６９上にあるなら、論理２８５
はＤＭＡＣ２０９に線１９０上のＰＥ６２要求に対する
優先権を与え、線２６８上のＤＭＡＣバス許可信号がＤ
ＭＡＣ２０９に戻され、ローカル・バス２４７、２２３
が、高速インターフェース・レジスタを介してローカル
記憶２１０とアダプタ・チャネル０、１の間に接続され
るか、またはＢＣＵ１５６によるＤＭＡＣ動作の準備の
ためにＤＭＡＣ２０９及びローカル記憶２１０の間に接
続される。
それゆえ、アドレス００７ＥＸＸＸＸが論理２８０によ
ってデコードされるとき、論理２１５、２１６がＳ／８
８プロセッサ６２を関連ハードウェア（例えば１７５、
１７６、１７７）から切り放し、それをＢＣＵ１５６に
結合することが見て取れよう。この切り放しは、Ｓ／８
８オペレーティング・システムには透過的である。
同様に、デコード論理２８１（及び関連ハードウェア）
は、アドレス・ストローブＡＳを線２７０ａからブロッ
クし、ＰＥ６２に対するＤＭＡＣ２０９割り込みシーケ
ンスの間に調停論理２８５に対するローカル・バス要求
を開始する。
より詳しくは、ＤＭＡＣ２０９が割り込み信号を線２５
８ａ上に配置するとき、その割り込み信号は、ＯＲ回路
２９２ａ及び２９２と、Ｓ／８８割り込み優先順位論理
２９３のレベル６入力と、線ＩＰＬＯ−２を介してＰＥ
６２に印加される。ＰＥ６２は、割り込み肯定応答サイ
クルで応答する。（割り込みレベルを含む）予定の論理
ビットが出力ＦＣ０−２及びアドレス・バス１６１Ａ
（ビットＡ１−３、Ａ１６−１９）上に配置され、それ
らのビットは、線２８３上に出力を発生するために論理
２８１によってデコードされる。この出力及び線２５８
Ｃ上の割り込み信号がＡＮＤゲート２９１をして線２８
７に信号を印加せしめ、以て論理２１５をして、線２７
０ｂを介してＢＣＵ論理２５３にＡＳを印加させる。
線２８７上のこの信号は、ＡＳを線２７０ａからブロッ
クし、ＯＲ回路２８４を介して線１９０上に、調停論理
２８５に対するＰＥ６２バス要求を配置する。アドレス
・ストローブ（ＡＳ）信号は、Ｓ／８８ハードウェアに
至るのをブロックされるので、この割り込みは、Ｓ／８
８オペレーティング・システムには透過的である。
特殊なＩＡＣＫビットが上述のようにバス１６１Ａ及び
ＦＣＯ−２上で受け取られるとき、線２７０ａ上のアド
レス・ストローブ信号をブロックし、ＯＲ回路２８４及
び線１９０を介して調停論理２８５上にＰＥ６２要求を
配置するために、デコード論理２８１が線２８３上に出
力信号を発生する。もし線２６９上にＤＭＡＣ要求がな
いなら、ＡＮＤゲート２９４−１に対する線１９１上で
ＰＥ６２バス許可信号が立ち上げられる。ＡＮＤゲート
２９４はＤＭＡＣ２０９に対する線２５８ｂ上でＩＡＣ
Ｋ信号を発生する。これにより、ＤＭＡＣ２０９に、そ
の割り込みベクタを提供するように警告される。ＤＭＡ
Ｃは次に、ローカル・バス上にベクタを配置して論理２
５３に対する線２６５上で「ＤＴＡＣ」を立ち上げる。
論理２５３は、線２７０ｂ上のＡＳ信号に応答して、Ｄ
ＭＡＣ２０９からＰＥ６２に適切なベクタを読み込むべ
く回路２１７、２１８を介してローカル・バス２４８及
び２２３にプロセッサ・バス１６１Ａ及びＤを結合する
ために線２８６ａ、２８６ｂ上のイネーブル信号を立ち
上げる。ＤＭＡＣ２０９は、ドライバ・レシーバ２３４
及びローカル・データ・バス２２３のビット２３−１６
を介して、そのデータ・バス２４８（第１９Ａ図）の最
下位バイトからの割り込みベクタをＳ／８８プロセッサ
・データ・バス１６１Ｄに提供する。
ＤＭＡＣ２０９によって発行されるベクタ番号は、Ｓ／
８８インターフェース・マイクロコードＥＴＩＯ中の８
つの割り込みハンドラのうちの１つにジャンプするため
にＳ／８８プロセッサ６２によって使用される。
線２６５上のＤＴＡＣＫ、及び論理２５３は、一対のＯ
Ｒ回路２８８を介してＰＥ６２サイクルを終了させるた
めに、線２６６ａ、ｂ上のＤＳＡＣＫを活動化する。線
２６６ａ、ｂは、ＰＥ６２の最終的なＤＳＡＣＫ入力２
６６ｅ、ｆを形成するために、標準のＳ／８８ＤＳＡＣ
Ｋ線２６６ｃ，ｄとＯＲされる。
統合サービス機能（第４９図）から線５６２を介してＯ
Ｒ回路２９２ａに印加される割り込み要求は、ＤＭＡＣ
割り込み要求に関連して前記に説明した動作と同様の動
作のシーケンスを引き起こす。また、一対のＡＮＤゲー
ト２９４−２及び２９４−３（第２０図）が、第４９図
の論理５６４、５６５と、ローカル・データ・バス２２
３を介するＢＣＵ１５６からＳ／８８プロセッサ装置６
２への適切なベクタ番号の転送を開始するために線２５
８ｄ、ｅ上のＩＡＣＫ線を立ち上げる。
尚、論理にわずかな変更を加えることによって（Ｓ／８
８レベル６割り込み要求がＤＭＡＣまたはＢＣＵ割り込
み要求と並行しているとき）Ｓ／８８レベル６割り込み
要求に、ＤＭＡＣまたはＢＣＵ割り込み要求に対する優
先を与えることができることが理解されよう。しかし、
現在、電力障害を２次割り込み源として認識すること
は、非常に適切である。
（Ｃ）ＢＣＵアドレス・マッピング ローカル記憶２１０（第４１Ｃ図）は固定サイズであっ
て、Ｓ／８８ＰＥ６２仮想アドレス空間にマップされて
いる。ローカル記憶２１０は、３つの目的を差別化する
ために次の３つのアドレス範囲に分けられている。
（１）Ｓ／８８ＰＥ６２がローカル・データ・バッファ
に対して直接読み書きを行ない、リンク・リストを含む
構造を制御し、 （２）Ｓ／８８ＰＥ６２がＢＣＵ１５６との間でコマン
ド、読取状況を読み書きし、コマンドは特定アドレスか
らデコードされ、 （３）Ｓ／８８ＰＥ６２は（初期化及び正常動作の両方
のために）ＤＭＡＣレジスタに読み書きし、レジスタ番
号が特定のアドレスからデコードされる。
ローカル記憶アドレス空間は次のものを有する。
（１）データ・パッファ及び制御構造（６４Ｋバイトで
あって、５１２バイト以下が物理記憶２１０中にリンク
・リストを含む）。
（２）ＢＣＵコマンド領域（特定アドレスからデコード
された２５６バイト・コマンド）。
（３）ＤＭＡＣアクセス領域（特定アドレスからデコー
ドされた２５６バイト・レジスタ番号）。
ローカル・アドレス・デコード及びバス調停ユニット２
１６は、このローカル記憶空間内の全てのアドレスを検
出する。ＤＭＡＣ２０９は、それと同時に、上記領域
（１）内のアドレスを提供していてもよい。ＤＭＡＣは
上記（２）または（３）の領域をアドレスしてはなら
ず、このことは初期化マイクロコードによって保証され
る。
ＢＣＵ１５６は、ローカル・バス上の全てのアドレスを
モニタし、制御タグを介して、上記範囲（２）乃至
（３）内のアドレスをもつ動作を、ローカル記憶２１０
ではなく適正なユニット（ＢＣＵまたはＤＭＡＣ）へと
再指向させる。このようにして、上記範囲（２）乃至
（３）によって表されるローカル記憶２１０のアドレス
領域は、存在するけれども、そこに記憶するためには決
して使用されない。
好適な実施例では、第４のタイプの動作もまた、ローカ
ル・アドレス・デコード及びバス調停ユニット２１５に
よって処理される。
すなわち、Ｓ／８８プロセッサ６２は、Ｓ／８８プロセ
ッサ６２に対するＤＭＡＣ２０９割り込みを承認し、前
述のＭＣ６８０２０アーキテクチャに従って各割り込み
を完了させる。
この特殊動作は、その（アーキテクチャ的な特殊）デコ
ードがローカル記憶２１０の範囲内のアドレスでない、
という相違点により、Ｓ／８８ＰＥ６２が提供するアド
レス及び機能コードによって検出される。
それゆえ、ローカル・バス調停ユニット２１６は、この
場合のための特殊デコーダをもち、ＤＭＡＣに、その予
めプログラムされた割り込みベクタを提供するように通
知する。その動作は、さもなければ、ＤＭＡＣレジスタ
を読み取るＳ／８８プロセッサ６２と同様である。
アドレス・バス２４７は、高位桁が１６進００７Ｅにデ
コードするときＰＥ６２によって選択される。
残りの４つの１６進桁は、次のように割当てられる６４
ＫＢのローカル記憶アドレス範囲を与える。
Ｉ／Ｏ装置 アドレス・デコード （またはコマンド） ＤＭＡＣレジスタ選択 ００７Ｅ００００− ００７Ｅ００ＦＦ （上記領域３） ＢＣＵリセット ００７Ｅ０１００ （上記領域２） ＢＳＭ書込セレクト・ ００７Ｅ０１０４ アップ （上記領域２） ＢＳＭ読取セレクト・ ００７Ｅ０１０８ アップ （上記領域２） ＢＣＵ状況読取 ００７Ｅ０１０Ｃ （上記領域２） ローカル記憶選択 ００７Ｅ０２００− ００７ＥＦＦＦＦ （上記領域１） 次に示すデータが、選択されたＤＭＡＣメモリ転送カウ
ント・レジスタと、後のＢＳＭ読取／書込選択コマンド
で使用すべきＢＣＵ１５６のために、Ｓ／８８プロセッ
サ６２によってローカル・データ・バス２２３上に配置
される。
ビット３１−１６（0000 oqbb bbbb bbbb）：ＤＭＡＣ
メモリ転送カウンタ中にセットされるバイト転送カウン
ト ２６＝高位バイト・カウント・ビット（最大バイト・カ
ウント（４０９６のみ）の場合１） ２５−１６＝下位バイト・カウント・ビット。ビット２
６−１６は、実際のバイト・カウントの１／４をあらわ
す（ダブル・ワード転送）。
ＢＣＵ１５６は、後のＢＳＭ読取／書込セレクト・アッ
プ・コマンドのために次のようにしてデータを捉える。
３１−２７＝ＢＣＵによって無視される。
２６＝高位バイト・カウント・ビット。このビットは、
最大バイト・カウントが転送されつつあるときのみ１に
等しい。
２６−１４＝４０９６バイトを転送する（バイト・カウ
ント１）を転送するためには、レジスタ２２０または２
２２アダプタに対する転送バイト・カウント（最大４０
９６バイト）は、１１１１ １１１１ １１１１という
カウントを要する。それゆえ、ＢＣＵ１５６は、（６４
バイト・ブロックで）バイト・オフセット・ビット１５
−１４とともにそれを提供する前に一度、ダブルワード
境界ビット２６−１６をデクリメントする。
１５−１４＝下位バイト・カウント・ビット。これらの
ビットは、ダブルワード境界からの（バス・アダプタ条
件の場合）バイト・オフセット引く１をあらわす。これ
らのビットは、ダブルバイトのみを転送するので、ＤＭ
ＡＣ２０９またはＢＣＵ１５６によっては使用されな
い。それらは、Ｓ／３７０ ＢＳＭ１６２に提供するた
めにバス・アダプタ１５４によって渡されるまでＢＣＵ
１５６中にラッチされている。
１３−１２＝レジスタ２１９または２２７に対するアダ
プタ・バス・チャネル優先順位。
１１−０８＝レジスタ２１９または２２７に対する記憶
キー ０７＝レジスタ２１９または２２７に対するカスタマ／
ＩＯＡ空間ビット ０６＝Ｓ／８８プロセッサは、１つの追加ローカル記憶
アクセスが必要であることを示すために、ＢＳＭ書込み
セレクト・アップのためにこのビットを活動化させるこ
とになる。このことは、出発ローカル記憶アドレスがダ
ブルワード境界上にない場合に生じる。全てのＢＣＵア
クセスはダブルワード境界で開始しなくてはならないの
で、最初のアクセスは指定された開始アドレスのバイト
と、そのダブルワード・アドレスに含まれる先行バイト
とを含むことになる。その先行バイトは捨てられる。
０５−００＝予約済み 次に示すのは、ＤＭＡＣメモリ転送カウント・レジスタ
のためにＳ／８８プロセッサ６２によって、及び後のキ
ュー・セレクト・アップ・コマンドのためにＢＣＵ１５
６によって、ローカル・バス２２３上に配置されるもの
である。
0000 0000 0000 bbbb 0000 kkkk cxxx xxxx バイト転送カウント（ビット３１−１６）は、ＤＭＡＣ
チャネル３メモリ転送カウント・レジスタＭＴＣにセッ
トされる。
ＢＣＵ１５６は、後のキュー・セレクト・アップ・コマ
ンドのために次のようにしてデータを捉える。
３１−２０＝ＢＣＵによって無視される。
１９−１６＝レジスタ２２０または２２２に対するバイ
ト・カウント（最大６４バイト） １５−１２＝ＢＣＵによって無視される。
１１−０８＝レジスタ２２７に対する記憶キー ０７＝レジスタ２２７に対するカスタマ／ＩＯＡ空間ビ
ット ０６−００＝ＢＣＵによって無視される。
（Ｄ）ローカル・バス及びデータ・バス動作 全てのローカル・バス動作は、Ｓ／８８プロセッサ６２
のたはＤＭＡＣ２０９からのバス要求を介して開始され
る。Ｓ／８８プロセッサ６２ローカル・バス動作には次
のものがある。
読取／書込ローカル記憶（３２ビット） 読取／書込ＤＭＡＣレジスタ（８、１６、３２ビット） ＤＭＡＣに対する割り込み肯定応答サイクル（８ビット
割り込みベクタ読取） ＢＣＵ状況読取（３２ビットＢＣＵ読取） プログラムされたＢＣＵリセット ＤＭＡＣ２０９ローカル・バス動作には次のものがあ
る。
リンク・リスト・ロード（１６ビット） ＤＭＡＣ動作（３２ビット） ローカル記憶アドレスのみを与える ローカル・バス要求を与える 割り込み ４チャネルのためにプロセッサ要素６２に通常割り込み
ベクタを与える（８ビット） 不正ＤＭＡＣ動作及び他のＤＭＡＣ検出エラーのために
エラー割り込みベクタを与える（８ビット） ＢＣＵ１５６ローカル・バス動作には次のものがある。
ＤＭＡ動作の間に読取／書込データ（３２ビット）を与
える。
ＤＭＡＣ２０９に対するデータ要求を開始する。
ＤＭＡＣ線ＰＣＬＯ ２５７ａを介して、読取メイルボ
ックス割り込み要求を開始する。
Ｓ／８８プロセッサ６２が、有効ローカル・バス・デコ
ード（００７ＥＸＸＸＸ）または、ＤＭＡＣ指示割り込
み肯定応答サイクルでそのアドレス・バスを活動化する
ときはいつでも、ＢＣＵ１５６論理が次のことを実行す
る。
Ｓ／８８に対するアドレス・ストローブ線をブロックす
る。
競合論理２１６に対するパス要求を活動化する。
もしローカル・バスが使用状態にないなら、Ｓ／８８プ
ロセッサ・アドレス・バス１６１Ａ及びデータ・バス１
６１Ｄが、ドライバ・レシーバ２１７、２１８を介して
ローカル・バス２４７、２２３に結合される。そして、
読取、書込またはＩＡＣＫ動作が実行される。
ＤＳＡＣＫ線２６６ａ、ｂは、そのサイクルを閉じるた
めに、ＢＣＵ論理によって活動化される。
全てのローカル記憶及びＢＣＵ指示コマンドの場合３２
ビットＤＳＡＣＫ 全てのＤＭＡＣ指示コマンドの場合１６ビットＤＳＡＣ
Ｋ ＩＡＣＫサイクルの場合１６ビットＤＳＡＣＫ ＤＭＡＣ２０９からのＤＭＡＣバス要求（ＢＲ）線２６
９は、ＤＭＡＣまたはリンク・リスト・ロード・シーケ
ンスの場合に活動化される。このことが生じると、ＢＣ
Ｕ１５６は次のことを実行する。
もしローカル・バスが使用されていないなら、（ＤＭＡ
Ｃ読取／書込またはリンク・リスト・ロードの間に）Ｄ
ＭＡＣアドレスがローカル・アドレス・バス２４７にゲ
ートされる。ＢＣＵ１５６論理は、ＤＭＡＣレジスタか
らのデータ（ローカル記憶２１０に対するＤＭＡＣ書込
み）をローカル・データ・バス２２３にロードする。ロ
ーカル記憶２１０は、そのデータ（ＤＭＡＣ読取または
リンク・リスト・ロード）をローカル・バス２２３にロ
ードする。そして、読取／書込動作が実行される。
（Ｅ）ローカル記憶２１０との間のＳ／８８プロセッサ
６２及びＤＭＡＣ２０９アドレシング Ｓ／８８プロセッサ６２からローカル記憶２１０へのア
ドレス・ビット割当ては次のようである。すなわち、下
位ビット０、１（及び、図示しないがＰＥ６２のＳＩＺ
０、１）が、転送すべきバイトの数とバス割当て（１−
４）を決定する。ビット２−１５は、まとめて、記憶空
間２１０のためのアドレス・ビットである。
リンク・リスト・モードにおいては、ＤＭＡＣアドレス
・ビットＡ２がローカル記憶２１０に対する下位アドレ
ス・ビット（ダブルワード境界）として使用される。Ｄ
ＭＡＣ２０９は、ワード指向（１６ビット）装置（Ａ１
はその下位アドレス・ビットである）であり、また、ロ
ーカル・アドレス２１０はダブルワード（３２ビット）
によってアクセスされるので、ＤＭＡＣ２０９が連続的
ローカル記憶位置からその内部リンク・リストへデータ
を読み込むことを可能ならしめるために、ハードウェア
中になんらかの手段が与えられる。このことは、Ａ２を
下位アドレス・ビットとして使用して、記憶２１０中で
２度ダブルワード位置を読み取ることによって達成され
る。ビットＡ１は、ローカル・バスから高／低ワードを
選択するために使用される。ローカル記憶２１０に対す
るアドレス・ビット・シフトは、ハードウェア中で、Ｄ
ＭＡＣ機能コード・ビットによって達成される。ＤＭＡ
Ｃ２０９からの“７”以外の任意の機能コードは、アド
レス・ビットＡ１５−Ａ０２をローカル記憶２１０に提
供させる。この構成は、ＤＭＡＣ２０９のためのローカ
ル記憶リンク・リスト・データを、記憶２１０中の連続
的位置に記憶することを可能ならしめる。
ローカル記憶読取／書込モードにおいては、ＤＭＡＣビ
ットＡ１は、ローカル記憶２１０に対する下位アドレス
めビットとして使用される。ひの読取データは、アダプ
タ・バス・チャネル１書込バッファ２２８から記憶２１
０に供給される。データは、記憶２１０からアダプタ・
バス・チャネル１書込バッファ２２８に書き込まれる。
ＤＭＡＣは１６ビット装置であるので、その下位アドレ
ス・ビットは、ワード境界をあらわすように意図されて
いる。しかし、各ＤＭＡＣ動作は、ダブルワードにアク
セスする。ワード・アクセス・アドレシング機構を用い
てダブルワード・アクセスに対処するためには、アドレ
ス・シフトが必要である。
ローカル記憶２１０に対するアドレス・ビット・シフト
は、ＤＭＡＣ機能コード・ビットを介してハードウェア
中で達成される。ＤＭＡＣ２０９からの「７」という機
能コードは、アドレス・ビットＡ１４−Ａ０１のローカ
ル記憶２１０への提供をもたらす。正確な動作を可能な
らしめるために、ＤＭＡＣに実際のバイト・カウントの
１／４（実際のワード・カウントの１／２）がロードさ
れる。ＤＭＡＣ書込み動作のために、全てのＤＭＡＣ動
作が通常ダブルワード・アクセスであるけれども、ＤＭ
ＡＣ２０９からのＵＤＳ及びＬＤＳ線（図示しない）を
制御することによって、ワード書込を許容するための手
段が存在する。ＵＤＳ及びＬＤＳ信号は、高位（Ｄ３１
−Ｄ１６）及び下位（Ｄ１５−Ｄ０）部分ローカル記憶
２１０のアクセスを引き起こす。
ＰＥ２からＤＭＡＣ２０９へのモードでは、Ｓ／８８プ
ロセッサＰＥ２は、ＤＭＡＣ動作の内部制御をセットア
ップするために、４つのＤＭＡＣチャネル０−３のめい
めいのＤＭＡＣレジスタに書込を行うことになる。ＰＥ
６２はまた、全てのＤＭＡＣレジスタを読み取る能力を
もつ。ＤＭＡＣ２０９は、２つの線ＤＳＡＣＫ０、ＤＳ
ＡＣＫ１をもち、８、１６、３２ビットのポート・サイ
ズを許容するバス２６６上にワード（１６ビット）ＤＳ
ＡＣＫを戻す。このことはまた、ＤＭＡＣ２０９が、Ｄ
ＭＡＣロードを適切に実行するために必要なだけの数の
サイクルを用いることを可能ならしめる。
Ｓ／８８プロセッサＳＩＺ０、ＳＩＺ１（図示しない）
及びＡ０線は、ＤＭＡＣ２０９に対してＵＤＳ（上方デ
ータ・ストローブ）及びＬＤＳ（下方データ・ストロー
ブ）Ｉ入力を発生するために使用される。このことは、
前述のＤＭＡＣに関連する刊行物に詳細に説明されてい
るように、ＤＭＡＣ２０９中のバイト幅レジスタをアク
セスするために必要である。ＬＤＳ線は、アドレス・バ
ス１６１Ｄの、ＮＯＴ ＳＩＺ０と、ＳＩＤ０と、Ａ０
の論理ＯＲから発生される。ＵＤＳ線は、Ａ０の論理Ｎ
ＯＴから発生される。ＳＩＺ０線は、ワード幅レジスタ
がアクセスされつつある時に（ＮＯＴ ＳＩＺ０）下位
バイトにアクセスするために使用される。ＳＩＺ１線
は、ワード幅レジスタが「３バイトが残る」Ｓ／８８プ
ロセッサ動作を介してアクセスされている時に、下位バ
イトにアクセスするために使用される。このことは、Ｓ
／８８プロセッサがダブルワード（３２ビット）読取／
書込動作を奇数バイト境界上でＤＭＡＣに対して実行し
ているときのみ生じる。ビットＡ０は、２バイト・レジ
スタ中で、上位または下位バイトを選択するために使用
される。ビットＡ０、Ａ１は、４バイトＤＭＡＣレジス
タ中でバイトを選択するために使用される。ＰＥ６２ア
ドレス・バス１６１ＤのビットＡ６、Ａ７は、４つのＤ
ＭＡＣチャネルのうちの１つを選択する。
（Ｆ）ＢＣＵ ＢＳＭ読取／書込バイト・カウンタ動作 ＢＣＵ１５６は、各アダプタ・バス２５０、２５１に亙
って４ＫＢまでのデータを転送するＤＭＡＣ２０９から
の単一コマンドを受け取ることができる。しかし、各バ
スは、１回のデータ転送動作毎に６４バイトのブロック
しか処理することができない。プロトコル必要条件を満
たすためにハードウェアが従わなくてはならない別のア
ダプタ・バスの制約がある。以下に、これを達成するＢ
ＣＵ１５６のハードウェアについて詳細に説明する。
ＢＣＵ１５６は、アダプタ・バスＢＳＭ読取及びＢＳＭ
書込動作のために使用される２つのフルワード（１１ビ
ット）カウンタ２２０、２２２と、２つの境界（４ビッ
ト）カウンタ２２１、２２４を含む。境界カウンタ２２
１、２２４は、６４バイト境界交差が何らかの単一コマ
ンド／データ転送動作についてＢＣＵ１５６によって検
出されるか、またはバイト・カウントが６４バイトより
も大きいとき、バス・アダプタに対する開始アドレスを
あらわす。そのバイト境界の内容は、最後のブロック転
送以外の全ての場合に、バス・アダプタに提供される。
フルワード・カウンタの内容は、最後のブロック転送
（最後のコマンド／データ転送動作）の場合にのみ提供
される。
Ｓ／８８プロセッサ６２は、レジスタ２２２または２２
０に対する転送のため、ローカル・バス２２３（第４５
Ｆ図）上に、バイト・カウント、キー、及び優先順位ビ
ットを配置する。ｒビット（カウント・ビット１）は、
ワード（２バイト）境界をあらわし、ｓビット（カウン
ト・ビット０）はバイト境界をあらわす。フルワード・
カウンタ・ビットは、ＳＫＢ−１ダブルワード転送能力
をあらわす。すべての転送は、ダブルワードを単位とし
て行うので、ビット２が下位デクリメント・ビットであ
る。ｒ及びｓビットは、ＢＣＵによってラッチされ、最
終の６４Ｂ転送でバス・アダプタ１５４に提供される。
以下のバス・アダプタ制約条件、及びローカル・バス２
２３上ではダブルワード転送のみが行なわれるという事
実のため、バイト及びワード・カウント・ビットを扱う
ことが必要になってくる。このことは、奇数バイト／ワ
ードをＳ／３７０ ＰＥ８４に転送することを可能なら
しめ、また、ダブルワード境界にない開始アドレスにも
対処するものである。バス・アダプタ１５４に提供され
るバイト・カウントは、６４バイト以上であることはで
きない。そのカウントは、バイト数−１で与えられなく
てはならない。いかなるブロック転送も６４バイト境界
に交差してはならない。バイト・カウントが６４バイト
に等しいかそれよりも小さく、境界交差がなく、開始ア
ドレスがダブルワード境界上にないとき、ダブルワード
・カウントに対する追加的な調節が必要となることがあ
る。
６４バイト境界交差が存在する時、カウント値に拘ら
ず、少なくとも２つのアダプタ・バス・コマンド／デー
タ転送動作が必要である。Ｓ／８８プロセッサは、前述
の係数の検査に基づき、ダブルワード・カウントと、
r、s及びiビットを予備計算し、またバイト転送総カウ
ントを予備計算する。r及びsビットは、最後のコマンド
／データ転送動作までバス・アダプタ１５４に提供され
ない。
Ｓ／８８ＰＥ６２がローカル・バス２２３（第４５Ｆ
図）上にカウントを配置する時、ＤＭＡＣ２０９はビッ
ト３１−１６を捉え、ＢＣＵ１５６はビット２６−６を
捉える。ＢＣＵ１５６はレジスタ２２０または２２２中
にビット２６−１４を格納する。ビット２６−１６は、
ダブルワード・カウント・フィールドをあらわす。カウ
ンタ２２０または２２２は、ダブルワード境界上（ビッ
ト２）でデクリメントされる。Ｓ／８８プロセッサＰＥ
６２は、ローカル・アドレス・バス２４７上にＢＳＭ読
取／書込セレクト・アップ・コマンドを配置し、ローカ
ル・データ・バス２２３上にＢＳＭ開始アドレスを配置
する。
ＤＭＡＣ２０９は、３２ビットに接続された１６ビット
装置である。それは、全てのチャネル中のＤＭＡ動作の
間にワード（２バイト）を転送するようにプログラムさ
れており、各内部メモリ・アドレス・レジスタＭＡＲ
は、各転送毎に１ワード（２バイト）だけインクリメン
トする。しかし、各転送は実際には３２ビットであるた
め、ダブルワード（４バイト）インクリメントが必要で
ある。これを達成するために、Ｓ／８８プロセッサＰＥ
６２は常に、ＭＡＲを（記憶２１０中の）所望の開始ア
ドレスの半分にセットする。ＢＣＵ１５６は次に、それ
をローカル・バス２２３に提供する前にＭＡＲからのア
ドレスを２倍することによって補償し、以て、記憶２１
０にあらわれる正しいアドレス順序付けがもたらされ
る。
ＢＣＵ１５６は、次のことを実行する。
（１）境界カウンタ２２１または２２４が、ローカル・
データ・バス２２３の反転ビット２−５からロードさ
れ、それと同時に、ＢＳＭアドレス・レジスタ２２８ま
たは２３１がロードされる。
（２）ダブルワード境界（ビット２）上で、フルワード
・カウンタ２２０または２２２をデクリメントする。
（３）ダブルワード境界（ビット２）上で、ＢＳＭアド
レス・レジスタ２２８または２３１をインクリメントす
る。
６４バイト以上が残り、またはデータのブロック転送の
間に境界交差が生じた時、ＢＣＵ１５６が、境界カウン
タ２２１または２２４と、ＢＳＭアドレス・レジスタ２
３１または２２８ビット１、０（反転）からコマンド／
状況バス２４９または２３１に、ＢＳＭ読取／書込コマ
ンド・バイト・カウントをロードする。そして次に、読
取／書込動作が実行される。ＢＣＵ１５６は、ダブルワ
ード境界上で、境界カウント・レジスタ２２１または２
２４とフルワード・カウント・レジスタ２２０または２
２２をデクリメントし、さらに、ＢＳＭアドレス・レジ
スタ２３１または２２８をダブルワード境界上でインク
リメントする。ＢＣＵ１５６は、ＢＳＭアドレス・レジ
スタ２３１または２２８のビット５−２＝００００とな
ったとき、すなわち、６４バイト境界で停止する。境界
カウンタ・ビットはこのとき１１１１であるべきであ
る。
６４バイトまたはされ以下が残り、データのブロック転
送の間に境界交差がないなら、ＢＣＵ１５６はカウンタ
２２０または２２２のビット５−２及び、r、sビットか
ら、アダプタ・バス・コマンド／状況バス２４９上に、
ＢＳＭ読取／書込コマンド・バイト・カウントをロード
する。ＢＣＵ１５６は次に、読取／書込動作を実行し、
その間に、ＢＣＵ１５６は、ダブルワード境界上でレジ
スタ２２０または２２２をデクリメントし、ダブルワー
ド境界上でＢＳＭアドレス・レジスタ２３１または２２
８をインクリメントし、レジスタ２２０または２２２の
ビット１２−２が全て１であるとき停止する。境界交差
は、カウント・レジスタ２２０または２２２のビット２
−５をその境界レジスタ２２１または２２４と比較する
ことによって検出される。もしカウント・レジスタ２２
０、２２２の値が境界レジスタ２２１、２２４の値より
も大きいなら、境界交差が検出されている。
（Ｇ）ＢＣＵ１５６／アダプタ１５４ハンドシェーク・
シーケンス 第２５図のタイミング・チャートはローカル記憶２１０
中のワーク・キュー・バッファに対する２回の３２ビッ
ト・ワードの転送を行う読取メイルボックス・コマンド
及び記憶読取コマンドのための、ＢＣＵ１５６とアダプ
タ１５４の間のハンドシェーク・シーケンスを示してい
る。
メイルボックス読取または記憶読取コマンドがバス２９
０上で発行されるとき（第１９Ａ図）、Ｓ／３７０記憶
１６２から適切なデータをフェッチするために、左ゲー
ト（ＧＴ ＬＴ）及び右ゲート（ＧＴ ＲＴ）という一
対の信号が順次的に、アダプタ１５４に対して、レジス
タ２１４及び２１９（第１９Ｂ図）中のコマンド及びア
ドレスの右及び左部分をゲートする。タグ・アップ・コ
マンドは、線２６２ａ上で立ち上げられ、それに周期的
なレジスタ・データ信号が続く。タグ・ダウンは、フェ
ッチされたデータがバッファ２５９中に格納されるまで
線２６２ｂ上で立ち上げられている。次の周期的クロッ
ク左及びクロック右信号が立ち上がるとき、フェッチさ
れた最初のワードの左及び右部分がバス２５０を介して
バッファ２２６中にゲートされる。
バス要求は、ＤＭＡＣチャネル０または１の場合、線２
６３ａまたはｂ上で立ち上げられる。ＤＭＡＣは、線２
６９を介してローカル・バスの制御を巡って調停する。
この要求が論理２１６によって許可されたとき、線２６
８上にバス許可が立ち上げられる。ＤＭＡＣ２０９は、
線２６４ａまたは２６４ｂ上で肯定応答信号を立ち上
げ、そのことは、ＤＭＡＣ２０９が選択されたローカル
記憶アドレスをローカル・アドレス・バス２４７上に配
置する間にＢＣＵをしてバッファ２２６中のデータをロ
ーカル・バス２２３にゲートさせる。ＤＭＡＣ２０９は
次に、線２６７上にＤＴＣを発行して論理２５３に線２
１０ａ上の記憶選択信号を立ち上げさせる。バス２２３
上のデータは、ローカル記憶２１０中の適当なバッファ
に配置される。
継起する周期的タグ・アップ、クロック左及び右、ＤＭ
Ａ要求が、継起するデータ・ワードをバッファ２２６に
ゲートする。そして、これらのワードは、ＤＭＡＣ２０
９が、調停論理２１６を介してローカル・バス２４７、
２２３に対するアクセスを得て肯定応答及びＤＴＣ信号
を発生するとき、記憶２１０中の適当なバッファに転送
される。
第２６図は、キュー・セレクト・アップ及び記憶書込み
コマンドのためのハンドシェーキング・シーケンスを示
す。そのどちらかのコマンドがバス２９０上で発行され
た時、ゲート左及び右信号が（前以てレジスタ２２５及
び２２７に記憶されていた）コマンド及びアドレスをア
ダプタ１５４に転送する。周期的データ信号に続くタグ
・アップ・コマンドが線２６２ａ上で立ち上げられる。
そして、ＤＭＡ要求が線２６３cまたはd上で立ち上げら
れる。ＤＭＡＣ２０９は、線２６９及び論理２１６を介
して、ローカルバス２４７、２２３を求めて調停する。
その要求が線２６８を介して許可された時、ＤＭＡＣ２
０９は線２６４cまたはd上で肯定応答を立ち上げ、その
あと最初のデータ・ワードを記憶２１０からレジスタ２
２７へ転送するための線２６７上のＤＴＣが続く。次の
周期的ゲート左及び右信号は、その最初のデータ・ワー
ドをレジスタ２２７からアダプタ１５４のバッファ２６
０に転送する。
線２６３cまたはd上の継起するＤＭＡＣ要求信号と、Ｄ
ＭＡＣ肯定応答及びＤＴＣ信号は、ＤＭＡＣ２０９がロ
ーカル・バス２４７、２２３の制御を求めて調停すると
き、継起するデータ・ワードをレジスタ２２７に転送す
る。そして、継起する周期的ゲート左及び右信号がレジ
スタ２２７からバッファ２６０に各データ・ワードを転
送する。
Ｅ１３．Ｓ／３７０プロセッサ要素ＰＥ８５ 好適な実施例におけるＰＥ８５などの各プロセッサ要素
は、Ｓ／３７０命令の処理のための基本的機能を含み、
また次のような機構を有する。
基本的３２ビット・データ・フロー ３２ビット算術／論理ユニット（ＡＬＵ）３０６ ３２ビット・シフト・ユニット３０７ ４８レジスタ（めいめい３２ビット）データ・ローカル
記憶 ３ポート・アドレス可能性を有する３０３ ８バイトＳ／３７０命令バッファ３０９ 時間機構（ＣＰＵタイマ、コンパレータなど）３１５ ＰＥ８５の好適な実施例の簡略化されたデータ・フロー
が第２７図に示されている。このとき、従来技術でよく
知られている多くのＳ／３７０プロセッサ構成が存在す
ることを理解されたい。好適な実施例の各プロセッサ要
素８５の好適な態様は、Ｓ／３７０アーキテクチャの命
令を実行することができるプロセッサである。そのプロ
セッサは、命令及びデータをプロセッサ・バス１７０上
で記憶１６の実記憶領域１６からフェッチする。この双
方向バス１７０は、ＰＥ８５とＳ／３７０チップ・セッ
ト１５０の別のユニットとの間の汎用的な接続である。
ＰＥ８５はマスターとして動作するが、システムでは最
も低い優先順位をもつ。その命令は、ハードウェアによ
って、及びマイクロ・モードにある時ひのプロセッサが
実行するマイクロ命令によって実行される。
ＰＥ８５は、４つの主要な機能グループを有する。
−送信及び受信レジスタ３００、３０１と、オペランド
及び命令記憶のためのアドレス・レジスタ３０２からな
る「バス・グループ」 −データ・ローカル記憶（ＤＬＳ）３０３、Ａ及びＢオ
ペランド・レジスタ３０４、３０５、ＡＬＵ３０６、シ
フト・ユニット３０７からなる「算術／論理グループ」 −制御記憶アドレス・レジスタ（ＣＳＡＲ）３０８、Ｓ
／３７０命令バッファ（Ｉ−バッファ）３０９、ＯＰレ
ジスタ３１０、とトラップ及び例外制御を有するサイク
ル・カウンタ３１１からなる「動作デコーダ・グルー
プ」 −期間タイマ３１５、日付クロック、クロック・コンパ
レータ、及びＣＰＵタイマからなる、小さい、比較的独
立のユニット３１５である「タイマ・グループ」 以下の記載は、これらの論理グループの用途を記述する
ものである。
Ｉ−バッファ３０９は、Ｓ／３７０命令を、デコーダに
対して可能な限り高速で可用にする。ＯＰコードを含む
最初の半ワードが、Ｓ／３７０Ｉ−フェーズを開始する
ために動作レジスタ３１０を介してデコーダ３１２に供
給される。第２及び第３半ワード（もしあるなら）は、
アドレス計算のためにＡＬＵに供給される。Ｉ−バッフ
ァ３０９は、Ｓ／３７０シーケンスの開始前に、レジス
タ３１３中の強制された動作（ＦＯＰ）を介してＩＰ
Ｌ、ＬＯＡＤ ＰＳＷ、またはＰＳＷスワップによって
ロードされるダブルワード・レジスタである。
Ｉ−バッファ３０９は、命令が動作レジスタ３１０（及
びアドレス計算のためにＡＬＵ３０６）に供給されると
きに１ワードずつ再充填され、成功する各分岐の間に完
全に再充填される。動作デコーダ３１２はどの動作を実
行すべきかを選択する。そのデコーダには動作及びマイ
クロコード動作レジスタ３１０から供給される。モード
・ビットは、どのデコーダ（強制動作の場合どれでもな
い）がデコードするための制御を得るかを決定する。
Ｉ−バッファ３０９は、動作レジスタ３１０に供給さ
れ、それと並行して制御記憶１７１中のＯＰコードをア
ドレスするためにＣＳＡＲ３０８にも供給される。この
テーブル中の各エントリは、２つの目的を果たす。すな
わち、まず、マイクロコード・ルーチンが存在するかど
うかを示し、そのルーチンの最初の命令をアドレスす
る。マイクロコード・ルーチンは、可変フィールド長命
令、及びハードウェアによって直接実行されない他の命
令などのより複雑な命令の実行のために存在している。
マイクロ命令中の特殊機能コードは、ほとんどが１６ビ
ットのマイクロ命令を使用して３２ビット・データを制
御することが可能となるように、サポートするハードウ
ェアを活動化させる。
全ての処理は、次のようにして３段バイプラインで行な
われる。
−第１の段は、ＯＰレジスタ３１０に命令を読み込む。
−第２の段は、データまたはアドレスを、Ａ／Ｂレジス
タ３０４、３０５と、バス送信レジスタ３００に読み込
む。ＯＰレジスタ３１０は、その内容を、第３の段を制
御するＯＰデコーダ３１２に渡すことによって、別の第
１の段のために解放される。
−第３の段は、必要に応じて、ＡＬＵ、シフト、または
バス動作を実行する。ＤＬＳ書込み動作もまた第３の段
で実行される。
デコーダを複数のグループ（図示しない）で、すなわち
１つは特にＡＬＵ専用、別のものはバス・グループ専
用、というように実現することによって効率的な処理が
さらに増強される。Ａ／Ｂレジスタ入力及びＡＬＵ出力
におけるバイト選択可能マルチプレクサ（図示しない）
がさらに動作を増強する。このように、１サイクルにの
みめいめいのパイプライン段を占有するＳ／３７０ＲＲ
命令が存在する。
内部制御のために、強制動作レジスタ（ＦＯＰ）３１３
が使用される。それらのレジスタは、トラップ及び例外
条件から入力を取得して、デコーダ３１２を別のモード
へと強制する。典型的な動作は、Ｉ−バッファ・ロー
ド、トラップ・レベルへの転移、及び例外ルーチンの開
始である。
各動作レジスタ３１０は、自己のサイクル・カウンタ３
１１をもつ。マイクロコード・カウンタは、いくつかの
強制動作（ＦＯＰ）によって共有される。算術動作及び
大抵のマイクロ命令は１サイクルしか必要としない。プ
ロセッサ・バス動作を実行するマイクロ命令は、２サイ
クルを要する。
データ・ローカル記憶３０３は、２つが出力ポートであ
り、１つが入力ポートである３つのポートを介してアク
セス可能な４８個のフルワード（４バイト）レジスタを
もつ。どのレジスタも入力のためレジスタ３１４を介し
てアドレスすることができ、それと同じレジスタまたは
２つの異なるレジスタを、出力のために同時にアドレス
することができる。この３とおりのアドレシングは、オ
ペランド・フェッチが処理と重なることを可能ならしめ
る。コンパレータ論理及びデータ・ゲート（図示しな
い）により、書込み動作のためにアドレスしたばかりの
レジスタを同一のサイクル中で入力のためにも同様に使
用することができる。これにより、パイプライン動作が
容易ならしめられる。
ＡＬＵ３０６は、好適には、２つのフルワード・オペラ
ンド上で真または反転形式でＡＮＤ、ＯＲ、ＸＯＲ及び
ＡＤＤを実行することができるフルワード論理ユニット
である。１０進加算もまたサポートされている。パリテ
ィ予測及び発生と、高速キャリー伝搬機能も含まれてい
る。セープ・レジスタ３２０は、割り算をサポートす
る。状況論理３２１は、分岐判断及び符号評価のための
さまざまな条件を発生及び記憶する。
制御記憶アドレス・レジスタ（ＣＳＡＲ）３０８は、制
御記憶１７１中のマイクロ命令及びテーブルをアドレス
する。ＣＳＡＲ３０８に対する入力は、関連修飾子から
の更新されたアドレスであるか、成功裡の分岐からの分
岐ターゲット・アドレスであるか、テーブル・ルック・
アップのための強制されたアドレスである。テーブル・
ルック・アップは、各Ｓ／３７０命令の開始時点、及び
いくつかの強制された動作では絶対必要である。ＣＳＡ
Ｒ３０８は、ＯＰコード・テーブル（第２９図）にアク
セスするためのアドレスとしてＯＰコード・パターンを
取得する。このＯＰコード・テーブルの出力が、動作レ
ジスタ３１０からの直接デコーディングであり得る実行
の形式を決定する。もし間接的実行が必要なら、適当な
マイクロ・ルーチンをアドレスするために、ＯＰコード
・テーブル出力がＣＳＡＲにフィード・バックされる。
記憶アドレス・レジスタ３０２は、２４ビット・アドレ
スとして設計されている。関連修飾子３２３が、フェッ
チされるデータ・ブロックのサイズに従いアドレスを更
新する。命令は、Ｉ−バッファ３０９が空にされている
ときに１ワード（４バイト）のインクリメントで前以て
フェッチされる。記憶アドレス・レジスタ３０２に対す
る入力は、命令オペランド・アドレス・レジスタ３２４
から到来する。それはまた、高速化のため、命令アドレ
ス・レジスタ３２４と並列的にセットされる。
ＣＰＵデータ・フローは、一度に３つまでのＳ／３７０
命令の重なった処理を許容する。Ｓ／３７０命令は、ハ
ードウェアで実行され、またはマイクロ命令によって解
釈される。好適な実施例の基本的サイクル時間は８０ｎ
ｓである。命令処理は、１回または複数回の８０ｎｓス
テップで実行される。高速乗算機構ＰＥ１５１は、２進
及び浮動小数点乗算を高速化する。制御記憶１７１から
のマイクロ命令は、ハードウェア中で完全に実現するに
は複雑過ぎまた費用がかかり過ぎるＳ／３７０命令の実
行にのみ採用される。そのマイクロ命令は、もし必要な
ら、命令毎に６０ｎｓのレートで供給される。マイクロ
命令セットは、Ｓ／３７０命令の解釈につき最適化され
ている。マクロ命令は、半ワード・フォーマットをも
ち、２つのオペランドにアクセスすることができる。制
御記憶１７１に含まれていないマイクロコードは、Ｓ／
３７０メモリ１６２の予約領域（第２８図及び第２９図
参照）であるＩＯＡ領域１８７に保持されている。この
マイクロコードは、例外のための性能をあまり要求され
ないコードや、あまり頻繁に実行されないＳ／３７０命
令などを含む。これらのマイクロルーチンは、要求に応
じて、制御記憶１７１のＲＡＭ部分中の６４Ｂバッファ
にフェッチされる。ＰＥ８５が制御記憶１７１に実現さ
れているよりも大きいアドレスに遭遇するときは何時で
も、ＰＥ８５は、キャッシュ・コントローラ１５３及び
記憶コントローラ・インターフェース１５５に対する６
４Ｂブロック。フェッチ動作を開始する。ユニット１５
３、１５５は、ＩＯＡ１８７から６４Ｂブロックをフェ
ッチし、それをＰＥ８５に送り、ＰＥ８５は、それをバ
ッファ１８６に記憶する。マイクロ命令は、実行のため
にＰＥ８５によってバッファ１８６からフェッチされ
る。全てのマイクロコードは、初期マイクロコード・ロ
ード（ＩＭＬ）時にメモリにロードされる。システム
は、Ｓ／８８からメモリへのマイクロコード・ロードを
容易ならしめるためのＩＭＬサポートを与える。
Ｓ／３７０命令及びユーザー・データは、８ＫＢ高速キ
ャッシュ３４０（第３１図）からフェッチされる。デー
タは、フルワード単位でキャッシュ３４０に読取／書込
される。キャッシュとのフルワード読取／書込に必要な
時間は、１２０ｎｓである。キャッシュ３４０には、必
要性が生じた時に、メモリ１６２から自動的に６４バイ
ト・ブロックが補給される。ＰＥ８５は、プロセッサ・
バス・コマンドを介してキャッシュ３４０と通信する。
ＰＥ８５によって与えられる仮想アドレスは、ディレク
トリ・ルック・アサイド・テーブル（ＤＬＡＴ）３４１
中の対応予備変換ページ・アドレスをルック・アップす
るために使用される。ＰＥ８５中のデータ・ローカル記
憶３０３は、１６個の汎用レジスタと、４個の浮動小数
点レジスタと、２４個のワーク・レジスタをもつ。全て
のレジスタは、３つの個別アドレス可能ポートを介して
個々にアドレスすることができる。こうして、記憶３０
３は、ＡＬＵ中に２つのオペランドを並列的に供給する
ことができ、同時に、その８０ｎｓサイクル内にＡＬＵ
３０６またはキャッシュ３４０からフルワードを受け入
れることができる。このとき、慣用的なデータ・ローカ
ル記憶のように直列化はないので、算術及び論理動作
は、次の命令のための準備によって重なった様式で実行
することができる。
ＣＰＵは、Ｓ／３７０命令のための８バイト命令バッフ
ァ（Ｉ−バッファ）３０９を維持する。このバッファ
は、成功裡のＳ／３７０分岐命令によって初期化され
る。ＰＥ８５は、キャッシュ３４０からのＳ／３７０命
令ストリームからダブルワードのデータをフェッチし、
それをＩ−バッファ３０９にロードする。その最初のフ
ルワードがＩ−バッファ３０９にロードされた時、ＰＥ
８５は、命令実行を再び開始する。Ｉ−バッファ・デー
タは、Ｓ／３７０命令の実行と同時にキャッシュ３４０
からフェッチされる。各Ｓ／３７０命令実行の最初のサ
イクルは非キャッシュ・サイクルであるので、ＣＰＵ
は、キャッシュ３４０からＩ−バッファ３０９にフルワ
ードを予めフェッチするためにこのサイクルを利用す
る。
第２の非キャッシュ・サイクルは、効率的アドレス計算
の間にインデクシングを必要とし、またはマイクロ命令
によって実行されるＳ／３７０命令により利用可能であ
る。これらの場合、Ｓ／３７０命令フェッチは、Ｓ／３
７０命令の実行と完全に重なることができる。
好適な実施例においては、Ｓ／３７０チップ・セット１
５０は、送信チップの割り込みラッチをリセットするこ
とによって肯定応答を行うために、割り込みを受け取る
チップを必要とする割り込み機構を介して通信する。
システムが（例えばＢＣＵを介して）アダプタ１５４の
状況レジスタ（ＳＴＲ）（後述）中の１つのまたはそれ
以上のビットをセット（活動化）するときはいつでも、
システムはＮ＿ＡＴＴＮ＿ＲＥＱ制御線をも活動化しな
くてはならない。このことは、現在のＳ／３７０命令が
実行されたときプロセッサ要素８５中に例外を引き起こ
し、以てプロセッサ要素８５に状況レジスタに注目する
ように強制する。次に例外ハンドラがＳＴＲ内容をセン
スし、「割り込みタイプ」を問い合わせ、適当なシステ
ム・マイクロルーチンをタスク指名する。プロセッサ要
素８５がＳＴＲ中のビットを活動化した時、システムは
それに従って反応しなくてはならない。基本的には２つ
のタイプの割り込み要求がある。
（１）システム要求（ＳＹＳＲＥＱ）は（ＢＣＵ１５６
を介しての）Ｓ／３７０プロセッサ要素８５に対する要
求である。システムはその要求を指定するためにＳＴＲ
中に割り込みタイプをセットする。このことは、プロセ
ッサ要素８５中に例外を引き起こし、プロセッサ要素８
５は、例外ハンドラに制御を渡す。例外ハンドラは、適
当なマイクロルーチンをタスク指名し、そのマイクロル
ーチンは、ＳＴＲ中の適当な割り込みタイプをリセット
し、その割り込みタイプによって決定される機能を実行
し、次のＳ／３７０命令を開始するためにアダプタ１５
４に対してＰＲＯＣ＿ＢＵＳコマンドを発行することに
なる。
（２）転送要求は、システムまたはＰＥ８５によって呼
び出され、システム・インターフェース上の追加的なデ
ータ転送に関与することがある。このため、ＳＴＲ中に
は２つの割り込みラッチが設けられ、１つはプロセッサ
通信要求（ＰＣＲ）であり、もう１つは、システム通信
要求（ＳＣＲ）である。ＰＣＲはＰＥ８５によってセッ
トされシステムによってリセットされ、ＳＣＲはシステ
ムによってセットされ、ＰＥ８５によってリセットされ
る。
高速データ転送動作のために、２つの追加的レジスタの
存在が想定され、それは、ＰＥ８５によってセットさ
れ、システムによって読取られるＢＲレジスタ１１５
（第１３図）と、システムによってリセットされＰＥ８
５によって読取られるＢＳレジスタ１１６である。
次に示すのは、ＰＥ８５からシステムへの転送要求の一
例である。すなわち、ＰＥ８５はシステムに対して転送
すべきデータをレジスタ１１５にセットし、ＰＣＲ１ラ
ッチをオンにセットする。システムはそのデータをレジ
スタ１１５から読取りＰＣＲラッチをリセットする。
プロセッサ８５は、ＰＣＲラッチがリセットされている
かどうかを見出すためにＰＣＲラッチをセンスすること
ができる。ＰＥ８５は、上記シーケンスを反復すること
によって更なるデータを転送することができる。
システムは、次のように同様の様式でＰＥ８５にデータ
を転送することができる。システムはＰＥ８５に送信す
べきデータをレジスタ１１６にセットし、ＳＣＲラッチ
をオンにセットする。ＰＥ８５は割り込まれ、ＳＴＲを
感知し、ＳＣＲラッチ・オンを見出し、レジスタ１１６
からデータを読取り、ＳＣＲラッチをリセットする。シ
ステムは、リセットされているかどうかを調べるためＳ
ＣＲラッチを照会することができる。
（３）システムは、上記シーケンスを反復することによ
ってＰＥ８５に更なるデータを転送することができる。
データはまた、ＩＯＡ記憶領域１８７を介して交換する
ことができる。ＰＥ８５及びアダプタ１５４のために、
ＩＯＡ１８７に記憶／フェッチを行うためのＰＲＯＣＢ
ＵＳコマンドが存在する。
ＰＥ８５は、ＩＯＡ１８７に割当てられた１組のバッフ
ァをもち、その中へとＰＥ８５が、システムによってフ
ェッチされるべきデータをセットする。それに対応し
て、システムは、ＩＯＡ１８７に割当てられた別の１組
のバッファをもち、その中へ、ＰＥ８５によってフェッ
チされるべきデータをシステムがセットする。割り込み
タイプＩＯＡＳＹＳ／ＩＯＡＰＵは、ＳＹＳＲＥＱ中
で、互いにデータがＩＯＡバッファ中にセットされたこ
とを示すために使用される。
使用するシステムによって、ある主のマシン・チェック
及び内部割り込み条件が立ち上げられる。システムは、
ＳＹＳＲＥＱまたはＸＦＥＲＲＥＱ通信要求を発行する
ことによってＰＥに割り込み条件を通信する。ＰＥ８５
は、次の機能を実行する。
（Ａ）レジスタＳＴＲをセンスしてその内容を問い合わ
せる。
（Ｂ）システム提供マイクロルーチンを呼び出す。シス
テム割り込み要求ハンドラが、特定の割り込み処理を実
行する。適当な時点で、マイクロルーチンが、対応する
ＳＹＳＲＥＱまたはＸＦＥＲＲＥＱをリセットするため
にアダプタ１５４にＰＲＯＣＢＵＳコマンドを発行す
る。最後に、ＰＥ８５はＳ／３７０マイクロコードに制
御を返す。
（Ｃ）ＰＥ８４は適当なＳ／３７０割り込みクラスのた
めＰＳＷスワップを実行し、ＮＳＩ機能を実行する。
Ｉ／Ｏ割り込み要求は、ＳＴＲ中のＩ／Ｏビットをセッ
トすることによってシステムによって発生される。現在
のＳ／３７０命令が完了する度毎に、例外ハンドラが呼
び出される。このルーチンでは、ＰＥ８５がＩ／Ｏ割り
込み要求を認識するためにＳＴＲを呼び出す。ＰＥ８５
はＳＴＲビットをリセットし、ＰＥ８５に対して内部の
割り込み要求ラッチをセットする。このラッチは、現在
のＰＳＷのＩ／Ｏマスクでマスクされる。もしこのマス
クが１で、より高い優先順位割り込み要求が保留状態で
ないなら、例外ハンドラが、Ｉ／Ｏ割り込み要求を保有
する、システム提供Ｉ／Ｏ割り込み要求ハンドラに制御
を渡す。
Ｅ１４．プロセッサ・バス１７０（第１１及び３０図）
とプロセッサ・バス・コマンド プロセッサ・バス１７０は、全てのＳ／３７０チップ・
セット要素の間の共通接続である。論理的には、以下に
リストする全ての線はこのバスに属する。
（１）プロセッサ・バス線（０−３１＋４パリティ）
は、一般的には、１サイクル中のアドレスとともにコマ
ンドを転送し、次に次のサイクルで関連データを転送す
るために使用される。バス使用の許可は、好適にはバス
・アダプタ１５４中にあるアービタによって与えられ
る。ＰＥ８５は最も低い優先順位をもつ。バス許可ＰＥ
８５を介して許可が与えられた時、ＰＥ８５は次のサイ
クルで、適当なバス線上に４つの項目を配置する。記憶
アクセス動作のために、コマンドがプロセッサ・バス０
−７上に配置され、アドレスがプロセッサ・バス線８０
３１上に配置され、アクセス・キーがキー状況バス上に
配置され、それと同時に「Ｎコマンド有効」バスが立ち
上げられる。
（２）キー／状況バス（０−４＋パリティ）は、記憶に
アクセス・キーを送ることと、状況レポートを取り戻
す、という２つの目的のために使用される。このとき、
Ｓ／３７０ＰＳＷアクセス・キーの４ビットと、ＰＳＷ
制御モデル・ビット（ＢＣまたはＥＣ）と動的アドレス
変換ビットのＡＮＤの結果を表す第５のビットが転送さ
れる。
返された状況は、良好な動作の場合、ゼロであるべきで
ある。その非ゼロ状況は、大抵の場合ＰＥ８５中のトラ
ップを引き起こす。アドレスされたバス・ユニット中の
制御ラッチをセットする「メッセージ」タイプコマンド
の場合、状況は期待されない。
（３）Ｎバス・ビジー線は、動作を、開始したそのサイ
クル中に完了することができない時にビジー表示を与え
る。Ｎバス・ビジーは、完了するのに２サイクル以上を
要する全てのコマンドの場合、Ｎコマンド有効信号と同
時に有効化される。
コマンドの実行に２サイクル以上かかる場合にＮバス・
ビジーを活動レベルに引き上げるのは、アドレスされた
バス・ユニットの役目である。Ｎバス・ビジーはまた、
アドレスされたバス・ユニットが対のサイクルの次のコ
マンドを受け入れることができないときにも、活動レベ
ルに引き上げられる。この規則には例外があって、もし
ＰＥ８５がＢＳＭアレイ主記憶１６２に記憶動作コマン
ドを発行するなら、ＰＥ８５はＮバス・ビジーを３サイ
クルの間活動化する。一般的には、Ｎバス・ビジーは、
コマンドの実行が続くよりも少なくとも１サイクル分活
動レベルにあることになる。
（４）メモリ管理ユニット（ＭＭＵ）ビジー信号は、キ
ャッシュ・コントローラ１５３から発生される。それ
は、ＰＥ８５に、実行に２サイクル以上かかる、全ての
記憶動作の場合の状況及びデータの到来を示すために使
用される。
フェッチ動作は、主として、次のサイクルまたはされ以
降にデータを渡す。もしデータまたは状況が次のサイク
ルで渡されるなら、ＭＭＵビジー信号は、ダウン・レベ
ル（０）で不活性のままとどまる。ＭＭＵビジーは、１
に立上り、データ及び状況が実際にバス上に配置される
サイクルで０に戻る。
記憶動作の間、ＰＥ８５は（記憶動作の開始後）、次の
サイクルでキー状況バス上の状況を期待する。もしその
状況を次のサイクルで渡すことができるのなら、ＭＭＵ
ビジーは不活性（０）のままとどまり、そうでないな
ら、ＭＭＵビジーは、１に立ち上がって、状況が渡され
るサイクルで０に戻る。
（５）線ＭＩＳＳ ＩＮＤ上のキャッシュ・ミス表示子
は、キャッシュ・コントローラ１５３によって、ＤＬＡ
Ｔミス、キー・ミス、またはアドレシング違反をＰＥ８
５に示すために使用される。その表示は、その状況上で
も可用である情報の複写である。その線は、状況がキー
状況バス上に与えられているサイクルでは有効である
が、ミス表示線は、数ナノ秒前に活動化される。ミス表
示は、次のサイクルで、ＰＥ８５を介してトラップを強
制する。
（６）線バス許可ＰＥ８５上の信号は、ＰＥ８５に対し
てバスを使用する許可を与える。その信号は、アービタ
で発生する。ＰＥ８５はその後、所望の動作のためのコ
マンドとアドレスを、許可信号が活動的になりＮバス・
ビジーが活動的でないサイクルに続くサイクル中でバス
上に配置する。
（７）用途：線Ｎ＿ＡＴＴ＿ＲＥＱ上の注意要求信号
は、「センス」動作を実行するようにＰＥ８５に要求す
るために、（バス・アダプタ１５４などの）別のバス・
ユニットから発生する。ＰＥ８５は、現在進行中の動作
（例えば命令実行）が完了すると直ぐにその要求に応じ
る。
（８）線Ｎコマンド有効上のコマンド有効信号は、ＰＥ
８５によって、プロセッサ・バス０−３１上のビット・
パターン及び（全てのパリティ線を含む）キー状況バス
線０−４が有効であることを示すために使用される。そ
の線は、バス許可ＰＥ８５が活動的になりＮバス・ビジ
ーが非活動性になるサイクルに続くサイクルで活動性
（ダウン・レベル）になる。
（９）線アドレス・デクリメントは、ＰＥ８５によっ
て、開始アドレスから下降位置（例えば、データ転送を
処理する１０進データに必要とされる）まで進む記憶ア
クセス動作のために使用される。この信号は、Ｎコマン
ド有効が活動化されるのと同一のサイクルで活動化する
ことができる。
（１０）線コマンド・キャンセル上のコマンド・キャン
セル信号は、ＰＥ８５によって、記憶に対する既に開始
されているフェッチをキャンセルするために使用され
る。このことは、ＰＥ８５が、要求されたデータの即時
的な使用を禁止する条件を検出する時にＮコマンド有効
が活動的になったあとのサイクルで生じ得る。
好適な実施例では、よく知られたタイプの５つのグルー
プのコマンドがある。
すなわち、Ｉ／Ｏ記憶、ＭＭＵ動作、メッセージ交換、
及び浮動小数点である。
バス１７１の制御を要求するバス・ユニット（ＰＥ８
５、アダプタ１５４またはキャッシュ・コントローラ１
５３）は、バス上にそのコマンドをセットする。ＣＰＵ
記憶及びＩ／Ｏ記憶コマンドの場合、バス・ユニットは
また、キー状況バス上のアクセス・キー及び動的アドレ
ス変換ビットをもセットする。そのコマンドの完了後、
状況がその同一バス上で、要求側バス・ユニットに戻さ
れる。
アダプタ１５４は、ＣＰＵ記憶コマンド及びＩ／Ｏ記憶
コマンドを発行するが、ＰＥ８５は、ＣＰＵ記憶コマン
ドした発行することができない。これらのコマンド・グ
ループは、次のとおりである。
（２）内部オブジェクト領域（ＩＯＡ）参照 あるＣＰＵメモリ・コマンドは、ＩＯＡ記憶アドレス・
チェックへのアクセスを許容する。
Ｉ／Ｏ記憶コマンドは、Ｓ／３７０主記憶アドレスをチ
ェックすることなく、キャッシュ・コントローラ１５３
中で実行される。このチェックは、ＳＴＣ１ １５５中
で実行される。ＣＰＵ記憶コマンドは、実行のためコン
トローラ１５３へと指向され、１バイト・コマンド・フ
ィールドと、３バイト実または仮想アドレス・フィール
ドをもつ。これらのコマンド・フィールド・ビットは、
次のとおりである。
ＣＰＵ記憶コマンドの例は、次のとおりである。
（１）実アドレスをもつ記憶１６２に対する６４バイト
までのフェッチまたは記憶を行うための、実Ｎバイト・
フェッチ（１０１１１ｎｎｎ）／記憶（１００１１ｎｎ
ｎ） （２）実アドレスをもつキャッシュに対する４バイトま
での読取／書込を行うための、キャッシュ実Ｎバイト・
フェッチ（１０１０１０ｎｎ）／記憶（１０００１０ｎ
ｎ） （３）実アドレス（１０００００ｎｎ）をもつＩＯＡに
対する４バイトまでの読取／書込を行うための、キャッ
シュ実Ｎバイト・フェッチ（１０１０１１ｎｎ）／記憶
（１０００１１ｎｎ） （４）仮想アドレスをもつキャッシュに対する４バイト
までの読取／書込を行うための、キャッシュ仮想Ｎバイ
ト・フェッチ（１０１０００ｎｎ）／記憶（１００００
０ｎｎ） Ｉ／Ｏ記憶コマンドは、アダプタ１５４によって初期化
され、キャッシュ・コントローラ１５３へと向けられ
る。それらは、長さ１乃至６４バイトのデータ・ストリ
ングをアドレス降順に転送する。その３２ビット・コマ
ンド・フォーマットは、３つの下位バイトに実アドレス
を含み、その高位バイトは、最高位ビット“０”をも
ち、次の高位ビットがフェッチまたは記憶動作を決定
し、残りの６ビットがデータ転送の長さ（１乃至６４バ
イト）を決定する。データ・ストリングは、バス上で位
置整列を要することがある最初及び最後の転送を除いて
はワード境界上に転送される。
ＭＭＵコマンドは、キャッシュ・コントローラ１５３
と、ＤＬＡＴ、ＡＣＢ、ディレクトリを含むそのレジス
タを制御するために使用される。
メッセージ・コマンドは、バス１５１に接続されたバス
・ユニットの間でメッセージを転送するために使用され
る。
Ｅ１５．Ｓ／３７０記憶管理ユニット８１ （１）キャッシュ・コントローラ１５３ キャッシュ・コントローラ１５３（第３１図）は、キャ
ッシュ記憶３４０と、アドレシング及び比較論理３４
７、３４８と、フェッチ整列器３４３と、高速アドレス
変換のためのディレクトリ・ルックアサイド・テーブル
（ＤＬＡＴ）３４１を有する。キャッシュ・コントロー
ラ１５３は、プロセッサ・バス１７０から仮想アドレス
及び記憶コマンドを受け入れ、それがキャッシュ記憶３
４０を介する要求を満足することができないとき、マル
チプレクサ３４９及びＳＴＣバス１５７を介してフェッ
チ及び記憶コマンドを記憶制御インターフェース１５５
（第１１図）に転送する。
ＤＬＡＴ３１４は、仮想ページ・アドレスの実ページ・
アドレスへの高速変換を行う。それの２×３２エントリ
は、６４個の予め変換されたページ・アドレスを保持す
る。ＤＬＡＴ３１４は、２路セット連想的アドレシング
・スキームを使用してアクセスされる。その仮想ページ
・サイズは、好適には４ＫＢである。ＤＬＡＴミスの場
合、ＰＥ８５が割り込まれ、Ｓ／３７０主記憶１６２中
のセグメント及びページ・テーブル（図示しない）を使
用してよく知られた方法でマイクロプログラムによって
仮想アドレス変換が行なわれる。ＤＬＡＴ３４１は、次
に、記憶からフェッチされキャッシュ中に配置された情
報の新しい仮想及び実ページ・アドレスを反映するよう
に更新される。記憶キーのコピーがＳ／３７０キー記憶
からフェッチされてＤＬＡＴエントリ中に入れられる。
キャッシュ・ディレクトリ３４２をもつ８ＫＢキャッシ
ュ３４０は、プロセッサ性能を著しく改善する高速バッ
ファを与える。データ及びディレクトリ・アレイは、４
つの区画に区分される。キャッシュ中の各区画は、２５
６×８Ｂで構成されている。キャッシュ３４０からデー
タをフェッチする場合、ＤＬＡＴ３４１と、キャッシュ
・ディレクトリ３４２と、キャッシュ３４０を同時にア
ドレスするために、仮想アドレス中のバイト・オフセッ
トが使用される。キー制御保護チェックは、選択された
ＤＬＡＴエントリ中の記憶キーを使用して比較回路３４
５によって実行される。４×８Ｂのデータがキャッシュ
３４０の出力３４０ａにラッチ・アップされる。そし
て、もし要求されたデータがキャッシュ３４０中にある
なら、適当なデータをフェッチ整列器３４３中にゲート
するために、晩期選択信号が使用される。
記憶動作の場合、バイト単位の部分記憶が実行される。
キャッシュ・ミスの場合、キャッシュ・コントローラ１
５３は要求された６４Ｂキャッシュ・ラインをバースト
・モードでフェッチするためにＢＳＭコマンドを自動的
にセット・アップする。もし新しいキャッシュ・ライン
によって置換すべきキャッシュ・ラインが、ロードされ
て以来変更されていたなら、新しいキャッシュ・ライン
がロードされる前に、記憶１６２に対するキャッシュ・
ライン・キャストアウト動作が開始される。Ｉ／Ｏデー
タは、キャッシュ・ライン・キャストアウト及びロード
動作を決して引き起こさない。記憶１６２からフェッチ
すべきＩ／Ｏデータは、主記憶１６２とキャッシュ記憶
３４０の両方の機構にアクセスすることによって検索さ
れる。そして、キャッシュ・ヒットが生じると、メモリ
動作がキャンセルされて、キャッシュ記憶がデータを供
給する。もしＩ／Ｏデータがキャッシュ中にないなら、
それはメモリから直接フェッチされるけれども、キャッ
シュ・ラインは置き換えられない。記憶中に格納すべき
Ｉ／Ｏデータは、もしアドレスされたラインが既にキャ
ッシュ中にあるならキャッシュ３４０中に入れられ、そ
うでないなら直接記憶１６２中に入れられる。
４ＫＢキー記憶３４４は、１６ＭＢメモリのための記憶
キーを保持する。そのキー記憶し、４Ｋ×８に構成され
たアレイである。各バイトは、１つの記憶キーを保持す
る。各ＤＬＡＴエントリは、その４ＫＢブロック・アド
レスに関連付けられた記憶キーのコピーを保持する。そ
のことは、反復的にページにアクセスする間のキー記憶
に対するアクセスの回数を著しく低減させる。記憶キー
割当てにおける変更は、キー記憶と、キャッシュ記憶に
おけるコピーの両方に影響を与える。レシーバ回路３５
５を介してプロッセサ・パス１７０からキャッシュ・コ
ントローラ１５３が受け取ったコマンド、データ及びア
ドレスは、コマンド、データ及びアドレス・レジスタ３
５０１、３５１及び３５２にそれぞれ格納される。アド
レス・レジスタ３４７は、関連するＳ／３７０プロッセ
サ要素ＰＥ８５のための有効アドレスの範囲を記憶す
る。比較論理３４８は、受信したアドレスの有効性を検
証する。Ｓ／３７０アドレス比較論理３４８は、ＰＥ８
５及びＩ／Ｏバス・アダプタ１５４の両方からのアドレ
スを処理する。
アドレス比較境界（ＡＣＢ）レジスタ３５３比較機能
は、カスタマ領域を意図しているＳ／３７０主記憶参照
がＩＯＡをアドレスしないことを保証する。ＡＣＢレジ
スタ３５３は、Ｓ／３７０記憶１６２中の予約ＩＯＡ領
域と、非予約領域の間の分割（境界）線を記憶する。Ｓ
／３７０記憶に対するめいめいのアクセスは、比較論理
３５４が受信アドレスをＡＣＢ値と比較する動作をもた
らす。
（２）ＳＴＣＩ１５５（第３２Ａ及び３２Ｂ図） （Ａ）序論 記憶制御インターフェース（ＳＴＣＩ）１５５は、Ｓ／
３７０チップ・セット１５０を、バス論理１７８及びシ
ステム・バス３０（第１図）を介して、Ｓ／８８２重化
フォールト・トレラント記憶１６、１８に接続する。記
憶制御インターフェース（ＳＴＣＩ）１５５は、コマン
ド毎の１乃至６４バイトからのデータ転送を決定する全
てのプロセッサ及びＩ／Ｏ記憶／フェッチ・コマンドを
サポートする。全てのＥＣＣ、リフレッシュ、メモリ初
期化及び構成、再試行などは、Ｓ／８８プロッセサ６２
及び記憶１６、１８によって処理される。ＳＴＣＩ１５
５の詳細なデータ・フローが第３２Ａ及び３２Ｂ図に示
されている。
ＳＴＣＩ１５５は、記憶管理ユニット８３中の相手ＳＴ
ＣＩ１５５ａ（図示しない）と、相手ユニット２３（第
８図中の）対応ＳＴＣＩ対とともに、各ＳＴＣＩ中の論
理４０８（第２３Ｂ図）などの調停によって、システム
・バス構造３０の制御を求めて調停する。ＳＴＣＩ１５
５は第７図から見て取れるようにモジュール９のＩ／Ｏ
コントローラ及び他のＣＰＵ２５、２７及び２９、３１
に対抗して調停するのみならず、Ｉ／Ｏ機能または慣用
的Ｓ／８８機能のためにバスの制御を要求し得る関連Ｓ
／８８プロッセサ６２（及びそのプロセッサの対及び第
８図のＣＰＵ２１、２３中の相手プロッセサ）に対抗し
て調停しなくてはならない。
しかし、調停論理は、それ以外の点では、今から説明す
るプロッセサ及びＩ／Ｏボードのモジュール・バックパ
ネル・スロット位置に主として基づき、前述の米国特許
第４４５３２１５号に記載されているものとほぼ類似し
ている。調停フェーズの間に、バス・マスタとなる能力
をもちバス・サイクルを開始する準備ができているプロ
セッサ・モジュール９のどのユニットも、バス構造の使
用を求めて調停する。そのユニットは、バス・サイクル
要求信号を立ち上げ、それと同時に調停ネットワークに
よって、やはりバス・サイクル要求を主張しているより
高い優先順位のユニットがないかどうかをチェックす
る。調停フェーズの間にバス構造に対するアクセスを得
ることに成功したユニットまたは対ユニットがバス・マ
スタと称され、次のクロック・フェーズで転送サイクル
を開始させる。各メモリ・ユニット１６、１８は、決し
てマスタとはならず、調停はしない。サイクルの決定フ
ェーズの間に、そのサイクルのバス・マスタであると判
断されたユニットが、サイクル決定または機能信号のセ
ットを発生することによりサイクルのタイプを決定す
る。バス・マスタはまた、アドレス信号を出して、アド
レス・パリティ線上にそのアドレス及び機能信号のため
の偶パリティを配置する。プロセッサ・モジュールの全
てのユニットは、その内部動作状態に拘らず、機能及び
アドレス信号を運ぶバス導体上の信号を常に受け取るけ
れども、周辺制御ユニットは、パリティ信号を受け取る
ことなく動作することができる。決定されているサイク
ルは、もしバス待機信号がその時点で出されたなら取り
消される。
応答フェーズの間に、ビジーであるシステムのアドレス
されたユニットは、そのサイクルを取り消すためにバス
・ビジー信号を発生することができる。例えば、メモリ
・ユニットは、ビジーである時か、リフレッシュ・サイ
クルの間にアドレスされたならバス・ビジー信号を発生
することができる。応答フェーズの間に発生されたバス
・エラー信号は、そのエラーがサイクルの決定フェーズ
の間にアドレスとともにあったかもしれないのでそのサ
イクルを取り消すことになる。データは、読取と書込の
両方のサイクルについて、データ転送サイクルの間にバ
スＡ及びＢ上で転送される。このことにより、システム
が、データ線の使用を求める再調停を依頼したり、ソー
ス・ユニットまたは宛先ユニットに関連するタグ・デー
タをもつ必要なくバス構造上で読取サイクルと書込サイ
クルの混合をパイプラインすることができる。
フルワード転送は、ＵＤＳ及びＬＤＳ（上下のデータ・
ストローブ）信号の両方を出すことによって達成され
る。半ワードまたはバイト転送は、これらのストローブ
信号のうちの１つだけを出すことによって達成される転
送として定義される。書込転送は、単にどのストローブ
信号も出さないようにすることによって、バス・マスタ
によってそのサイクルの初期に取り消すことができる。
読取られるスレーブ・ユニットは、データとともにスト
ローブ信号を出さなくてはならない。ストローブ信号
は、バス・データ・パリティの計算に含まれる。
データ転送フェーズの間に検出されたエラーは、そのエ
ラーを検出するユニットに、最初のデータ後サイクルで
ある次のタイミング・フェーズでバス・エラー信号を出
させる。周辺制御ユニットは、データを使用する前にエ
ラーが生じたかどうかを調べるために待機する。しか
し、システムの中央処理ユニット２１及び主要メモリ・
ユニット１６は、受け取るや否やそのデータを使用し、
エラーの場合、事実上バックアップして、正しいデータ
を待つ。データ後サイクルの間のバス・エラー信号の発
生は、転送フェーズをして、転送サイクルの次の第６の
フェーズを繰り返させる。このことは、この第２のデー
タ後、すなわち第６のフェーズの間にバス構造上にデー
タを伝送したであろうところのサイクルを取り消すこと
になる。
示されているシステムの動作の正常バックプレーン・モ
ードは、全てのユニットが服従両（Ｏｂｅｙ Ｂｏｔ
ｈ）モードにある時であり、そのときＡバスとＢバスの
両方にエラーがないように見える。例えば、Ａバス上の
エラーに応答して、全てのユニットが同期的に服従Ｂ
（ＯｂｅｙＢ）モードに切り替わる。モジュール９は、
Ｓ／８８中央処理ユニット上で走る監視ソフトウェアに
よって動作の服従両モードに戻る。
動作の服従Ｂ及び服従Ａ（ＯｂｅｙＡ）モードの両方に
おいて、ＡバスとＢバスの両方がシステム・ユニットに
よって駆動され、全てのユニットは依然として完全エラ
ー・チェックを実行する。服従両モードの動作との違い
は、ユニットが、データを反復させる必要なく、またサ
イクルを打ち切ることなく、服従していない１つのバス
上の更なるエラーを単にログするということだけであ
る。しかし、服従バス上のバス・エラー信号は、上述の
ようにして処理され、全てのユニットをしてもう一方の
バスに服従するようにスイッチさせる。
（Ｂ）システム・バス・フエーズ 第３３図は、モジュール９のための、バス構造３０上の
４つのパイプラインされた多重フェーズ転送サイクルを
もつ上述の動作を表す図である。波形５６ａ及び５６ｂ
は、第３３図の一番上にラベルされている１乃至２１と
番号付けされた２１個の連続的タイミング・フェーズの
ために、Ｘバス４６にクロック３８が印加するＳ／８８
マスター・クロック及びマスター同期信号を示す。波形
５８ｂで表される、バス構造上の調停信号は、図示され
ている２１のサイクルのおのおのにおいて、＃１、＃
２、＃３…＃２１のサイクル番号で記されている新しい
サイクルを求める調停を開始するために、各タイミング
・フェーズの開始時点で変化する。第３３図は、波形５
８ｂでサイクル決定信号を表す。各サイクル毎のサイク
ル決定信号は、そのサイクルのための調停信号よりも１
クロック・サイクル後に発生する。第３３図はさらに、
ビジー、待機、データ、Ａバス・エラー、及びＢバス・
エラー信号を示している。第３３図の最下行は、システ
ムが動作するバックプレーン・モードをあらわし、異な
るモードの間の転移を示す。
第３３図をさらに参照すると、タイミング・フェーズ番
号１の間に、モジュール９は、サイクル＃１のためのサ
イクル調停信号を発生する。指定されているように、シ
ステムは、服従両モードで動作している。フェーズ１の
サイクル調停の間に決定されたバス・マスタ・ユニット
が、サイクル決定信号波形５８ｂ上の指標＃１で指定さ
れるように、タイミング・フェーズ２の間に実行すべき
サイクルを決定する。また、タイミング・フェーズ２で
も、第２のサイクル、すなわちサイクル＃２を求める調
停が実行される。
タイミング・フェーズ３の間にはサイクル＃１に大して
はバス構造上に応答信号がなく、このことは、このサイ
クルが、タイミング・フェーズ４の間に生じ、データ波
形５８ｂ上で記号＃１で指定されているデータ転送を行
う準備ができていることを示す。また、タイミング・フ
ェーズ３の間に、サイクル＃２のサイクル決定が実行さ
れ、更なるサイクル＃３の調停が実行される。
タイミング・フェーズ４では、サイクル＃１のデータ転
移が行なわれ、サイクル＃３の決定が実行される。ま
た、波形５８ｆで示されるように、バスＡエラーがこの
タイミング・フェーズの間に出される。このエラー信号
は、サイクル＃２を取り消し、そのモジュール中の全て
のユニットを服従Ｂモードにスイッチする。タイミング
・フェーズ４のバスＡエラー信号は、前のタイミング・
フェーズ３において、システムの少なくとも１つのユニ
ットがＡバス４２からの信号に関連してエラーを検出し
たことを示す。そのエラーは、タイミング・フェーズ３
の間の波形５８のデータの欠如によって示されるよう
に、バス構造上にデータがないときに生じたものであ
り、それゆえ、データ転移を繰り返す必要はない。
タイミング・フェーズ５の間に、服従Ｂモードで動作す
るシステムによって第５のサイクルが調停され、サイク
ル＃４の機能が調停され、バス構造上には、サイクル＃
３のための応答が存在しない。従って、そのサイクル
は、タイミング・フェーズ６の間にデータ転送へと進
む。またタイミング・フェーズ６で、波形５８ｄで示す
ようにバス待機が出され、これはサイクル＃４と関連す
る。その効果は、そのサイクルを別のタイミング・フェ
ーズの間延長し、サイクル＃５を取り消すことである。
新しいサイクル＃７は、タイミング・フェーズ＃７で調
停され、その決定動作がサイクル＃６のために進行す
る。タイミング・フェーズ８では、サイクル＃４のため
のデータが転送のためにデータ・バスに印加される。ま
た、タイミング・フェーズ８で、ビジー・バス信号が出
され、この信号は、サイクル＃６の応答の一部であっ
て、そのサイクルを取り消す。
別のバス・エラーが出されるまでに、タイミング・フェ
ーズ９中の調停及び決定動作がそのパターンに続く。シ
ステムは既に服従Ｂモードで動作しており、従って、こ
の信号に応答して単にエラーをログするだけである。
タイミング・フェーズ１０中で出されタイミング・フェ
ーズ１１へと続くバス待機信号は、サイクル＃８をさら
に２期間フェーズ延長し、従って、そのサイクルのため
のデータが、指定されているように、タイミング・フェ
ーズ１３で転送される。これらのフェーズの間に出され
たバス待機信号はまた、示されているように、サイクル
＃９及び＃１０を取り消しする。待機信号によるサイク
ル＃８の延長におけるフェーズ１０、１１、または１２
の間に出されたビジー信号は、サイクル＃８を取り消す
ことになる。尚、サイクル＃７のたるのデータ転送は、
タイミング・フェーズ１０において、このタイミング・
フェーズの間の待機及びビジー導体上の信号とは独立に
行なわれる。
タイミング・フェーズ１１、１２及び１４の間に生じる
更なるバスＡエラー信号もまた、システムに対して、ロ
グする以外の影響を及ぼさない。というのは、システム
は既に服従Ｂモードで動作しているからである。タイミ
ング・フェーズ１４の間に出された待機信号は、サイク
ル＃１３を打ち消す。また、それは、サイクル＃１２を
延長し、しかし、サイクル＃１２は、タイミング・フェ
ーズ１４の間に出されるビジー信号によって打ち消され
る。サイクル＃１１のためのデータは、タイミング・フ
ェーズ１４の間に通常シーケンスで転送される。更に、
サイクル＃１４のデータ転送は、タイミング・フェーズ
１７で行なわれる。
タイミング・フェーズ１９では、タイミング・フェーズ
１８のサイクル＃１５データ転送に直ぐ続いて、バスＢ
エラーが出される。このエラー信号は、サイクル＃１７
を取り消し、これは応答フェーズにあり、サイクル＃１
５のためのデータ転送の反復を開始する。その反復転送
は、サイクル＃２０の間に行なわれる。さらに、このエ
ラー信号は、モジュールを服従Ａモードに切り換える。
バス待機信号は、バス・マスタによってアドレスされた
スレーブ・ユニットによってのみ駆動され、データ転送
には影響を与えるように用意されていないことに留意さ
れたい。ＳＴＣＩ１５５は決してスレーブ・ユニットに
はならず、メモリのみにアドレスし、Ｉ／Ｏデバイスに
はアドレスしないから、この線は、ＳＴＣＩ１５５によ
っては利用されない。
システム・バス論理１７８（第１９Ｃ図）は、ＳＴＣＩ
１５５からＳ／８８メモリ・ボード１６、１８へのリン
クを与え、調停論理４０８（第３２Ｂ図）を含む、バス
３０のために前記に定義したのと同一の基本的バス転送
サイクルが論理１７８によって使用される。すなわち： （１）調停フェーズ−このフェーズは、どのサイクルで
もバス・コントローラがバスの支配権を巡って争うにつ
れて進行する。典型的には、調停の優先順位は、調停装
置のバックパネル・スロットＩＤに基づく。ＳＴＣＩデ
ザインの好適な形式の場合、調停優先順位は、単一ＣＰ
ＵのスロットＩＤに基づき、一方、優先順位を割当てる
ための各ＣＰＵ（ＰＥ８５及びその対のユニット）上の
ＦＩＦＯ殆ど満杯／殆ど空（ＡＦＥ）フラグ及び半満杯
（ＨＦ）フラグ線４０９は、多重ＣＰＵ実装構成におけ
る実タスク要求に基づく。
（２）サイクル決定フェーズ−このフェーズは、以前の
サイクル中のバス許可に続く。それは、１６、３２また
は６４ビット読取／書込転送を、記憶１６に対する２７
ビット開始物理アドレスとともに指定するための、バス
３０のバスＦＮコードＡ及びＢ上の４ビット機能コード
を含む。記憶１６は、好適な実施例では２５６ＭＢであ
る。全ての記憶アクセスは、アドレス・ビット０が使用
されないように１６、３２または６４ビット境界上にあ
る。より正確には、バイト及びワード・アクセスは、バ
スＦＮコード定義と連結して第１４図にＵＤＳおよびＬ
ＤＳ信号によって示されている。
（３）サイクル応答フェーズ−このフェーズは、ＳＴＣ
Ｉ１５５を、再調停し前のサイクル決定フェーズを再発
行するように強制することになるメモリからの、バス３
０上のバス・エラーまたはバス・ビジー条件を含み得
る。
（４）データ・フェーズ−（サイクル応答フェーズを過
ぎて）記憶要求が一旦受け入れられると、サイクル応答
フェーズに続く（サイクル決定フェーズの２サイクル
後）サイクルでデータめフェーズが生じる。読取または
書込の１２５ｎｓ内に１６、３２または６４ビットのデ
ータを転送することができる。
（５）後データ・フェーズ−データが最初に転送された
２サイクル後システム・バス３０上で（ＳＴＣＩ１５５
またはメモリ１６から）データの反復を強制するバス・
エラーがないかどうかをチェックするために必要であ
る。Ａ及びＢバスは同一のデータを運ぶので、後データ
・フェーズの間はＡまたはＢバス・エラーが生じてもよ
い。
バス３０を求めて調停するＳ／８８プロセッサ６２と、
バス３０を求めて調停するＳＴＣＩ１５５の間の重要な
相違点を次に説明する。典型的には、Ｓ／８８プロセッ
サ６２は、任意の時点で５つのフェーズのうちの１つで
動作する。しかし、ＳＴＣＩ１５５のフェッチ及び記憶
パイプライン能力のため、ＳＴＣＩは同時に５つまだの
フェーズ全てで動作することができる。例えば、６４バ
イト読取動作の間に、ＳＴＣＩ１５５は、もしエラーが
ないなら５つの全てのフェーズで動作することができ、
ＳＴＣＩは、連続する５つのサイクルの各々でバス３０
の調停制御を許可される。このことは、特にモジュール
９の単一プロセッサ・バージョンで、システム性能を向
上させる。
（Ｃ）ＳＴＣＩ機能 ＳＴＣＩ機能のいくつかを以下説明する。
（１）ＦＩＦＯ４００−４個（６４×９ビット）先入れ
先出し高速ＲＡＭが、４回までの６４バイト記憶コマン
ドをユニット１５５がビジーになる前に保持することを
可能ならしめるバッファを形成する。それはまた、全て
のデータのための入来パリティを出力まで保持する。Ｓ
／３７０のクロック１５２は、コマンド及びデータをＦ
ＩＦＯ４００中にクロックする。そして、Ｓ／８８クロ
ック３８がＦＩＦＯ４００からコマンド及びデータをク
ロックする。ＦＩＦＯ４００の好適な実施例は、Cypres
sSemiconductor Corp.によって１９８８年１月１５日に
発行された製品情報マニュアルの５乃至３４ベージに詳
細に記載されているＣＹ７Ｃ４０９である。
業界標準のハンドシェーク信号以外に、殆ど満杯／殆ど
空（ＡＦＥ）及び半分満杯（ＨＦ）フラグが与えられ
る。ＡＦＥは、ＦＩＦＯが殆ど満杯または殆ど空のとき
ＡＦＥが高レベルとなる。そうでなければＡＦＥは低レ
ベルである。ＨＦは、ＦＩＦＯの半分が満杯のとき高レ
ベルとなり、さもなければ低レベルである。
メモリは、入力準備完了（ＩＲ）制御信号が高レベルの
時シフトイン（ＳＩ）信号の制御の下でその入力に９ビ
ットの並列ワードを受領する。そのデータは、出力準備
完了（ＯＲ）制御信号が高レベルの時、シフトアウト
（ＳＯ）信号の制御の下で記憶されたのと同じ順序で出
力される。もしＦＩＦＯが満杯（ＩＲ低レベル）である
なら、ＳＩ入力のパルスが無視され、もしＦＩＦＯが空
（ＯＲが低レベル）ならＳＯ入力のパルスが無視され
る。
より広いワードのための並列拡張は、個々のＦＩＦＯの
ＩＲ及びＯＲ出力をそれぞれ、論理的にＡＮＤすること
によって実現される。そのＡＮＤ演算は、全てのＦＩＦ
Ｏがそれ以上のデータを受け入れる用意がある（ＩＲ高
レベル）か、またはデータを出力する用意がある（ＯＲ
高レベル）ことを保証し、以て装置の間の伝搬遅延時間
の偏差を保証する。
読取及び書込動作は、完全に非同期的であって、以てＦ
ＩＦＯを、動作クロック周波数またはクロック位相が相
当に異なる２つのディジタル装置の間のバッファとして
使用することを可能ならしめる。ＦＩＦＯ４００は、読
取ポインタと、書込ポインタと、既知のハンドシェーキ
ング（ＳＩ／ＩＲ、ＳＯ／ＯＲ）信号と、ＡＦＥ及びＨ
Ｆフラグを発生するちめに必要な制御論理を含む。ＦＩ
ＦＯが空の場合、ＳＴＣＩ論理はＳＯを高レベルに保持
し、以て、ワード書かれた時、それが出力へ直接伝えら
れる(ripple)。そのＯＲ信号は、１内部サイクルの間高
レベルで、次に再び低レベルに下がる。もし更なるワー
ドがＦＩＦＯに書かれるなら、それらは最初のワードに
足並を揃え、ＳＯが低れべるに引き下げられるまで出力
上には現れないことになる。
データは物理的にはメモリを伝搬しない。データを移動
する代わりに読取及び書込ポインタがインクリメントさ
れる。書込ポインタをインクリメントしＳＩ入力から空
のＦＩＦＯのＯＲ出力へ信号を伝搬するために必要な時
間（フォールスルー時間）または、読取ポンイタをイン
クリメントしＳＯ入力から満杯のＦＩＦＯのＩＲ出力へ
信号を伝搬するために必要な時間（バブルスルー時間）
がデータをＦＩＦＯ４００を通じて渡すことができる速
度を決定する。
電源投入時に、ＦＩＦＯは、マスター・リセット信号に
よってリセットされる。このことは、装置を空条件に入
らしめ、それはＯＲ信号が低レベルであると同時にＩＲ
信号が高レベルであることによって通知される。この条
件では、データ出力（Ｄ００−Ｄ０８）は低レベルであ
る。ＡＦＥフラグは高レベルであって、ＨＦフラグは低
レベルである。
空位置の可用性は、入力レディ（ＩＲ）信号の高レベル
状態によって示される。ＩＲが高レベルであるとき、シ
フトイン（ＳＩ）ピン上の低レベルから高レベルへの遷
移は、入力上のデータのＦＩＦＯ４００へのロードを引
き起こす。ＩＲ信号は次に低レベルになり、そのデータ
がサンプルされたことを示す。ＳＩ信号の高レベルから
低レベルへの遷移は、もしＦＩＦＯ４００が殆ど満杯で
あるか殆ど空であるなら、ＩＲ信号の低レベルからへの
遷移と、ＡＦＥフラグの低レベルから高レベルへの遷移
を示す。
ＦＩＦＯ４００の出力におけるデータの可用性は、出力
レディ（ＯＲ）信号の高レベル状態によって示される。
ＦＩＦＯがリセットされた後、全てのデータ出力（Ｄ０
０−Ｄ０８）は低レベルになる。ＦＩＦＯが空である限
り、ＯＲ信号は低レベルにとどまり、それに印加された
全てのシフトアウト（ＳＯ）パルスは無視されることに
なる。データがＦＩＦＯにシフトして入れられた後、Ｏ
Ｒ信号は高レベルになる。
２つのフラグ、ＡＦＥ及びＨＦは、どれだけのワードが
ＦＩＦＯ中に格納されているかを記述する。ＡＦＥは、
８個またはそれ以下、あるいは５６個またはそれ以上の
ワードがＦＩＦＯに存在するとき高レベルとなる。さも
なければ、ＡＦＥは低レベルである。ＨＦは、３２個ま
たはそれ以上のワードがＦＩＦＯに格納されているとき
高レベルとなり、さもなければＨＦフラグは低レベルで
ある。フラグ遷移は、ＳＩ及びＳＯの下降端に関連して
生じる。
（２）ＳＢＩ論理−Ｓ／３７０プロセッサ８５をしてＳ
／８８記憶１６に対する読取／書込を開始することを可
能ならしめるシステム／８８バス・インターフェース
（ＳＢＩ）論理１７８。これは、１６、３２または６４
ビット転送を開始するべくバス３０にアクセスするため
に、毎サイクル調停するための論理４０８をもつ。論理
１７８インターフェース線及び調停論理４０８は好適に
は、ここで変更している個所を除いては米国特許第４４
５３２１５号に記述されているタイプのものと同様であ
る。
（３）フォールト・トレランス−ＦＩＦＯバッファ４０
０を含む全てのＳＴＣＩ論理は、Ｓ／３７０プロセッサ
・ボード上で自己チェックを行うために、２重化されて
いる。単一の論理は、比較論理４０２ａ乃至ｇと、破断
論理４０３と、クロック発生論理（図示しない）のみで
ある。このように、ＳＴＣＩ１５５は、第８図の記憶管
理ユニット８３の一部である実質的に同一の対のＳＴＣ
Ｉ１５５ａ（図示しない）をもつ。
比較論理４０２ａ乃至ｇは、第８図の比較論理１５を形
成し、破断論理４０３は、第８図の共通制御論理７５を
形成する。好適な実施例では、Ｓ／３７０の比較チェッ
クは、バス構造３０を介してのエラー・データの分散か
ら保護するために対のＳＴＣＩ１５５、１５５ａでのみ
実行される。しかし、Ｓ／３７０マシン・チェック及び
パリティ・エラーは、バス４６０を介して論理４０３に
供給される。ＢＣＵバス２４７、２２３上のいくつかの
エラーは、Ｓ／８８比較回路１２ｆ（第８図）によって
取り上げられる。
（４）アドレス・チェック−Ｓ／８８記憶１６中に有効
物理Ｓ／３７０ユーザー・アドレスを生成するためにベ
ース・オフセット（第１０図）を使用する間に、各Ｓ／
３７０プロセッサ記憶空間１６２などのサイズが違反さ
れないことを保証するために、メモリ・マップされた２
つのレジスタ４０４、４０５（ＭＥＭベース及びＭＥＭ
サイズ）が与えられる。
（５）同期的動作−Ｓ／３７０クロック１５２は、バス
３０及び同期化ユニット１５８（第１９Ｃ図）を介し
て、Ｓ／８８クロック３８（第７図）から導出され、Ｓ
／８８クロック３８の開始からのＳ／３７０発振器入力
周期内のクロック間の同期をもたらす。このことは、連
続読取（例えば６４バイト読取コマンド）をメモリ１６
２からＳ／３７０チップ・セットへと待機状態をはさむ
ことなくパイプラインさせる（システム・バス３０上で
ＳＴＣＩ１５５に許可された連続的サイクルを想定し
て）ことを可能ならしめる。
（６）ＳＴＣバス・インターフェース−全ての標準的Ｓ
／３７０フェッチ／記憶コマンドは、そのコマンド・キ
ャンセリングとともに実行される。パリティ・エラーま
たはＥＣＣエラーは、Ｓ／３７０オペレーティング・シ
ステムに報告されずに、再試行（ＥＣＣまたはバス・パ
リティ・エラー）として処理されるか、破壊される（内
部ボード・パリティ・エラー）。６４バイト線境界交差
は、アドレスの巻き込みをもたらす。
第１１図に示すように、ＳＴＣＩ１５５は、Ｓ／３７０
動的（仮想）アドレス変換を処理し、８ＫＢ命令／デー
タ・キャッシュと６４エントリＤＬＡＴ３４１（ディレ
クトリ・ルックアサイド・テーブル）を利用するキャッ
シュ・コントローラ・ユニット１５３を介してＳ／３７
０プロセッサ８５にインターフェースする。こうして、
全ての実／仮想Ｉ／Ｏまたはプロセッサ転送は、ユニッ
ト１５３によってＳＴＣバス１５７上に発行される
「実」アドレスをもたらす。典型的には、バス・アダプ
タ１５４またはＳ／３７０プロセッサ８５が「実」記憶
動作を行う時、ユニット１５３は、ＳＴＣ１５７上で発
行された後でコマンドのキャンセルをもたらし得るキャ
ッシュ・ヒットの場合を除いては、単にプロセッサ・バ
ス１７０からＳＴＣバス１５７への移行段として働くだ
けである。
次に、４１本のＳＴＣバス線（第３２Ａ図及び第３０
図）について簡単に説明する。ＳＴＣデータ／アドレス
／コマンド・バス４０６は、３２本の双方向データ・バ
ス線に加えてバイト毎の奇数パリティをもつ。このバス
は、１サイクルでコマンド及びアドレスを、記憶動作の
後の各サイクル上で３２ビットまでのデータを運ぶため
に使用される。ＳＴＣ有効線は、ＳＴＣＩ１５５に対し
て、コマンド／アドレスが同一サイクル中のＳＴＣバス
上で有効であることを知らせるために、ユニット１５３
によって使用される。ＳＴＣキャンセル線は、ＳＴＣＩ
１５５に対して前に発行したコマンドをキャンセルする
ためにユニット１５３によって駆動される。ＳＴＶビジ
ー線４４０は、「ＳＴＣ有効」が発行された１サイクル
後、ＳＴＣＩがビジーであって新しいコマンドを受け入
れることができないことをユニット１５３知らせるため
に、ＳＴＣＩ１５５によって駆動される。ＳＴＣビジー
線４４０は、ユニット１５５が新しいコマンドを受け取
ることができる１サイクル前に解放される。
線４３３上のＳＴＣデータ無効は、データがフェッチで
戻されるのと同じサイクル中でユニット１５３に対して
データ転送を無効化するためにＳＴＣＩ１５５によって
発行される。ユニット１５３は、もしその線が活動化さ
れているならそのデータ・サイクルを無視する。この線
は、高速ＥＣＣエラーがバス３０上で発生し、ＳＴＣＩ
１５５、１５５ａの対論理の間でデータの不一致が生
じ、あるいはバス３０読取サイクルの間に不正なパリテ
ィが検出されたとき、データと一致して送られる。
ＳＴＣデータ転送線４４１は、後のサイクル中のＳＴＣ
バス１５７上のデータ転送を通知するためにユニット１
５３に対してＳＴＣＩ１５５によって駆動される。記憶
の場合、線４４１は、ユニット１５３が次のサイクルで
次の３２ビット・ワードを供給すべきことを指示する。
フェッチの場合、線４４１は、ユニット１５３に、もし
次のサイクルでＳＴＣデータ無効によって拒否されない
なら次のサイクルが有効なデータを含むであろうことを
知らせる。ＳＴＣＩ１５５デザインは、上述の全ての状
態が１つのＳ／３７０ＣＰＵ内で同時にアクティブであ
ることを可能ならしめるように完全にパイプラインされ
ている。このようにして、連続的にバスが許可されエラ
ーがないと想定すると、ＳＴＣＩ１５５は、３２ビッ
ト、６２．５ｎｓＳＴＣバス１５７上へ（１２５ｎｓシ
ステム・バス３０サイクル毎の）６４ビット読取を利用
して待機状態なく、フェッチ上のパイプラインされたデ
ータを維持することができる。
システム／８８インターフェース４１０は、ＳＴＣＩ１
５５中で、ＢＣＵローカル仮想アドレス空間的のＭＥＭ
サイズ・レジスタ４０５及びＭＥＭベース・レジスタ４
０４に対するアクセスをサポートするために使用され
る。また、「破断」４０３及び「バス割り込み要求（Ｉ
ＲＱ）」エラーは、バス３０上の低優先順位保守割り込
みを単一ＣＰＵとして駆動するために、Ｓ／８８プロセ
ッサ・ボード上のエラーと結合される。
バスＩＲＱエラーは、それらのエラーが、通常、同一ま
たは相手ボードによって異なることが検出されたバス３
０からの非保護信号のため、「破断」エラーが切断する
ようにはバス３０をボードから切断しない、という点で
破断エラーとは異なる。これらのエラーは、ボードが服
従両モードにあるときのみアクティブとなる。
さらに、線４１１、４１２、４１３上の「服従Ａ」、
「服従Ｂ」及び「２重化」信号は、Ｓ／３７０プロセッ
サ内で再び実現されるのではなくてＳ／８８プロセッサ
・ボード論理から駆動される。服従Ａ／服従Ｂ信号は、
チェック及び駆動側データ入力マルチプレクサのための
入力マルチプレクサ７１、７３を制御し、バス・エラー
条件中でゲートするために使用される。線４１３上の２
重化信号は、ボードが対になっていることを知らせるた
めに使用される（すなわち、対のボードか連続的スロッ
トにあるときそれらが一緒に調停することを保証するた
めにバス調停論理４０８中で使用される）。
服従Ａ及びＢ信号は、＋服従Ａ、−服従Ａ、＋服従Ｂ、
−服従Ｂを提供するために反転される。＋服従Ａ、−服
従Ａ信号は、レジスタ４２８及び４２９にそれぞれ印加
される。レジスタ４２８及び４２９は、バス構造３０の
Ａ及びＢバスにそれぞれ結合される。Ｓ／８８クロック
信号（図示しない）は、３つのモードＡ、Ｂ及び両につ
いて、Ａ及びＢバスからのデータをレジスタ４２８及び
４２９にクロックする。レジスタ４２８中のデータは、
バスが服従Ａまたは服従Ｂモードで動作しているときバ
ス４３５、４３６にゲート・アウトされ、レジスタ４２
９は、服従Ｂモードの間のみバス４３５、４２８上にゲ
ートアウトされる。同様に、第３４図で見て取れるよう
に、ＳＴＣＩ１５５ａのレジスタ４２８ａの内容は、服
従Ｂまたは服従両モードの間に同様にゲートアウトされ
る。レジスタ４２９ａの内容は、服従Ａモードの間にゲ
ートアウトされる。レジスタ４２８、４２９及び４２８
ａ、４２９ａの出力をＯＲすることによりめいめいのデ
ータ入力マルチプレクサ機能７１、７３（第３図）が実
行される。
レジスタ４０５、４０４中のＭＥＭサイズ／ＭＥＭベー
ス値は、ＢＣＵローカル・アドレス空間によって、Ｓ／
８８プロセッサ６２仮想アドレス空間中にメモリ、マッ
プされる。それらは、所与のＳ／３７０ＣＰＵ空間が一
旦与えられると、Ｓ／８８ブート処理の間にセットしな
くてはならない。それらは、ＳＴＣＩ記憶／フェッチ動
作が進行中でない限りＳ／８８によって変更することが
できる。
レジスタ４０４、４０５は、ローカル・アドレス（００
７Ｅ０１ＦＣ）を介して第１９Ａ図のアドレス・デコー
ド論理２１６によってアクセスされ、次のデータを含
む。すなわち、ＰＡビット２０−２３及びＰＡビット２
０−２７であって、それらはそれぞれ、Ｓ／３７０記憶
１６２サイズ（ＭＥＭサイズ）と記憶ベース・アドレス
（ＭＥＭベース）に等しく、 ＭＥＭサイズ＝Ｓ／３７０から記憶領域１６２に割当て
られた主記憶のメガバイト（１乃至１６） ＭＥＭベース＝記憶領域１６２に割当てられた記憶１６
の物理的アドレス空間のアドレス・ゼロからのオフセッ
トのメガバイト ＰＡ＝Ｓ／８８の変換された仮想アドレス（すなわち物
理アドレス） 論理２１６がアドレス００７Ｅ０１ＦＣをデコードする
時、このサイズ及びアドレス・ビットは、そのバス１６
１Ｄを介してプロセッサ６２によってレジスタ４０５、
４０４中にセットされる。この動作の間、論理２１６
は、プロセッサ６２をその関連ハードウェアから切り放
し、以てレジスタ４０４、４０５のローディングがＳ／
８８オペレーティング・システムに対して透過的とな
る。さらに、Ｓ／３７０オペレーティング・システム
は、Ｓ／３７０記憶１６２にアクセスする際に、それら
の存在または用途に気づかない。
第３２Ａ、Ｂ及び３０図はまた、記憶制御インターフェ
ース１５５によって使用される信号Ｉ／Ｏ線をもあらわ
している。更にこれは、ＳＴＣバス１５７に加えて、Ｓ
／８８システム・バス３０と、Ｓ／８８プロセッサ６２
と、Ｓ／８８ＣＰＵボード１０２上の論理４１５にイン
ターフェースするために必要な全ての線を含む。説明の
便宜上、第８図のトランシーバ１３は第３２Ａ、Ｂ図に
は示されていない。
（Ｄ）データ記憶動作 キャッシュ・コントローラ１５３からの記憶コマンド上
で、ＳＴＣＩ１５５はそのコマンドをアドレス／データ
・バス４０６（これはＳＴＣバス１５７の一部である）
のビット０−７上にクロックにより乗せ、それを、ＳＴ
Ｃ有効ビットとともにコマンド・バッファ４１６に格納
し、またバッファ４１７に格納する。ＳＴＣビジーは、
そのユニット１５５がビジーであることを示すために論
理４０１によって次のサイクルの間に線４４０上で立ち
上げられることになる。ところで、バス４０６上の２４
ビット実アドレスもまた、アドレス・レジスタ４１７中
へクロックされる。
ＦＩＦＯ４００が満杯でなく、コマンド中に指定されて
いる全データ転送長（６４バイトまで）を受け入れるこ
とができる（ＦＩＦＯオーバーフローなし）限り、ＳＴ
Ｃデータ転送が論理４０１によって立ち上げられ、この
コマンドのための全てのデータ転送が完了するまで各サ
イクルでアクティブにとどまることになる。記憶時、Ｓ
ＴＣデータ転送は、キャンセルが発行されていないこと
が確認されるまで（ＳＴＣ有効後の２サイクルまで）発
行されない（そしてこれにより、そのコマンドはＦＩＦ
Ｏにシストされない）。
しかし、この期間、論理４０１はレジスタ４１７からレ
ジスタ４４２に２４ビット・アドレスをシフトし、その
データの最初の４ビットがユニット１５３からレジスタ
４１７にシフトされる。さらに、ＦＩＦＯ ＨＦ及びＡ
ＦＥフラグ４０９が、コマンド・バッファ４１６からデ
コードされたバイト転送長に比較される。ＦＩＦＯフラ
グは、バッファ・フラグの４つの範囲のうちの使用され
ている１つを示す。もし、最悪の場合のバッファ深さに
追加された時、バイト転送長にコマンド・ワード・デー
タの４バイトを加えた値がＦＩＦＯ６４ワード容量を超
えるなら（それはＦＩＦＯフラグによって示される）、
全てのＳＴＣデータ転送活動は、このオーバーフロー条
件が消滅するまで保留される。このことは、フラグ状況
の変化を引き起こすようにＦＩＦＯから十分なワードが
シフトアウトされるや否や起こる。
もしキャンセルが生じず、ＦＩＦＯオーバーフローも存
在しないなら、ブロック４０１からデコードされ、マル
チプレクサ４４７を介してレジスタ４４２からの２４ビ
ット・アドレスと組み合わされたコマンドが、ＦＩＦＯ
４００に格納される。アドレス・レジスタ４１７からの
その後の３２ビット・データ・ブロックは、一旦最初の
記憶コマンドがＦＩＦＯにシフトされると、連続サイク
ルでレジスタ４４２を介してＦＩＦＯ４００に格納され
る。ゲート４２３は、バス３０上への１６ビット転送の
ため、下位１６ビットを上位１６ビット上へマルチプレ
クスするために使用される。
Ｓビットは、記憶をフェッチとは区別するために使用さ
れ、Ｃ／Ａビットは、第３５図から見て取れるように、
ＦＩＦＯ中でコマンド・ワードとデータ・ワードを区別
するために使用される。パリティは、ＦＩＦＯを通じて
維持される。
ＦＩＦＯ入力及び出力は、異なるようにクロックされ
る。データは、Ｓ／３７０クロックによってＦＩＦＯ４
００へシフトされ、その間Ｓ／８８クロックによってシ
フトアウトされる。そのタイミングは、ＦＩＦＯが空の
ときのＦＩＦＯの最悪の場合のフォールスルー時間（６
０ｎｓ）に対処するようにセットされる。ＦＩＦＯコマ
ンドは、第３５図に示されており、ここで、 Ｓ＝（１＝記憶、２＝フェッチ） Ｃ／Ａ＝（１＝コマンド／アドレス、０＝データ） Ｐ０１＝バイト０、１偶パリティ Ｐ２３＝バイト２、３偶パリティ ＬＤＷ＝下位データ・ワード選択（上位ワード上でマル
チプレクスされた下位データ・ワード、この場合、Ｐ０
１＝Ｐ２３） ６４Ｂ ＯＶＦＬ＝奇数アドレス配置のための１６ワー
ド転送超過追加的な３２ビット・データ転送サイクルを
要する ３２Ｂ、１６Ｂ、８Ｂ、４Ｂ＝重み付けされたバイト転
送カウント ＴＲＬ１、０＝「後端」ワード中の有効バイトのエンコ
ード（最後の３２ビット転送） ＦＩＦＯ４００の入出力の両側上のブロック４０１にお
ける個々のシーケンサが、ＦＩＦＯから出入する転送を
追跡する。出力シーケンサは、実際に、現在のフェッチ
または記憶コマンドのために保留であるバス３０データ
転送の数を追跡する。コマンド・ワードが一旦ＦＩＦＯ
出力に到達すると、Ｃ／Ａビット＝１が論理４０１でデ
コードされ、以前のコマンドが未了で保留状態にない限
り、ＦＩＦＯ４００からのＳ／３７０実アドレスが論理
４２２及び４２３を介してベース・レジスタ４０４と組
み合わされ、それは次に、転送カウントが出力シーケン
サにロードされている間に、アドレス・バッファ４２０
中に開始「物理」アドレスとしてロードされる。また、
調停論理４０８が調停を開始するようにセットされる。
論理４０８中のサイクル制御論理は、フェッチと記憶の
両方の動作につき、全てのアクティブＳＴＣＩ１５５バ
ス・フェーズを追跡することになる。バス３０状況線
（すなわち、バス・ビジー、バス・エラー）とともに、
この論理は、通常のバス３０フェーズ動作を処理し、ま
たキャンセルされるサイクル決定またはデータ・フェー
ズをもたらすエラー条件を処理するために、ＳＴＣＩ１
５５内で使用される。
物理アドレスはまず、論理４２２でＦＩＦＯ４００から
のＳ／３７０２４ビット実アドレスの上位４ビットをレ
ジスタ４０５中のＳ／３７０記憶サイズ値と比較するこ
とによって形成される。もしＳ／３７０アドレス・ビッ
トがＳ／３７０プロセッサ８５のために割当てられたサ
イズ領域を超えないなら、その上位４ビットは次に論理
４２３によってレジスタ４０４中のＳ／３７０記憶ベー
ス値に加えられ、バッファ４２０中の下位ビット１９−
１に連結されて、Ｓ／３７０領域１６２への開始Ｓ／８
８アドレスとして使用される物理的２７ビット・ワード
・アドレスとなる。さもなければ、ソフト・プログラム
・チェックが報告される。何らかの６４バイト・アドレ
ス境界交差は、開始アドレスへの巻返しをもたらすこと
になる。
アドレスＵ／Ｄレジスタ４２１は、外出物理アドレスの
ビット５−２を保持するために使用される。それは出力
シーケンサと同期してクロックされ、正常にインクリメ
ントされている間に、サイクル応答フェーズのバス・ビ
ジーまたはバス・エラー条件に応答する時、デクリメン
トすることができる。出力シーケンサが一旦ロードされ
ると、関連する論理が、バス・エラー及びバス・ビジー
条件に応答する間に、論理４０８を介してのバス調停許
可に基づき記憶サイクルを開始する。適当なＳ／８８機
能コードがＳ／８８記憶コマンドに対応して論理４０１
により発生され、その機能コードは、調停要求が許可さ
れた時バス構造３０のＡ、Ｂバスに対して印加するため
にレジスタ４４３に配置される。
出力シーケンサは、通常、各許可毎に、バス３０に対す
る３２ビット転送の場合１だけ、６４ビット転送の場合
２だけデクリメントされ、それはゼロに到達してそれ以
上のバイトが現在のコマンドによって転送されないよう
になるまで続く。
サイクル決定フェーズと重なるサイクル応答フェーズの
間のバス・ビジーまたはバス・エラーの場合（背中合せ
の許可）、出力シーケンサはキャンセルされた３２ビッ
ト転送について１、６４ビット転送（フェッチのみ）に
つき２だけインクリメントされることになる。
同時に、アドレスＵ／Ｄカウンタ４２１が、キャンセル
された３２ビット転送の場合１だけ、６４ビット転送の
場合（フェッチのみ）２だけデクリメントされる。
データ・アウト・レジスタ４２５は、外出データをバッ
ファするために使用される。データ・アウト保持レジス
タ４２６は、後のバス・エラー（ＡまたはＢバス）のた
めにデータを再駆動する必要がある場合に必要である。
この場合、（高位アドレスまでの）後のデータは、その
データ転送は初期転送の後２サイクル繰り返さなくては
ならないのでバス・エラーに関連する以前のサイクル・
データよりも前に受け入れ記憶１６、１８に格納するこ
とができる（記憶とは異なり、フェッチされたデータ
は、シーケンスから外れて受けてることはできない）。
ところで、バス調停論理４０８は、全ての転送が開始さ
れバス３０上に受け入れられるまでサイクルを求めて連
続的に調停する。バス３０及び記憶１６、１８に対する
調停とデータ転送は、上記（Ｂ）章で説明したのと同様
である。
最後に、このＦＩＦＯデザインは、ビジーになる前に６
４ワードまでの転送（ほぼ４グループの６４バイト記憶
転送）を許容する。記憶の場合、ＦＩＦＯが満杯でなく
その記憶に関連するコマンド及びデータを受け入れるこ
とができる限り、ＦＩＦＯには完了まで連続的にロード
が行なわれる。結局、各記憶コマンドが実行された後に
ＳＴＣビジーが下降され、これを以てユニット１５３が
解放され、Ｓ／３７０プロセッサ８５をして実行の継続
が可能ならしめられる。ユニット１５３における高いキ
ャッシュ・ヒット率を仮定すると、ＦＩＦＯ中のほぼ４
回の６４バイト記憶または３２回の１乃至４バイト記憶
に等価なものをバッファすることにより性能が相当に改
善される。
さて、ＳＴＣＩ１５５がＳＴＣＩ対１５５、１５５ａの
「駆動側」であり、ＳＴＣＩ１５５ａが「エラー・チェ
ック側」であると仮定する。それゆえ、第３２Ｂ図に示
すように、ＳＴＣＩ１５５のみがバス構造３０上に信号
（制御、アドレス、データ）を駆動する。信号がバスＡ
及びＢの両方に意図されている場合、ＳＴＣＩ１５５駆
動線は（第３２Ｂ図には示さないトランシーバ１３を通
じて）Ｌ）両方のバスに結合されるものとして示され
る。ＳＴＣＩ１５５ａにおいては、対応する線は、バス
構造３０には結合されず、端に比較論理４０２ａ乃至ｇ
に結合される。
比較論理４０２ｇは、バッファ４２０からのアドレス・
ビット２７−６と、アドレスＵ／Ｄカウンタ４２１から
のアドレス・ビット５−２と、パリティ発生器論理４４
５からの変更されたアドレス・ビット１及びパリティ・
ビットと、レジスタ４４３からの機能コードを、ＳＴＣ
Ｉ１５５ａからの対応するビットと比較する。そして、
不一致の場合、論理４０２ｇが破断論理４０３と、バス
・エラーＡ及びＢ線に対してエラー信号を印加する。
論理４０２ｅは、データ・アウト・レジスタ４２５から
のデータ・アウト・ビットをＳＴＣＩ５５ａからの対応
するビットと比較し、論理４０３と、バス・エラーＡ及
びＢ線に対して不一致信号を印加する。論理４０２ｄ
は、ＦＩＦＯ論理４０１からのビットをＳＴＣＩ１５５
ａからの対応するビットと比較する。ＡＮＤゲート４４
６は、ＳＴＣビジー信号が線４４０上でアクティブであ
る間にＳＴＣ有効信号が立ち上げられたなら、論理４０
３に対してエラー信号を与える。
（Ｅ）データ・フェッチ動作 フェッチ・コマンドは、上述のレジスタ４１６、４１
７、４４２とＦＩＦＯ４００を通じて、記憶コマンドと
同一の経路に従う。１つの相違点は、バス３０を介して
記憶１６２からレジスタ４２８または４２９にデータが
受領されたことが知られるまで、ＳＴＣデータ転送信号
がＳＴＣバス論理４０８上で立ち上げられない、という
ことである。フェッチ・コマンド及びＳＴＣ有効コマン
ドが受領されてレジスタ４１６に格納される。そのコマ
ンドと内部記憶アドレスは、レジスタ４１７に格納され
る。ＳＴＣビジーが除去されるまでキャッシュ・コント
ローラ１５３が別のコマンドを送るのを防ぐために、次
のＳＴＣバス・サイクルの間にＳＴＣビジー信号を発行
する。
次に、フェッチ・コマンドが受領された時、キャッシュ
・コントローラ１５３がフェッチされたデータが受領さ
れるのを待っているので、フェッチされたコマンドが完
全に実行されるまでＳＴＣビジー信号が論理４０１によ
って維持される（記憶サイクルの間に、全ての記憶デー
タがコントローラ１５３から転送されるや否やＳＴＣビ
ジーが除去されている）。フェッチ・コマンド・サイク
ルの間に、ＳＴＣビジーは、ＦＩＦＯ４００中のどれか
及び全ての記憶コマンドが実行されるまで維持されなく
てはならず、次にフェッチ・コマンドが実行される。Ｓ
ＴＣＩ１５５に対する次のコマンドの転送を許容するた
めにＳＴＣビジーを除去することができるのはようやく
それからである。
レジスタ４１６、４１７にコマンドを記憶することに続
くサイクルにおいては、コマンド及びアドレスがレジス
タ４４２に転送され、次にＦＩＦＯ４００に転送され
る。
Ｓ／３７０フェッチ・コマンドがＦＩＦＯ４００の最後
の段に受領された（そして、上述のように出力レディが
高レベルになった）時、Ｃ／Ａ及び他のコマンド・ビッ
トが論理４０１でデコードされる。調停サイクル要求が
許可された時、デコードされたＳ／３７０コマンド・ビ
ットに対応するＳ／８８機能コードが、バス構造３０に
対する印加のためレジスタ４４３に配置される。
許可及びその後のサイクル決定フェーズと、サイクル応
答フェーズに続いて、サイクル応答フェーズの間にバス
・ビジーまたはバス・エラーが報告されなかったと仮定
すると、ＳＴＣＩ１５５はデータ・フェーズに入る。最
初の３２ビットは、ＤＰ、ＵＤＳ、ＬＤＳとともに、記
憶１６とその相手の領域１６２中の適当な位置からの構
造３０のＡ、Ｂバス上で受領され、Ｓ／８８クロックの
バス３０サイクルの後半の開始により、レジスタ４２
８、４２９中にそれぞれラッチされる。服従両モードま
たは服従Ａモードがアクティブであると仮定すると、デ
ータは次のＳ／８８クロック・サイクル（次のバス３０
サイクルの開始）でレジスタ４２８からバッファ４３０
へゲートされる。６４ビット転送の場合、第２の３２ビ
ットが、以前のデータのバッファ４３０への転送と同時
にレジスタ４２８及び４２９にラッチされる。バリティ
発生器４３１は、バッファ４３０に記憶されているデー
タ・ワードに奇パリティを追加する。これらのデータ及
びパリティ・ビットは、受領されたＵＤＳ、ＬＤＳ、及
びＤＰビットとともに、バス４３５及び４３６を介して
論理４０２Ｃに印加される。論理４０２Ｃは、これらの
ビットを、対のＳＴＣＩ１５５ａ中で発生された対応ビ
ットと比較する。バッファ４３０はここで、第１のデー
タ・ワードとパリティとを、ＳＴＣバス１５７のバス４
０６を介してキャッシュ・コントローラ１５３に転送す
るために次のＳＴＣバス・サイクルの間に駆動すべきバ
ッファ４３２上にゲートする。バッファ４３２は、Ｓ／
８８クロックの活動化の後同期化されるＳ／３７０クロ
ックによって刻時される。Ｓ／８８とＳ／３７０の両方
のクロックに対して同一の６２．５ｎｓ周期が決定され
ているので、このことは、バス３０からＳＴＣバスへの
連続的な読取のパイプライン化を可能ならしめる。こう
して、好適な実施例では、２つのＳＴＣＩ１５５サイク
ルが１２５ｎｓの各バス３０サイクルの間に実行され
る。
ＳＴＣＩ１５５に対する順次的な許可を仮定すると、第
２のデータ・フェーズが上述の第１のデータ・フェーズ
に続くことになる（バス・エラーがないものとする）。
６４ビット・データ転送を想定すると、データはこのと
き、バッファ４２８（服従Ｂモードの場合バッファ４２
９）からバッファ４３０へとクロックされるデータと同
時にレジスタ４２８及び４２９へとクロックされること
になる。よって、好適な実施例においてパイプラインさ
れたデータ・フローを維持するために、連続的な６４ビ
ット転送がどのようにして利用され得るかが理解されよ
う。
データ・フェーズの間に高速ＥＣＣエラーまたはデータ
不一致またはパリティ・エラーが発生した場合、ＳＴＣ
アドレス／データ・バス４０６上のデータと同時に、論
理４０２ＣによってＳＴＣ無効が線４３３上に発行され
る。さらに、もし後のデータが、データが無効化された
サイクルの後のサイクルで到着するなら、そのデータ・
サイクルに続いて、Ａ及びＢバスの両方で、ＳＴＣＩＳ
ＢＩ論理によってバス・エラー条件が強制される。この
ことは、２サイクル後に（すなわちバス・エラーが報告
されてから１サイクル後に）データが再駆動され、以て
フェッチされたデータを順序に従って転送することによ
ってＳＴＣバス上のデータの完全性と機能性を維持する
ことを保証する。Ａ及びＢバス上の駆動バス・エラー
は、「真の」バス・エラーに対するＥＣＣエラー条件を
報告するメモリ１６に等価であり、以てシステム・バス
３０上の全てのコントローラに沿うバス服従論理中に変
化を引き起こさないようにする。
同様に、バス４３５、４３６を介する入来データとチェ
ック・パリティを比較するために使用される論理４０２
Ｃはまた、レジスタ４２８または４２９を介するシステ
ム・バス３０からの「巡回」データ比較を実行すること
によって、論理４０２Ｅにおけるデータ出力比較の結果
を検証するために記憶動作に関して使用することができ
る。このことは、ボード１０１上でトランシーバ１３の
問題をより迅速に識別することを支援し、もし不一致が
存在し、バス・エラーが次のバス・サイクルで報告され
ないなら記憶上にボード破断論理４０３をセットするこ
とになる。さらに、フェッチ及び記憶動作の場合の有効
な不一致に関して障害条件を発生することになる全ての
比較出力４０２ａ乃至ｇは、論理４０３で破断条件を発
生することになる。破断の初期設定は、Ａ及びＢバスの
両方でバス・エラー信号を発生し、以て前のサイクルに
おけるサイクル決定フェーズを取り消す間に前のサイク
ルにおけるデータ転送を反復することを保証する。
記憶の場合とは異なり、フェッチの場合、そのユニット
がＳＴＣビジー線４４０を降下させて別のコマンドを受
領することができるようになる前に、ＦＩＦＯに前以て
存在する全てのコマンド及び現在のフェッチが実行され
なくてはならない。キャッシュ・コントローラ１５３
は、別の記憶コマンドを発行することができるようにな
る前に、フェッチ・コマンドのためのデータを受領しな
くてはならない。
可用な読取／書込サイクル・タイプの定義が第３６Ａ乃
至Ｄ図に示されており、そこでは、 ＵＵ＝上位ワードの上位バイト ＵＭ＝中間ワードの上位バイト ＬＭ＝中間ワードの下位バイト ＬＬ＝下位ワードの下位バイト ＭＥＭ１６＝１６ビット・メモリ・サイクル ＭＥＭ３２＝３２ビット・メモリ・サイクル ＭＥＭ６４＝６４ビット・メモリ・サイクル ＬＷ＝長ワード（３２ビット） ＵＤＳ＝上方データ・ストローブ ＬＤＳ＝下方データ・ストローブ ６４ビット書込は、装置１５５の好適な実施例ではハー
ドウェアを最小限に抑えることを主眼としているので可
用ではない。６４×３６ＦＩＦＯは、Ｓ／３７０からの
３２ビット記憶転送をサポートするに十分である。３２
ビット書込しか使用しないことによる性能上の制約とし
て、インターリーブされた記憶１６中の各Ｓ／８８メモ
リ・ボード「葉体」は３２ビット長（６４ビットに８Ｅ
ＣＣビットを追加したもの）であるので、各葉体は、一
旦書込に関してアクセスされると、３つの追加的（１２
５ｎｓ）サイクルの間ビジーにとどまる。このことは、
連続的な書込において、５サイクル（６２５ｎｓ）毎に
一度だけしか同一の葉体にアクセスすることができない
ことを意味する。全てのＳ／３７０の３２ビット書込は
連続的アドレスに対して決定されるので、このことは、
同一の６４ビット境界内の連続的転送が５サイクル（６
２５ｎｓ）毎よりも速く発行することができず、一方、
異なる６４ビット境界上の連続的転送は（調停に勝つと
仮定すると）、順次的な１２５ｎｓサイクルで発行する
ことができることを意味する。
６４ビット読取サイクルはサポートされ、この場合、連
続的な読取が同一の葉体にアクセスしない限り、それら
は連続的サイクルで実行することができる。さもなけれ
ば、それらは、２サイクル（２５０ｎｓ）毎に実行する
ことができる。各３２ビットは、６２．５ｎｓ毎に６４
ビット読取についてバス３０から受け取ることができる
ので（例えば、１２５ｎｓのバス・サイクル毎に２
回）、ＳＴＣバス及びバス３０の時間は、受領された後
システム・バス３０からＳＴＣバス１５７へデータをパ
イプラインさせることができるように一致している。サ
イクルを適切に同期化し、各データ・バイトのパリティ
発生を可能ならしめるために、レジスタ４２８及び４２
９によりバッファの２つの追加のレベル（バッファ４３
０及び４３２）が使用される。
各２７ビット・アドレス及び４ビット機能コードは、バ
ス３０サイクル決定フェーズの間に、随伴パリティ・ビ
ットとともに送られる。３２ビット・データはまた、バ
ス３０データ・フェーズの間に、関連するパリティ・ビ
ットをもつ。バス３０上の基本的１２５ｎｓサイクル
は、正常の１６及び３２ビット転送のみならず、１２５
ｎｓ窓内の６４ビット読取転送をも許容する。オプショ
ンとして、ＳＴＣＩ１５５中の連続的６４ビット書込転
送をサポートするために、追加的ハードウエアを使用す
ることができる。
Ｅ１６．Ｓ／３７０ Ｉ／Ｏサポート（第３７図） 第３７図は、Ｓ／３７０ Ｉ／Ｏ機能をサポートするた
めに使用することができるＳ／８８ハードウェア及びア
プリケーション・コードの概要を図式的に示す図であ
る。ハードウェア装置は、６０１、６０２、６１５乃至
６１９、６２１及び６２３乃至６２５である。ソフトウ
エア（ファームウェア）ルーチンは、６０３乃至６１４
と、６２０、６２２及び６２６である。
次にこれらの要素の機能について説明する。ブロック６
０６は、ブロック６０６乃至ブロック６１４からなるＳ
／８８アプリケーション・コードのための主要制御であ
る。この機能の組は、ＥＸＥＣ３７０として知られ、Ｓ
／３７０外部装置、サービス、構成、オペレータのコン
ソールなどのエミュレーション及びサポートに関連する
全てのＳ／８８アプリケーション・コード機能を実行す
る。
ブロック６０３は、Ｓ／３７０マイクロプロセッサで走
るマイクロコードである。それはＳ／３７０ＣＰＵ機能
をサポートする。ブロック６０３とブロック６０６の間
のプロトコルは、それらの間で互いにＳ／３７０ Ｉ／
Ｏ動作の開始及びその完了と、Ｓ／３７０ Ｉ／Ｏ装置
及びチャネル状況情報に関連して要求及び応答を通信す
ることを可能ならしめる。そのプロトコルはまた、ブロ
ック６０６が、ブロック６０３に特定のＳ／３７０ＣＰ
Ｕ機能を実行するように要求することを可能ならしめ
る。ブロック６０５はＳ／３７０記憶であり、それはブ
ロック６０３とブロック６０６の両方に直接アクセス可
能である。ブロック６０６は、Ｓ／８８データ・ファイ
ルであるブロック６０２に含まれているデータを介して
適切なＳ／３７０構成を実行する。
ブロック６０４は、Ｓ／８８端末装置を通じてＳ／３７
０オペレータのパネルを与える別個の動作タスクであ
る。このタスクは、Ｓ／３７０処理の論理機能を妨害す
ることなく任意の時点で開始または停止することができ
る。ブロック６０７は、ＥＸＥＣ３７０の一部であっ
て、Ｓ／３７０処理とブロック６０４の間のインターフ
ェース・エミュレーション機能を提供する。
ブロック６０１は、特にＢＣＵ１５６を含むＳ／３７０
のデバッグの目的のため書かれたＳ／３７０オブジェク
ト・コードを含むＳ／８８データ「パッチ・ファィル」
のセットである。ブロック６０４によって与えられ、こ
れらの「パッチ・ファィル」のうちの１つのブロック６
０５を選択しそれへのロードを行うデバッグ・パネルが
存在する。
ブロック６０８−１は、Ｓ／３７０チャネルをエミュレ
ートする役目を担うコードからなる。これは、Ｓ／３７
０ＣＣＷのフェッチと、ブロック６０５との間のデータ
の移動と、ブロック６０３に対するＳ／３７０ Ｉ／Ｏ
割り込み情報の報告と、適正な制御ユニット・コード・
エミュレータの選択を実行する。２つ以上のＳ／３７０
チャネル（例えば６０８−２）が存在するけれども、同
一のコードが使用される。
ブロック６０９−１は、Ｓ／３７０制御ユニットエミュ
レータ・コードである。システム／３７０は、多くの異
なるタイプの制御装置、すなわち、ＤＡＳＤコントロー
ラ、テープ・コントローラ、通信コントローラをもつ。
Ｓ／３７０コントローラ機能は、ブロック６０９−１
と、ブロック６１０乃至６１４の間で区画されている。
ブロック６０９−１の主要な目的はアドレス分離機能で
あるが、別の制御ユニット特定機能もブロック６０９−
１に存在していてもよい。それゆえ、このタイプのブロ
ック（例えばブロック６０９−２）は２つ以上、すなわ
ちＤＡＳＤコントローラ・エミュレータ、通信コントロ
ーラ・エミュレータなどが存在するが、サポートされて
いるそれらのＳ／３７０制御ユニットと一対一対応が存
在する訳ではない。
ブロック６１０は、Ｓ／３７０コンソールをエミュレー
トするために必要なコードをあらわす。ブロック６１１
は、Ｓ／３７０端末をエミュレートするために必要なコ
ードをあらわす。ブロック６１２は、Ｓ／３７０リーダ
をエミュレートするために必要なコードをあらわす。こ
れは、標準ＶＭリーダの後でパターン化される仮想入力
装置である。これは、典型的にはテープまたはディスケ
ットである別のソースから発生された順次ファィルに入
力に対処する。
ブロック６１３は、Ｓ／３７０プリンタをエミュレート
するために必要なコードをあらわす。実際のＳ／８８プ
リンタを駆動することもでき、あるいは後でスプール・
プリントするためにＳ／３７０データをＳ／８８ファィ
ルに書くこともできる。ブロック６１４は、Ｓ／３７０
ディスクをエミュレートするために必要なコードをあら
わす。２つの異なるフォーマット、すなわち、カウン
ト、キー及びデータと、固定ブロックが２つの異なるコ
ードのセットによってサポートされている。
ブロック６１５は、典型的にはＳ／８８コンソール出力
装置である、Ｓ／８８端末をあらわす。Ｓ／８８コンソ
ールは、Ｓ／３７０に対して３２７８または３２７９端
末として見えることになるディスク上のログに対してメ
ッセージをログすることに加えて、Ｓ／８８オペレータ
・メッセージとＳ／３７０オペレータ・メッセージの両
方を表示する。
ブロック６１６は、Ｓ／８８端末をあらわす。ブロック
６１７は、Ｓ／８８ディスク上の順次データ・ファィル
をあらわす。ブロック６１８は、Ｓ／８８ディスク上の
Ｓ／８８プリンタまたは順次データ・ファィルをあらわ
す。ブロック６１９は、Ｓ／８８ディスク上のＳ／８８
データ・ファィルをあらわす。ブロック６２０は、Ｓ／
８８テープ装置上に取り付けられたシステム／３７０テ
ープを読取り、それがもとのＳ／３７０テープ上にあら
われるようにブロック６１７中へとフォーマットするコ
ードである。ブロック６２１は、Ｓ／３７０で書かれた
テープを取り付けられてなるＳ／８８テープ・ドライブ
をあらわす。
ブロック６２２は、パーソナル・コンピュータからＳ／
８８に入力されたファィルを読取り、それがＳ／３７０
システム上に生成されたときにもともとあらわれるよう
にブロック６１７にフォーマットするコードである。
ブロック６２３は、Ｓ／８８及びＳ／３７０との間でデ
ータを送受信するように構成されたパーソナル・コンピ
ュータである。ブロック６２４は、Ｓ／３７０システム
である。ブロック６２５は、Ｓ／８８スプール・プリン
タをあらわす。ブロック６２６は、Ｓ／８８ファィルを
エミュレートされたシステム／３７０ＤＡＳＤ装置にフ
ォーマットするコードである。これは、ファィルを、Ｓ
／３７０ ＤＡＳＤによってサポートされる所望のもの
にフォーマットするＳ／８８の個別に走るタスクであ
る。
Ｅ１７．Ｓ／３７０ Ｉ／Ｏ動作、ファームウェアの概
要 システムＳ／３７０ Ｉ／Ｏの簡略化された概要を説明
する。Ｓ／３７０アーキテクチャは、いくつかのタイプ
のＩ／Ｏ命令と、プログラムがテスト可能な条件コード
（ＣＣ）スキームと、プログラム割り込み機構を提供す
る。概念的には、Ｉ／Ｏ命令は「Ｉ／Ｏチャネル」に向
けられ、これは別のＣＰＵ処理と並列的にＩ／Ｏ動作の
作業を指令及び制御し、Ｉ／Ｏ命令が（条件コードを介
して）実行するとき、またはＩ／Ｏ動作が（プログラム
割り込みにより）完了されたとき、ＣＰＵに対して状況
を報告する。
Ｓ／３７０命令と、条件コードと、割り込みと、Ｉ／Ｏ
装置（ＤＡＳＤ、テープ、端末など）は、緊密に設計さ
れている。しかし、Ｉ／Ｏチャネルは、デザインの幅を
与えるように疎に設計され、多くの異なる実現構成が存
在する。
フォールト・トレラント・システム／３７０の全体の概
要は従って、Ｓ／３７０ＣＰＵ（カスタマイズされたフ
ァームウェアをもつチップセット）と、Ｓ／８８ＣＰＵ
とオペレーティング・システムのタイムスライスからな
る「疑似Ｉ／Ｏチャネル」に、Ｓ／３７０ Ｉ／Ｏ装置
エミュレーションと、システム複合体の全体的制御の両
方を与える特殊ファームウェアとアプリケーション・レ
ベル・ソフトウェア（ＥＸＥＣ３７０）を追加したもの
である。この複合体のＳ／８８部分は、フォールト・ト
レラントＣＰＵ、ＯＳ、Ｉ／Ｏ装置、電源／パッケー
ジ、バス及びメモリを与え、Ｓ／３７０ＣＰＵは、ハー
ドウェア冗長性及び追加された比較論理を通じてフォー
ルト・トレラントになされる。
必要なカスタム・ファームウェア（すなわちマイクロコ
ード）は、次の２つのグループに分けられる。
ａ．Ｓ／８８プロセッサ上で走るＳ／８８ＢＣＵファー
ムウェア（ＥＴＩＯ）−これは、ＢＣＵ／ＤＭＡＣハー
ドウェア、ＤＭＡＣ割り込みサービス、及び状況とエラ
ー処理の初期化及び制御のためのサービス・ルーチンで
ある。
ｂ．Ｓ／３７０（プロセッサ８５）マイクロコード−こ
れは、Ｉ／Ｏ命令、Ｉ／Ｏ割り込み処理、及びリセット
の呼び出し、ＩＰＬ、停止などのいくつかの特殊処理で
ある。
さまざまなファームウェア動作の文脈を理解するための
補助として、次のような典型的Ｉ／Ｏ動作、すなわちエ
ミュレートされたＳ／３７０ ３２７８表示端末に対す
る８０バイト・メッセージのＳ／３７０書込みにおいて
生じる次のような簡略化された事象のシーケンスを考慮
してみよう。
この例の場合、初期化は既に完了しており、Ｓ／３７０
とＳ／８８は正常に動作しており、別のＳ／３７０ Ｉ
／Ｏ動作は進行中でないと仮定して第４３図及び第１９
ＡないしＣ図を参照する。ＰＥ６２とＢＣＵ１５６の要
素の間のデータ／コマンド転送のおのおのは、第２０図
に関連して説明される「切り放し」機構を使用して実行
される。第４３図はフローチャートとは、この典型的な
開始Ｉ／Ｏ動作を図式的に示している。
Ａ．Ｓ／３７０プロセッサ８５が開始Ｉ／Ｏ命令に遭遇
する（チップセット１５０中の全てのＩ／Ｏ命令は、好
適な実施例ではマイクロコード化されている）。
Ｂ．ＳＩＯのためのカスタム・ファームウェアが呼び出
される。それはいくつかのパラメータを（Ｓ／３７０主
記憶中のＩＯＡ領域中の）固定メイルボックス位置１８
８中に移動し、ＢＣＵ１５６に対してサービス要求（プ
ロセッサからＢＣＵへの要求）を送り、応答を待つ。
Ｃ．ＢＣＵハードウェアがその要求を検出し、Ｓ／３７
０ ＩＯＡ固定位置から１６バイト・メイルボックスを
読み取るための命令を発生し、次にＢＣＵからプロセッ
サへの肯定応答（「要求がサービスされたことを意味す
る」）によりその要求をリセットすることによってその
要求に応える。
Ｄ．Ｓ／３７０プロセッサ８５においては、ＳＩＯ命令
を終了させ次の順次的命令で処理を続けるためにＳＩＯ
ファームウェアが解放される。
Ｅ．事象Ｃの結果として、事象Ｄと同時に、Ｓ／３７０
ハードウェアがバス１７０を介して、アダプタ１５４中
のＢＣＵインターフェース・バッファ２５９に１６バイ
トのメイルボックス・データを転送する。
Ｆ．データが（４バイト・ブロック中に）バッファされ
るにつれて、ローカル記憶２１０中のワーク・キュー・
ブロック（ＷＱＢ）に（４バイト・ブロック中の）メイ
ルボックス・データを転送するように、ＢＣＵハードウ
ェアが反復的にＤＭＡＣ２０９（チャネル０）に通知す
る。
Ｇ．１６バイト転送が完了した時、ＤＭＡＣ２０９は、
Ｓ／８８プロセッサ６２に割り込み（第４３図の通知）
を提供し、次のリンク・リスト項目をロードすることに
よって将来のメイルボックス動作に備える。この割り込
みは、プロセッサ６２に対する８つのＤＭＡ割り込みの
うちの１つ、すなわち「正常」ＤＭＡＣチャネル０割り
込みである。
Ｈ．Ｓ／８８が（マスクによる遅延にさらされ得る）Ｄ
ＭＡＣ割り込みを受け入れる時、（ＥＴＩＯ中のカスタ
ム・ファームウェア・サービスが実行する。これは、Ｄ
ＭＡＣ２０９状況をチェックし、リンク・リストに対す
る参照によって先程受領したばかりのワーク・キュー・
ブロックを見出し、ＥＸＥＣ３７０のアプリケーション
・プログラムに渡すためにそのブロックをキューに入れ
る。
Ｉ．ＥＸＥＣ３７０はワーク・キューをチェックし、そ
のワーク・キュー・ブロックをキューから出し、ワーク
・キュー・ブロック中にデータ要求を構成し、３２７８
端末に送るべき８０バイトのデータを得るために、ファ
ームウェア・ルーチンを呼び出す。
Ｊ．ファームウェアは、ＤＭＡＣ２０９（チャネル１）
を用意して開始し、次に、アダプタ１５４、バス１７
０、及び記憶コントローラ１５５を介して特定のＳ／３
７０メモリ位置からの８０バイトの読み出しを開始する
ためにＢＣＵハードウェアにコマンドを送る。
Ｋ．ＢＣＵ１５６、アダプタ１５４及びＤＭＡＣ２０９
は、ワーク・キュー・ブロックに８０バイトを転送し、
ＤＭＡＣ２０９はＳ／８８に割り込みを提供する。この
ことは、上記Ｆ．及びＧ．の動作に類似している。この
割り込み、すなわち「正常」ＤＭＡＣチャネル１割り込
みは、前述の８つのＤＭＡＣ割り込みのうちの１つであ
る。
Ｌ．ファームウェア割り込みサービス・ルーチンが再び
ＤＭＡＣ状況をチエックし、ＥＸＥＣ３７０のためにワ
ーク・キュー・ブロック・ポインタをキューに入れる。
Ｍ．ＥＸＥＣ３７０が必要なデータ会話を行ない、その
データを、Ｓ／８８オペレーティング・システムのサー
ビスを使用してエミュレートされた３２７８端末にデー
タを書き込む。いくらか時間が経って、ＥＸＥＣ３７０
は、その動作の終了（正常またはエラー）の通知を受け
取る。ＥＸＥＣ３７０は次に、ワーク・キュー・ブロッ
ク中に、状況を含む適当なＳ／３７０割り込みメッセー
ジを構築し、それをＳ／３７０メッセージ・キューに入
れるためにファームウェア・ルーチンを呼び出す。
Ｎ．ファームウェアは、ＤＭＡＣ（チャネル３）を用意
して開始させ、１６バイトをＳ／３７０メッセージ・キ
ューに書き込むためにＢＣＵハードウェアにコマンドを
送る。このことは、この場合、アダプタ１５４がその動
作の終了時点でＳ／３７０プロセッサ８５においてマイ
クロコード・レベルの例外割り込みを発生する（また、
マスキング遅延にもさらされる）ことを除き、反対方向
のメイルボックス読取と同様である。
ＤＭＡＣ２０９はまた、上記Ｇ．及びＫ．と同様に、Ｓ
／８８プロセッサ６２に割り込みをかける（第４３図の
「通知」）。この割り込み、すなわち「正常」ＤＭＡＣ
チャネル３割り込みは、８つのＤＭＡＣ割り込みのうち
の１つである。
Ｏ．Ｓ／３７０プロセッサ８５において、カスタム・フ
ァームウェアがその例外を処理し、チャネル・マスクに
ついて遅延の可能性をチエックしなくてはならない。そ
して、割り込みを、実行中のプログラムに提供すること
ができないようにマスクされているなら、実質的なデー
タがメッセージ・キュー領域１８９から保留割り込みキ
ューへと移動され、そのチャネルが次に割り込みをイネ
ーブルされた時に別のファームウェア・ハンドラがそれ
をサービスする。もしマスクされていないなら、このフ
ァームウェアはＳ／３７０の文脈を即時にそのプログラ
ムの割り込みルーチンに切り換える。
この改良されたフォールト・トレラント・システムの広
い視点は、接続されたスレーブＩ／Ｏプロセッサとして
のＳ／８８の役割の概念化につながる。これは、Ｓ／３
７０のためのＩ／Ｏハンドラまたは類似チャネルであ
る。しかし、実際的には、プロセッサ間の基本的な通信
は全て、（デザイン上の理由で）Ｓ／８８から初期化さ
れなくてはならない。また、Ｓ／８８は、ＥＸＥＣ３７
０を介してＳ／３７０メモリ及びマイクロコードの全て
にアクセスすることができるけれども、その逆は真では
なく、Ｓ／３７０プロセッサ８５は偶然にさえ、Ｓ／８
８記憶に全くアクセスすることができない。このよう
に、Ｓ／８８に対するスレーブとしてのＳ／３７０がＳ
／３７０のより真実に近い姿であるが、その内部イメー
ジはＳ／３７０ Ｉ／Ｏをもつ通常の単独Ｓ／３７０で
ある。Ｓ／３７０はＳ／８８が現存していることを「知
らない」。
しかし、Ｓ／３７０プログラムはＳ／８８とは非同期的
に走り妨害されてはならないので、Ｓ／３７０ Ｉ／Ｏ
命令は動作を開始することができなくてはならず、この
機能は、Ｓ／３７０が、Ｓ／８８（通常Ｉ／Ｏ命令であ
る）を待つ最高優先順位メッセージをもつという単一の
意味をもつＰＵ−ＢＣＵ要求線２５６ａによって提供さ
れる。このサービス要求の優先順位の性質は、自動メイ
ルボックス・スキーム及び、ＤＭＡＣチャネル０のリン
ク・リスト・プログラミングのための理由である。
ＤＭＡＣ２０９は、ＢＣＵハードウェア・デザインの統
合部分である。それは、Ｓ／８８ファームウェアによっ
て初期化され、また基本的には制御され、データ転送
は、チャネル毎に１つずつの４つの要求ＲＥＱ入力線２
６３ａ乃至ｄを駆動するＢＣＵによってタイミング制御
される。さらに、外部ＢＣＵ理論は、各メイルボックス
転送が完了する時チャネル０ＰＣＬ線２５７ａを活動化
し、以てＤＭＡＣ２０９に、Ｓ／８８プロセッサ６２に
対する割り込み要求を提供させる。
Ｓ／３７０とＳ／８８の間には、次の４つの基本的デー
タ転送動作がある。
（１）メイルボックス読取 これは、サイズが１６バイトで、アダプタ１５４チャネ
ルが０で、ＤＭＡＣ２０９チャネルが０で、ＤＭＡＣ動
作タイプが、連続なリンク・リストである。
（２）データ読取 これは、サイズが１乃至４０９６バイトで、アダプタ１
５４チャネルが０で、ＤＭＡＣ２０９チャネルが１で、
ＤＭＡＣ動作タイプが、スタート・ストップ優先使用可
能である。
（３）データ書込 これは、サイズが１乃至４０９６バイトで、アダプタ１
５４チャネルが１で、ＤＭＡＣ２０９チャネルが２で、
ＤＭＡＣ動作タイプが、スタート・ストップ優先使用可
能である。
（４）メッセージ・キュー書込 これは、サイズが１６バイトで、アダプタ１５４チャネ
ルが１で、ＤＭＡＣ２０９チャネルが３で、ＤＭＡＣ動
作タイプが、スタート・ストップである。
ＤＭＡＣ２０９の初期化及びプログラミングは、完全に
標準的であり、好適にはＭＣ６８４５０アーキテクチャ
に合致するものである。要約すると、 ４チャネル全て−ワード（１６ビット）転送サイズ、要
求線が転送を制御、記憶２１０中のメモリ・アドレスが
カウント・アップする、装置（ＢＣＵデータ・バッファ
・レジスタ）アドレスはカウントしない、割り込みイネ
ーブル済み、ホールドなしのサイクル・スチール、肯定
応答／暗示的アドレス／単一アドレシング・モードを有
する装置、１６ビット装置ポート、ＰＣＬ＝状況入力 上記に追加してさらに、 チャネル０：装置からメモリ（記憶２１０）転送、リン
クされたれたアレイ・チェイニング、ＰＣＬ＝割り込み
による状況入力 チャネル１：装置からメモリ（記憶２１０）転送、チェ
イニングなし チャネル２及び３： メモリ（記憶２１０）から装置へ
の転送、チェイニングなし ＤＭＡＣは、装置が１６ビット・データをもつと「考
慮」するが、外部論理は、３２ビット転送をもたらす。
ＤＭＡＣ２０９のチャネル０で使用されるリンクされた
アレイ・チェイニング・モードは、リンクされたリスト
が存在することを意味し、それは、ＥＴＩＯ初期化ルー
チンによってセット・アップされる。チャネル０が一旦
開始されると、それは、エラー条件によるか、またはリ
ンクされたリストの最後の有効エントリに遭遇すること
によってのみ停止する。正常動作では、Ｓ／８８に対す
る割り込みはＤＭＡＣ２０９がメイルボックス読取を完
了する度毎に生じ、ファームウェアがリンクされたリス
トをリアルタイムでモニタして供給する。こうして、リ
ストの最後のエントリには決して到達することがなく、
チャネル０は連続的に走る（アイドルする）。
各ＤＭＡＣチャネルには２つの割り込みベクタ・レジス
タＮＩＶ、ＥＩＶ（第１８図）が設けられ、１つは正常
の動作終了のためのものであり、もう１つは検出された
エラーによって強制された終了のためのものである。こ
の実施例は、マイクロコード記憶１７４中に８つの個別
のＥＴＩＯ割り込みルーチンをもつ、全部で８つのベク
タを使用する。さらに、チャネル０の正常割り込みは、
２つの可能的意味、すなわち、ＰＣＬによって引き起こ
された「メイルボックス受信」、及びより一般的でない
「リンク・リストの終了によるチャネルの停止」を意味
する。割り込みハンドラは、ＤＭＡＣ状況リストをテス
トすることによってこれらを識別する。
Ｓ／８８ファームウェアはまた、初期化と、上述の３つ
の基本的データ転送の開始と、データ読取と、データ書
込と、メッセージ・キュー書込というＥＸＥＣ３７０の
ための４つのサービス・エントリを提供する。
ＥＴＩＯ初期化エントリは、通常、電源投入の直ぐ後で
呼び出されるが、エラー回復試行のための再初期化のた
めにも使用することができる。それは、ＢＣＵハードウ
ェアとＤＭＡＣ２０９をリセットし、構成及び制御値で
以て４つの全てのチャネル中のＤＭＡＣレジスタをプロ
グラムする。それはまた、必要なリンク・リスト及びチ
ャネル０を開始して、ＤＭＡＣ２０９をして最初のリン
ク・リスト・パラメータを自動ロードさせ次に線２６３
ａ上のＢＣＵハードウェアからの要求遷移を待たせる。
別の３つのサービス・エントリは、ＤＭＡＣチャネル１
（データ読取）、２（データ書込）及び３（メッセージ
・キュー書込）を開始させるために呼び出される。呼び
出しプログラム（ＥＸＥＣ３７０）は、データ・アドレ
ス、カウントなどをプリセットされているワーク・キュ
ー・ブロックに対するポインタを提供する。これらのル
ーチンは、ＤＭＡＣ２０９及びＢＣＵハードウェアを即
時に開始させるか、または、もしＤＭＡＣチャネルがビ
ジーなら動作をキューに入れる（第４１Ｅ図に示す個別
の「作業保留」キューがこれら３つのチャネルのめいめ
いのために保持されている）。要求されたサービスが一
旦開始され、またはキューに入れられると、制御は呼び
出し側プログラムに戻され、割り込みハンドラは、完了
まで動作を続ける。
Ｓ／８８カスタム・ファームウェアの第３の、小さいけ
れども極めて重要な領域は、カスタム・ハンドラに対す
るものであるがＳ／８８オペレーティング・システムに
は透過的でる８つのＤＭＡＣ割り込みに介入してベクタ
するための、Ｓ／８８オペレーティング・システムの変
更部分である。それには、レベル６（通常、電源障害の
とき自動ベクタされる）としてオペレーティング・シス
テム中の標準アーキテクチャのＭＣ６８０２０のベクタ
・テーブルに変更を加え、オペレーティング・システム
中にそのカスタム割り込みハンドラを配置することに関
与する。これは好適な実施例であるが、割り込みのため
の初期化ルーチンに関連する章で後で説明するように、
論理バス２２３上にベクタを配置するための論理をＢＣ
Ｕ１５６中に与え、以てベクタ変更の必要性を解消する
こともできる。
好適な実施例のＳ／８８ファームウェアは全てＭＣ６８
０２０アセンブラ言語で書かれ、よって、マイクロコー
ドとは適切に呼ぶことができない。それは、その機能の
性質から、ファームウェアであると考えられる。
Ｓ／３７０プロセッサ８５のために必要なカスタマイズ
されたファームウェアには４つのカテゴリがある。
（１）Ｓ／８８疑似チャネルに至るマイクロコード化さ
れたＩ／Ｏ命令 （２）Ｉ／Ｏ命令を含む、Ｓ／８８から入来する非同期
メッセージの処理 （３）全ての（エミュレートされた）Ｓ／３７０ Ｉ／
Ｏ装置の構成データ及び状況の維持 （４）ユーザー・マニュアル動作のサブセットの実現 この特殊ファームウェアは全てＳ／３７０マイクロコー
ドで書かれ、それは可能な限り既存の機能サブルーチン
を使用している。
Ｓ／３７０には１０個のＩ／Ｏタイプ命令が存在し、こ
れは、第４４ＡないしＩ図を参照してより詳細に説明す
る。
ＣＬＲＣＨ−チャネル・クリア（チャネルのみの動作） ＣＬＲＩＯ−Ｉ／Ｏクリア ＨＤＶ−装置停止 ＨＩＯ−Ｉ／Ｏ停止 ＲＩＯ−Ｉ／Ｏ再開 ＳＩＯ−Ｉ／Ｏ開始 ＳＩＯＦ−Ｉ／Ｏ高速開始 ＳＴＩＤＣ−チャネルＩＤ記憶（チャネルのみの動作） ＴＣＨ−チャネル・テスト（チャネルのみの動作） ＴＩＯ−Ｉ／Ｏテスト これらの命令のおのおのは、Ｓ／３７０アーキテクチャ
との整合性を維持しつつメイルボックス機構を介してＳ
／８８中のＥＸＥＣ３７０に全ての実質的な情報を渡す
ように、マイクロコードで実現される。
アダプタ１５４中のいくつかの異なるハードウェア条件
は、Ｓ／３７０プロセッサ８５中のマイクロコード・レ
ベルの「強制された例外」のいくつかの可能な原因の１
つである、「アダプタ注意」要求の活動化をもたらす。
マイクロコードによるこの例外のサービスは、（もしプ
ロセッサ８５が待機状態にあるなら即時に）Ｓ／３７０
命令の間で生じる。「アダプタ注意」の最も頻度が高く
共通の原因は、ＰＥ８５が、Ｉ／Ｏ疑似チャネルＳ／８
８からＳ／３７０主記憶のＩＯＡ区画の固定メッセージ
・キュー領域１８９へのメッセージを受け取ることであ
る。
既存のＳ／３７０マイクロコード例外ハンドラは、「ア
ダプタ注意」の場合のために変更される。コードは、要
求の原因を決定するためにアダプタ１５４状況をテスト
し、「キュー非空」（これは、メッセージが受け取られ
たことを意味する）処理のみをカスタマイズし、別の原
因は、処理のために既存の非変更コードに戻る。
受信されたメッセージの決定されるカテゴリは、次のと
おりである。
００００ ＮＯＰ：動作しない。
０００１ ＲＥＳＥＴ：既存のＳ／３７０プログラム・
リセット・ルーチンを呼び出す。
０００２ ＣＬＥＡＲ ＲＥＳＥＴ：既存のＳ／３７０
クリア・リセット・ルーチンを呼び出す。
０００３ ＨＡＬＴ：Ｓ／３７０プログラム実行を停止
し、ＩＳＴＥＰモードをターン・オンする。
０００４ ＳＴＥＰ：命令ステップ、１つの命令を実行
し、停止する。
０００５ ＲＵＮ：ＩＳＴＥＰモードをリセットし、プ
ログラムの実行を再開する。
０００６ ＬＰＳＷ：メッセージ内に与えられたＰＳＷ
を使用して、Ｓ／３７０「ロードＰＳＷ」機能を実行す
る。停止状態を離れる。
０００７ ＳＭＳＧ：ローカル（ＩＯＡ）装置状況テー
ブル中で、１つまたはそれ以上の構成された装置のため
に、状況メッセージ−状況ビットを更新する。
０００８ ＩＭＳＧ：割り込みメッセージ−チャネル・
マスク状況に応じて、Ｓ／３７０ Ｉ／Ｏ割り込みをキ
ューに入れるかまたは、Ｓ／３７０ Ｉ／Ｏ割り込みを
直ちに提供する。
上記メッセージ・タイプ０００１−０００６は、（エミ
ュレートされた）Ｓ／３７０システム・コンソールでの
ユーザー入力から生じた状態制御のためのＳ／３７０マ
ニュアル動作である。それらは、エラー回復または同期
のために必要に応じて、ＥＸＥＣ３７０によって直接強
制することもできる。メッセージ・タイプ０００７は、
Ｓ／３７０に、電源損失、オン／オフライン変更、装置
検出エラーなどのＩ／Ｏ装置の状況の非同期的変化を通
知するために使用される。それはまた、Ｓ／８８からＳ
／３７０への汎用通信用に拡張することもできる。メッ
セージ・タイプ０００８は、正常終了、またはエラー終
了条件のどちらであるかについて、Ｉ／Ｏ動作の終了状
況をＳ／３７０に報告するための手段である。これは常
に、Ｓ／３７０において、最終的なプログラム割り込み
及び装置テーブル変更をもたらすことになる。
次に、ＥＴＩＯ及びＥＸＥＣ３７０機能と、インターフ
ェースと、プロトコルと、命令フローについて説明す
る。
Ｅ１８．システム・マイクロコード・デザイン （１）序論 第３８図は、本発明の好適な実施例のマイクロコード・
デザインを説明する図である。Ｓ／３７０プロセッサ装
置８５内で走るコードは、制御記憶１７１中に保持さ
れ、ＰＥ８５によって実行される時にＳ／３７０命令を
解釈する。Ｉ／Ｏ開始、割り込み処理、オペレータ機
能、マシン・チェック、及び初期マイクロプログラム・
ロード／プログラム・ロード（ＩＭＬ／ＩＰＬ）のため
のマイクロコード化された命令は、特に、図に示されて
いるようにＳ／８８マイクロコードとインターフェース
するようにデザインされている。そのインターフェース
は、ローカル記憶２１０と、Ｓ／３７０キャッシュ３４
０と、プロセッサ８５及び６２の両方に対して割り込み
能力をもつＳ／３７０実記憶空間１６２とをもつインタ
ーフェース論理８１の共通ハードウェア設備を有する。
Ｓ／８８コードにおいては、Ｓ／３７０マイクロコード
・ドライバがＣＣＷ変換と、割り込みハンドラと、エラ
ー・ハンドラと、ＩＭＬ／ＩＰＬと、Ｓ／８８アプリケ
ーション・インターフェース（ＥＸＥＣ／３７０）及び
Ｓ／８８オペレーティング・システムと対話する同期化
コードを含む。
フォールト・トレラント・プロセッサ６２は、システム
のための全てのＩ／Ｏ、診断、障害分離、ＩＰＬ／ＩＭ
Ｌ及び同期化を実行する。このシステムは、ユーザーの
観点からは、Ｓ／３７０プログラムが実行している唯一
のプログラムであるため、コプロセッサ・システムのよ
うにはみえない。システム管理者は、Ｓ／８８フォール
ト・トレラント・オペレーティング・システムを通じて
システム属性を制御することができる。Ｓ／８８オペレ
ーティング・システムの主要な機能は、多重３７０チャ
ネル外観をもつＩ／Ｏ変換である。全てのエラー及び回
復機能と、動的資源割当て機能は、Ｓ／８８オペレーテ
ィング・システムによって処理される。Ｓ／３７０オペ
レーティング・システムによって以前処理されていたマ
シン・チェック及びオペレータ機能は、今やＳ／８８オ
ペレーティング・システムに渡され、従って、その機能
は、フォールト・トレラント様式で処理することができ
る。第３９図は、この例では開始Ｉ／Ｏコマンドであ
る、Ｓ／３７０ Ｉ／Ｏコマンドの実行をあらわす。Ｓ
／３７０命令、（ＰＥ８５からＰＥ６２への）結合ハー
ドウェア、（ＰＥ６２上で実行される）結合マイクロコ
ードＥＴＩＯ、及びＳ／８８プログラムＥＸＥＣ３７０
によって行なわれる動作が簡単に示され、その最終ステ
ップは、Ｓ／８８プロセッサＰＥ６２上のＳ／３７０
Ｉ／Ｏの実行である。
第４０図は、ＥＸＥＣ３７０に関連するシステムの要素
及び機能と、ＳＩＯ実行の間に併用されるマイクロコー
ドを、制御フロー、データ・フロー、信号及びハードウ
ェア／コード区画とともに示す簡略化された概要図であ
る。
（２）ＥＴＩＯ／ＥＸＥＣ３７０プログラム・インター
フェース（第４１Ａ乃至Ｈ図と第４２図） この章では、次の用語が使用される。
ＥＸＥＣ３７０−Ｓ／３７０外部装置、サービス、構
成、オペレータのコンソールのエミュレーション及びサ
ポートに関連してＰＥ６２上で走り、マイクロコード記
憶１７４に記憶される全てのＳ／８８ソフトウェア。使
用頻度が小さいＥＸＥＣ３７０コードは、キャッシュ１
７３に記憶することができる。
Ｓ／３７０マイクロコード−Ｓ／３７０プロセッサ動作
をサポートするＳ／３７０プロセッサ８５で走り記憶１
７１に記憶されるマイクロコード ＥＴＩＯ−記憶１７４に保持されるＥＸＥＣ３７０とＢ
ＣＵ１５６の間のマイクロコード・インターフェース。
Ｓ／３７０ ＰＥ８５マイクロコード及びＥＸＥＣ３７
０は、第４１Ａ図の「プロトコル」を介して互いに通信
する。ＰＥ８５マイクロコードは、Ｉ／Ｏなどの機能の
実行を要求するＥＸＥＣ３７０に対してメッセージを送
り、ＥＸＥＣ３７０は、Ｉ／Ｏ機能の完了を示すメッセ
ージと、Ｉ／Ｏ装置及びチャネル状況変更に関するメッ
セージと、ＰＥ８５マイクロコードに、特定のＣＰＵ機
能を実行するように要求するメッセージを送る。これら
のメッセージ（詳細は後述）は、キャッシュ・コントロ
ーラ１５３、アダプタ１５４、ＢＣＵ１５６、及びＤＭ
ＡＣ２０９などをもつハードウェアを介してＰＥ８５マ
イクロコードとＥＸＥＣ３７０の間で伝送される。この
メッセージ伝送サービスは、ＥＴＩＯによって、ＥＸＥ
Ｃ３７０に対して可用となされる。
ＥＴＩＯとＥＸＥＣ３７０の間のインターフェース、及
びＰＥ８５及びＥＸＥＣ３７０の間のインターフェース
について次に説明する。
ＥＸＥＣ３７０、Ｓ／８８によって実行されるＳ／３７
０外部サポート・ソフトウェア、及びＰＥ６２上で走る
ＢＣＵマイクロコード・ドライバ（ＥＴＩＯ）の間のイ
ンターフェース（第４１Ｂ図）は、記憶２１０上に在駐
する一組のキュー及びバッファと、１つの事象ＩＤと、
ＥＸＢＵＳＹ変数と、サブルーチン呼び出しシーケンス
からなる。サブルーチン呼び出しインターフェースは、
Ｓ／８８とＳ／３７０の間のデータ転送動作を開始し、
Ｓ／８８再ブート時にＤＭＡＣ２０９とＢＣＵ１５６を
初期化する。キュー・インターフェースは、作業項目
を、処理することができるようになるまで追跡するため
に使用され、事象ＩＤインターフェース（Ｓ／８８に対
する割り込み）は、作業がキューに追加された時にＥＸ
ＥＣ３７０に通知する。
記憶２１０において、第４１Ｃ図に示すように１６個の
４ＫＢブロックが存在する。その１４個（５００−０乃
至５００−１３）は、４ＫＢブロック・バッファとして
使用される。残りの２つは、３２個の２５６バイト・ブ
ロック５０１−０乃至５０１−３１に分割される。４つ
のブロック５０１−０乃至５０１−３は、ハードウェア
通信のために使用され、５０１−４はキュー及び他のＥ
ＸＥＣ３７０及びＥＴＩＯに対する共通変数として使用
される。残りの２７個は、ワーク・キュー・バッファ
（ＷＱＢ）５０１−５乃至５０１−３１として使用され
る。ブロック５０１−０及び５０１−１に等価なアドレ
ス空間において、ＢＣＵ１５６コマンド（ＰＥ６２によ
って実行される）には２５６バイトが割当てられ、ＤＭ
ＡＣレジスタ・アドレスには、ＢＣＵ１５６の動作に関
連して説明したようにＰＥ６２によってアクセスするた
めに、２５６バイトが割当てられている。２７個のワー
ク・キュー・バッファのおのおのは、１つの特定タスク
またはサービス要求に関連するデータを保持する。２６
個のＷＱＢは、ＰＥ８５のマイクロコードによって開始
された要求にサービスするために使用される。残りのＷ
ＱＢ（ＥＸＷＱＢ）５０１−３１は、Ｓ／８８によって
発起され、ＰＥ８５マイクロコードに送られる要求にサ
ービスするために予約されている。各ＷＱＢは、ベース
・アドレスと、ＤＭＡＣ２０９に記憶されるオフセット
値によってアドレスされる。
各ＷＱＢ（第４１図）は、１６バイトのメイル・ブロッ
ク５０５と、１６バイト・パラメータ・ブロック５０６
と、２２４バイト装置特定作業領域５０７を含む。メイ
ル・ブロック５０５は、ＥＸＥＣ３７０及びＰＥ８５マ
イクロコードの間で渡されるデータを含む。その内容
は、ＥＴＩＯインターフェースに亙って透過的である。
パラメータ・ブロック５０６は、ＥＴＩＯとＥＸＥＣ３
７０の間で渡され、通常、ローカル記憶２１０と主記憶
１６２の間の転送に関連するパラメータを含む。作業領
域５０７は、ＥＸＥＣ３７０によって所有される。それ
は、要求された動作の進行と、現在のＳ／３７０装置状
況と、可能なユーザー・データと、Ｓ／８８装置のタイ
プと、他のＥＸＥＣ３７０制御ブロックに対するポイン
ターと、エラー生起情報などに関するデータを含む。
メイル・ブロック５０５は、ＰＥ８５マイクロコードと
ＥＸＥＣ３７０の間で渡されるＳ／３７０ Ｉ／Ｏ情報
を含む次の４つのフィールドを有する。
ＯＰ−このフィールドは、ＥＸＥＣ３７０またはＰＥ８
５マイクロコードからの要求を含む。
ＣＵＡ−１６ビット・チャネル・ユニット・アドレス ＣＡＷ−関連Ｉ／Ｏ命令が発行された時の、Ｓ／３７０
記憶１６２中の１６進位置４８の３２ビットＳ／３７０
チャネル・アドレス・ワード ＣＣＷ−上記ＣＡＷによってアドレスされるＳ／３７０
チャネル・コマンド・ワード。ＥＸＥＣ３７０が割り込
み表示を返す時、このフィールドは、ＣＳＷ、Ｓ／３７
０チャネル状況ワードを含む。
パラメータ・ブロック５０６は、データ転送がＥＸＥＣ
３７０によって記憶２１０と主記憶１６２の間で要求さ
れる時に使用される１６個のパラメータを含む。
（１）req−ＥＴＩＯ要求フィールド：０ 動作なし １メイル・ブロックの内容を記憶１６２のＰＥ８５メッ
セージ・キューに書込み、次に線２５６ａ上にＢＣＵか
らＰＵへの要求を発行する。
２ Ｓ／３７０メモリからデータを読取る。
３ データをＳ／３７０メモリに書き込む。
（２）ret−「req」フィールドによってなされた要求の
結果。このフィールドは、ＥＸＥＣ３７０によって初期
的にはゼロに保証される。もしゼロでない値が戻るな
ら、ＥＴＩＯはある種のタイプのエラーを表示してい
る。
（３）カウント−転送されるべきバイトの数 （４）Ｓ／３７０アドレス−データが始まるＳ／３７０
記憶中の位置。これは必ずしもＣＣＷアドレス・フィー
ルドではない。
（５）キー−この１６ビット・フィールドでは、次のよ
うなビット・パターンを含む。
ppkkkk10 00000000 ここで、pp(優先順位)＝00で、kkkk＝適正なＳ／３７０
記憶保護キーである。
バッファ・アドレス−データ領域が始まる記憶２１０中
の位置。これは４ｋバッファまたはＷＱＢの中にあって
よい。ＥＸＥＣ３７０は、次のような関係を保証する。
（Ｓ／３７０アドレス ＭＯＤ ４）＝（バッファ・ア
ドレス ＭＯＤ ４） ＥＸＥＣ３７０は、ＷＱＢを維持するためにキューを使
用する。このキュー通信領域５０１−４は、２５６バイ
ト長であって、記憶２１０中のオフセット４００（１６
進）に存在する。第４１Ｅ図は、ＷＱＢに対するポイン
タ・エントリを保持するためにＷＱＢに対するＥＴＩＯ
とＥＸＥＣ３７０の間で決定されたキューを示す。
ＦＲＥＥＱ５１０ 現在使用されていないＷＱＢに対す
るポインタを保持する。
ＷＯＲＫＱ（ワークキュー）５１１ ＥＸＥＣ３７０に
よってサービスされるのを待つＷＱＢに対するポインタ
を保持する。
Ｓ／３７１Ｑ５１２ ＥＸＥＣ３７０からＰＥ８５への
メッセージ転送を待つＷＱＢに対するポインタを保持す
る。
Ｓ／３７２Ｑ５１３ キャッシュ・コントローラ１５３
からＳ／８８へのデータ転送を待つＷＱＢへのポインタ
を保持する。
Ｓ／３７３Ｑ５１４ Ｓ／８８からキャッシュ・コント
ローラ１５３へのデータ転送を待つＷＱＢへのポインタ
を保持する。
Ｓ／８８Ｑ５１５ ＥＴＩＯサービスが完了した後のＷ
ＱＢに対するポインタを保持する。
第４１Ｅ図は、キューを通るＷＱＢの経路を示す。全て
のキューは、Ｓ／８８再ブートの間に、ＥＸＥＣ３７０
によって初期化される。空のＷＱＢは、ＦＲＥＥＱ上に
保持される。ＥＴＩＯは、リンク・リスト５１６を埋め
るための必要に応じて、ＦＲＥＥＱからそれらを除去す
る。ＤＭＡＣ２０９は、リンク・リスト５１６を介し
て、記憶１６２からのメイルボックス領域１８８からの
Ｓ／３７０メイルボックス・エントリを、空ＷＱＢのメ
イル・ブロック領域に配置する。埋められたリンク・リ
スト上のＷＱＢは、ＥＴＩＯによってワークキュー５１
１上に移動される。ＥＴＩＯが１つの（またはそれ以上
の）ＷＱＢをワークキュー５１１上に移動しＥＸＥＣ３
７０がビジーでない時、ＥＴＩＯはＥＸＥＣ３７０に事
象ＩＤを通知する。ＥＸＥＣ３７０は、それがサービス
を要求する前にワーク・キューからＷＱＢを除去する。
その要求の処理の間に、データはキャッシュ・コントロ
ーラ１５３とバッファ（ＷＱＢまたはブロック・バッフ
ァ）との間で転送する必要があることがあり、あるい
は、メッセージをＰＥ８５マイクロコードに送る必要が
あることがある。ＥＴＩＯは、このサービスをＥＸＥＣ
３７０に提供する。ＥＸＥＣ３７０は、適正なＢＣＵ１
５６動作を開始するＥＴＩＯを呼び出し、あるいは、も
しハードウェア資源がビジーであるなら、ＷＱＢを適切
なＳ／３７０Ｑ上に配置する。３つのサービス（Ｓ／３
７０に対するメッセージの送信、Ｓ／３７０に対するデ
ータの転送、及びＳ／３７０からのデータの転送）は、
固有のキュー５１２、５１３及び５１４をもつ。ＷＱＢ
は、ＥＸＥＣ３７０スレッド上にある間にＥＴＩＯコー
ドによってＳ／３７０キューの１つの上に追加される。
Ｉ／Ｏサービスが完了した時、ＥＴＩＯ割り込みルーチ
ンはＳ／８８Ｑ５１５上にＷＱＢを配置し、もしＥＸＥ
Ｃ３７０がビジーでないなら、そのＥＸ３７０事象ＩＤ
を通知する。
第４２図は、キューを通じてのＷＱＢの移動と、ＥＸＥ
Ｃ３７０、インターフェース・ハードウェア８９及びＳ
／３７０マイクロコードの間のインターフェースとをあ
らわすものである。もとの作業要求が完全に完了した
時、すなわちデータ転送が完了した時、ＩＯ割り込みが
（もしあるなら）ＰＥ８５に送られ、ＥＸＥＣ３７０が
ＷＱＢにＦＲＥＥＱを戻す。ＥＸＥＣ３７０は、先ずＳ
８８Ｑ５１５をチェックし、次にワークキュー５１１を
チェックすることにより次のタスクを取得する。そして
もしその両方が空なら、ＥＸＥＣ３７０はＥＸＢＵＳＹ
変数をゼロにセットし、ＥＸ３７０事象が通知されるの
を待つ。ＥＸＥＣ３７０は、それが通知された時に、処
理を開始する前にＥＸＢＵＳＹを１にセットする。
全てのキューと、ＥＸ３７０事象ＩＤと、ＥＸＢＵＳＹ
変数は、第４１Ｆ図に示すように、記憶２１０のキュー
共通領域５０１−４に在駐する。各キューは、第４１Ｇ
図に示すように、その性質上環状であって、２つのイン
デックス・タイプのポインタ、充満インデックス５１７
と空インデックス５１８をもつ。充満インデックス５１
７は、満杯の次のキュー・エントリを指し示し、空イン
デックス５１８は、空の次のエントリを指し示す。６つ
のキューは全て３２個のエントリをもちＷＱＢは２７個
しかないので、６つのキューは全て決してオーバーフロ
ーすることがない。
各キューは、次のものも含む。
qid このキューを識別する。
QSIZE このキュー中のエントリの数（ｎ） Q(i) このキュー中のＷＱＢを指し示すアドレス・エン
トリ ハードウェア通信領域は、１０２４バイトを含む。ＢＣ
Ｕ通信領域は、アドレス空間の５１２バイトを使用す
る。リンク・リスト５１６は、４８０バイトまでを使用
する。３２バイトは、別のハードウェア通信要しのため
に予約されている。リンク・リスト５１６（第４１Ｈ
図）は、ＤＭＡＣ２０９によって、記憶１６２のメイル
ボックス領域１８８からメイル・ブロック項目を搬入す
るために使用される。ＦＲＥＥＱ５１０からのＷＱＢ
は、リンク・リスト５１６中のエントリを埋めるために
使用される。各リンク・リスト・エントリは、１０バイ
トを有し、データを入れるべき記憶２１０中のＷＱＢの
アドレスと、転送すべきデータのバイト・カウント（１
６）と、リスト中の次のリンク・エントリのアドレスを
識別する。ＤＭＡＣ２０９（チャネル０）は、次のゼロ
・リンク・アドレスをもつリンク・リスト・エントリに
到達したときにＳ／８８に割り込む。ＤＭＡＣ２０９
（チャネル０）のリスト中の現在の位置は、いかなる時
でもソフトウェアに可用である。
その割り込みエントリ・ポイントに加えて、ＥＴＩＯ
は、外部呼び出し可能な２つのエントリ・ポイントをも
つ。すなわち、 etio init etio(wbn) ＥＸＥＣ３７０は、ＥＸＥＣ３７０が初期化している間
に、Ｓ／８８再ブート毎にetio initを呼び出す。キュ
ーは既に初期化されており、事象ＩＤフィールドは有効
である。ＰＥ８５マイクロコードは、まだ動作していな
いが、それはＩＭＬ（初期マイクロプログラム・ロー
ド）の途中であるかもしれない。
ＥＸＥＣ３７０は、データまたはメッセージをＳ／３７
０との間で転送してもらうことを要望する場合は常に、
etio(wbn)を呼び出す。
パラメータ(wbn)は、サービス要求を含むＷＱＢを識別
する２バイト整数ワーク・キュー・バッファ番号であ
る。(wbn)は、インデックス値であり、０から２７の範
囲にある。サービス要求は、パラメータ・ブロック中の
reqフィールドによって識別される。reqフィールド値
は、次のとおりである：１＝このメイル・ブロックの内
容を記憶１６２中のＳ／３７０メッセージ・キュー１８
９に書込み、次にＢＣＵからＰＵへの要求を発行する、
２＝Ｓ／３７０Ｇ６Ｈ１６２から指定された記憶２１０
領域へデータを書込む、３＝Ｓ／３７０記憶から指定さ
れた記憶２１０領域へデータを書き込む。
サブルーチンＥＴＩＯは、もし要求されたＩ／Ｏ機能を
即時に開始することができないなら、このＷＱＢをＳ／
３７０１Ｑ、Ｓ／３７０２Ｑ、Ｓ／３７０３Ｑ上にキュ
ーする。ＥＴＩＯ割り込みルーチンは、前の動作が終了
した時、適当なＳ／３７０Ｑから次のＷＱＢを出す。
もしreqフィールドが１を含むなら、ＰＥ８５には、メ
イル・ブロック・エントリが記憶１６２のＳ／３７０メ
ッセージ・キュー領域１８９にあるようになるまで（例
えば割り込みによって）通知されるべきでない。
もしＳ／３７０メッセージ・キュー１８９が満杯なら、
パラメータ・ブロックのretフィールド中のエラーがＥ
ＸＥＣ３７０に対する問題を識別することになる。もし
必要なら、ＥＸＥＣ３７０は、バックアップ・キュー・
サポートを提供することができる。
（３）ＥＸＥＣ３７０、Ｓ／３７０マイクロコード・プ
ロトコル ＥＸＥＣ３７０及びＳ／３７０マイクロコードの間の通
信には、Ｓ／３７０記憶１６２毎のエントリをもつ装置
状況テーブル（ＤＳＴ）が必要である。ＥＸＥＣ３７０
及びＳ／３７０マイクロコードは、やりとりされる１６
バイト・メッセージ（第４１Ｄ図のメイル・ブロック５
０５を参照）を介して互いに通信する。各側のレシーバ
のために、ＦＩＦＯ順でメッセージを保持するキューが
ある。また、通知機構（ＰＵからＢＣＵ、及びＢＣＵか
らＰＵ線）もある。メイル・ブロック５０５において
は、１６ビットＳ／３７０ ＯＰコード・フィールド
「ＯＰ」が、ＥＸＥＣ３７０またはＳ／３７０マイクロ
コードからの要求または応答を含む。１６ビット・チャ
ネル・ユニット・アドレス（ＣＵＡ）は、Ｓ／３７０
Ｉ／Ｏ命令のオペランド・アドレスである。ＣＡＷは、
そのＩ／Ｏ命令が発行された時のＳ／３７０記憶１６２
中の１６進位置４８の３２ビット内容であり、記憶キー
を含む。８バイトＣＣＷは、上記ＣＡＷによってアドレ
スされる。ＥＸＥＣ３７０が割り込み表示を返す時、こ
のフィールドはそのＣＳＷを含む。ＰＥ８５は、Ｉ／Ｏ
割り込みを引き起こす時Ｓ／３７０１６進位置４０にそ
のＣＳＷを記憶する。ＣＵＡフィールドは不変のままで
ある。
「動作」メッセージは、部分的または完全にＥＸＥＣ３
７０によって処理されるべきＳ／３７０命令に遭遇する
時はいつでも、Ｓ／３７０マイクロコードによってＥＸ
ＥＣ３７０に送られる。「動作」メッセージは、第４１
Ｄ図のメイル・ブロック５０５に関連する上述の情報を
含む。
Ｓ／３７０に送られるＥＸＥＣ３７０メッセージは次の
ものを含む。
１．「リセット」メッセージ（ＯＰ＝１）は、Ｓ／３７
０マイクロコードにＳ／３７０リセットの処理を要求す
る。
２．「クリア・リセット」メッセージ（ＯＰ＝２）は、
Ｓ／３７０リセット及びクリア記憶を要求する。
３．「停止」メッセージは、Ｓ／３７０に、Ｓ／３７０
命令のフェッチを停止し、更なる命令を待つことを要求
する。「停止」メッセージは、ＯＰフィールド＝３を含
む。
４．「ステップ」メッセージ（ＯＰ＝４）は、ＲＯＭＡ
Ｎ Ｓ／３７０マイクロコードに、１つのＳ／３７０命
令をフェッチ及び実行し、「停止」モードに入るべきこ
とを要求する。
５．「ラン」メッセージ（ＯＰ＝５）は、Ｓ／３７０マ
イクロコードに、Ｓ／３７０命令をフェッチし実行する
その正常モードに入るように要求する。
６．ＬＰＳＷメッセージ（ＯＰ＝６）は、Ｓ／３７０マ
イクロコードに、ＬＰＳＷ（ロード・プログラム状況ワ
ード）メッセージのアドレス・フィールドに指定された
アドレスを使用してＳ／３７０ＬＰＳＷ命令を実行する
ように要求する。
７．ＳＭＳＧメッセージ（ＯＰ＝７）は、１つまたはそ
れ以上の構成されたＳ／３７０ Ｉ／Ｏ装置の変更の状
況を表示する。
８．ＩＯＩＮＴＲメッセージ（ＯＰ＝８）は、Ｉ／Ｏ動
作の完了を示す。もしそのチャネルがマスクされていな
いなれ、Ｓ／３７０マイクロコードがＩ／Ｏ割り込みを
開始することになる。もしそのチャネルがマスクされて
いるなら、Ｓ／３７０マイクロコードは、そのＣＳＷを
装置状況テーブルにセーブし、装置状況を０１（ＣＳＷ
記憶済み）にセットする。ＩＯＩＮＴＲメッセージはま
た、ＣＵＡ及びＮＣ（ＤＳＴ ＣＵＡ中に配置される）
次フィールドを含む。
キャッシュ・コントローラ１５３からの２つのメッセー
ジ、「フェッチ」及び「記憶」は、メッセージといより
も寧ろ論理機能である。それは、ＣＮＴ及び「アドレ
ス」フィールドのための奇数または偶数値を可能ならし
めるために必要である。
それらのフィールドは、 ＢＵＦ−２バイト：記憶２１０中のバッファ・アドレス ＣＮＴ−２バイト：バイト・カウント ＡＤＤＲ−４バイト：Ｓ／３７０記憶アドレス・ワード
／キー Ｓ／３７０マイクロコードは、各アドレス可能Ｓ／３７
０装置の状況についての情報を含むテーブルを維持す
る。その情報の主要な部分は、次のものである。
装置条件キー これは、ＴＩＯ、ＳＩＯなどの後ろのＣ
Ｒ（Ｓ／３７０条件レジスタ）の即時的セットを許容す
る。
装置次−Ｉ／Ｏ割り込みを取得するときに使用されるべ
き次の条件 装置ＣＳＷ−マスクされた３７０ Ｉ／Ｏ割り込みのた
めに維持される ３７０装置につき、ＤＳＴ（ＣＵＡ）の次の４つの異な
る装置条件が可能である。
００ 装置レディ ０１ 装置レディでない、ＣＳＷ記憶済み １０ 装置ビジー １１ 装置動作しない Ｓ／３７０装置上のＩ／Ｏ動作の完了時点で、ＣＳＷ
（チャネル状況ワード）がチャネルによってＣＰＵに送
られる。もしそのチャネルがマスク・オフされているな
ら、ＣＰＵはそのＣＳＷを受け入れない。
この実施例では、もしチャネルがマスクされているな
ら、Ｓ／３７０マイクロコードがＣＳＷをセーブして、
ＤＳＴ（ＣＵＡ）条件を０１にセットする。後のＣＳＷ
またはＳＩＯは、セーブされたＣＳＷの記憶と、条件コ
ード（ＣＳＷ記憶済み）のＣＲへの配置をもたらす。Ｓ
／３７０マイクロコードが初期化されるとき、Ｓ／３７
０マイクロコードは、全ての装置が動作するとは想定し
ない。Ｓ／８８は、サポートすべき各装置毎に「オンラ
イン・メッセージ」を送ることになる。その装置は、そ
のＣＵＡ（制御ユニット・アドレスによって識別され
る。
（４）Ｓ／３７０マイクロコードとＥＸＥＣ３７０の間
の命令フロー ＰＥ８５がＳ／３７０プログラム命令ストリングを実行
する時、これは時としてＩ／Ｏ命令に遭遇し、そのＩ／
Ｏ命令はこの実施例ではＳ／８８プロセッサ６２及び関
連ハードウェア、ファームウェア、及びソフトウェアに
よって実行される。第４４Ａ乃至Ｌ図（及び第４３図）
は、これらのＳ／３７０ Ｉ／Ｏ実行命令のために利用
されるマイクロコード・シーケンス・フローである。Ｂ
ＣＵ１５６（及びアダプタ１５４）は、Ｓ／８８ハード
ウェアによる最終的なＳ／３７０ Ｉ／Ｏ命令の実行を
有効化するための主要ハードウェア結合機構である。Ｂ
ＣＵ１５６内で、ＤＭＡＣ２０９は、動作及びデータの
流れを導くための主要な「交通巡査」の役割を果たす。
ＤＭＡＣ２０９のチャネル０は、Ｓ／３７０からＩ／Ｏ
コマンドの受け取り、チャネル１はＳ／３７０からのデ
ータ・フローを処理し、チャネル２はＳ／３７０へのデ
ータ・フローを処理し、チャネル３はＳ／３７０に対し
て割り込み（及び他の）メッセージを送る。ＢＣＵ１５
６中のローカル記憶２１０は、Ｓ／３７０とＳ／８８の
間の通信領域を形成する。
ローカル・バス２２３／２４７は、Ｓ／８８プロセッサ
６２をＤＭＡＣ２０９とローカル記憶２１０に結合す
る。ローカル・バス２２３／２４７は、ＤＭＡＣ２０９
と記憶２１０とを、ＢＣＵ１５６及びアダプタ１５４中
の高速ハードウェアを介してＳ／３７０に結合する。
Ｓ／３７０ Ｉ／Ｏ命令は、Ｓ／３７０内の処理のため
Ｓ／３７０マイクロコード・ルーチンにディスパッチさ
れ、Ｓ／８８アプリケーション・プログラムＥＸＥＣ３
７０は（その関連Ｓ／８８ＥＴＩＯマイクロコードとと
もに）最終のＩ／Ｏ実行を行う。アダプタ１５４とＢＣ
Ｕ１５６は、Ｓ／３７０とＳ／８８の間のハードウェア
接続を形成する。開始Ｉ／Ｏマイクロコード・ルーチン
は、各装置の状況を追跡するテーブルＤＳＴをもち、例
えばもし既にＳＩＯを発生し、それがビジーであり、割
り込みを受け取っているなら、それは現在可用である。
この情報は、条件コードＣＣ中に含まれる。
その章は、さまざまなＳ／３７０ Ｉ／Ｏ動作のための
命令フローを記述する。この章で使用される特定の処理
及び用語は、この章の最後に定義されている。動作は次
のとおりである。
（１）チャネル・クリア（第４４Ａ図）−この命令は、
アドレスされたチャネルにおけるＩ／Ｏシステム・リセ
ットを引き起こし、システム・リセットがアドレスされ
たチャネル上の全ての装置に通知される。Ｓ／３７０マ
イクロコードは、そのチャネル上にどの増置が実際にあ
るかは知らず、従って、そのチャネル上の全てのエント
リについてＣＣ＝３をセットする。その後、ＥＸＥＣ３
７０は、そのチャネル上の構成を再定義するためにＳＭ
ＳＧを送ることになる。
クリアされるべきチャネルは、命令アドレスのビット１
６乃至２３によってアドレスされる。Ｓ／３７０マイク
ロコードがディスパッチから制御を受け取る時、それは
チャネル・アドレスをチェックすることによって始ま
る。するとそのチャネル・アドレスは、有効か無効かの
どちらかである。もしそのチャネル・アドレスが無効で
あるなら、条件レジスタ（ＣＲ）が３にセットされ、Ｓ
／３７０が次の順次命令に戻る。チャネル・アドレス有
効の場合、Ｓ／３７０マイクロコードがＥＸＥＣ３７０
にクリア・チャネル・メッセージを送る。それは次に、
このチャネルを探して全ての装置状況テーブル（ＤＳ
Ｔ）エントリを走査する。全ての条件コード・フィール
ドは、可用でないことを意味する３にセットされ、見出
された保留割り込みテーブル（ＰＩＴ）エントリは、自
由ＰＩＴリストに解放される。Ｓ／３７０マイクロコー
ドは次に、条件レジスタを０にセットし、次の順次命令
に至る。ところで、ＥＸＥＣ３７０は、クリア・チャネ
ル・メッセージを受け取る時、アドレスされたチャネル
上の全ての装置に対してＩ／Ｏシステム・リセットを実
行する。ＥＸＥＣ３７０は次に、どの装置が線につなが
っているかを確認して、そのチャネル上の構成を再定義
するためにＳ／３７０マイクロコードに状況メッセージ
を送る。Ｓ／３７０マイクロコードが状況メッセージを
受け取る時、Ｓ／３７０マイクロコードは、状況メッセ
ージ中でアドレスされた各装置の装置状況テーブルにお
ける条件コードを変更する。
（２）Ｉ／Ｏクリア（第４４Ｂ図）−この命令は、アド
レスされたＣＵＡのためのＩＭＳＧ（割り込みメッセー
ジ）がＥＸＥＣ３７０によって返されるまで、ＰＥ８５
におけるＳ／３７０命令処理を中断する。
Ｓ／３７０マイクロコードがディスパッチから制御を受
け取る時、Ｓ／３７０マイクロコードは、命令の上端ア
ドレスから制御ユニット・アドレスＣＵＡを取得する。
その制御ユニット・アドレスを使用して、Ｓ／３７０マ
イクロコードはこの装置の正しい装置状況テーブルを見
出す。Ｓ／３７０マイクロコードは、条件コードＣＣの
値をチェックする。このとき、３つの選択肢がある。す
なわち、（Ａ）ＣＣがゼロまたは３に等しい、（Ｂ）Ｃ
Ｃが２に等しいかまたはＣＣが１に等しく且つ次の条件
ＮＣが２に等しい、（Ｃ）ＣＣが２に等しいかまたはＣ
Ｃが１に等しい。
第１の選択肢の場合、ＣＣはゼロまたは３に等しく、Ｓ
／３７０マイクロコードは単に条件レジスタをＣＣの値
にセットし、次の順次命令に至る。
もしＣＣが１に等しいなら、保留割り込みテーブル（Ｐ
ＩＴ）に保留割り込みが存在する。この場合、Ｓ／３７
０マイクロコードは、保留割り込みテーブル・エントリ
に行き、ＮＣの値をチェックする。
ＣＣが２または１に等しくＮＣが２に等しい場合、Ｓ／
３７０はＥＸＥＣ３７０にクリアＩ／Ｏメッセージを送
る。Ｓ／３７０は肯定応答を待ち、その装置に関連する
保留割り込みエントリをクリアする。ところで、ＥＸＥ
Ｃ３７０がクリアＩ／Ｏメッセージを受け取る時、ＥＸ
ＥＣ３７０はアドレスされた装置のその選択的なリセッ
トを実行し、その装置のための制御状況ワードを構築
し、割り込みメッセージをＳ／３７０マイクロコードに
戻す。Ｓ／３７０マイクロコードが割り込みメッセージ
を受け取る時、Ｓ／３７０マイクロコードは、ＰＩＴエ
ントリを生成し、そのメッセージからのＮＣ及びＣＳＷ
に記入する。
この時点で、ＣＣが２または１に等しいという第３の選
択肢を見てみる。この点には、２つの経路のうちの１つ
によって到達される。その第１の経路は、装置がビジー
であるか、または装置が保留割り込みを送ったがビジー
にとどまっている、というものである。第２の経路は、
装置が保留割り込みをもつが、最早ビジーでない、とい
う場合である。どちらの経路の場合にも、ＣＣは２また
は１に等しくなる。Ｓ／３７０マイクロコードはその割
り込みをポップし、ＣＳＷをＳ／３７０記憶に配置し、
条件レジスタを１にセットして次の順次命令に戻る。
（３）装置停止（第４４Ｃ図）−Ｓ／３７０マイクロコ
ードが装置停止命令のためにディスパッチから制御を受
け取る時、Ｓ／３７０マイクロコードは、アドレスされ
た装置状況テーブル・エントリのための条件コードをチ
ェックする。このとき３つの選択肢があり、それは、条
件コードが０または２に等しいことと、条件コードが１
に等しいことと、条件コードが３に等しいことである。
第１の選択肢の場合、条件コードが０または２に等し
く、Ｓ／３７０マイクロコードがＥＸＥＣ３７０に装置
停止メッセージを送る。Ｓ／３７０マイクロコードは次
に、Ｓ／３７０ＣＳＷ中の１６個の状況ビットをゼロに
し、条件レジスタを１にセットし、次の順次命令に戻
る。ところで、ＥＸＥＣ３７０が装置停止メッセージを
受け取る時、ＥＸＥＣ３７０はアドレスされた装置上で
適当な機能を実行し、正常割り込みメッセージを戻す。
ＣＣ＝１のとき、Ｓ／３７０マイクロコードはＰＩＴテ
ーブルからの割り込みをポップし、ＣＳＷをＳ／３７０
記憶中の適切な位置に配置し、条件レジスタを１にセッ
トして次の順次位置に行く。第３の選択肢の場合、ＣＣ
は３に等しく、Ｓ／３７０マイクロコードは単に条件レ
ジスタを３に等しくなるようにセットして次の順次命令
に至る。
（４）Ｉ／Ｏ停止（第４４Ｃ図）−説明のこのレベルで
は、Ｉ／Ｏ停止の機能は、装置停止の機能と同一であ
る。
（５）Ｉ／Ｏ再開（第４４Ｄ図）−Ｓ／３７０システム
上では、ＲＩＯ命令は単に、命令を受け入れる前に、そ
のチャネルが動作するかどうかを調べるためにチェック
するだけである。Ｓ／３７０マイクロコードは、別のＩ
／Ｏ命令の場合と同様に、特定のＣＵＡかどうかについ
てＣＣをチェックしなくてはならない。ＣＡＷは参照さ
れず、ＣＣＷはこの命令の場合フェッチされない。
Ｓ／３７０マイクロコードがＩ／Ｏ命令再開のためにデ
ィスパッチから制御を受け取る時、Ｓ／３７０マイクロ
コードはアドレスされた装置状況エントリにつき条件コ
ードをチェックする。ＣＣが０、１または２に等しい場
合、Ｓ／３７０マイクロコードは、条件コードを２にセ
ットし、条件レジスタを０にセットし、次の順次命令に
至る。ところで、ＥＸＥＣ３７０がＩ／Ｏ再開メッセー
ジを受け取る時、ＥＸＥＣ３７０は制御ユニット・アド
レスを調べ、前に中断されていたＩ／Ｏ動作を継続す
る。第２の選択肢の場合、ＣＣは３に等しく、Ｓ／３７
０マイクロコードは単に条件レジスタを３にセットして
次の順次命令に行く。
（６）Ｉ／Ｏ開始（第４４Ｅ図）−Ｓ／３７０マイクロ
コードがＩ／Ｏ開始動作のためにディスパッチから制御
を受け取る時、Ｓ／３７０マイクロコードは、装置状況
テーブル・エントリを見付けるために制御ユニット・ア
ドレスを使用する。Ｓ／３７０マイクロコードは次に、
条件コードをチェックし、このとき４つの選択肢があ
る。すなわち、ＣＣが０に等しい、ＣＣが１に等しい、
ＣＣが２に等しい、及びＣＣが３に等しい、である。Ｃ
Ｃが０に等しい場合、装置はレディであり、Ｓ／３７０
マイクロコードはＥＸＥＣ３７０にＩ／Ｏ開始メッセー
ジを送り、ＣＣを、ビジーを意味する２に等しくセット
し、条件レジスタを、受領されたことを意味する０にセ
ットし、次の順次命令に戻る。ところで、ＥＸＥＣ３７
０がＩ／Ｏ開始メッセージを受け取る時、ＥＸＥＣ３７
０は特定装置を見付けるために制御ユニットアドレスを
使用し、その装置上で正常Ｉ／Ｏ動作を開始する。第２
の選択肢の場合、ＣＣは１に等しく、Ｓ／３７０マイク
ロコードが割り込みをポップして、そのＣＳＷをＳ／３
７０記憶中に配置し、ＣＳＷビジー・ビットを「オン」
にセットし、条件レジスタを１にセットし、次の順次命
令に至る。第３の選択肢の場合、ＣＣは２に等しく、Ｓ
／３７０マイクロコードはＣＳＷ及びＳ／３７０記憶位
置４０Ｘを全てゼロにセットし、ＣＳＷビジー・ビット
をターン・オンし、条件レジスタを１に等しくセット
し、次の条件命令に行く。第４の選択肢の場合、ＣＣは
３に等しく、Ｓ／３７０マイクロコードは単に、条件レ
ジスタを３（これは装置が動作しないことを意味する）
にセットし、次の順次命令に行く。
（７）Ｉ／Ｏ高速解放開始（第４４Ｆ図）−Ｓ／３７０
マイクロコードがディスパッチからＩ／Ｏ高速解放開始
命令を受け取った時、Ｓ／３７０マイクロコードは、ア
ドレスされたＤＳＴエントリがあるかどうか条件コード
わチェックする。このとき、ＣＣが０、１または２に等
しい、ということと、ＣＣが３に等しい、ということの
２つの選択肢がある。第１の選択肢の場合、ＣＣが０、
１または２に等しく、Ｓ／３７０マイクロコードはＥＸ
ＥＣ３７０にＩ／Ｏ高速解放開始メッセージを送り、Ｃ
Ｃを２に等しくセットし、条件レジスタを０セットし、
次の順次命令に行く。ところで、ＥＸＥＣ３７０がＩ／
Ｏ高速解放開始メッセージを受け取る時、もし可能なら
Ｉ／Ｏ命令を開始し、さもなければ、Ｓ／３７０マイク
ロコードによって受領された時正常割り込みとして働く
遅延された条件コードを含むＣＳＷをもつ割り込みメッ
セージを返す。第２の選択肢の場合、条件コードは３に
等しく、Ｓ／３７０マイクロコードは単に条件レジスタ
を３にセットして次の順次命令に行く。
（８）Ｉ／Ｏテスト（第４４Ｇ図）−Ｓ／３７０マイク
ロコードがＩ／Ｏテストのための制御をディスパッチか
ら受け取る時、Ｓ／３７０マイクロコードは条件コード
わチェックする。このとき、ＣＣが０または３に等し
い、ＣＣが１に等しい、及びＣＣが２に等しい、という
３つの選択肢がある。ＣＣが０または３に等しい場合、
マイクロコードは条件レジスタをＣＣ値に等しくセット
し、次の順次命令に行く。第２の選択肢の場合、ＣＣは
１に等しく、マイクロコードは割り込みをポップしてＣ
ＳＷをＳ／３７０記憶中に配置し、条件レジスタを、Ｃ
ＳＷ記憶済みを意味する１にセットして次の順次命令に
至る。第３の選択肢の場合、ＣＣは２に等しく、マイク
ロコードはＳ／３７０記憶中のＣＳＷ領域（４０Ｘ）を
ゼロにし、条件レジスタを１に等しくセットし、次の順
次命令に行く。
（９）チャネルＩＤ記憶（第４４Ｈ図）−Ｓ／３７０マ
イクロコードがディスパッチからチャネルＩＤ記憶のた
めの制御を受け取る時、Ｓ／３７０マイクロコードはチ
ャネル・アドレスをチェックする。このとき、チャネル
・アドレス有効及びチャネル・アドレス無効という２つ
の選択肢がある。チャネル・アドレス有効の場合、マイ
クロコードはＳ／３７０記憶位置を、１６進Ａ８から１
６進２０００００００にセットする。マイクロコードは
次に、条件レジスタを０にセットし、次の順次命令に行
く。
（１０）チャネル・テスト（第４４Ｉ図）−Ｓ／３７０
マイクロコードがチャネル。テストのための制御をディ
スパッチから受け取る時、Ｓ／３７０マイクロコードは
チャネル・アドレスをチェックする。この場合、２つの
主要な選択肢と、３つのあまり主要でない選択肢がある
ことに留意されたい。第１の主要選択肢、すなわちチャ
ネル・アドレス無効の場合、マイクロコードは条件レジ
スタを３にセットし、次の順次命令に行く。第２の主要
選択肢、すなわちチャネル・アドレス有効の場合、マイ
クロコードはさらにこのチャネルがあるかどうか全ての
ＤＳＴエントリをチェックする。第１の主要でない選択
肢の場合は、マイクロコードが、この装置が保留割り込
みをもつことを意味するＣＣ＝１を有する特定装置のた
めのＤＳＴエントリを発見した時に生じる。この場合、
マイクロコードは条件レジスタを１に等しくセットし、
次の順次命令に行く。もしマイクロコードがこのチャネ
ルのためのＤＳＴエントリのリストの底に到達するな
ら、マイクロコードはＣＣ＝１のエントリを見出さなか
ったということであり、次にＣＣ＝２の少なくとも１つ
のエントリが存在するかどうかを調べるためのチェック
を行う。もしそうなら、これが第２の主要でない選択肢
であり、この場合、マイクロコードは条件レジスタを２
に等しくセットして次の順次命令に行く。さもなけれ
ば、第３の主要でない選択肢が生じて、条件レジスタを
０に等しくセットして次の順次命令に行く。
（１１）１次及び２次割り込み（第４４Ｊ及び４４Ｋ
図）−１次及び２次割り込みという用語は、Ｓ／３７０
の用語である。１次割り込みは、Ｉ／Ｏ動作から生じる
ＣＳＷ中に少なくとも１つのチャネル終了（ＣＥ）状況
ビットを含む。２次割り込みは、そのＩ／Ｏ動作のため
の装置終了（ＤＥ）を含む第２の割り込みであるかまた
は、サービスを要求する装置によって開始される非同期
割り込みである。
この説明のこのレベルでは、１次及び２次割り込みの間
には差異がないので、１次割り込みについてのみ説明す
る。第４４Ｊ図及び第４４Ｋ図の間の、Ｉ／Ｏマスクさ
れた割り込みと、Ｉ／Ｏイネーブルされた割り込みの間
の差異は、Ｉ／Ｏがマスクされているかどうか、という
ことである。すなわち、Ｓ／３７０プロセッサが、チャ
ネルからやってくる割り込みを受け入れるかどうか、と
いうことである。もし割り込みがＳ／３７０プロセッサ
によって受け入れられないなら、チャネルはその割り込
みをスタックし、それは、Ｓ／３７０プロセッサがイネ
ーブルされる時間まで保留割り込みと呼ばれる。ＥＸＥ
Ｃ３７０が特定の装置動作をエミュレートしている間に
割り込み条件が生じた時、ＥＸＥＣ３７０はＣＳＷを構
築してそれをメッセージ中に格納し、そのメッセージは
Ｓ／３７０マイクロコードに送られる。マイクロコード
がその割り込みメッセージを受け取る時、マイクロコー
ドは、Ｉ／Ｏがマスクされているか、あるいはイネーブ
ルさているかどうかを見出すためにＳ／３７０マスクを
チェックする。そして、もしそのＩ／Ｏがマスクされて
いる（第４４Ｊ図）なら、マイクロコードはその割り込
みをスタックする。割り込み処理をスタックすることの
説明は、以下で与える。Ｓ／３７０マイクロコードがマ
スクをチェックしＩ／Ｏがイネーブルされているなら
（第４４Ｋ図）、割り込みをかける装置のＤＳＴエント
リ中の条件コード・フィールドが、割り込みメッセージ
中の次の条件（ＮＣ）に等しくセットされ、そのメッセ
ージからのＣＳＷがＳ／３７０記憶に入れられ、マイク
ロコードがＩ／Ｏ割り込みの実行を引き起こす。
（１２）Ｓ／３７０ Ｉ／Ｏマスク事象（第４４Ｌ図）
−もしＥＸＥＣ３７０がＳ／３７０マイクロコードに割
り込みメッセージを送る時Ｉ／Ｏがマスクされているな
ら、割り込みは保留割り込みテーブル（ＰＩＴ）エント
リ中にスタックされる。そして、後の時点で、Ｉ／Ｏ割
り込みのイネーブルをもたらすＳ／３７０事象が生じる
ことになる。このことは、ロードＰＳＷ命令、セット・
システム・マスク命令、またはマスクがＩ／Ｏをイネー
ブルする何らかの割り込みである。ＰＳＷシステム・マ
スクが、以前にマスクされたＩ／Ｏをイネーブルするよ
うに変更された時の任意の時点で、Ｓ／３７０マイクロ
コードはそれらのチャネルのために保留である割り込み
がないかどうかをチェックする。そしてもし見付からな
いなら、マイクロコードは単に次の順次命令へと脱出す
る。しかしもし１つ見付かったら、マイクロコードはそ
の割り込みをデーブルからポップして出し、Ｓ／３７０
記憶中にＣＳＷを配置してＩ／Ｏ割り込みを実行する。
以下に示すのは、直ぐ上で参照された処理の説明を与え
るものである。
（１）スタックされた割り込み−スタックされた割り込
みという用語は、Ｓ／３７０ Ｉ／Ｏがマスク・オフさ
れた時Ｓ／３７０マイクロコードによって受け取られる
割り込みメッセージと結合して使用される。割り込み
は、いわゆる保留割り込みテーブルまたはＰＩＴ中の装
置状況領域中にスタックされる。ＰＩＴエントリは、割
り込みを引き起こすＳ／３７０装置をあらわすＤＳＴエ
ントリに対してＦＩＦＯ順に連鎖される。割り込みをス
タックすることは、自由リストからＰＩＴエントリを取
得し、それをこのＤＳＴエントリのためにＰＩＴリスト
の終端に連鎖し、そのＣＳＷをＰＩＴエントリの状況フ
ィールド中に配置し、ＰＩＴエントリのＮＣフィールド
にＮＣ値を配置し、ＤＳＴのＣＣＷフィールドを「１」
にセットすることからなる。ＣＣを「１」にセットする
ことは、この装置に保留割り込みが存在することを示
す。
（２）割り込みポップ−割り込みをポップすることは、
ＤＳＴ／ＰＩＴエントリの最上部のＰＩＴエントリを連
鎖から外し、ＤＳＴ条件コードを、ＰＩＴエントリのＮ
Ｃフィールドで見出された値にセットし、Ｓ／３７０
ＣＳＷを含むＰＩＴエントリの状況フィールドをセーブ
し、ＰＩＴエントリを自由リストに戻すことからなる。
（３）ＥＸＥＣ３７０へのメッセージ送信（第４３図）
−これは、この説明では、例として参照されるものであ
る。この時点でオプションＣＣが０に等しい場合、Ｓ／
３７０マイクロコードは、ＥＸＥＣ３７０にメッセージ
を送る必要があると決定している。そのメッセージは特
に、Ｉ／Ｏ開始メッセージである。このメッセージまた
はＳ／３７０マイクロコードが送る他のメッセージに対
して、手続きは同一である。Ｓ／３７０マイクロコード
は、記憶１６２中のメイルボックス・エントリ中のデー
タ・フィールドにそのメッセージの内容を記入する。Ｓ
／３７０マイクロコードは次に、ＰＵからＢＣＵへの要
求を発行し、それはＢＣＵ論理２５３によって受領され
る。Ｓ／３７０マイクロコードは次に、肯定応答の戻り
を待つ。ところで、ＢＣＵ論理は、ＰＵからＢＣＵへの
表示を受け取る時、メイルボックスからＢＣＵ記憶２１
０へデータを転送するために、記憶アクセス及びＤＭＡ
動作を開始する。ＤＭＡが完了した時、ＢＣＵはＳ／３
７０マイクロコードに肯定応答信号を返し、Ｓ／３７０
マイクロコードは次にその次の順次命令を進める。それ
と同時に、ＤＭＡＣ論理がシステム８８に割り込みをか
ける。ソフトウェア・ルーチンが制御を受け取り、動作
の有効性をチェックし、ＥＸＥＣ３７０に通知を送り、
ＥＸＥＣ３７０は次にワーク・キューからメッセージを
取り出す。
（４）Ｓ／３７０マイクロコードに対するメッセージの
送信−ＥＸＥＣ３７０がＳ／３７０マイクロコードに送
るメッセージには、いくつかの異なるタイプがある。Ｓ
／３７０ Ｉ／Ｏマスク事象（第４４Ｌ図）は、そのよ
うな割り込みメッセージの例である。ＥＸＥＣ３７０
は、ＢＣＵ論理とインターフェースするＥＴＩＯマイク
ロコードを呼び出す。ＥＴＩＯはＢＣＵ記憶２１０から
Ｓ／３７０記憶へメッセージを転送するＤＭＡ動作を開
始する。ＤＭＡが完了した時、ＢＣＵからＰＵへのメッ
セージがＳ／３７０マイクロコードへ送られ、割り込み
がシステム８８に送られ、このことはＥＴＩＯインター
フェース・ルーチンの、ＥＸＥＣ３７０への通知の送信
を引き起こす。
Ｅ１９．バス制御ユニット（ＢＣＵ）の動作 （１）序論 前述のシステム要素及びその機能の一部を簡単に要約し
てみよう。すなわち、ＢＣＵ１５６はＳ／３７０チップ
・セット１５０と、Ｓ／８８ＰＥ６２とモジュール１０
中の関連システム及びＩ／Ｏ素子からなるＩ／Ｏサブシ
ステムの間のインターフェース機能を実行する。Ｓ／３
７０チップ・セット１５０とＩ／Ｏサブシステムは、バ
ス・アダプタ１５４を介して通信する。Ｓ／８８主記憶
１６内のＳ／３７０記憶領域１６２は、場合によっては
基本的記憶モジュール（ＢＳＭ）１６２と呼ばれること
がある。ＢＣＵ１５６とバス・アダプタ１５４とを結合
する２組のアダプタ・バス・インターフェース線２４
９、２５０（チャネル０）及び２５１、２５２（チャネ
ル１）がある。
ＢＣＵ１５６は、６４ＫＢローカル記憶２１０と、直接
アクセス・コントローラ（ＤＭＡＣ）２０９と、３２ビ
ット・ローカル・アドレス・バス２４７と、３２ビット
・ローカル・データ・バス２２３及びインターフェース
論理２０５を有する。
前記に詳細に説明したように、ＤＭＡＣ２０９は、４つ
のデータ転送チャネルをもつ。
チャネル０−メイルボックス・コマンドがＰＥ８５から
ＢＣＵ１５６へ転送される。メッセージは、Ｓ／３７０
記憶領域１６２からローカル記憶２１０へ読み出され
る。
チャネル１−Ｓ／３７０ＰＥ８５のデータ書込。データ
は、ローカル記憶２１０への転送のために、Ｓ／３７０
記憶領域１６２から読み取られる。
チャネル２−Ｓ／３７０ＰＥ８３のデータ読取。データ
は、ローカル記憶２１０からＳ／３７０記憶領域１６２
に転送される。
チャネル３−ＢＣＵ１５６からＳ／３７０ＰＥ８５への
高優先順位メッセージ転送。メッセージは、ローカル記
憶２１０からＳ／３７０記憶領域１６２に転送される。
ＤＭＡＣ２０９は、バス・アダプタ１５４とローカル記
憶２１０の間でダブル・ワード（３２ビット）を転送す
る。それは、Ｉ／Ｏデータ転送が完了した時にＩ／Ｏサ
ブシステム（Ｓ／８８ＰＥ６２）に割り込みをかける。
ローカル記憶２１０は、ＤＭＡＣ２０９を介する自動メ
イルボックス・ロードのためのＩ／Ｏ及びメッセージ・
データ・バッファＷＱＢと、リンク・リスト・データを
もつ。
ＢＣＵ論理２０５は、ローカル・バス調停ユニット２１
６を有し、そこにおいて、Ｓ／８８ＰＥ６２とＤＭＡＣ
２０９が、ローカル・バス、すなわち、データ・バス２
２３及びアドレス・バス２４７に対するアクセスを求め
て競合する。ＰＥ６２「バス要求」線１９０は、以下の
アドレス（第４１Ｃ図参照）がアドレス・デコード及び
調停ユニット２１６によって検出される時はいつでもア
クティブとなる。すなわち、 ローカル記憶アドレス；プログラムされたＢＣＵリセッ
ト、ＢＳＭ書込セレクト・アップ、ＢＳＭ書込セレクト
・アップ、及びＢＣＵ状況読取を含む、ＢＣＵによって
指示されたコマンド；ローカル・バス割り込み肯定応答
サイクル；及びＤＭＡＣによって指示された読取または
書込レジスタ・コマンドである。
ＤＭＡＣバス要求線２６９は、ＤＭＡＣシーケンス（ロ
ーカル記憶２１０の読取または書込）、またはリンク・
リスト・ロード・シーケンス（ローカル記憶からの読
取）のためにローカル・バス２２３、２４７の制御を得
たいと望む時にアクティブとなる。バス許可線２６８
は、ローカル・バスの制御が論理２１６によってＤＭＡ
Ｃ２０９に与えられた時に立ち上げられる。線１９１
は、制御がＰＥ６２に与えられているなら立ち上げられ
る。
ＢＣＵ論理２０５は、バス・アダプタ１５４とＩ／Ｏサ
ブシステムの間のＤＭＡＣ２０９転送タイミングを制御
し、４ＫＢまでのＩ／Ｏ転送の、チャネル０及び１上の
バス・アダプタ１５４のための６４バイト・ブロック転
送への変換を行う。
ＢＣＵ論理２０５は、ブロック転送の際の６４バイト境
界交差を検出する。もしこれが生じると、そのブロック
は、２回の個別の転送に分割される。ＢＣＵ１５６がそ
の第１の転送のための６４バイト境界までのワードの数
を計算する。これは、バス・アダプタ１５４に対する開
始アドレスとともに提供される。残りのワードは、新し
いアドレスとともに、後のコマンド（ＢＳＭ読取／ＢＳ
Ｍ書込）によってバス・アダプタ１５４に提供されるこ
とになる。ＢＣＵ論理はまた、高優先順位メッセージま
たはメイルボックス読取要求が生じる時、Ｉ／Ｏデータ
転送（６４バイト境界上）の優先使用を与える。高優先
順位メッセージ及びメイルボックス読取要求は、ＢＣＵ
１５６上で同時に処理することができる。「ＢＳＭ読
取」及び「ＢＳＭ書込」は、ＢＣＵ２５６中で同時に処
理することができる。
ＢＣＵ１５６は次のような４つのＩ／Ｏ動作を実行す
る。
メイルボックス読取動作：これは、「ＰＵからＢＣＵ要
求」線２５６ａを介して、Ｓ／３７０ Ｉ／Ｏ命令マイ
クロコードによって開始される。メイルボックス１８８
は、Ｓ／３７０ ＢＳＭ１６２中にある。それは、Ｉ／
Ｏサブシステム（Ｉ／Ｏ開始など）によって実行される
ことになるＩ／Ｏコマンドを記憶するために使用され
る。それはまた、Ｉ／ＯサブシステムがＰＥ８５から受
領する状況または他の情報をも含む。「メイルボックス
・セレクト・アップ」コマンドは、「ＰＵからＢＣＵ選
択線」２１０がアダプタ・バス・チャネル０上で活動化
される時にＢＣＵ１５６によって開始される。Ｓ／３７
０ Ｉ／Ｏ書込動作（アダプタ・バス・チャネル０）
は、もし「ＰＵからＢＣＵへの要求」がＳ／３７０ＰＥ
８５によって活動化されるなら、６４バイト境界上で優
先使用される。
Ｓ／３７０ Ｉ／Ｏ読取及び書込動作：これは、アダプ
タ・バス・チャネル０及び１上での、Ｓ／３７０記憶１
６２とＩ／Ｏ装置の間のデータ転送（最大４ＫＢブロッ
ク）を用意する。全てのデータ転送は、「ＢＳＭセレク
ト・アップ」アダプタ・バス・コマンドを介して、Ｉ／
Ｏサブシステムによって開始される。
高優先順位メッセージ転送：Ｉ／ＯサブシステムからＳ
／３７０に渡される高い優先順位の性質の、割り込み、
状況、エラーなどのメッセージ。全ての転送は、「キュ
ー・セレクト・アップ」コマンドを介して、ＢＣＵ１５
６から開始される。もし、高優先順位メッセージ要求が
生じるなら、Ｓ／３７０ Ｉ／Ｏ読取動作（アダプタ・
バス・チャネル１）が６４バイト境界上で優先使用され
ることになる。
Ｅ２０．Ｓ／３７０ Ｉ／Ｏ開始シーケンス・フロー、
概要及び詳細説明 「Ｉ／Ｏ開始命令ＳＩＯ」、「チャネル・アドレス・ワ
ードＣＡＷ」及び「チャネル制御ワードＣＣＷ」が、Ｓ
／３７０記憶１６２中の予定の「メイルボックス」位置
中に記憶される。この情報は、ＢＣＵインターフェース
論理２０５及びバス・アダプタ１５４を介してローカル
記憶２１０に渡される。
第１８図に示されているＤＭＡＣチャネル０レジスタ
は、メイルボックス読取動作のために使用される。それ
らは、Ｓ／８８ＰＥ６２によって、「リンク・アレイ連
鎖モード」で動作するようにプログラムされることにな
る。ＰＥ６２は、ローカル記憶２１０（第４１Ｈ図）中
の一連の「リンク・リスト（テーブル）」をセットアッ
プすることによって、このモードを初期化する。それは
次に、第１の「最先にリンクされたリスト・アドレス」
をＤＭＡＣチャネル０ベース・アドレス・レジスタ（３
２ビット）ＢＡＲにセットすることになる。このアドレ
スは、リンクされたリスト・データの記憶２１０中の最
初の位置を指し示すことになる。
ＤＭＡＣ「ＰＣＬ」（周辺制御線）２５７ａは、ＰＥ６
２によって、ＰＣＬ線２５７ａが活動化される時はいつ
でも、ＤＭＡＣ２０９をしてそのＩＲＱ割り込み入力線
２５８を活動化させるようにプログラムされることにな
る。「ＰＣＬ」線２５７ａは、アダプタ・バッファ２５
９を介する主記憶１６２からローカル記憶２１０へのメ
イルボックス・データ転送の完了に続いて活動化される
ことになる。その割り込みは、Ｓ／８８プロセッサＰＥ
６２に、メイルボックス・ロードが丁度完了したことを
通知する。
リンク・リスト・データ（第４１Ｈ図）は、次のものか
らなる。すなわち、データ・ブロックの開始記憶アドレ
スと、記憶転送カウントと、次のテーブル・エントリに
対するリンク・アドレスである。そのテーブル中の最後
のリンク・アドレスは、ゼロとなる。
Ｓ／８８プロセッサＰＥ６２は、ＤＭＡＣチャネル０ベ
ース・アドレス・レジスタ中の最上リスト・アドレスを
セットする。
Ｓ／８８プロセッサＰＥ６２は、チャネル０チャネル制
御レジスタＣＣＲのビット７（開始ビット）中に「１」
を書き込むことによってＤＭＡＣ２０９を活動化するこ
とになる。ＤＭＡＣ２０９は次に、次のようにしてその
チャネル０レジスタ中に最初のリンク・リストを読み込
む。
メモリ・アドレス・レジスタＭＡＲ中への記憶２１０の
データ・ブロックＷＱＢの開始アドレスメモリ転送カウ
ント・レジスタＭＴＣに対する転送カウント（メイルボ
ックス・データのバイト） 次のデータ・ブロック・アドレス・レジスタＢＡＲへの
リンク・アドレス より詳しく述べると、命令実行の間に、Ｓ／３７０ＰＥ
８５が「Ｉ／Ｏ開始」命令をデコードし、Ｓ／３７０メ
モリ１６２中に含まれる順次的「メイルボックス」位置
に、「Ｉ／Ｏ開始」コマンドと、チャネル・アドレス・
ワードと、第１のチャネル制御ワードを配置する。メイ
ルボックスの開始アドレス（ベース＋キュー長）は、初
期化時点で、バス・アダプタ１５４のベース・レジスタ
に格納される。
Ｓ／３７０ＰＥ８５は、ビット１１をアクティブにする
ことによって、プロセッサ・バスを介して「ＬＤ ＯＳ
ＣＷ」制御ＯＰを発行する。このことは、バス・プロセ
ッサ１５４中の制御ワード中の「ＰＵからＢＣＵへの要
求」ビットをオンにセットする。もし、Ｉ／Ｏデータ転
送の間に「ＰＵからＢＣＵ要求」が生じたなら、ＢＣＵ
１５６はメイルボックス・ロードを行わせるために、６
４バイト境界上でＩ／Ｏ転送を優先使用することにな
る。
ＢＣＵ１５６は次に、バス２９０上で、第４５Ａ図に示
すフォーマットで「メイルボックス読取セレクト・アッ
プ」コマンドを発生し、これを、チャネル０コマンド・
レジスタ２１４に記憶する。尚、第４５Ａ図で、ビット
０、１はコマンド・ビットであり、ビット２乃至７は、
バイト・カウントである。メイルボックス・アドレス・
ビットは、第４５Ｂ図に示すフォーマットでバス２９０
を介してレジスタ２１９中に記憶される。尚、第４５Ｂ
図で、ビット７は記憶１６２中のＩＯＡ領域を識別し、
ビット２４乃至２６はＢＣＵチャネル番号であり、ビッ
ト２７乃至３１は、メイルボックス・オフセットであ
る。
ＢＣＵ１５６が、レジスタ２１４及び２１９に値を格納
することによって、コマンド／状況バス２４９及びアド
レス／データ・バス２５０を活動化した後、ＢＣＵ１５
６は、バス・アダプタからのデータを待つ。ＢＣＵ１５
６は、「タグ・ダウン」線２６２ｂをサンプリングする
ことによってこれを行う。「タグ・ダウン」がバス・ア
ダプタ１５４によって非活動化される時（データ・レデ
ィ）、メイルボックス・データの最初の４バイトは２つ
のチャネル０サブサイクルを介してチャネル０読取バッ
ファ２２６中にラッチされる。
ＢＣＵ論理２５３は次に、ＤＭＡＣ２０９のチャネル０
上の「要求」線２６３ａを立ち上げる。ＤＭＡＣ２０９
は次に、ローカル・バス調停回路２１６に対する線２６
９に、「バス要求」（ＢＲ）を立ち上げる。もしローカ
ル・バスがＳ／８８プロセッサ６２によって使用されて
いないなら、ＤＭＡＣ２０９に対するバス許可線（Ｂ
Ｇ）を介してバス・アクセスが許可される。ＤＭＡＣ２
０９は次に、ＭＡＲからアドレス・バス２４７に対して
（記憶２１０中の）ＷＱＢローカル・メイルボックスの
開始アドレスを転送し、「ＡＣＫＯ」（ＤＭＡＣチャネ
ル０肯定応答）線２６４ａを立ち上げる。「ＡＣＫＯ」
信号は、バッファ２２６から、データ・バス２２３を介
しての、記憶２１０中のＷＱＢのローカル・メイルボッ
クス部分に対するデータの転送を開始する。「ＤＴＡＣ
Ｋ」線２６５が、ＤＭＡＣ２０９に、動作が完了したこ
とを知らせるために活動化される。
ＢＣＵクロック信号（第２５図）は、バッファ２５９か
らレジスタ２２６へのメイルボックス・データの転送を
続ける。ＢＣＵ１５６は、各ローカル記憶２１０／ＤＭ
ＡＣ２０９シーケンス（３２ビット）のための２つのア
ダプタ・バス（「タグ・アップ」／「タグ・ダウン」）
シーケンスを実行する。
ＤＭＡＣサイクルが完了した時（ＤＴＡＣＫアクティ
ブ）、ＤＭＡＣ２０９はＢＣＵ論理２５３に対して「デ
ータ転送完了」（ＤＴＣ）線２６７を立ち上げ、ＢＣＵ
論理２５３は次に、レジスタ２２６からＷＱＢメイルボ
ックスへの第２の４バイトの読取を行うために線２６３
ａ上にＤＭＡＣ２０９に対する別の「要求」を発行す
る。ＤＭＡＣサイクルは、メイルボックス・データの全
体（１６バイト）が転送されてしまう（４ローカル・バ
ス・サイクル）まで、反復される。「ＰＣＬ」線２５７
ａは、次に、ＢＣＵ論理２５３によってＤＭＡＣ２０９
に対して活動化される。このことは、ＤＭＡＣ２０９か
らＳ／８８プロセッサ優先順位エンコーダ／割り込み論
理２１２に対する「ＩＲＱ」線２５８の活動化を引き起
こす。ＰＥ６２は次に、メイルボックス要求を処理す
る。
ＤＭＡＣ２０９がリンク・リストからのそのチャネル０
レジスタ・ロードを完了する時、ＤＭＡＣ２０９は次の
メイルボックス・ロードを開始するために、ＢＣＵ論理
２５３からのチャネル０「ＲＥＱ」線２６３ａ上の信号
を待つ。一旦開始されると、ＤＭＡＣチャネル０は非決
定的にアクティブにとどまり、Ｓ／８８プロセッサ６２
が環状リンク・リストを制御し、ＢＣＵ１５６が、「Ｒ
ＥＱ」線２６３ａを非活動性に維持することによってデ
ータ転送を保留する。もし「リストの終了」条件によっ
てチャネル０が停止すると、Ｓ／８８プロセッサは終了
割り込みを受け取って適当な時チャネル０を再開始す
る。
Ｅ２１．Ｓ／３７０ Ｉ／Ｏデータ転送シーケンス・フ
ロー、一般的説明 全てのＩ／Ｏ読取及び書込転送は、アダプタ・バス・ア
ーキテクチャによる「ＢＳＭ読取セレクト・アップ」及
び「ＢＳＭ書込セレクト・アップ」コマンドを介してＳ
／８８プロセッサ６２を源とする。Ｓ／３７０ＣＣＷコ
マンド及び開始アドレス（Ｓ／３７０メモリ１６２中
の）は、「Ｉ／Ｏ開始」のためにＣＣＷから導出され
る。データは、Ｓ／８８プロセッサ６２によって、各Ｉ
／Ｏ装置と、ローカル記憶２１０中のローカル・バッフ
ァの間で移動される。
ローカル記憶２１０は、Ｓ／８８プロセッサ６２によっ
て管理されるＩ／Ｏ書込動作のための記憶ブロックのキ
ューを含む。そのキューが少なくとも１つのエントリを
含む時、Ｉ／Ｏ書込動作を送出する準備ができている。
これらのブロックのうちの選択された１つのための開始
アドレスは、書込動作の開始の前に、Ｓ／８８プロセッ
サ６２によってＤＭＡＣ２０９中のＤＭＡチャネル１レ
ジスタ中に記憶される。ＤＭＡチャネル１レジスタは、
ローカル記憶２１０を介するＳ／３７０ Ｉ／Ｏ書込動
作（Ｉ／Ｏに対するＳ／３７０記憶１６２の書込）のた
めに予約されている。アダプタ・データ・バッファ２５
９（６４バイト）は、メイルボックス読取及びＳ／３７
０ Ｉ／Ｏ書込動作（Ｓ／３７０メモリ１６２からロー
カル記憶２１０へのデータ転送）のために予約されてい
る。このバッファは、チャネル０アダプタ・バス２４
９、２５０に関連づけられている。バッファ２６０（６
４バイト）は、（Ｓ／３７０に対する）メッセージ書込
及びＳ／３７０ Ｉ／Ｏ読取動作（ローカル記憶２１０
からＳ／３７０メモリ１６２へのデータ転送）のために
予約されている。このバッファは、チャネル１アダプタ
・バス２５１、２５２と関連付けられている。Ｓ／８８
プロセッサ６２は、ＤＭＡＣチャネル１及び２のメモリ
・アドレス・レジスタの高位ワードをゼロに初期化す
る。このことは、ローカル記憶２１０が１６ビット以上
のアドレスを必要としないので、これらのレジスタが動
作シーケンスの間にロードされた時に、余分のバス・サ
イクルを節約するものである。
（Ａ）Ｉ／Ｏ書込動作（Ｓ／３７０記憶１６２からロー
カル記憶２１０へ） Ｓ／８８プロセッサ６２は、第４５Ｃ図に示すように
（バス１６１ａ、ドライバ２１７、バス２４７及びラッ
チ２３３を介して）ＤＭＡＣアドレス及びデータ・バス
２４８上に情報を配置することにより、ＤＭＡＣチャネ
ル１メモリ・アドレス・レジスタＭＡＲ中にローカル・
バッファ開始アドレスをセットする。尚、第４５Ｃ図
で、ビット３１−０８＝００７Ｅ００＝「ＤＭＡＣレジ
スタ選択」コマンドであり、ビット０７−００＝ＤＭＡ
Ｃチャネル１メモリ・アドレス・レジスタ（低）選択で
ある。Ｓ／８８は、バス上の最上位及び最下位ビットを
それぞれ「３１」及び「０」として識別子、これはＳ／
３７０プロトコルとは逆であることに留意されたい。
第４５Ｄ図（ＭＡＲ用）に示されている内容は、データ
・バス２２３上に配置され、ここで、ビット３１−１６
＝Ｉ／Ｏ書込のための記憶２１０中のローカル・バッフ
ァの開始アドレスである。その高位データ・バス・ビッ
ト（３１−１６）は、チャネル１メモリ・アドレス・レ
ジスタの低位（１５−００）部分にロードされる。ＭＡ
Ｒの高位ビット（３１−１６）は、初期化の間に０にセ
ットされている。ＤＭＡＣ２０９は、Ｓ／８８プロセッ
サＣＰＵに対して、ＢＣＵ論理２５３を介する１６ビッ
ト・ポート「ＤＳＡＣＫ」信号線２６６ａ、ｂで応答す
る。Ｓ／８８プロセッサ６２は、ローカル・アドレス・
バス２４７上に、ＢＣＵデータ（バイト・カウント、記
憶キー、アダプタ・バス優先順位及びカスタマ／ＩＯＡ
空間データ）及びＤＭＡＣチャネル１メモリ転送カウン
ト・データを配置する。第４５Ｅ図は、アドレス・バス
上のコマンドを示し、ここで、３１−０８＝００７４０
０＝「ＤＭＡＣレジスタ選択」コマンド、 ０７−００＝ＢＣＵ選択及びＤＭＡＣチャネル１ＭＴＣ
選択 バイト・カウント、（ＣＣＷから導出された）記憶キ
ー、アダプタ・バス優先順位、及びカスタマ／ＩＯＡ空
間ビットは、Ｓ／８８プロセッサ６２によって第４５Ｆ
図に示すフォーマットでデータ・バス２２３上に配置さ
れ、ここで、そのビット指定は次のとおりである。
３１−２７＝予約 ２６＝高位バイト・カウント。このビットは、最大バイ
ト・カウント（４Ｋバイト）が転送されつつあるときの
み１となる。
２６−１６＝ＤＭＡＣチャネル１ＭＴＣレジスタにロー
ドされるバイト・カウント ２６−１４＝ＢＣＵレジスタ２２０にロードされるバイ
ト・カウント（最大４０９６）。そのカウントの少なく
とも一部は、バイト・カウント動作において後で説明す
るようにレジスタ２２１にロードされる。バス・アダプ
タ１５４は、４０９６バイト（バイト・カウント−１）
を転送するために１１１１ １１１１ １１１１という
カウントを必要とする。それゆえ、ＢＣＵ１５６は、そ
れを、（６４バイト・ブロック中の）バイト・オフセッ
ト・ビット１５−１４とともにバス・アダプタ１５４に
提供する前に一度、ダブル・ワード境界ビットをデクリ
メントする。
１５−１４＝下位バイト・カウント・ビットＢＣＵ１５
６。これらのビットは、ダブル・バイト境界からのバイ
ト・オフセット−１（バス・アダプタ条件のため）をあ
らわす。これらのビットは、ＤＭＡＣ２０９またはＢＣ
Ｕ１５６によっては使用されない。というのは、それら
はダブル・ワードしか転送しないからである。それら
は、Ｓ／３７０ ＢＳＭ１６２に提供するために、バイ
ト・アダプタ１５４に渡される。
１３−１２＝アダプタ・バス・チャネル優先順位 ０７＝カスタマ／ＩＯＡ空間ビット ０６＝Ｓ／８８プロセッサは、１つの追加的ローカル記
憶が必要であることを示すためにこのビット（１）を活
動化する。このことは、開始Ｓ／３７０記憶アドレスが
ダブルワード（３２ビット）境界上にない時に生じる。
全てのＢＣＵアドレスはダブルワード境界上で開始しな
くてはならないので、最初のアクセスは指定された開始
アドレスにあるバイトを含み、先行するバイトがそのダ
ブルワード・アドレスに含まれる。先行バイトは棄却さ
れる。
０５−００＝予約済み ＤＭＡＣ２０９は、そのデータ・バスの高位ワード（す
なわち、バイト・カウント）を、チャネル１ＭＴＣレジ
スタにロードすることになる。ＢＣＵは、次のようにデ
ータ・バス内容を把捉する。
ビット２６−１４−ＢＳＭ読取セレクト・アップ・カウ
ンタ２２０に対して ビット１３−０６−アダプタ・バス・チャネル０ Ａ／
Ｄレジスタ２１９に対して（但し再配列されて） １つのＳ／８８プロセッサ・マシン・サイクル中でダブ
ルワード転送が生じる時、そのアドレスはダブルワード
境界上になくてはならない。ＤＭＡＣチャネル１ＭＴＣ
のアドレスは、ダブルワード境界上にないので（ビット
０７−００＝０１００１０１０）、ＢＣＵ１５６及びＤ
ＭＡＣ２０９に１つのＳ／８８プロセッサ・コマンドを
ロードするためには次の動作が行なわれる。すなわち、
ＢＣＵ１５６はアドレス・ビット１を反転してそれを別
のレジスタ選択ビットとともにＤＭＡＣ２０９に提供す
る。このことは、チャネル１のためのＤＭＡＣ２０９を
適切に選択する（アドレス・ビット０７−００＝０１０
０１０１０）ことを可能ならしめる。このことは、チャ
ネル２ Ｉ／Ｏ読取動作のためのＭＴＣレジスタの選択
にも当てはまる。ＤＭＡＣ２０９は、ＢＣＵ論理２５３
に対して、線２６５上の「ＤＴＡＣＫ」信号で応答す
る。ＢＣＵ論理２５３は、「ＤＴＡＣＫ」信号を、Ｓ／
８８プロセッサ６２に対する、線２６６ａ、ｂ上の３２
ビット・ポート「ＤＳＡＣＫ」応答に変換する。その転
送バイト・カウントは、残りのデータ・バス・データと
ともに、後の「ＢＳＭ読取セレクト・アップ」コマンド
の間にバス・アダプタ１５４に提供される。ＢＳＭ読取
境界カウンタ２２１またはＢＳＭ読取セレクトアップ・
バイト・カウンタ２２０は、チャネル０読取コマンド・
レジスタ２１４中にロードされることになる。
Ｓ／８８プロセッサ６２は次に、第４５Ｇ図に示すフォ
ーマットでデータ・バス２２３上で「ＢＳＭ読取セレク
トアップ」コマンドを発生し、そのとき、ビット３１−
００＝００７Ｅ０１０８＝「ＢＳＭ読取セレクトアッ
プ」コマンドである。
Ｓ／８８プロセッサ６２はまた、データ・バス２２３上
に第４５Ｈ図でしめすフォーマットでＢＳＭ開始アドレ
スを配置し、ここでビット２３−０＝記憶１６２中の開
始アドレスである。
バス２２３上のＢＳＭ開始アドレスは、アドレス・レジ
スタ２１９とＢＳＭ読取アドレス・レジスタ２３１上に
記憶される。それは、後で、Ｓ／３７０記憶１６２に提
供するためにバス・アダプタ１５４に送られる。ＢＣＵ
１５６は次に、Ｓ／８８プロセッサ６２に対する「ＤＳ
ＡＣＫ」線２６６ａ、ｄを活動化する。この時点で、Ｓ
／８８プロセッサは解放され、最早この動作に関与しな
い。
ＢＣＵ１５６は、バス２９０を介してレジスタ２１４に
「ＢＳＭセレクト・アップ」（読取）コマンドを配置
し、第４５Ｉ図に示すようにコマンド／状況バス２４９
上にそれを配置する。第４５Ｉ図で、ビットは、 ０−１＝「ＢＳＭ」セレクト・アップ」コマンド（読
取） ２−７＝フィールド長−１（最大６４バイト） そのフィールド長は、前以てレジスタ２２０または２２
１からレジスタ２１４に転送されていたものである。レ
ジスタ２１９は、第４５Ｊ図に示すフォーマットでバス
２５０上にアドレス情報を配置する。そこで、 ０−３＝記憶キー ４＝１ ５−６＝優先順位（プロセッサ・バス１７０に対するバ
ス・アダプタ１５４の） ７＝１＝カスタマ領域アクセス ０＝マイクロコード領域アクセス ８−３１＝記憶１６３中のデータ・フィールド中の最初
のバイトのアドレス ＢＣＵ論理２５３は次に、そのコマンドと、フィールド
長データを、コマンド・レジスタ１２４（第１３図）に
ラッチし、キー・アドレス・データをレジスタ１２２に
ラッチするためにバス・アダプタ１５４に対するタグ・
アップ線２６２ａを立ち上げる。バス・アダプタ１５４
は、もしデータが有効でないならＢＣＵ論理２５３に対
するタグ・ダウンを立ち上げる。ＢＣＵ論理２５３は、
タグ・ダウンが降下するまで待つ。バス・アダプタ１５
４は、第４５Ｋ及び第４５Ｌ図に示すように、アダプタ
・バスＢＳＭセレクト・アップ・コマンドをプロセッサ
・バスＩ／Ｏメモリ・コマンドに変換する。このとき、
プロセッサ・アドレス／データ・バス１７０上のビット
は次のことをあらわす。
０＝０＝Ｉ／Ｏメモリ・コマンド １＝１＝フェッチ動作 ２−７＝フィールド長 ８−３１＝実バイト・アドレス また、プロセッサ・キー／状況バス・ビットは次のこと
をあらわす。
０−３＝記憶キー ４＝０＝動的変換なし アドレスされたデータがＳ／３７０メモリ１６２から返
されたとき、それはバス・アダプタ・データ・バッファ
２５９（チャネル０）でラッチされる。そのバス・アダ
プタ１５４は次に、アダプタ・バス・チャネル０上のタ
グ・ダウン線２６２ｂを非活動化する。この条件は、Ｂ
ＣＵ１５６に、２バイト（１６ビット）のデータをラッ
チするように報知し、その直後にクロック左及びクロッ
ク右信号を介してのチャネル０読取バッファ２２６（４
バイト）中の別の２バイトが続く。ＢＣＵ１５６は次
に、ＤＭＡＣ２０９に対するその「ＲＥＱ１」線２６３
ｂ（ＤＭＡＣチャネル１要求）を活動化する。ＤＭＡＣ
２０９は、ローカル・バス・サイクルを実行するため
に、ＢＣＵローカル・バス調停論理２１６に対する線２
６９上に「ＢＣＵ ＲＥＱ」を発行する。
線２６８上のバス許可信号がＢＣＵ調停論理から返され
た時、ＤＭＡＣ２０９がローカル記憶２１０に対するチ
ャネル０読取バッファ２５９動作を開始する。ＤＭＡＣ
２０９はＢＣＵ論理２５３に対する線２６４ｂ上にＡＣ
Ｋ１（ＤＭＡチャネル１肯定応答）を返し、バス２４
８、ラッチ２３３、アドレス・バス２４７及びマルチプ
レクサ２３２を介して記憶２１０アドレシング回路に対
してＤＭＡＣチャネル１レジスタ２４８中のローカル記
憶アドレスをゲートすることによってそのことを行う。
ＢＣＵ論理２５３は、ＭＡＲレジスタによって指定され
たアドレスにおいて記憶２１０に記憶するためにバッフ
ァ２２６からデータ・バス２２３への第１のデータ（４
バイト）をゲートするために線２６４ｂ上のＡＣＫ１信
号と線２１０ａ上のＲＡＭ選択信号を使用する。ＤＴＡ
ＣＫがＢＣＵ論理２５３によって線２６５上に戻された
とき、ＤＭＡＣ２０９は線２６７上でＤＴＣ（データ転
送完了）を立ち上げる。
ＢＣＵ１５６は、レジスタ２２０、ＭＴＣ中に保持され
ているバイト・カウンタをデクリメントし、チャネル１
ＭＡＲをインクリメントし、バス・アダプタ１５４から
受信される６４バイトまでのデータのダブルワード毎に
アドレス・レジスタ２３１をデクリメントする。上述の
シーケンスはＢＣＵコマンドの４バイト毎に（６４ま
で）反復される。もし転送バイト・カウントが６４より
も大きいなら、ＢＣＵ１５６は次の６４バイトをフェッ
チするためにレジスタ２３１、２１９を介してバス・ア
ダプタ１５４に新しいＢＳＭ開始アドレスを提供する。
レジスタ２３１は上述のように４バイト転送毎にデクリ
メントされており、従って、適切な次の開始アドレスを
もつ。バス・アダプタ１５４は、そのコマンドによって
要求される（４ＫＢまでの）データ転送全体が完了する
まで各開始アドレス毎に６４バイトのデータをバッファ
する。
ＢＣＵ１５６は、もしバス・アダプタ２５９が空ならＤ
ＭＡＣ２０９を（ＲＥＱを立ち上げないことによって）
アイドル状態にとどめ、次の有効データ・ワードが受信
されるまで、タグ・ダウンの状態がバッファ２５９中の
有効データの可用性を反映する。ＲＥＱ／ＡＣＫサイク
ルは、バイト・カウンタがゼロになるまで続き、その時
点でＤＭＡＣ２０９がＳ／８８プロセッサ６２に対する
線２５８上でＩＲＱを立ち上げる。このことは、Ｓ／８
８プロセッサ６２に、適切な処理のためＳ／３７０記憶
１６２から読取られたデータを含むローカル記憶バッフ
ァを読取るように報知する。
（Ｂ）Ｉ／Ｏ読取動作（ローカル記憶２１０からＳ／３
７０記憶１６２） Ｉ／Ｏ読取動作は（ＥＸＥＣ３７０の制御の下で）少な
くとも１つのエントリが記憶２１０中のＩ／Ｏ読取キュ
ー中に存在する時キック・オフされる。Ｓ／８８プロセ
ッサ６２はもしそれがＤＭＡＣ２０９によって使用され
ていないならローカル・バスの制御を獲得する。Ｓ／８
８プロセッサ６２は、第４５Ｍ図に示すフォーマットで
情報をバス２４７上に配置することによってＤＭＡＣチ
ャネル２メモリ・アドレス・レジスタ（ＭＡＲ）にロー
カル・バッファＩ／Ｏ読取開始アドレスをセットする。
ここで、 ３１−０８＝００７Ｅ００＝ＤＭＡＣレジスタ選択コマ
ンド ０７−００＝ＤＭＡＣチャネル２メモリ・アドレス・レ
ジスタ（低位）選択 また、第４５Ｎ図に示すように（記憶２１０中のバッフ
ァの）開始アドレスをデータ・バス２２３上に配置す
る。このとき、ビットは、 ３１−１６＝ローカル・バッファＩ／Ｏ読取データの開
始アドレス １５−００＝予約済み 高位データ・バス・ビット３１−１６は、チャネル２メ
モリ・アドレス・レジスタの低位（１５−００）ビット
中にロードされる。ＭＡＲの高位ビット（３１−１６）
は、初期化の間に０にセットされている。ＤＭＡＣ２０
９は線２６６ａ、ｂ上でＤＳＡＣＫ信号に変換される線
２６５上のＤＴＡＣＫ信号によってＳ／８８プロセッサ
６２に応答する。Ｓ／８８プロセッサ６２は次に、選択
されたローカル記憶Ｉ／Ｏ読取バッファの開始アドレス
を使用して、Ｓ／８８プログラム制御を使用してＩ／Ｏ
コントローラ２０または２４などからローカル記憶２１
０に（４ＫＢまでの）データを移動する。
データ転送が完了した時、Ｓ／８８プロセッサ６２は第
４５Ｏ図に示すフォーマットでアドレス・バス２４７上
にＤＭＡＣチャネル２メモリ転送カウント選択を配置す
る。このとき、ビットは、 ３１−０８＝００７Ｅ００＝ＤＭＡＣレジスタ選択・コ
マンド ０７−００＝ＢＣＵ及びＤＭＡＣチャネル２ＭＴＣ選択 バイト・カウント、（ＣＣＷから得られた）記憶キー、
アダプタ・バス優先順位、及びカスタマ／ＩＯＡ空間ビ
ットは、Ｓ／８８プロセッサ６２によって第４５Ｐ図に
示すフォーマットでデータ・バス２２３上に配置され
る。
このとき、 ３１−２７＝予約 ２６＝高位バイト・カウント・ビット。このビットは、
最大バイト・カウントが転送されつつある間のみ１とな
る。
２６−１６＝ＤＭＡＣチャネル２ＭＴＣレジスタのバイ
ト・カウント ２６−１４＝ＢＣＵ１５６にロードされるバイト・カウ
ント（最大４０９６）。バス・アダプタ１５４は、４０
９６バイトを転送するために１１１１ １１１１ １１
１１というカウント（バイト・カウント−１）を要す
る。それゆえ、ＢＣＵは、（６４バイト・ブロック中
の）バイト・オフセット・ビット１５−１４とともにそ
れをバス・アダプタ１５４に提供する前に一度、ダブル
ワード境界ビット２６−１６をデクリメントする。
１５−１４＝下位バイト・カウント・ビット。これらの
ビットは、ダブルワード（３２ビット）境界からのバイ
ト・オフセット−１（バス・アダプタのために）をあら
わす。これらのビットは、ＤＭＡＣ２０９またはＢＣＵ
１５６がダブルワードしか転送しないので、それらによ
っては使用されない。それらのビットは、Ｓ／３７０Ｂ
ＳＭ１６２に対して提供されるために、バス・アダプタ
１５４に渡される。
１３−１２＝アダプタ・バス・チャネル優先順位 １１−０８＝記憶キー ０７＝カスタマ／ＩＯＡ空間ビット ０６−００＝予約 ＤＭＡＣ２０９は、データ・バス２２３の（バイト・カ
ウント）をチャネル２ＭＴＳレジスタにロードする。Ｂ
ＣＵ１５６は、上記コマンドがアドレス・バス２４７上
にあらわれた時にデータ・バス内容を捕獲する。ビット
２６−１６はＢＳＭ書込セレクト・アップ・バイト・カ
ウンタ２２２中に格納され、ビット１３−０７は、アダ
プタ・バス・チャネル１アドレス・レジスタ２２７の高
位バイトに格納される。ＤＭＡＣ２０９は、線２６５上
のＤＴＡＣＫ信号によりＢＣＵ論理２５３に応答する。
論理２５３は、ＤＴＡＣＫ信号を、Ｓ／８８プロセッサ
６２に対応する３２ビット・ポートＤＳＡＣＫ応答に変
換する。転送バイト・カウントは、残りのデータ・バス
・カウントとともに、後のＢＳＭ書込セレクト・アップ
・コマンドの間にバス・アダプタ１５４に提供される。
ＢＳＭ書込境界カウンタ２２４（最後の転送以外の全
て）またはＢＳＭ書込バイト・カウンタ（最後の転送）
中のカウントは、アダプタ・チャネル１書込コマンド・
レジスタ２２２５にロードされる。
Ｓ／８８プロセッサ６２は次に、第４５Ｑ図に示すフォ
ーマットでローカル・アドレス・バス２４７上にＢＳＭ
セレクト・アップ・コマンドを発生し、このときビット
は、 ３１−００＝００７Ｅ０１０４＝ＢＳＭ書込セレクト・
アップ・コマンド Ｓ／８８プロセッサはまた、ＢＳＭ開始アドレスを第４
５Ｒ図に示すフォーマットでデータ・バス２２３上に配
置し、このとき、ビットは、 ３１−２４＝予約 ２３−００＝ＢＳＭ開始アドレス データ・バス２２３上のＢＳＭ開始アドレスは、チャネ
ル１アドレス・レジスタ２２７及びＢＳＭ書込アドレス
・レジスタ２２８の下位バイトによって捕獲される。そ
れは後で（後述するように）Ｓ／３７０記憶１６２に提
供するためにバス・アダプタ１５４に送られる。ＢＣＵ
１５６は次に、Ｓ／８８プロセッサ６２に対するＤＳＡ
ＣＫ線２６６ａ、ｂ（３２ビット・ポート）を活動化す
る。この時点で、Ｓ／８８プロセッサ６２は解放され、
最早この動作に関与しない。
ＢＣＵ論理２５３はＢＳＭセレクト・アップ・コマンド
を発行してビット「０１」をバス２９０を介してコマン
ド・レジスタ２２５の高位バイトにゲートし、レジスタ
２２５のコマンド及びフィールド長を第４５Ｓ図に示す
フォーマットでバス２５２上に配置する。ここで、 ０−１＝ＢＳＭセレクト・アップ・コマンド（書込） ２−７＝フィールド長−１（最大６４バイト） レジスタ２２７の内容は、第４５Ｔ図に示すフォーマッ
トでアドレス／データ２５１上に（２サブサイクルで）
配置される。ここで、ビットは、 ０−３＝記憶キー ４＝１ ５−６＝優先順位（プロセッサ・バスに対するバス・ア
ダプタの） ７＝１＝カスタマ領域アクセス ０＝マイクロコード領域アクセス ８−３１＝データ・フィールドの第１のバイトのＳ／３
７０アドレス そのコマンドと、フィールド長は、アダプタ１５４のレ
ジスタ１２５に格納される。キー／アドレス・データ
は、ＳＹＮＣレジスタ１１３を介してアダプタ１５４の
レジスタ１２３に格納される。ＢＣＵ論理２５３はＤＭ
ＡＣチャネル２に対する線２６３上でＲＥＱ２信号を活
動化する。ＤＭＡＣ２０９は、ダブルワードのデータを
記憶２１０からアドレス・レジスタ２２７に転送するた
めに、バス２４８、ラッチ２３３、バス２４７、マルチ
プレクサ２３２を介してＭＡＲから記憶２１０へＩ／Ｏ
バッファ開始アドレスを送る。ＡＣＫ２（ＤＭＡＣチャ
ネル２肯定応答）がアドレス・レジスタ２２７上で立ち
上げられる。このことは、アダプタ１５４に対する線２
６２ａ上のタグ・アップをもたらす。
アダプタ１５４は次に、レジスタ１１３を介する２つの
サブサイクルでレジスタ２２７からバス・アダプタ・バ
ッファ２６０にダブルワードのデータを転送する。各ダ
ブルワードのデータを転送するために、ＲＥＱ／ＡＣＫ
信号の書込みシーケンスとそれに続くタグ・アップ・コ
マンドが反復される。ＢＣＵ１５６は、バス・アダプタ
１５４に６４バイトまで提供される各ダブルワード（３
２ビット）毎にレジスタ２２２、２２４中のバイト・カ
ウントと、ＤＭＡＣチャネル２のレジスタ２２８とＭＴ
Ｃ中のアドレスをデクリメントする。
もし転送バイト・カウントが６４より大きいなら、（書
込み動作に関連して前述したように）ＢＣＵ１５６が次
の６４バイトのために新しい開始アドレスを提供するこ
となる。このシーケンスは、レジスタ２２２（最大４Ｋ
Ｂ）中のバイト・カウントが“ゼロになるまで繰り返さ
れる。
バス・アダプタ・バッファ２６０が満杯であるとき、Ｂ
ＣＵ１５６は、バス・アダプタがタグ・ダウン線２６２
Ｃを介して可用性の表示を与えるまで書込みシーケンス
を中断する。
バス・アダプタ１５４は、アダプタ・バスＢＳＭセレク
ト・アップ・コマンドを、プロセッサ・バス１７０及び
キー／状況バス上で、第４５Ｕ及び第４５Ｖ図に示すフ
ォーマットでＳ／３７０プロセッサ・バスＩ／Ｏメモリ
・コマンドに変換する。ここで、プロセッサ・バス・ビ
ットにおいて、 ０＝０＝Ｉ／Ｏメモリ・コマンド １＝０＝記憶動作 ２−７＝フィールド長 ８−３１＝実バイト・アドレス キー／状況バス・ビットにおいて、 ０−３＝記憶キー ４＝非動的変換 全てのデータが転送された時（バイト・カウント＝
０）、ＤＭＡＣ２０９はＳ／８８プロセッサ優先順位エ
ンコーダ２１２に対する割り込み線２５８ａを活動化す
る。
（Ｃ）Ｓ／３７０高優先順位メッセージ転送シーケンス
・フロー 全ての高優先順位データは、Ｉ／Ｏサブシステム（Ｓ／
８８プロセッサ６２）から発生する。ＤＭＡＣチャネル
３は、データ転送（１６バイト）を実行するためにＳ／
８８プロセッサ６２によってセットアップされる。ＢＣ
Ｕ１５６は、データ通信（キュー・セレクト・アップ・
コマンド）のためにアダプタ・バス・チャネル１を使用
することになる。
ＢＣＵ１５６１５６は、Ｓ／８８プロセッサＰＥ６２が
チャネル３中のレジスタＭＴＣに対してＤＭＡＣメモリ
転送カウント・ロードを実行する時、高優先順位メッセ
ージ要求を検出する。この結果、ＢＣＵ１５６はチャネ
ル１のアダプタ・バス２５２上でＳ／３７０ＰＥ８５に
対するキュー・セレクト・アップ・コマンドを発生す
る。もしその要求が検出された時Ｓ／３７０Ｉ／Ｏ読取
データ転送（アダプタ・バス・チャネル１）が進行中な
ら、ＢＣＵ１５６は、その要求を受け入れる前に現在の
６４バイト・ブロック転送が完了するまで待つ。
もしアダプタ・バス・チャネル１上にＩ／Ｏ活動が存在
しないなら、その要求は即時に処理されることになる。
この高優先順位メッセージ転送について次に詳細に説明
する。ＰＥ６２は、もしそれがＤＭＡＣ２０９によって
使用されていないなら、ローカル・バス２２３、２４７
の制御を獲得する。ＰＥ６２は次に、プログラム制御に
よって、ローカル記憶２１０中にメッセージ・データを
記憶する。ＰＥ６２は、第４５Ｗ図に示すフォーマット
でローカル・アドレス・バス２４７上に情報を配置する
ことにより、ＤＭＡＣチャネル３メモリ・アドレス・レ
ジスタＭＡＲにローカル・バッファ・メッセージ開始ア
ドレスをセットする。ここで、 ３１−０８＝００７Ｅ００＝ＤＭＡＣアドレス選択コマ
ンド ０７−００＝ＤＭＡＣチャネル３メモリ・アドレス・レ
ジスタ（低）選択 メモリ・アドレス・レジスタとして意図されているロー
カル・バッファ・メッセージの開始アドレスは、第４５
Ｘ図に示すフォーマットでデータ・バス２２３上に配置
される。ここで、 ３１−１６＝記憶２１０中のローカル・バッファ・メッ
セージ・データの開始アドレス １５−００＝予約 高位データ・バス（ビット３１−１６）は、ＤＭＡＣチ
ャネル３メモリ・アドレス・レジスタＭＡＲの低位（ビ
ット１５−０）部分にロードされることになる。ＭＡＲ
の高位ビット（３１−１６）は、初期化の間にゼロにセ
ットされている。ＤＭＡＣ２０９は、Ｓ／８８プロセッ
サ６２に対して、線２２６ａ上でＢＣＵ論理２５３を介
して１６ビット・ポートＤＳＡＣＫ信号に変換される線
２６５上のＤＴＡＣＫ信号で以て応答する。
Ｓ／８８プロセッサ６２は次に、第４５Ｙ図で示すフォ
ーマットでロカール・アドレス・バス２４７上にコマン
ドを配置する。ここで、 ３１−０８＝００７Ｅ００＝ＤＭＡＣレジスタ選択コマ
ンド ０７−００＝ＢＣＵ及びＤＭＡＣＫチャネル３ＭＴＣ選
択 バイト・カウント、記憶キー及びカスタマ／ＩＯＡ空間
ビットは、第４５Ｚ図に示すフォーマットでＳ／８８プ
ロセッサ６２によってデータ・バス上に配置されること
になる。ここで、 ３１−２０＝予約 １９−１６＝転送バイト・カウント・ビット。
これらのビットは、ＤＭＡＣ２０９及びＢＣＵ１５６に
ロードされる。それらは、ＤＭＡＣ２０９及びＢＣＵ１
５６に対するダブルワード・カウントをあらわす（最大
６４バイト）。
１５−１２＝ゼロ １１−０８＝記憶キー ０７＝カスタマ／ＩＯＡ空間ビット ０６−００＝予約 ＤＭＡＣ２０９は、データ・バス２２３の高位ワード
（バイト・カウント）を、チャネル３メモリ転送カウン
ト・レジスタＭＴＣ中にロードする。ＢＣＵ１５６は、
この特定のコマンドが、ビット１９−１６をキュー・セ
レクト・アップ・カウンタ２５４に格納しビット１１−
０７をチャネル１アドレス・レジスタ２２７に格納する
ことによってアドレス・バス２４７上にあらわれると
き、そのデータ・バス内容を獲得する。
ＤＭＡＣ２０９は、ＰＥ６２に対して、線２６６ａ、ｂ
上の３２ビット・ポートＤＳＡＣＫ応答にＤＴＡＣＫ信
号を変換する論理２５３に対するＤＴＡＣＫ信号で応答
する。この動作は、ＢＣＵ１５６に、ローカル記憶２１
０からＳ／３７０ＢＳＭ１６２に対する高優先順位メッ
セージ転送を開始するように報知する。その転送バイト
・カウントは、第４５Ｚ図に記す追加的なデータととも
に、ＢＣＵによって発生されたキュー・セレクト・アッ
プ・コマンドの間にバス・アダプタ１５４に提供され
る。キュー選択カウンタ２５４は、チャネル１書込コマ
ンド・レジスタ２２５のビット４−７にロードされる。
ＢＣＵ１５６は、バス２９０を介してレジスタ２２５に
キュー・セレクト・アップ・コマンドを配置し、レジス
タ２２５中のデータは、第４５ＡＡ図に示すフォーマッ
トでアダプタ・バス２５２（チャネル１）上に配置され
る。ここで、 ０−１＝キュー・セレクト・アップ・コマンド（書込） ２−７＝フィールド長−１（１６バイト） レジスタ２２７を介してアドレス／データ・バス２５１
上に配置される情報は、第４５ＡＢ図に示されており、
ここで、 ０−３＝記憶キー ４−６＝ゼロ ７＝１＝カスタマ領域アクセス ０＝マイクロコード領域アクセス ８−３１＝無関係 バス２５２及び２５１じょうのデータは、それぞれ、ア
ダプタ・レジスタ１２５及び１２３にロードされる。Ｂ
ＣＵ論理２５３は次に、ＲＥＱんせ２６３ｄ（ＤＭＡチ
ャネル要求）を付勢する。ＤＭＡＣ２０９は（ＭＡＲか
らの）Ｉ／Ｏバッファ開始アドレスをローカル・バス上
に配置し、ＡＣＫ（ＤＭＡＣチャネル３肯定応答）線２
６４ｄを立ち上げる。ＢＣＵ１５６は次に、ローカル記
憶２１０中のアドレスされたＩ／Ｏバッファ中のデータ
の最初の４バイトを、ＳＹＮＣレジスタ１１３を介する
２サブサイクルでアダプタ・バッファ２６０に転送す
る。それに続く４バイトは、バス・アダプタ１５４に対
するタグ・アップ・コマンドと、ＤＭＡＣに対するＲＥ
Ｑ／ＡＣＫ線２６３ｄ、２６４ｄによって指令されるシ
ーケンスによって転送される。ＢＣＵ１５６は、バス・
アダプタ１５４に提供される各ダブルワード（３２ビッ
ト）毎に、そのバイト・カウントをデクリメントする。
バス・アダプタ１５４は、記憶１６２の領域１８９にメ
ッセージを送るために、キュー・セレクト・アップ・コ
マンドをＳ／３７０プロセッサ・バスＩ／Ｏメモリ・コ
マンドに変換する。そのフォーマットは、第４５ＡＣ図
に示されており、ここで、ＰＲＯＣ ＢＵＳビットは、 ０＝０＝Ｉ／Ｏメモリ・コマンド １＝０＝記憶動作 ２−７＝フィールド長（最大６４バイト） ８−３１＝（アダプタ・レジスタ１１０、１１２から
の）実バイト・アドレス プロセッサ８５キー／状況バスは、第４５ＡＤ図に示す
フォーマットをもち、ここで、 ０−３＝記憶キー ４＝動的変換なし そのメッセージ・データが全てバス・アダプタ１５４
（バイト・カウント＝０）に転送された時、ＤＭＡＣ２
０９はＳ／８８プロセッサ優先順位エンコーダ２１２に
対する割り込み線２０９を活動化する。ＤＭＡＣ２０９
は、そのデータ・バス２４８の最下位バイトから、ロー
カル・データ・バス２２３のドライバ・レシーバ２３４
及びビット２３−１６を介してＳ／８８プロセッサ・デ
ータ・バス１６１Ｄのビット２３−１６に割り込みベク
タを提供する。ＤＭＡＣ２０９は、ＰＥ６２に、１６ビ
ットＤＳＡＣＫを返す。
（Ｄ）ＢＣＵ状況コマンド 読取ＢＣＵ状況コマンドは、ＢＣＵ１５６の現在の状況
を読取ためにＳ／８８プロセッサ６２によって発行する
ことができる。そのコマンドは、第４５ＡＥ図に示すフ
ォーマットで、Ｓ／８８プロセッサ６２によってアドレ
ス・バス２４７じょうに配置される。すなわち、 ３１−００＝００７４０１０Ｃ−読取ＢＣＵ状況コマン
ド ＢＣＵ１５６は、第４５Ｆ図に示す状況をデータ・バス
上に配置し、ＤＳＡＣＫ（３２ビット・ポート）をバス
２６６ＰＥ６２上に配置する。第４５ＡＦ図に示すビッ
トは次のことをあらわす。
３１−２９＝アダプタ・バス・チャネル０状況−キーチ
ェック、アドレス・チェック ２８＝１＝最後のデータ・サイクル ０＝他の全てのデータ・サイクル ２７−２６＝アダプタ・バス・チャネル１状況−キーチ
ェック、アドレス・チェック ２５＝バッファが可用でない（キュー・セレクト・アッ
プ・コマンド） ２４＝１＝最後のデータ・サイクル ０＝他の全てのデータ・サイクル ２３＝アダプタ・バス・チャネル０タグ・ダウン ２２＝アダプタ・バス・チャネル１タグ・ダウン ２１＝ＢＳＭ読取同期チェック ２０＝ＢＳＭ読取セレクト・アップ要求／保留ラッチ １９＝ＢＳＭ書込セレクト・アップ要求／保留ラッチ １８＝キュー・セレクト・アップ要求／保留ラッチ １７＝読取メイルボックス進行中 １６＝ＢＳＭ読取進行中 １５＝ＢＳＭ書込進行中 １４＝キュー・セレクト・アップ進行中 ＢＣＵ状況ビット２１（ＢＳＭ読取同期チェック）は、
Ｓ／８８プロセッサ６２によって読取られた後、リセッ
トされることになる。このビットは、ＢＳＭ動作が完了
した時バス・アダプタ１５４及びＢＣＵ１５６バイト・
カウントが一致しないことを示す。それゆえ、再同期を
要するエラーが検出される。
ＢＳＭ書込動作の時、バス・アダプタ１５４は、全ての
データが受信されたことを示すために、タグ・ダウン２
６２ｂを活動化する。タグ・ダウン２６２ｂは次に、バ
ス・アダプタ１５４によって非活動化され、その時点で
状況表示子がＢＣＵ１５６に提供されＢＣＵ１５６によ
って獲得される。もしタグ・ダウンが１００μ秒以内に
非活動化されないなら、ＢＣＵ１５６はバス・アダプタ
１５４に対するキャンセル線（図示しない）を活動化す
る。このことは次に、バス・アダプタ１５４のＢＣＵ１
５６からの切り放しをもたらす。タグ・ダウン２６２ｂ
はまた、コマンド／状況バス２５２を介してはＢＣＵ１
５６に報告することがでないエラーを示すためにバス・
アダプタ１５４によって使用される。
（Ｅ）プログラムされたＢＣＵリセット ＰＥ６２によって発行されるプログラムされたＢＣＵリ
セットは、ＢＣＵ１５６に対する電源投入時リセットと
同一の機能を果たす。それは、ＢＣＵの任意の以上条件
をリセットするために、任意の時点で発行することがで
きる。しかし、このコマンドを実行するためには、ハー
ドウェアによってローカル・バス・サイクル（００７Ｅ
ＸＸＸＸ）が認識されなくてはならない。
このコマンドは、第４５ＡＧ図で示すフォーマットでＳ
／８８プロセッサによってローカル・アドレス・バス２
４７上に配置され、ここで、 ３１−００＝００７Ｅ００００−ＢＣＵリセット・コマ
ンド そのデータ・バス内容は、ＢＣＵ１５６によって無視さ
れることになる。ＢＣＵ１５６はＳ／８８プロセッサ６
２に対して、線２６６ａ、ｂ上でＤＳＡＣＫ（３２ビッ
ト・ポート）を返すことになる。
Ｅ２２．カウント、キー、及びデータ・フォーマット・
エミュレーション（第４６ＡないしＫ図） Ｓ／８８上でのＳ／３７０ＤＡＳＤのエミュレーション
について、Ｓ／３７０Ｉ／ＯプログラムをＳ／８８プロ
セッサ及びＩ／Ｏ装置によって実行することができるよ
うな好適な様式を示す例によって説明しよう。Ｓ／３７
０は、オブジェクト・システムと呼ばれ、Ｓ／８８はタ
ーゲット・システムと呼ばれる。オブジェクト・システ
ムのためのＤＡＳＤ（直接アクセス記憶装置）データ
は、エミュレーション・フォーマットでターゲット・シ
ステムによって維持される。Ｓ／３７０プロセッサで走
るＳ／３７０コードは、オブジェクト・システム・ソフ
トウェアと呼ばれる。以下の説明は３つの部分に分けら
れる。
（１）オブジェクト・システム−ここでは、既存のＳ／
３７０直接アクセス記憶製品によっ使用されるカウン
ト、キー、及び記録フォーマットの簡単な説明を与え
る。
（２）ターゲット・システム−ここでは、ＤＡＳＤプロ
グラム・インターフェース・モデルを説明する。
（３）エミュレーション・フォーマット−ここでは、使
用されるエミュレーション・フォーマットへのオブジェ
クト・システム・フィールドのマッピングを説明する。
（４）エミュレーション機能−ここでは、エミュレーシ
ョン機能へのオブジェクト・システム機能のマッピング
を説明する。
（１）オブジェクト・システム ＤＡＳＤ物理的媒体は、シリンダと、トラックに区画さ
れる。そのめいめいの数及び容量は、ＤＡＳＤのタイプ
及びモデルで異なる。各シリンダは、２バイトのシリン
ダ番号（ＣＣ）によってプログラムがアドレス可能であ
り、シリンダ内の個々のトラックは、めいめいが２バイ
トのヘッド番号（ＨＨ）によってアドレス可能な個別の
読取／書込ヘッドによってアクセスされる。トラックの
物理的位置は、そのシリンダ及び与えられ、それゆえ、
４バイト・トラック・アドレス（ＣＣＨＨ）によって指
定される。各トラックは、ホーム・アドレスと、トラッ
ク記述子（レコード０）と、１つまたはそれ以上のデー
タ・レコードを有する。各レコードのサイズはプログラ
ム可能である。そして、ホーム・アドレス及びレコード
・サイズがトラック上に書かれる時、そのトラックはフ
ォーマットされたと称される。全てのトラックは、その
トラック・インデックスから次のトラック・インデック
スへとフォーマットされる。第４６Ａ図は、そのような
１つのトラックを示す。
物理的媒体上に記録された情報の基本的単位は、８つの
ビットからなるデータ・バイトである。データ・バイト
のグループが領域を構成し、装置は、それらの領域の間
にギャップを書き込むことによってこれらの領域を分割
する。各レコードは２つの（カウント、データ）または
３つの（カウント、キー、データ）領域からなり、一
方、ホームアドレスは、１つだけの領域からなる。オブ
ジェクト・システム・レコードを構成する３つの領域
は、カウント、キー（オプション）、及びデータであ
る。
カウント領域は、次のようなフィールドを含む。
Ｆ フラグ １バイト トラック条件、論理レコード・
トラック・オーバーフローをあらわす。
ＣＣＨＨ トラック・アドレス ２バイト トラックが
物理的に位置するシリンダ及びヘッド番号を示す。
Ｒ レコード番号 １バイト トラック上のレコードの
順次番号を示す。
ＫＬ キー長 １バイト キー領域中のバイト数を示
す。
ＤＬ データ長 ２バイト データ領域中のバイト数を
あらわす。
ＥＣＣ エラー・コード ２バイト エラー検出／訂正
コードとして使用される。
キー領域は、次のようなフィールドを含む。
（もしＫＬ＝０なら、この領域及びそのギャップは、省
略される）ＫＥＹ キー ＫＬバイト ユーザー・デー
タ ＥＣＣ エラー・コード ２バイト エラー検出／訂正
コードとして使用される。
データ領域は、次のようなフィールドを含む。ＤＡＴＡ
データ ＤＬバイト ユーザー・データ ＥＣＣ エラー・コード ２バイト エラー検出／訂正
コードとして使用される。
各トラックの最初の領域は、ホーム・アドレスである。
それは、次のフィールドを含む。
Ｆ フラグ １バイト トラック条件を示す。
ＣＣＨＨ トラック・アドレス ２バイト トラックが
物理的に位置するシリンダ及びヘッド番号を示す。
ＥＣＣ エラー・コード ２バイト エラー検出／訂正
コードとして使用される。
レコード０（トラック記述子）は常に、ホーム・アドレ
スに続く最初のレコードである。好適なプログラミング
・システムにおいては、レコード０ ＣＣＨＨフィール
ドは、そのトラックが欠陥としてフラグされた場合の代
替トラックを決定する。キー長は、レコード０の場合通
常ゼロである。キー領域はオプションであって、もし存
在するなら、１乃至２５５バイトを含むことができる。
レコードの数は、フォーマット書込ＣＣＷコマンドが、
カウント、キー及びデータ領域を書込時に決定される。
レコードがフォーマットされた後、ユーザー・データ領
域はそのトラックの隣接レコードを破壊することなく読
取り、または再書込することができる。もしレコードが
再フォーマットされたなら、そのトラック上のそれに続
くレコードが破壊される。
（２）ターゲット・システム ＤＡＳＤ（第４６Ｂ図）は、１から順次的に番号付けさ
れた４０９６ブロックのデータを含むファィルの形式で
Ｓ／８８マイクロコードに提供される。エミュレーショ
ン機構は、オブジェクト・システム・フォーマット及び
機能を、使用可能なターゲット・システム・フォーマッ
ト及び機能の組合せにマップする。
（３）エミュレーション・フォーマット オブジェクト・システムにおけるＤＡＳＤの物理的パラ
メータは、タイプとモデルによって異なる。ＤＡＳタイ
プとモデルは、さまざまなパラメータとともに、ターゲ
ット・システム・ファィル（第４６Ｃ図）の最初のデー
タ・ブロック（情報）に維持される。このファィルの残
りは、エミュレートされたオブジェクト・トラック・デ
ータ（第４６Ｃ図）を含む。各トラック毎に必要とされ
るターゲット・システム・データ・ブロックの数は、最
初のデータ・ブロックに維持されているパラメータであ
る。ＣＣＨＨ＝００００で始まる、オブジェクト・シス
テム中の各トラックは、ターゲット・システム・ファィ
ル中に順次的に維持される。その開始ブロック番号は、
ＣＣＨＨと、情報ブロック中に維持されるオブジェクト
・ディスク・サイズが与えられると計算することができ
る。
エミュレートされた各トラック（第４６Ｄ図）は、現在
そのトラック上に存在するレコードのディレクトリと、
ディレクトリ・ヘッダと、各レコードのユーザー・デー
タ（キー、データ）を含む。そのディレクトリは、特定
のレコードのためのデータを探し出し、レコードまたは
キー上の検索動作を実行し、トラック上の最後のレコー
ドにアクセスし、トラック・オーバーフローを処理する
ために使用される。
オブジェクト・システム・データは、維持、暗示的に保
持、及び維持しない、という３つの様式の１つでエミュ
レーション環境で処理される。
全てのギャップは不要であって、維持されない。ＥＣＣ
は、データの完全性がターゲット・システムによって維
持されるので、作成されずまた維持されない。ターゲッ
ト・システムによって提案されるプログラム・モデルが
全ての障害的物理表面領域を除去するので、オブジェク
ト・システム中の代替トラックが障害のない様式で実現
される。
このことは、トラック条件を示すフラグ・バイト（Ｆ）
が維持されず、オブジェクト・システム・ソフトウェア
によって書かれるフラグ・バイトが有効性のためチェッ
クされ棄却されることを意味する。
オブジェクト・システム・ソフトウェアによって渡され
るＣＣＨＨ（トラック・アドレス）は、ターゲット・シ
ステムＤＡＳＤファィル中のエミュレートされたトラッ
クの位置を計算するために使用される。それは、後述す
るトラック・ヘッダ中に維持されるが、エミュレートさ
れたトラックのカウント及びホーム・アドレスを通じて
増加しない。ホーム・アドレスは、明示的領域としては
維持されない。やはりオブジェクト・システム・ソフト
ウェアによって渡されるレコード番号（Ｒ）は、暗示的
に維持され、明示データとしては現れない。
各レコードの、ユーザー・データ、オプションのキー及
びデータ・フィールドは、トラック・ディレクトリ（第
４６Ｄ図）の直ぐ後に続くエミュレートされたトラック
に順次的な様式で維持される。
オブジェクト・システム・データの残り（Ｆ（論理レコ
ード・トラック・オーバーフロー）、ＫＬ及びＤＬ）
は、トラック・ディレクトリに維持される（第４６Ｅ
図）。ディレクトリ・エントリは、Ｆと、ＫＬと、ＤＬ
と、レコード毎のユーザー・データ（キー及びデータ）
に対するポインタｐを含む。第４６Ｅ図は、ヘッダと、
ディレクトリ及びユーザー・データ構成と、エミュレー
トされたトラックのターゲット・システム４ＫＢブロッ
クに対するマッピングを示す。ポインタｐ０−ｐ２は、
ユーザー・データ・レコード０−２の開始アドレス（４
ＫＢブロック内の）を指し示す。
（４）エミュレーション機能 この章は、オブジェクト・システムのＤＡＳＤ ＣＣＷ
コマンドのいくつかを与える点での、上述のエミュレー
ション・フォーマットの使用に関連するものである。第
４６Ｆ乃至Ｋ図は、包括的に、読取及び書込動作の間
に、オブジェクト・システム・ソフトウェアによって転
送されるデータを表す。ホーム・アドレスに関連するＣ
ＣＷ動作の場合、第４６Ｆ図のＦ及びＣＣＨＨが計算さ
れ、あるいはチェックされるが、エミュレートされたト
ラックにはなにも書かれない。
レコード０に係わるＣＣＷ動作の場合（第４６Ｇ図）、
ＣＣＨＨ及びＲフィールドがチェックされるが何も書か
れない。ＫＬ及びＤＬフィールドは、適切なディレクト
リ・エントリとの間で転送される。レコード・ゼロは、
ユーザー・データ領域中へのオフセット・ゼロにある。
カウントに関与するＣＣＷ動作は常にヘッドをトラック
中の次のレコードへと向き付ける（第４６Ｈ図）。キー
及びデータに係わるＣＣＷ動作の場合、ユーザー・デー
タの位置及びサイズがディレクトリ中に見出される（第
４６Ｉ図）。カウント、キー及びデータに関与するＣＣ
Ｗ動作は読取／書込ヘッドをトラック中の次のレコード
へと向き付ける（第４６Ｈ図）。多重カウント、キー及
びデータに係わるＣＣＷ動作の場合、処理は、次のディ
レクトリ・エントリで始まり、最後の有効ディレクトリ
・エントリまで続く（第４６Ｋ図）。
Ｅ２３．Ｓ／８８とＳ／３７０による実記憶１６の共有 （１）序論 さて、１つのまたはそれ以上のＳ／３７０プロセッサの
ための実（物理的）記憶１６における１つのまたはそれ
以上の領域の「盗取」と、記憶１６の管理及びマッピン
グについて詳細に説明する。
関連する図は次のとおりである。
第１０図は、Ｓ／８８仮想記憶１０６及び物理記憶１６
と、Ｓ／３７０プロセッサ２１、２３と、２５、２７
と、２９、３１のためのＳ／３７０物理的記憶領域１６
２−１６４の割り振りについて概念的に示す図である。
第４７図は、Ｓ／８８物理記憶１６からＳ／８８領域を
獲得する方法を動的に示している。
第４８Ａ乃至Ｋ図は、マッピングがＳ／３７０記憶領域
の獲得を許容するように制御されるＳ／８８記憶管理に
おいて使用されるような既知の仮想／ソフトウェア・マ
ッピングを示している。
記憶１６は、４ＫＢページ及び、各４ＫＢページ毎に１
つの複数の記憶マップ・エントリ（ｍｍｅ）に分割さ
れ、合弁して記憶１６全体をマップするｍｍｅアレイ
（第４８Ａ図）に含まれる。使用のため割当てられてい
ないエントリは、各エントリ（第４８Ａ図）においてリ
スト中の前及び次のエントリの物理記憶ページ（ポイン
タ）を含めることによって「自由リスト」に結び付けら
れる。Ｓ／８８オペレーティング・システムのソフトウ
ェア・ポインタは常に、自由リストの開始点を指し示
す。物理記憶ページは、この自由リストの開始からさま
ざまなプロセスに割当てられ、自由リストに戻されるペ
ージは、好適には自由リストの開始点に配置される。そ
の「前及び次の」ページ番号及び自由リストの開始に対
するソフトウェア・ポインタは、適切に更新される。
システム／８８がブートされる時、これらのエントリ
は、連続的なアドレス順に自由リストに配置され、この
時点次はわずかな数のページしか使用には割当てられな
い。それゆえ、自由リストから割当てに利用可能な記憶
１６の大きい連続領域が存在する。それゆえ、ブート時
点で記憶領域（例えば１６２、１６３、１６４）はＳ／
３７０プロセッサから「盗取」しなくてはならない。そ
の後、ページが必要に応じて自由リストから割当てられ
自由リストに戻されるにつれて、自由リスト上の大きい
連続ブロックは、細分化されて最早利用可能ではなくな
る。もし連続的なＳ／３７０領域を作成しようとする試
みがなされたとしたら、全てのプロセスを停止し、十分
な連続領域が可用となるまでさまざまなプロセスに既に
割当てられている記憶ブロックを再割当てするために複
雑なルーチンを実行する必要がある。
後述するアプリケーション・プログラムＥＸＥＣ３７０
におけるサービス・ルーチンが、Ｓ／８８オペレーティ
ング・システムからＳ／３７０記憶領域を「盗む」ため
の機能を与える。
（２）Ｓ／８８記憶１６のマッピング しかし、先ず最初に、第４８Ａ乃至Ｋ図を参照して、Ｓ
／８８主記憶１６の管理／マッピングの好適な態様につ
いて説明する。第４８Ａ図は、プロセスの仮想アドレス
空間を維持するためにＳ／８８オペレーティング・シス
テムによってセット・アップされるソフトウェア構造の
簡単な概要図である。そのソフトウェア構造は、次のよ
うな要素からなる。
pte−処理テーブル・エントリ（プロセスをあらわす） pmb−プロセス・マップ・ブロック。互いに連鎖される
と、それらは、この処理の仮想アドレス空間のための、
apteに対する（pmeの）ポインタを含むことになる。
pmbp−チェインの最初のpmbに対するpte中のポインタ pme−pmbに含まれる（apteを指し示す）プロセス・マッ
プ・エントリ mme−物理的記憶マップ・エントリ。mmeアレイ中に含ま
れると、システム、すなわち記憶１６中の物理記憶の４
ＫＢページ毎に１つのmmeが存在する。
apte−アクティブ・ページ・テーブル・エントリ。apt
ブロック中に含まれると、システムの各固有仮想ページ
毎に１つのapteが存在する。
vpn−プロセスの仮想アドレス空間内の仮想ページ番号 pmt−プロセス管理テーブル。システムの各プロセス（p
te）に対してpmt中にポインタptepが存在する。
ptep−１つのプロセスに対するプロセス・テーブル・エ
ントリ・ポインタ 第４８Ａ図の記憶マップ構造は、記憶管理ユニット１０
５（第１０及び４７図）によって使用される。これは、
１つまたはそれ以上のmmeアレイ（第４８Ｃ図）からな
り、好適な実施例では、５１２個の順序付けられたmme
を含む。各mmeは、１つの４ＫＢの実記憶をあらわし、
それゆえ、mmeアレイは、５１２×４ＫＢ＝２ＭＢの連
続的記憶をあらわす。
第４７図の記憶マップ・アレイは、概念的には、連続的
順序で配列されたmmeアレイの全てのをあらわしてい
る。
mmeは、通常、３つのリストのうちの１つに連糸され
る。
１）使用済みリスト、プロセスに割当てられたmme ２）リクレーム・リスト、自由リストに返却されるべき
mme ３）自由リスト、プロセスに割当て可能なmme。mmeが１
つのリストから別のリストに移動される時、それらのポ
インタは適切に更新される。
もしそれがリスト上にないなら、それらは、恒久的に結
び付けられたページをあらわすかまたは、過渡的状態に
ある。記憶管理ユニット１０５によって使用されるmme
データ構造は、第４８Ｂ図で示す３つのリスト・ポイン
タを含み、ここで、 フラグは、 連結済み ページが連結されている Ｉ／Ｏ進行中 ディスクＩ／Ｏが今進行中 書込み このフレームのための最後の（または現在
の）Ｉ／Ｏがディスクに対する書込みであることを示す 接続済み ページが、ハードウェア・レジスタ中にＰＴ
Ｗ（物理的テーブル・ワード）をもつ 変更済み 変更ビットの最終参照 未使用（２） クリーンアップ取り戻し クリーンアップするように通
知 未使用（１） 解放取り戻し このページをクリーンし、解放するよう
に通知 ページ・フォールト このページ上でpfが待っている 次のmme 次のmmeに対するppn（物理的ページ番号） 前のmme 前のmmeに対するppn アドレス メモリ中にある間の、ディスク・アドレス aptep このページのためのapteに対するポインタ 「次の」及び「前の」mmeフィールドが、連鎖リスト
（使用済み、リクレーム、自由リスト）を作成するため
に使用される。
Ｓ／８８の物理的記憶がＳ／３７０記憶領域のために捕
獲されるとき後述のように変更されるのが、次のmme及
び前のmmeに対する物理的ページである。好適な実施例
では、各mmeアレイ（第４８Ｃ図）が１２８個のポイン
タのアレイであり、そのめいめいがmmeアレイの仮想ア
ドレスである。最初のｎ個のポインタは、全てのmmeア
レイの順序リストである。残り１２８−ｎ個のポインタ
は、ＮＵＬＬである。このことは、１２８×２ＭＢ＝２
５６ＭＢの実記憶を追跡する能力を与える。これらの各
ポインタは、物理ページ番号（ppn）と呼ばれる、物理
アドレスの１６個の高位ビットをもち、特定のmmeに対
するポインタとして使用される。ppnの７つの高位ビッ
トは、mmeアレイを選択し、ppnの９つの下位ビットがそ
のアレイ内のmmeを選択する。物理アドレスの１２個の
下位ビットは、記憶１６の実（物理）ページへのオフセ
ットである。
メモリ・マップ情報構造（第４８Ｄ図）は、マップのた
めに使用されるメモリを追跡するために使用され、ここ
で、 mmeマップinfop−１ 最初のmmeマップ情報構造に対す
るポインタ 次のmmeマップinfop 次のmmeマップ情報構造に対する
ポインタ ｎページ このマップによって使用される４Ｋページの
実メモリの番号（最大１６） ページ毎（１６） その構造の残りは、ページ毎の情報
のアレイである。
ppn このページのためのmmeに対する物理的ページ番号 アクティブ・ページ・テーブル・エントリ（apte）は、
仮想記憶を追跡するために使用される。apte構造（第４
８Ｅ図）は、仮想記憶の所有者と、ページの仮想アドレ
スと、ページ・フォールトである場合のディスク・アド
レスの実メモリ・アドレスを示す。
もし２つの以上のプロセスが同一の仮想空間を共有して
いるなら、その全てのプロセスは、apteトレーラ（第４
８Ｇ図）によって識別され、各仮想ページ毎のapteがそ
のトレーラを指し示す。
apte構造は、次のものを含む。
アドレスについて、 実アドレス （フラグmmeが１に割当てられている） ４Ｋページ ディスク・アドレス （フラグmmeが０に割当てられて
いる） もしこのapteが自由リスト上にあるなら次の自由apteの
アドレス フラグについて、 プロセス毎に 他のプロセスと共有されていない仮想ペ
ージ フォークされたページ プロセス毎に、ページがフォー
クされている mme割当て済み ページが記憶をもつ 待機 割当てられ、このページを待つ Ｉ／Ｏエラー ページ上でＩ／Ｏエラーが生じた apte解放 Ｉ／Ｏ完了時にこのapteを解放 ＣＰＵタイプ・パッチ ブート時にページがパッチされ
た 悪いアドレス、再割当てエラーが、新しいアドレスを強
制した カウント このページを共有するプロセスの数vpage
仮想ページ番号。vpnは、２７ビットの仮想アドレスの
うちの最上の１６ビットからなる。process ptr 各プ
ロセス毎のpteのアドレス（もし共有された仮想メモリ
でないなら）またはaptトレーラのアドレス（もし共有
されたメモリなら）。
各apteは、１２バイト長であり、各アクティブ・ページ
・テーブル(apt)ブロック（第４８Ｆ図）中には２５６
個のエントリが含まれている。ブロック内のapteの相対
的位置は、意味がない。全ての未使用apteは、自由apte
pリスト上に連鎖される。もし追加的なapteが必要であ
り、リストがＮＵＬＬであるなら、新しいaptブロック
が結びあわされたヒープ中で割当てられる。
aptトレーラ（第４８Ｇ図）は、共有されたプログラム
領域のために使用され、結びあわされたシステム・ヒー
プ中で割当てられ、ＥＩＴＥ（実行可能イメージ・テー
ブル・エントリ）またはapteによって指し示される。プ
ログラム毎に（領域毎に１つ）４つのトレーラが存在す
る。トレーラは、システムをして、ページが除去される
ときそのページを指し示す全てのＰＴＷを見出させるも
のである。
aptトレーラ構造は、次のものを有する。
n procs このトレーラを使用しているプロセスの番号 ｖベース この領域の第１の仮想ページ（領域ベースvp
n） ｎページ 領域中のページの数 ユーザー トレーラ・ユーザーのビットマップpp info
(o：nnp)この構造の残りの部分は、プロセス毎のアレイ
情報である。
npp アレイのサイズ n ptws この時点で接続されているＰＴＷの数 aptep このページのＡＰＴＥに対するポインタ プロセス・テーブル・エントリ(pte)（第４８Ｈ図）
は、プロセスを管理するために必要な情報を含む。それ
は、そのプロセスの仮想アドレス空間についての情報を
含む。各ページ・エントリは、次のものを含む。
最初のpmbポインタ このプロセスのpmbのリスト中の最
初のpmbに対するポインタ マップ・ルート・テーブル物理アドレス 物理マップの
物理アドレス マップ・ルート・ポインタ物理アドレス 物理マップの
仮想アドレス マップ・ルート・ポインタvirt 仮想マップ・イメージ pdrポインタ プロセス・データ領域毎のアドレス プロセス・マップ・ブロック構造（第４８Ｉ図）は、プ
ロセスの仮想空間を実メモリ空間にマップするために使
用され、次のものを含む。
nextp このプロセスの次のpmbに対するポインタ ベースvpnベース仮想ページ番号、このpmbの最初の仮想
ページ番号（６個の下位ビットは、ゼロとなる） マップ・アドレス マップの物理アドレス pme プロセス・マップ・エントリ０−６３、この構造
の残りの部分は、ページ毎のアレイの情報である。この
アレイへのインデックスは、vpnの下位６ビットであ
る。
フラグについて、 mem未使用（１）での使用 使用済みページのコピーが
メモリ中にある。
フェンス このページは、フェンス・ページである。
接続済み 入来した時このページを接続する 書込み時コピー 書き込まれた時コピー パッチ済 ページは、パッチされたコード・ページであ
る。
ufence ユーザー・フェンス・ページ さらに、 aptep このページのＡＰＴＥに対するポインタ プロセス管理テーブル（第４８Ｊ図）は、スケジューラ
によって使用される情報を含み、それには、システム中
の全てのプロセスに対するポインタptepのリストと、シ
ステムで可用なページの数と、関与するページの数を含
む。
第４８Ｋ図の物理テーブル・ワード(ptw)は次のものを
含む。
acl ptwアクセス・コード ppn 所望するページの物理ページ番号 ac2 ptwアクセス・コード ｕ このptwは、使用されている （３）スタートアップ手続き システム／８８は、システムをパワーオンし、スタート
アップ・ファイルに含まれるプログラム及びデータ・モ
ジュールをブートするスタートアップ手続きを含む。
自動スタートアップ時、プログラム可能読み取り専用記
憶（ＰＲＯＭ）１８１（第１２図）がＳ／８８及びＳ／
３７０素子上で診断及び自己テストを走らせる。このタ
スクの完了時、ＰＲＯＭ１８１がマスター・ディスク
（図示しない）からＳ／８８オペレーティング・システ
ムをロードするユティリティ・プログラムを読む。
モジュール・スタートアップ・コードは、全ての構成さ
れた装置及びディスクを初期化し、システム・カレンダ
・クロックから内部クロックをセットする。このファイ
ルは、モジュールをスタートアップするための手続きの
一部としてオペレーティング・システムが実行するコマ
ンドを含む。この手続きは、次の機能を含む。
そのモジュールに接続されたボード、ディスク及び装置
の構成を指定するテーブル・ファイルを読み取ること、 そのシステム内のモジュールを識別すること、 さまざまなシステム・サービス・ルーチンを開始させる
こと。
このモジュール・ファイルは、新しいシステムを構成す
るに十分なデータを供給し、カスタマによって、その必
要条件に適合するように変更することができる。Ｓ／８
８主記憶１６からＳ／３７０領域１６２−１６４を捕獲
するために、モジュール・スタートアップ・コード・コ
マンド・ファイル中にはあるステートメントが挿入され
る。例えば、３つのＳ／３７０プロセッサ２１、２３
と、２５、２７と、２９、３１及び、該プロセッサのた
めのＳ／３７０記憶領域１６２、１６３と１６４をもつ
第１０図の構成を想定すると、モジュール・スタートア
ップ・コード・コマンド・ファイル中には次のようなス
テートメントが挿入される。
Ｓ／３７０プロセッサ＃１ＶＭ８メガバイト・スタート Ｓ／３７０プロセッサ＃２ＡＩＸ４メガバイト・スター
ト Ｓ／３７０プロセッサ＃３ＶＳＥ１６メガバイト・スタ
ート （４）Ｓ／３７０サービス・ルーチン 各Ｓ／３７０スタート・コマンドは、特定の＃１、＃２
または＃３プロセッサのために、記憶１６から実記憶空
間のブロックを「盗む」ためにソフトウェア・ルーチン
を実行させる。次に、適当なＳ／３７０オペレーティン
グ・システムが、「盗まれた」実記憶空間中にＩＰＬさ
れる。ソフトウェア・ルーチンの機能は、Ｓ／８８記憶
から記憶領域を獲得し、それらの領域を適当な時点で置
き換えることである。これらの機能を実行するために、
５つのサブルーチンが使用される。
Ａ）このサブルーチン、Ｓ／３７０記憶置換は、Ｓ／８
８オペレーティング・システム・テーブルから物理記憶
のブロックを抽出する。このブロックのベース・アドレ
スは、メガバイト境界上にあり、そのサイズは、メガバ
イト単位の整数値である。
用法： declare S/370 displace_stor entry( binary(15), binary(15), binary(15))； call S/370 displace_stor(nブロック,ppn, エラーコード）； 引数-nブロック（入力）所望の連続メガバイトの数 ppn（出力）ブロック中の実記憶の最初の下位または高
位４Ｋページの物理ページ番号。ppnの下位８ビットは
ゼロとなり、そのブロックのベース実アドレスは、４０
９６＊ppnとなる。
エラーコード（出力） 空き不十分−少なくとも１ＭＢを配置するために利用可
能な十分な連続自由ブロックがない。
過小供与−配置されたＭＢの数が必要量より小さい。
Ｂ）サブルーチンＳ／３７０記憶置換は、Ｓ／８８オペ
レーティング・システム・テーブルに、物理記憶のブロ
ックを返す。
用法： declare S/370 replace_stor entry( binary(15), binary(15), binary(15))； call S/370 replace_stor(nブロック,ppn, エラーコード）； 引数-nブロック（入力） 返されている連続メガバイトの数 ppn（入力） ブロックのベースの物理ページ番号。ppnの８つの最下
位ビットはゼロでなくてはならない。
エラーコード（出力） 自由接続不可−ＶＯＳに記憶を返そうと試みる前に、Ｓ
／３７０記憶クローズを使用しなくてはならない。
Ｃ）サブルーチンＳ／３７０記憶オープンは、以前に配
置された物理記憶の一部、または全てを呼び出し側の仮
想アドレス空間に接続し、その仮想ページ番号が返され
る。おのおののpte及びpmeが形成され、仮想から実への
マッピングが確立される。そのアクセス・コードは、
「読取／書込」であり、記憶が接続される。
用法： declare S/370_open_stor entry( binary(15), binary(15), binary(15), binary(15))； call S/370_open_stor(nブロック， ppn, vpn, エラーコード）； 引数： ｎブロック（入力） 要求される連続的メガバイトの数 ppn（出力） その領域の最初の４Ｋページの物理ページ番号。ppnの
下位８ビットはゼロとなる。
vpn（出力） その領域の最初の４Ｋページの仮想ページ番号。ppnの
下位８ビットはゼロとなり、仮想アドレスは、4096*vpn
となる。
エラーコード（出力） 返されるエラーコード Ｄ）サブルーチンＳ／３７０記憶クローズは、以前にオ
ープンされた物理記憶の一部、または全てを呼び出し側
の仮想アドレス空間から切り放す。適切なapte及びpme
がＳ／８８オペレーティング・システムに返され、おの
おののpte及びpmeが形成され、仮想から実へのマッピン
グがフォールトされる。物理記憶はＳ／３７０配置記憶
ルーチンに戻される。
用法： declare S/370_close_stor entry( binary(15), binary(15), binary(15))； call S/370_close_stor(nブロック， vpn, エラーコード）； 引数： ｎブロック（入力） 戻される連続的メガバイトの数 vpn（入力） 戻される領域の最初の４Ｋページの仮想ページ番号。
エラーコード（出力） 返されるエラーコード Ｅ）空取得は、ＳＴＡＲＴ＿３７０ルーチンによって呼
ばれるサブルーチンである。それは、上記４つのプログ
ラムを実行することができるように、ＳＴＡＲＴ＿３７
０プログラムをＳ／８８監視モードにおく。ＳＴＡＲＴ
＿３７０が一旦監視モードにあると、Ｓ／８８オペレー
ティング・システムから記憶のブロックを除去し、記憶
を各Ｓ／３７０プロセッサに再割当てするために、ベク
タ・ポインタを変更することができる。
このサブルーチンは、メモリ割当てを変更し、Ｓ／８８
プロセッサの割り込みレベル６のマニュアル・ベクタを
変えるために使用される。カスタマは、システム・テキ
ュリティ上の理由から、この呼び出しに対する知識、ま
たはアクセスを与えられない。
用法： declare S/370_gain_freedom entry( binary(15), binary(15))； call S/370_freedom(give_take, エラーコード）； 引数 give_take（入力） 値０は呼び出し側を、アプリケーション・ユーザー状態
に戻し、別の値は呼び出し側を、監視状態にセットす
る。
エラーコード（出力） 戻されたエラー・コード 上述のサブルーチンの機能は、次のとおりである。
Ｓ／３７０置換記憶 １）空を獲得し、mmeアレイ自由リストをロックする。
２）隣接自由mmeの最大のストリングを探して自由リス
トを検索する。
３）両端をＭＢ境界に丸め、ストリング中の４ＫＢブロ
ックの数である、nblkを計算。
４）もしnblk＞ｎブロックなら、nblkをｎブロック（必
要な４ＫＢの数）にセットし、ベースppn境界を変更。
５）自由リストからmmeの選択したストリングを外す。
６）システム可用カウントからｎページを引く。
７）mmeアレイ自由リストをロック解除し、空きを供
給。
８）ppn＝ベースppn もしnblk＜ｎブロックならrc＝エラー もしｎブロック＜＝０ならrc＝エラー もしエラーなしならrc＝０ Ｓ／３７０記憶置換 １）全てのエントリが接続されている訳ではないことを
チェックし、フラグをゼロにセットし、mmeを適切に連
鎖させる。もし問題が生じたらエラーを返す。
２）空きを獲得し、mmeアレイ自由リストをロックす
る。
３）mmeを繋ぎあわせるための良好な位置を求めて自由
リストを検索する。
ａ．ベースppnの隣の最初の候補 ｂ．リストの最後の第２の候補 ４）ブロックの全体を自由リスト上に繋ぎあわせる。
５）システム可用カウント中にnpageを追加する。
６）mmeアレイ自由リストをロック解除し、空きを供給
する。
Ｓ／３７０記憶オープン １）このプロセスのテーブル・エントリを見出し、pmp
境界上のその仮想記憶中に、ＭＢのｎブロックに十分な
大きさの穴を見付ける。その要求にサービスするのに十
分な配置されたmmeがあることを確認する。もし問題が
あるならエラーを返す。
２）もし必要なら、pmb及びapteのために、接続された
空間を割り振る。
３）構造全体をセットアップする： mme連結及び接続済み mme.aptep-＞apte pme.aptep-＞apte 全てのフラグが適切にセットされた apte.ptep-＞pte ４）新しく構成されたpmbチェインをタスクのpmbチェイ
ンに結び付ける。
記憶クローズ １）このプロセスのテーブル・エントリを見出し、$ope
n_storageによって構成されたpmbを見出す。もし何も見
付からないなら戻る。
２）これらのpmbをプロセスのpmbチェインから切り放
す。
３）各apte毎に、実記憶マッピングをフォールトするた
めにsetup_ptwを呼び出す。
４）ＯＳに対して、pmbとapteのための連繋された空間
を返す。
５）mmeを、記憶配置ルーチンに戻す。
空き獲得 １）give_take引数のアドレスを取得 ２）もし空きを放棄するなら、ステップ７へ行く。
以下のステップは、空きを獲得する。
３）ＯＳに、監視状態にある間に呼び出し側に戻らせる
トラップ１３を実行。
４）ユーザー・スタック・アドレスを取得して、システ
ム・スタック・ポインタとスワップ ５）ユーザー・スタック・ポインタ中でシステム・スタ
ック・アドレスをセーブ ６）ユーザー・スタック上で監視モードにある呼び出し
側に戻る。
以下のステップは、空きを放棄するものである。
７）セーブされたシステム・スタック・アドレスを戻
し、システム・スタック・ポインタへスワップする。
８）ユーザー・スタック・ポインタ中でシステム・スタ
ック・アドレスを置換 ９）トラップ・ハンドラがステップ１１へ戻るようにス
タックを変更 １０）トラップ・ハンドラへ戻る。
１１）トラップ・ハンドラがＯＳへ戻る。
１２）ユーザー・スタック上でユーザー状態にある呼び
出し側に戻る。
（５）mmeの選択されたストリングを自由リストから外
すこと ＦＩＲＳＴ ＭＭＥは、連鎖から外されるべきストリン
グ中の最初のmmeに関連し、ベースppnは、そのppn（物
理ページ番号）を含み、ＬＡＳＴ ＭＭＥは、そのスト
リングの最後のmmeの関連する。もしＦＩＲＳＴ ＭＭ
Ｅが自由リストの先頭にあるなら（その以前のmmeフィ
ールドは、ゼロに等しい）、自由リスト・ポインタは、
ＬＡＳＴ ＭＭＥの次のmmeフィールドに等しくセット
される。こうして、ＬＡＳＴ ＭＭＥに続くmmeは今や
自由リストの先頭にある。さもなければ、ＦＩＲＳＴ
ＭＭＥの以前のmmeの次のmmeフィールドがＬＡＳＴ Ｍ
ＭＥの次のmmeフィールドに等しくセットされる。もし
ＬＡＳＴ ＭＭＥに続くmme（その次のmmeフィールドは
ゼロではない）が存在するなら、ＬＡＳＴ ＭＭＥに続
くmmeの以前のmmeフィールドがＦＩＲＳＴ ＭＭＥのpr
ev mmeフィールドに等しくセットされる。
（６）ＳＴＣＩに対する記憶ベース及びサイズの書込み Ｓ／８８ ＯＳから記憶が「取得」された後、それは、
構成ファイルに記述された必要条件に従いＳ／３７０プ
ロセッサ間で区画される。構成アレイは、Ｓ／３７０プ
ロセッサのためのベースppn及びｎブロックを含むＳ／
８８カーネル記憶中に構築される。ｎブロックという用
語は、記憶の連続的なメガバイトを意味する。それは、
取得された（連鎖されていない）mmeの数を２５６で割
った値に等しい。各Ｓ／３７０プロセッサのためのＥＸ
ＥＣ３７０タスクがその個々のＳ／８８プロセッサ中が
開始される時、そのタスクは、ＳＴＣＩワードをアセン
ブルするために、対応するベースppn及びｎブロックを
使用する。このワードは次に、（ローカル記憶２１０ア
ドレス空間中の）仮想アドレス００７Ｅ０１ＦＣに書き
込まれ、Ｓ／８８オペレーティング・システムに透過的
なＳＴＣＩレジスタ４０４及び４０５（第３２Ｂ図）の
初期化を引き起こす。
第１９Ａ図及び第２０図に関連して以前に説明した切り
放し機構２１６及びＢＣＵインターフェース論理２５３
は、レジスタ４０４及び４０５を初期化するために使用
される。
しかし、好適な実施例では、第３２Ｂ図に示すように、
レジスタ４０４、４０５は、（ＢＣＵローカル・データ
・バス２２３に接続されるのではなくて）直接Ｓ／８８
プロセッサ・データ・バス１６１Ｄに接続される。論理
２１６のデコード論理２８０は、Ｓ／８８ハードウェア
からＡＳをブロックしＤＳＡＣＫをプロセッサ６２に戻
すために上記仮想アドレスをデコードする。レジスタ４
０４、４０５は、ＳＴＣＩ選択線４５８を介して論理２
５３からイネーブルされる。ＳＴＣＩワードのビット２
７−２０は、ＳＴＣＩ「ベース」アドレスを形成し、ビ
ット２３−２０は、Ｓ／３７０記憶「サイズ」値を形成
する。ビット１９−０はゼロである。
Ｅ２４．Ｓ／３７０によって開始されるＳ／８８割り込
みのための初期化機能 Ｓ／８８オペレーティング・システムの知識なくＳ／８
８中に在駐するＳ／３７０割り込みハンドラ・マイクロ
コードにＳ／３７０割り込みを指向するためのさまざま
なシナリオがある。以下その３つを説明する。
第１の方法は、Ｓ／３７０割り込みハンドラをＳ／８８
オペレーティング・システム第１レベル割り込みハンド
ラに、そのオブジェクト・モジュールの一部としてアセ
ンブルされるように挿入することによって、Ｓ／８８オ
ペレーティング・システム・カーネルを変更するもので
ある。割り込みベクタのテーブルは、割り込みハンドラ
・アセンブリ・ソース中に含まれ、そのベクタは、ソー
ス中で、Ｓ／３７０割り込みハンドラ・コードを指し示
すように変更される。
この方法は、次のようなＳ／８８アーキテクチャの方法
とは著しく異なる。
１）割り込みする各装置は、Ｓ／８８オペレーティング
・システムに対して、その装置と、そのパス名と、ボー
ド・アドレスを識別するファイル中に記入されなくては
ならない。
２）第１レベルの割り込みハンドラが割り込みを受領す
る時、それは、適当なフォーマットされたスタックをセ
ットアップし、全てのマシン状況とレジスタをセーブ
し、割り込みの有効性を検証し、その割り込みを、開発
者が特別に書いた装置割り込みコードを呼び出す「第２
レベルの」割り込みハンドラに渡す。
３）その割り込みコードが完了した時、その割り込みコ
ードは回復環境を扱うオペレーティング・システム割り
込みハンドラに制御を渡す。
上記第１の方法は、これを全て回避する。Ｓ／３７０割
り込みベクタをＳ／３７０割り込みルーチンを指し示す
ようにアセンブリすることによって、Ｓ／８８オペレー
ティング・システムによって実行される通常の割り込み
処理の全てを回避し、装置ファイルを介してＳ／３７０
を識別する必要はないのである。これは実際は、ハード
ウェアの代わりにコードが修正されているので、ソフト
ウェア切り放しである。この第１の方法は、所望の割り
込み機能を達成するためには最も迅速で最も安価な方法
である。しかし、この方法は、Ｓ／８８オペレーティン
グ・システムのその後のリリース毎に追加的なメンテナ
ンスを要することになる。少なくともそれは、カーネル
の結び付けを必要とし、もし割り込みハンドラが変更さ
れたならＳ／３７０コードは再挿入され、割り込みハン
ドラは再アセンブルされなくてはならない。
第１の方法は、システム・ブート後のオペレーティング
・システム割り込みハンドラの変更に関連する。第２０
図のハードウェア割り込み機構の説明に関連して使用さ
れることが意図されているのがこの方法である。
この第２の方法は、Ｓ／３７０割り込みコードをＳ／８
８オペレーティング・システム仮想アドレス空間に（好
適な実施例では００７Ｅ００００の直後に）配置するこ
とと、オペレーティング・システム・カーネル割り込み
ハンドラ中の適当な割り込みベクタの変更を要する。こ
の作業は、オペレーティング・システムが初期化された
後Ｓ／３７０初期化ルーチンによって行なわれる（同時
に、Ｓ／３７０初期化ルーチンが記憶を「取得」する。
初期化ルーチンは、Ｓ／８８オペレーティング・システ
ム・カーネル記憶領域を変更しているので、それは、前
記説明で記憶を「取得」するために示された様式で「空
きを獲得」する必要がある。この第２の方法は、Ｓ／８
８オペレーティング・システム・カーネルが新しくリリ
ースされる毎にメンテナンス修正を行う必要はない。し
かし、Ｓ／３７０割り込みは、Ｓ／８８オペレーティン
グ・システムが立ち上がって走る後でなければ機能しな
い。
第３の方法は、割り込みベクタ内容のハードウェア提供
であり、これは、Ｓ／８８オペレーティング・システム
・カーネルの変更が必要でない、すなわち、ベクタ・テ
ーブルで変更がなされないため好適な代替方法である。
この第３の方法は、Ｓ／３７０割り込みルーチンを既知
の読み取り専用記憶（ＲＯＳ）アドレスとしてＳ／８８
オペレーティング・システム仮想アドレスまたはＢＣＵ
ローカル記憶中に配置することを要する。その割り込み
ルーチン・アドレスは、Ｓ／３７０ハードウェアに対し
て、好適にはＲＯＳ中で可用でなくてはならない。この
方法を説明するために次のようなシナリオを提示してみ
る。
１）Ｓ／３７０（例えば、ＢＣＵ１５６中のＤＭＡＣ２
０９）が割り込み要求を活動化する。
２）Ｓ／８８プロセッサ・ユニット６２が割り込み肯定
応答、データ・ストローブ、及びアドレス・ストローブ
を活動化する。
３）ＢＣＵがデータ・バス２２３上に割り込みベクタ番
号（これは、分かりやすくするため全てゼロでもよい
し、ＲＯＳベクタ空間中へのオフセットでもよい）を配
置し、データ・ストローブ肯定応答を活動化する。この
ベクタ番号は、有効パリティの場合の除き、プロセッサ
６２に対しては影響を及ぼさない。
４）結局、プロセッサ６２は４バイト割り込みベクタを
入手するために記憶読取サイクルを実行することにな
る。
５）ＢＣＵは、（仮想アドレスによって）この特定記憶
アクセスを認識し、プロセッサ６２を記憶のアクセスか
ら切り放し、（Ｓ／３７０ ＲＯＳからゲートされた）
自己の４バイト割り込みベクタを提供する。Ｓ／３７０
ＲＯＳは、ＤＭＡＣに対して複数の、必要な数だけの
ベクタと、ＲＯＳボード同期化などを含む。
この方法は、Ｓ／３７０ハードウェアを同期化するなど
の目的でボード同期化の間の切り放しを可能ならしめる
が、追加のハードウェアを必要とする。
Ｅ２５．Ｓ／８８オペレーティング・システムを変更す
ることなく空きを獲得すること アプリケーション・プログラムが空きを獲得する、すな
わち監視状態を得る方法を記述する「Ｓ／３７０サービ
ス・ルーチン開始」における方法が上記で与えられた。
これは、Ｓ／８８オペレーティング・システム・カーネ
ルに追加すべき特殊にＯＳサービス・コール「トラップ
１３命令」ルーチンを書き込むことに関与する。
このトラップ１３割り込みルーチンは、そのトラップ命
令の直ぐ後に続く位置でトラップを発行するプログラム
を「呼び出す」だけのものである。トラップ割り込みル
ーチンは、監視状態にあるので、そのプログラムは、監
視状態に変わることになる。アプリケーション・プログ
ラム状態を再び得るには、アプリケーション・プログラ
ムは、割り込みスタック戻りアドレスを変更してトラッ
プ１３コールから、変更された割り込みスタック・アド
レスを使用して割り込みから脱出するトラップ１３割り
込みコードへと戻る。この方法は、Ｓ／８８オペレーテ
ィング・システムに割り込みルーチンを追加することに
係わる。
第２の方法は、当該ＯＳの変更を行わない。特殊レジス
タ（図示しない）がＢＣＵ制御記憶アドレス空間中に決
定され、それは、アプリケーション・プログラムによっ
て書き込まれた時に、上記割り込みを実現するための第
３の方法を使用して新しいＢＣＵ割り込みを引き起こ
す。アプリケーション割り込みルーチンは、ＢＣＵ読取
専用記憶（図示しない）に在駐させられ、トラップ１３
コードと同様に機能する。前に説明した空き獲得ルーチ
ンは、トラップ１３命令を発行する代わりにＢＣＵ特殊
レジスタに書込みを行うことを除けば、全く同一に機能
する。
Ｅ２６．Ｓ／８８オペレーティング・システムを変更す
ることなく記憶を獲得（ＳＴＥＡＬ）すること この第２の空き獲得実現構成を利用することによって、
「記憶の獲得」は、Ｓ／８８ソース・コードの再アセン
ブリやＳ／８８オペレーティング・システム・カーネル
の結合を必要としない。自由リストの先頭のアドレス
は、アプリケーション・プログラムに可用である。
さて、第４９図及び第５０図を参照して、単一化された
及び組のユニット２１、２３の電源投入及び同期化につ
いて説明する（Ｓ／８８プロセッサ・ユニットは、Ｓ／
３７０プロセッサ・ユニットのためのサービス・プロセ
ッサの役目を果たす）。
（１）序論 この章は、第４９図及び第５０図を参照して、第７図の
組みユニット２１、２３などの同期についてその状態を
決定し、制御しその環境をセットするハードウェア・レ
ジスタ、ラッチ、及び論理を手短に説明するものであ
る。
さらに、単一化された及び組のユニットの初期化、同期
化及び再初期化を達成するためのマイクロコード機能に
ついて説明する。先ず、単一化および組の環境の両方に
おいて、実質的にＳ／８８プロセッサ・ユニットの初期
化及び同期化なく機能するＳ／８８（好適な実施例）に
注目する。この動作方法は、手短にだけ説明する。さら
に、米国特許第４４５３２１５号の関連部分の説明につ
いてもここで繰り返す。
エラー・チェックは、ユニット２１の各Ｓ／８８プロセ
ッサ要素６０、６２（第８図）がＡバス４２及びＢバス
４４を駆動するのと同時に実行される。この同時的動作
は、バス構造を駆動する前にエラー・チェックを実現す
るプロセッサ・モジュール９中のＩ／Ｏユニットと対照
的である。プロセッサ・ユニット２１は、システムのス
ループットにはいかなる動作の遅延も望ましくないよう
にタイミングが十分に重要であるため、このように動作
する。プロセッサ・ユニットがバス構造を駆動している
期間のチェック論理によって知らせられたエラーは、そ
のユニットをして、システム・クロックの次のフェーズ
の間に、Ａバス・エラー信号及びＢバス・エラー信号の
両方をＸバス４６上に駆動させる。
その同一の時間フェーズの間に、障害中央処理装置（例
えば参照番号２１）は、レベル１保守割り込みをＸバス
４６上に駆動し、それを、相手中央処理装置（例えば、
参照番号２３）が受け取る。その時間フェーズの終り
に、障害装置は切り放され、相手装置からの問い合わせ
に応答する以外はバス構造上にさらに信号を駆動するこ
とができなくなる。この自動的切り放し動作は、Ａバス
またはＢバス上のアドレスまたはデータのどちらかでエ
ラーが検出された期間に、制御ユニットを通じてメモリ
・ユニット１６、１８と周辺装置のどちらになされるも
のであれ、読取または書込サイクルの取り消しを保証す
る。さらに、その同一の動作サイクルの間のデータ転送
は、相手障害中央処理装置のみを使用して反復される。
より詳しく述べると、比較器１２ｆは、処理区画１２ａ
がＡバス４２から受け取る入力データを、処理区画１２
ｂがＢバス上で受け取る入力データと比較する。それは
また、処理区画１２ａがトランシーバに印加する機能、
アドレス及びデータ信号（パリティを含む）を、処理区
画１２ｂが発生する対応信号と比較する。区画１２ａの
タイミング及び制御信号は、区画１２ｂからの対応信号
と比較される。内部制御信号のこの比較は、プロセッサ
要素６０、６２の内部動作をチェックし、障害の迅速な
検出を可能ならしめ、プロセッサ・ユニットの診断及び
保守に有用である。
比較器１２ｆに対する１つまたはそれ以上の対応入力信
号が異なる任意の時点で、比較器は、制御段８６に印加
される比較エラー信号を発生する。そのエラーは、デー
タ入来エラー、データ外出エラー、機能エラーまたはア
ドレス・エラーの結果である。それはまた、異なるタイ
ミングまたは制御信号に起因するサイクル・エラーまた
は制御エラーでもあり得る。パリティ・チェック回路に
よるエラーの検出は、制御段８６に印加されるパリティ
・エラー信号を発生する。制御段８６はその比較無効信
号に応答して、次のクロック・フェーズ（Ｎ＋１）でプ
ロセッサ・エラー信号を発生する。この動作に対する１
つの例外は、比較無効信号が読取動作の間の入力データ
信号の無効比較による場合に生じる。その場合、制御段
８６は、次のタイミング・フェーズに関してバス・エラ
ー信号が発生されない場合にのみプロセッサ・エラー信
号を発生する。バス・エラー信号は、バス構造３０にお
ける障害条件を示し、それゆえ、入力データの無効比較
が、処理区画１２ａまたは１２ｂではなく、バス構造３
０のＡバスまたはＢバス部分の障害の結果であったこと
を識別するものである。
プロセッサ・エラー信号の１つの機能は、論理回路をデ
ィスエーブルし以てユニット２１の処理区画１２中の全
ての動作を実質的に停止することにある。さらに、モジ
ュール９中の全てのユニットに、直前のフェーズの間に
バス上に配置された情報を無視するように、例えば、Ｃ
ＰＵバス転送を無視するように通知するために、Ａバス
・エラー信号とＢバス・エラー信号がＸバス４６に印加
される。Ｘバス４６には、相手のプロセッサ・ユニット
２３に、モジュール中のあるユニットが障害発生エラー
を検出したことを通知するために、レベル１割り込み信
号が印加される。
フェーズ（Ｎ＋２）の開始時点で、依然として障害信号
に応答する段８６は、能動的なバス・マスタ状況を終了
させる。この動作は、バス・エラー信号の終了によって
達成される。処理区画１２がマスタ状態から切り替わっ
た時、それは、トランシーバ中の全てのバス・ドライバ
をディスエーブルする。Ｓ／３７０トランシーバ１３も
また、トランシーバ１２ｅのドライバがディスエーブル
されるときはいつでも共通制御７５を介してディスエー
ブルされる。
同様に、プロセッサ・エラー信号がユニット２１の制御
段７５によって発生される時、制御段８６を介するトラ
ンシーバ１２ｅと、トランシーバ１３もまたディスエー
ブルされる。
こうして、プロセッサ・ユニット２１、２３は、マスタ
状態にあるときのみ、ドライバに印加されるバス・イネ
ーブル信号を発生するための必要に応じて、バス構造を
駆動することができる。プロセッサ・エラー信号は迅速
に、すなわち、次のタイミング・フェーズの終了時点
で、マスタ状況をターンオフする。ユニット２１の処理
区画１２がプロセッサ・エラー信号を発生する場合、相
手ユニット２３のＳ／８８処理区画は、実質的に割り込
みなしで動作を続ける。プロセッサ・エラー信号が書込
動作の間に発生した時、相手処理ユニット２３はそのデ
ータ転送を繰り返す。読取動作の間にプロセッサ・エラ
ーが生じた場合、相手ユニットはメモリが後のタイミン
グ・フェーズでバス構造に印加する反復されたデータを
読み込む。
さらに、相手ユニット２３は、診断ルーチンを開始する
ために、低優先順位割り込みであるレベル１割り込みに
応答する。プロセッサ・エラーの原因が過渡的な現象で
あるように見える場合、すなわち、診断ルーチンが何ら
かの障害またはエラー条件を識別しないとき、プロセッ
サ・ユニット２１は保守することなく動作へと復元する
ことができる。好適な実施例では、過渡的な障害の発生
は記録され、もしそれが任意に定めた回数繰り返すな
ら、そのプロセッサ・ユニットはさらに診断することな
くサービスまたは動作から電気的に離隔される。
ユニット２１、２３の各処理区画１２は、２つの組みユ
ニットをロックステップ同期させるために、典型的には
プロセッサ状況及び制御段８６にある論理回路を含む。
区画１２は、マスタ状況への遷移でロックステップ同期
化を達成する。各区画１２は、信号をバス構造に駆動す
るためにはマスタ状態になくてはならない。各ＰＲＯＭ
１８１に記憶された初期化シーケンスは典型的には組み
区画を同期化させ、どちらの処理区画も初期的にはマス
タ状態にない、すなわちターン・オンされていないよう
にすることを保証するための命令を含む。
ユニット２１、２３の処理区画は、初期化シーケンスで
は初期的には同期しておらず、一方がマスタ状態を達成
する前の多重フェーズ・サイクルの間に、他方のユニッ
トがマスタ状態を達成する。マスタ状態を獲得する一方
のユニットは、他方のユニットを選択した時点でマスタ
状態に持ってくるために、他方のユニットの動作のさら
なる初期化を制御する。
ユニット２１の処理区画１２が初期化されるとき、それ
は内部エラー・チェック信号を打ち消し、以てパリティ
無効信号または比較無効信号がプロセッサ・ホールド信
号を発生するのを防止する。そのかわりに、区画１２は
典型的にはＰＲＯＭ１８１に記憶されているテスト・ル
ーチンを実行する。このテスト・ルーチンは、プロセッ
サ・エラー信号をもたらし得るあらゆる条件に対処する
ものである。めいめいの可能的な障害条件が生成される
とき、処理区画は、対応する障害報告信号が実際に発生
されたかどうかを調べるためにテストする。以て、エラ
ー・チェック信号が存在しないことは、そのプロセッサ
・ユニットがマスタ状態を達成することを禁止し、その
結果、この論理実行ルーチンの間に発生された障害がそ
のプロセッサ・ユニットを停止させず、バス構造３０に
報告されない。ＰＲＯＭ１８１中のテスト・ルーチン
は、エラー・チェック信号を確認して、そのプロセッサ
をして、このチェック・ルーチンの成功裡の完了のとき
のみマスタ状態をとることを可能ならしめる。
Ｓ／３７０プロセッサ・ユニット（好適な実施例）は、
典型的には、各チップ中のさまざまの要素及び論理に対
する「裏口」のアクセスを介しての初期化及びサービス
・プロセッサ機能に対処するハードウェアをもつ。これ
らはよく知られているので、簡単に説明するにとどめ
る。
同様に、自己テスト及び初期化のためのプログラム・ル
ーチンもよく知られており、詳細な説明の要はあるま
い。この章で強調されるのは、Ｓ／３７０またはＳ／８
８オペレーティング・システムに変更を気づかせること
なく典型的なＳ／３７０自己テスト及び初期化がＳ／８
８を介して達成されるところの機構である。Ｓ／３７０
のための自己テスト初期化ルーチン（ＳＴＩＲ）は、好
適な実施例では、組みユニットのＳ／３７０処理要素を
同期化させるためのルーチンとともにＰＲＯＭ１８１
（第１９Ｃ図）中に配置される。それゆえ、Ｓ／８８
は、Ｓ／３７０サービス・プロセッサとして機能する。
ＰＲＯＭ１８１中のＳ／８８コードの記憶マップされた
Ｉ／Ｏ割り振りは、あるＳ／８８状況または別のレジス
タ内容がＳ／３７０コードの実現に必要である場合に与
えられる。
このコードが同期化へと向かう様式は、１次（またはマ
スター）相手プロセッサ・ユニット２１など（適正に動
作しているもの）内のレジスタ・セットの記憶マップ・
コピーを、２次（またはスレーブ）相手プロセッサ・ユ
ニット２３など（まだ適正に動作していないもの）内の
レジスタ・セットに転送することである。
同期化機構のためのＳ／８８からＳ／３７０への結合経
路の詳細を説明する前に、第７図のモジュール９の構造
及び環境について簡単に言及しておく。Ｓ／８８オペレ
ーティング・システムの、フォールト・トレランス及び
単一システム・イメージなどの特徴は、Ｓ／８８及びＳ
／３７０の両方の構造に与えられる。モジュール９は、
参照番号２１などの単一化されたＳ／３７０プロセッサ
・ユニットまたは参照番号２１、２３などの組のＳ／３
７０プロセッサ・ユニット対からなる。参照番号１２、
または１２、１４などの単一または組のＳ／８８ユニッ
トは、Ｓ／８８プログラムのみを実行するためにモジュ
ール中に含めることができる。
各Ｓ／３７０処理ユニットは、第７図に示すように、参
照番号８５、８７などのＳ／３７０プロセッサ要素の対
と、参照番号６２、６４などのＳ／８８プロセッサ要素
対を含み、それらのプロセッサ要素対が単一の論理処理
ユニットとしてロックステップで動作する。組みのユニ
ットは、完全にフォールト・トレラントで自己チェック
論理処理ユニットを与えるように互いにロックステップ
で動作する冗長デザインを形成する。
対のＳ／３７０プロセッサ要素８５、８７のおのおの
は、部分的に、参照番号１５０（第１１図）のようなＳ
／３７０チップ・セットである。Ｓ／３７０チップ・セ
ットとその関連ハードウェアは、Ｓ／８８バス構造３０
との結合のため参照番号１０１（第９Ａ図）のようなＳ
／８８スイタルのボードに取り付けられる。この章で
は、参照番号２１のような１つの処理ユニット中のＳ／
３７０チップ・セット対は、Ｓ／３７０エンティティと
呼ばれ、参照番号６０、６２などの対応Ｓ／８８プロセ
ッサ要素とその関連ハードウェアは、Ｓ／８８エンティ
ティと呼ばれる。Ｓ／３７０エンティティは、Ｓ／３７
０アプリケーション・プログラムを実行し、必要に応じ
て、Ｓ／８８とＳ／３７０のどちらのオペレーティング
・システムも互いに気づかないように、Ｓ／８８ Ｉ／
Ｏ装置及びプログラムを利用するＳ／３７０ Ｉ／Ｏ動
作を実行するためにＳ／８８エンティティを訪れる。
Ｅ２７．フォールト・トレラント・ハードウェア同期化 Ｓ／８８−Ｓ／３７０処理ユニットのより固有且つ重要
な特徴の１つは現在処理中の相手２３による参照番号２
１などの任意の処理ユニットの自己決定同期化である。
各ユニットのＳ／８８エンティティは、新しいまたはエ
ラーを生成する相手の同期化のための能力及び責任をも
つ。あるユニットのＳ／８８エンティティがこの責任を
もつとき、それは「マスター」と呼ばれる。そして、同
期化を受ける相手は、「スレーブ」と呼ばれる。
Ｓ／８８ハードウェア／ファームフェア構造は、何時同
期化が必要とされ、何がどれを同期化するのかを決定す
る。相互接続されたＳ／８８−Ｓ／３７０ハードウェア
／ファームフェアは、このインテリジェンス機能を同期
化の決定の際にＳ／８８の主導に従うために利用する。
すなわち、任意の時点で、Ｓ／８８は、Ｓ／８８（スレ
ーブ）エンティティが相手（マスター）との同期化を必
要とすることを決定し、その同期化はＳ／８８スレーブ
・エンティティが「キックオフ」された後の適当な点へ
進行するように許可され、次に、その実行は対応するＳ
／３７０エンティティに向き付けられる。Ｓ／３７０エ
ンティティは、Ｓ／３７０マスタ状態を抽出しその状態
を両方のＳ／３７０相手に復元するためにＰＲＯＭ１８
１からのコードを実行するＳ／８８ ＰＥによって同期
化される。
組みユニットのどちらか１つは、初期電源導入、新しい
相手の登場、または既存の２つの組みをして同期化を喪
失させるようなエラー条件からの回復（どの場合もメン
テナンス割り込みを強制する）によって必要性が生じた
場合、処理ユニットの同期化において、マスターまたは
スレーブのどちらかの役割を占めることができる。どの
場合にも、Ｓ／８８スレーブ・エンティティは、その状
況を認識して、同期化のためのＳ／８８マスター・エン
ティティに依存する。
Ｓ／８８マスター及びスレーブ・エンティティは、メン
テナンス割り込みが生じた時点でのめいめいの状態の結
果としての個々の役割を占める。全ての処理ユニットの
Ｓ／８８エンティティは、デフォールトのマスタが確立
されるまでスレーブであるとめいめいが仮定しつつその
割り込みを検出及び処理する。マスターは次に、ホール
ド・スレーブをロックステップでキックオフし、めいめ
いは（割り込みからもどった時点で）、マスターの優先
使用環境を再開する。
同様に、Ｓ／８８エンティティは、プロセッサを残余の
論理から切り放し、Ｓ／３７０相手対内で同一の優先使
用された状態を確立するためにＳ／３７０ ＳＰ機能を
エミュレートするべくそれらのプロセッサを使用し、次
に正常の実行環境を再確立し、Ｓ／３７０の相手がロッ
クステップで実行を開始することを可能ならしめる。
同期化を必要としない状況として、参照番号２１の単一
ユニットなどの単一の処理ユニットが電源投入される場
合がある。
同期化を要する状況としては、２重化処理ユニット（例
えば２１，２３）が電源投入される場合、相手２３が正
常に処理している間にユニット２１が挿入される場合、
及び処理ユニット２１などがその相手２３中に比較障害
を検出し、回復を試みる場合がある。
Ｓ／８８エンティティは、同期化を確立するための適当
なハードウェア設備をもつ。Ｓ／３７０処理区画は、ス
レーブ・エンティティをしてマスタ・エンティティの全
く同じ状態に初期化されることを可能ならしめるに十分
なハードウェア及びソフトウェアをもつ。これは、読取
／書込状況レジスタ、読取可能モード・レジスタ、停止
可能クロック及びカウント・リングなどの構成を有す
る。ユニット２１中の正常動作Ｓ／３７０エンティティ
が相手ユニット２３中の対応Ｓ／３７０エンティティと
同期させられるべき時、相手のＳ／３７０エンティティ
をその正常動作エンティティと同じ状態にすることが必
要である。この処理は、好適な実施例では、Ｓ／８８プ
ロセッサ６０、６２からのキュー・セレクト・アップ・
メッセージを（ＰＲＯＭ１８１中のＳ／３７０初期化及
び同期化マイクロコードの制御の下で）Ｓ／３７０プロ
セッサ８５、８７に送ることによって簡略化することが
できる。このメッセージは、ユーザー・アプリケーショ
ンが、同期化の間に、オペレーティング・システムを介
してＢＣＵ１５６などに対して更なるサービス要求を呼
び出すことを停止する。これはまた、全ての未完了Ｉ／
Ｏ動作の実行の完了を可能ならしめる。
このことは、正常動作Ｓ／３７０エンティティを、「キ
ックオフ」の時点で両方のＳ／３７０エンティティによ
る使用のために記憶１６２にコピーされた状態にもって
くる。この時点で、Ｓ／３７０プロセッサ、Ｓ／３７０
キャッシュ、ＤＬＡＴ及びＳ／３７０バス・アダプタ中
の全てのレジスタ、カウンタ、ポインタ及びバッファが
順序づけられたスタック中の記憶（１６２）にコピーさ
れる。その同期化処理が開始されたとき、４つの全ての
物理プロセッサは、文脈を共通スタックから４つの全て
のプロセッサにロードすることによって復元されたＳ／
３７０文脈をもつことになる。両プロセッサには、その
レジスタ、カウンタ及びバッファに同一の値がロードさ
れ、次にロックステップまたは完全同期によりプログラ
ム実行を開始することになる。
Ｓ／３７０処理エンティティは、同期化のためにさまざ
まなレジスタ及びキャッシュにアクセスするための２つ
の方法を与える。その１つは、ＢＣＵローカル・データ
・バス２２３をバス・アダプタ１５４のチャネル０，１
に結合するレジスタ５６０、５６１を用いた、通常の、
ユーザーによってプログラムされた読取／書込方法であ
る。もう一方は、直列「裏口」集積サポート機能（ＩＳ
Ｆ）／汎用サポート・インターフェース（ＵＳＩ）５４
０、５４１の技法である。Ｓ／３７０チップセット・サ
ービス・プロセッサの直列インターフェース／プロトコ
ル（ＩＳＦ／ＵＳＩ）をエミュレートすることによっ
て、Ｓ／８８エンティティの同期化機構がＳ／３７０エ
ンティティに接続された任意且つ全ての機構にアクセス
することができる。１つまたはそれ以上のＳ／３７０エ
ンティティの同期化が必要であるとき、両方の方法が採
用される。通常の経路は、それが存在し、ＵＳＩ経路が
他方のために使用されているとき使用される。
同期化及び初期化処理のこの部分（例えばＳ／３７０エ
ンティティのための処理）が、Ｓ／３７０エンティティ
の存在も、それに接続されていることも知らないＳ／８
８オペレーティング・システムに対して透過的でなくて
はならない、ということに留意することは重要である。
この透過性は、Ｓ／３７０ Ｉ／Ｏ動作に関連して前記
に説明したのとほぼ同様の様式で達成される。すなわ
ち、第２０図に関連して説明されたアドレス・デコード
論理２８０は、データがＳ／８８プロセッサ６２と第４
９図の論理の間で転送されるべきとき毎にアドレス００
７ＥＸＸＸＸをセンスする。このアドレスが論理２８０
によってデコードされるとき、それは、Ｓ／８８プロセ
ッサ・バス１６１Ａ、１６１Ｄを、前記回路２１７、２
１８を介してローカル・アドレス及びデータ・バス２４
７、２２３に結合する。レジスタ・アドレス・デコード
論理５６２は、プロセッサ６２とのデータ転送のため
に、論理回路５４９、５５０またはレジスタ５６０、５
６１のうちの１つを選択すべく、バス２４７上のアドレ
スの下位ビットをデコードする。
さらに、線５６２、５６３上の割り込みは、ＯＲ回路２
９２ａを介して第２０図のＳ／８８割り込み論理２１２
に指向される。その割り込み要求信号は、データがプロ
セッサ６２への転送のためにＳ／３７０チップのうちの
１つから論理５４９で受領されるとき、線５６２上で活
動化される。線５６２上の割り込み要求は、論理５５０
からＳ／３７０チップへのデータ転送の完了をプロセッ
サ６２に通知する。線５６２上の割り込み要求は、プロ
セッサ６２に、プロセッサ６２への転送のためにＳ／３
７０チップからのデータが論理５４９によって受け取ら
れたことを通知する。その割り込み要求は、ＩＡＣＫ信
号が線２５８ｄと２５８ｅ上にそれぞれあらわれるとき
に線５６２及び５６３上に保持される。３つの割り込み
のベクタ番号は、第２０図からのＩＡＣＫ信号２５８ｄ
及び２５８ｅによってそれぞれ付勢されたとき、論理５
６４、５６５から得られる。そのベクタ番号は、個別の
割り込みハンドラ・ルーチンにアクセスするために処理
ユニット６２によって使用される。
Ｓ／３７０集積サポート機構（ＩＳＦ）５４０（第４９
図）は、チップセット１５０上の論理に対して「裏口」
入口を与える。このＩＳＦは、チップ８５及び１５１−
１５４上に集積されたユニット・サポート・インターフ
ェース（ＵＳＩ）に接続された５線のサポート・バス５
４１からなる。チップ８５上のＵＳＩ５４２の一部が第
４９図に示されている。
サポート・バス５４１は、次のような５つの線との直列
インターフェースをあらわす。
ビット・アウト（データからチップ・セットへの）線５
４３ ビット・イン（チップ・セットからデータへの）線５４
４ アドレス・モード（制御）線５４５ シフト・ゲート（制御）線５４６ セット・パルス（制御）線５４７ アドレス・モード線５４５は、ビット・イン／ビット・
アウト線５４３、５４４上のアドレス・ビット（高レベ
ル）またはデータ・ビット（低レベル）の直列転送（シ
フト）を通知する。ビット・イン及びビット・アウト線
５４３、５４４は、チップ内部のシフト・レジスタ５４
８などと、論理５４９、５５０中の外部シフト・レジス
タの間の相互接続である。内部レジスタ５４８と２つの
外部レジスタ５４９、５５０のうちの１つとの間でシフ
トされるビットの数は、シフト・パルス・ゲート線５４
６に印加されるパルスの数によって決定される。
セット・パルスは、チップにシフトされたばかりのアド
レスまたはデータ・パターンに基づき、チップ内部活動
を同期させるために使用される。セット・パルスは、例
えばレジスタ５４８中のチップ側の情報の可用性を知ら
せるために、シフトの終了後活動化される。このこと
は、この情報に基づく活動が、この瞬間から開始できる
ことを意味する。
次の例は、動作を説明するものである。特定のアドレス
・パターンにスタート機能が割当てられてなる。このア
ドレスは、各チップのレジスタ５４８などにシフト・イ
ンされる。全てのアドレス・ビットが転送された時、チ
ップの１つのＳ／８８・デコード５５１がそのアドレス
を検出する。そのアドレス・デコードとセット・パルス
が、ゲート５５２の出力におけるチップ内部スタート・
パルスを形成する。ＵＳＩのチップ特定部分は、特定チ
ップ・デザインから得た制御及びデータ・チェインを含
む。シフト動作にって影響されない記憶要素の現在の状
況を保持するために、ＵＳＩ活動の開始の前に機能クロ
ックは停止されなくてはならない。予備的な必要性に応
じたクロック停止を必要とするＵＳＩアクセスは、「静
的」であると定義する。動的アクセスまたは機能とは、
チップが動作している間に実行することができる動作で
ある。
セット・パルスは、チップ内部タイミングに対して機能
を同期化するために使用される。これらの機能は、アド
レス・モード線（アドレスまたはデータ・モード）によ
って追加的にゲートされる、ＳＥＲＤＥＳレジスタ中の
アドレス・パターンまたはデータ・パターンからデコー
ドされる。それらの機能とは次のものである。
ＳＥＲＤＥＳへのチップ状況セット ＳＥＲＤＥＳへのモード・レジスタ・セット ＳＥＲＤＥＳからのモード・レジスタ・ロード サポート転送要求ラッチ（ＳＰＲ）セット プロセッサ制御要求ラッチ（ＰＣＲ）リセット 個々のチップをサポートするために必要に応じた追加の
動的機能 Ｓ／３７０チップセット内のさまざまなアドレス可能エ
ンティティに対して「裏口」アクセスを与える、ＩＳＦ
の５線直列バス５４１は、各チップのユニット・サポー
ト・インターフェース（ＵＳＩ）、例えば、チップ８５
のＵＳＩ５４２に結合される。ＵＳＩ５４２は、８ビッ
ト・アドレス・レジスタ５６６と、８ビット直列／並列
化器（ＳＥＲＤＥＳ）５４８を提供する。ＵＳＩアドレ
ス・レジスタ５６６は、ＳＥＲＤＥＳ５４８が実際の送
受信機構である間に、チップのアドレスと、そのチップ
内のターゲット・エンティティのアドレスを受け取る。
ＵＳＩはまた、シフトイン／シフトアウト機構のための
同期化論理を与える。
Ｓ／３７０チップ・セット１５０内の各チップは、４ビ
ット（高位）ＩＳＦ／ＵＳＩアドレスを割当てられ、例
えばＰＥ８５と、キャッシュ・コントローラ１５３と、
バス・アダプタ１５４と、浮動小数点コプロセッサ１５
１と、ＳＴＣＩ１５５は、それぞれ２、４、６、８、Ａ
及びＢの１６進値を割当てられてなる。ＩＳＦ／ＵＳＩ
アドレスの下位４ビットは、下位４ビットによってアド
レスされる内部チップ・エンティティ（例えばレジス
タ、機能またはチェイン）を決定する。
通信スキームは、コマンドと、ソース・チップと、宛先
チップと、そのチップ内のデータ及びターゲット・エン
ティティを識別するフィールドからなるシフト・チェイ
ン（機能チェインとも呼ばれる）からなる。シフト・チ
ェインは、次のとおりである。
ビット０−７−機能／コード ８−１１−ソース（制御）ユニット １２−１５−ターゲット（センス／制御） ユニット １６−２３−メッセージ／データ ２４−２７−制御（書込み）レジスタ ２８−３１−センス（読取）レジスタ これらの機能チェインは、ＩＳＦ／ＵＳＩの直列的性質
と、そのチェインが論理５４９、５５０に及びＳＥＲＤ
ＥＳレジスタ５４８などにシフトイン／シフトアウトさ
れなくてはならないという事実により、シフト・チェイ
ンと呼ばれる。
機能チェインのコマンド・フィールドは、読取／センス
・コマンド（Ｆ６１）の書込／制御コマンド（Ｅ６１）
を含むことができる。機能チェインの例は次のとおりで
ある。
Ｅ６０２ＸＸ１０＝プロセッサ８５のモード・レジスタ
に対する書込 ここで、Ｅ６＝コマンド＝書込 ０＝テストのためのＰＥ６２ソース・アドレス ２＝ＰＥ８５宛先 ＸＸ＝メッセージ（データ） １＝制御されたレジスタ（モード・レジスタ） ０＝センス・レジスタ（コマンドが「書込」であるので
なし） ここで述べている同期化を達成するための技法は、ＰＲ
ＯＭ１８１に記憶されているＳ／８８プログラム・コー
ドを使用する。そのコードは、上記４つの状況のおのお
のに関連する決定を行ない、それに従ってフラグをセッ
トする。同期化ルーチンは次に、適当な同期化または初
期化を実行するために、コードの経路を制御するように
それらのフラグを使用する。２つの例を示すと次のとお
りである。
特定のＳ／８８ボード上のメモリが電源障害によってデ
ータを汚染され、その相手から初期化されるべきかどう
かの決定 特定のＳ／８８ボードがデフォールト・マスタ処理ユニ
ット（ＤＭＰＵ）の役割を有するべきかどうかの決定 以下の説明は、同期化機構の２つの異なる実現構成を示
すものである。その１つは、ハードウェア支援的であ
り、より高速の「迅速な」処理を可能ならしめる。それ
はもちろん、Ｓ／３７０エンティティ中に少なくとも１
つの追加的な制御回路を必要とし、あるＳ／８８制御回
路をＳ／３７０「インターフェース」に物理的にさらす
ことによって、定義された能力を超えて拡張することが
できる。この「インターフェース」は、実際上、Ｓ／８
８回路のＳ／８８回路に対する「寄生的追加」である。
ここで定義されるもう１つの実現構成はマイクロコード
のみであって、Ｓ／３７０サービス・プロセッサのエミ
ュレーションにおいてＳ／８８プロセッサ・エンティテ
ィによってＳ／３７０同期化を扱うことを可能ならしめ
るものである。この技術は、性能及び迅速性が重要でな
いときに使用することができる。
（３）単一プロセッサ・ユニット２１が電源投入された
（ハードウェア構成） この状況は、次の２つの条件のうちの１つによってもた
らされ得る。
１）このユニットが、電源投入またはブートの結果とし
て線につながった。
２）このユニットが、電源障害回復の結果として線につ
ながった。
どちらの場合にも、コード経路は同一である。
ユニット２１のＳ／８８エンティティは、その自己テス
トの部分を実行し、初期化ルーチン（ＳＴＩＲ）が、関
連記憶１６の内容が汚染されてしまったかどうか（電源
故障状態）を決定しようと試みる。もしそうなら、ＳＴ
ＩＲは、ＳＴＩＲ経路上の正常電力へと戻る。さもなけ
れば、ＤＭＰＵであり得る相手または共存処理ユニット
をもつかどうかを決定しようと試みる。もしそれがない
なら、ＳＴＩＲはＤＭＰＵ責任範囲を受け持って別の処
理ユニットを同期化しようと試みる。
ユニット２１のＳ／３７０エンティティは、単に、Ｓ／
８８エンティティの主導に従う。このことは、Ｓ／８８
ＰＲＯＭ１８１中にあるコードを実行し、正常自己テス
トを完了し、次にこれが初期電源投入と電源障害回復の
どちらであるかを決定するＳ／８８プロセッサ６２によ
って達成される。もしそれが電源投入なら、Ｓ／３７０
エンティティは、正常の初期化を続け、次にそれがＤＭ
ＰＵであると仮定し、同期信号を発行しようと試みる。
その信号は、Ｓ／８８プロセッサ６２に対してレベル６
割り込みを強制するＳ／３７０論理によってトラップさ
れる。割り込み６は、Ｓ／８８ＰＲＯＭ１８１（第１９
Ａ図）中のＳ／３７０同期化マイクロコードにベクタさ
れる（これは、Ｓ／８８アドレス空間にマップされ
る）。
ところで、電源投入ブートから、Ｓ／３７０ＰＥ８５は
自己のＳＴＩＲを実行し、次にその同期点で実行を中断
している。この期間、Ｓ／３７０クロック１５２もま
た、自身を初期化している。Ｓ／８８レベル６割り込み
サービス・サブルーチン（ＩＳＳ）（すなわち、Ｓ／３
７０同期化マイクロコード）は、Ｓ／３７０サービス・
プロセッサをエミュレートするために第４４図のＩＳＦ
／ＵＳＩを使用する。このＳＰエミュレータは、Ｓ／３
７０制御記憶１７１のＩＭＬ機能を呼び出すために機能
ストリングを発行するが、実際のコード転送は生じない
（マイクロコードは、Ｓ／８８ＰＲＯＭ１８１中にあ
る）。ＩＭＬの次のステップは、Ｓ／３７０エンティテ
ィ（プロセッサ８５及び８７）に同期を同報通信して、
処理ユニット２１をして実行へともってくることであ
る。ＩＳＳの最終ステップは、割り込みから戻り、以て
処理ユニットをしてＩＰＬされた状態の実行を開始させ
ることである。
Ｓ／８８処理ユニット「module start up.cm」の実行の
一部として、エミュレートされたサービス・プロセッサ
「ＩＰＬボタン押圧」機能ストリングがＩＰＬ機能を実
行するためにＳ／３７０処理ユニットに送られ、以てデ
ィスクからＳ／３７０主記憶をロードする。ＩＰＬの最
終ステップは、次に、位置０によって指定されたアドレ
スに制御を渡すことである。
（Ｂ）マイクロコードのみの実現 ユニット２１のＳ／８８エンティティは、その自己テス
ト及び初期化ルーチン（ＳＴＩＲ）を実行し、次にこれ
が初期電源投入（ＩＰＯ）と（電源障害回復（ＰＦＲ）
のどちらであるかを決定することになる。もしこれがＩ
ＰＯであるなら、そのコードは、ユニット２１が単一の
エンティティであると決定してオペレーティング・シス
テムのロード及びその「スタートアップ」ルーチンの実
行を進める。
もしこれがＰＦＲであるなら、コードはその関連記憶の
完全性が損なわれているかどうかを決定する。もしそう
なら、コードはこれがＩＰＯであるかのごとく進行す
る。もしその内容が無事であることがメモリについて分
かったなら、ＰＦＲコードは通常の再スタート・タスク
を進める。
上記どの場合も、同期化すべき相手が接続されていない
ので、同期化機能が「ダミー」動作となる。
（４）２重化された処理ユニット２１、２３が電源投入
される−ハードウェア実現構成 この状況は、次の２つの条件のうちどちらかまた両方に
よってもたらされ得る。
１）これらのユニットが、電源投入またはブートの結果
として線につながった。
２）これらのユニットが、電源障害回復の結果として線
につながった。
どちらの場合にも、コード経路は同一である。
ユニット２１、２３のＳ／８８エンティティは、その自
己テストの部分を実行し、初期化ルーチン（ＳＴＩＲ）
が、関連記憶１６の内容が破壊されてしまったかどうか
（電源故障状態）を決定しようと試みる。もしそうな
ら、ＳＴＩＲは、ＳＴＩＲ経路上の正常電力へと戻る。
さもなければ、ＤＭＰＵであり得る相手または共存処理
ユニットをもつかどうか、またはＤＭＰＵでないかどう
かを決定しようと試みる。もしそうなら、ＳＴＩＲはＤ
ＭＰＵ責任範囲を受け持って別の処理ユニットを同期化
しようと試みる。もしそれがＤＭＰＵでないなら、同期
点へ進み、同期を待つ。
ユニット２１のＳ／３７０エンティティは、単に、Ｓ／
８８エンティティの主導に従う。Ｓ／８８ ＰＲＯＭ１
８１中にあるコードを実行するＳ／８８エンティティ
は、正常自己テストを完了し、次にこれが初期電源投入
と電源障害回復のどちらであるかを決定する。もしそれ
が電源投入なら、Ｓ／３７０エンティティは、正常の初
期化を続け、次に同期化点へ進む。もしそれが電源障害
回復であるなら、キャッシュが、有効であるかどうか決
定するために検査される。もしそうなら、それは、相手
のキャッシュが無効であると分かった場合に、相手のメ
モリを更新する必要があるかもしれない。もし自己のキ
ャッシュが無効であるなら、それは、有効キャッシュ内
容で更新するために相手ユニットに依存しなくてはなら
ない。もしどちらのユニットも有効メモリを保証するこ
とができないなら、それらは、対として正常電源投入及
び初期化を継続しなくてはならない。処理ユニットのＳ
／８８エンティティが同期点に近付くにつれ、各Ｓ／８
８エンティティは、ＤＭＰＵ処理責任を引き受けなくて
はならないかどうかを決定する。もしＳ／８８エンティ
ティがそれがＤＭＰＵであることを見出したなら、Ｓ／
８８エンティティは、同期信号を発行しようと試みる。
同期化信号は、Ｓ／３７０論理３７０によってトラップ
されてＳ／８８エンティティに対してレベル６割り込み
を強制する。この割り込みは、ＰＲＯＭ１８１中のＳ／
３７０同期化マイクロコード（これは、Ｓ／８８アドレ
ス空間）にベクタされる。ところで、電源投入ブートか
ら、Ｓ／３７０（例えばＰＥ８５、８７）は自己のＳＴ
ＩＲを実行し、次にその同期点で実行を中断している。
もしこれが、電源障害回復であるなら、Ｓ／３７０エン
ティティは、メモリの完全性及び同期化を保証するため
にどの程度初期化ルーチンに遡らなくてはならないかを
決定するＳ／８８エンティティの処理と同様の処理を通
過する。この間に、Ｓ／３７０クロック１５２は、自己
を初期化している。
Ｓ／３７０プロセッサによるＳ／８８同期化パルスのト
ラップのための好適な機構の簡単な説明を、第２０図、
第４９図、及び第５０図を参照して行う。
Ｓ／８８プロセッサは、線５７０（第５０図）上にＳＹ
ＮＣ ＯＵＴ信号を発行する、ユニット２３のプロセッ
サのＳ／８８対のうちの１つによって同期化を達成す
る。もし相手ユニットが初期化され自己テストを完了
し、破断されていないと決定されているなら、それは、
破断線５７１上に、ＳＹＮＣ ＯＵＴ信号をＡＮＤ反転
ゲート５７３を通じてゲートするように回路５７２によ
って反転される信号レベルをもつ。
もとのシステム８８（例えばモジュール１０）において
は、同期化信号が、線５７７及びインバータ５７４を介
してユニット１４の駆動Ｓ／８８プロセッサのＳＹＮＣ
ＩＮ線５８０に印加された。それはまた、ユニット１
２、１４の４つの全てのＳ／８８プロセッサの「キック
オフ」を開始するために、Ｃバス及びインバータ５７６
を介してユニット１２のチェック側Ｓ／８８プロセッサ
のＳＹＮＣ ＩＮ線５７５に印加される。
改良されたＳ／３７０−Ｓ／８８（参照番号２１、２３
など）ユニットにおいては、回路５７３の出力５７７
は、Ｓ／８８プロセッサのキックオフを防止するために
ＳＹＮＣ ＩＮ線５８０及び５７５から切り放される。
そのかわりに、出力５７７は、相手ユニット２１（第４
９図）のＢＣＵ１５６中のフリップフロップ５８２をセ
ットするために線５８１を介して接続される。それはま
た、ユニット２１中の相手側ＢＣＵ（図示しない）中の
対応するフリップフロップをもセットする。
以下の説明は、ユニット２１中の単一のＳ／３７０及び
それの関連ハードウェアに関するものであるが、両方の
Ｓ／３７０エンティティが同様の様式で動作しているこ
とを理解されたい。
フリップフロップ５８２は、線５８３、ＯＲ回路２９２
ａ及び２９２（第２０図参照）、割り込み論理２９３、
及び線ＩＰＯ−２を介してＳ／８８プロセッサ６２にレ
ベル６割り込み信号を印加する。この動作は、Ｓ／３７
０によるＳ／８８同期信号の「トラッピング」と呼ばれ
る。
さて、ユニット２１のＳ／３７０エンティティが自己テ
ストと初期化ルーチン（ＳＴＩＲ）を成功裡に実行し、
キックオフの用意ができていると仮定する。
他のＤＭＡＣ及びＢＣＵレベル６割り込みに関連して第
２０図で説明したように、Ｓ／８８プロセッサ６２は、
線５８２上の同期化（ＳＹＮＣ）信号に応答して割り込
み肯定応答サイクルを開始する。プロセッサ６２からの
肯定応答及び優先順位レベル信号は、論理２８１中でデ
コードされ、論理ＢＣＵバス要求がデコード論理２８１
の出力２８３と、ゲート２９１と、線２８７と、ＯＲ回
路２８４を介して線１９０上にもたらされる。
バス・サイクルが線１９１上でプロセッサ６２に対して
許可された時、それは、（ＳＹＮＣ線５８３、ＡＳ線２
７０、及びデコード線２８３とともに）ＡＮＤゲート２
９４−４をしてＩＡＣＫ線２５８ｆに対して信号を印加
するようにイネーブルする。この信号は、ＢＣＵローカ
ル・バス２２３と、ドライバ・レシーバ２１８と、プロ
セッサ・バス１６１Ｄを介してＳ／８８プロセッサ６２
に対して適当なベクタ番号を印加するためにベクタ・ビ
ット論理５８４（第４９図）に印加される。線２５８ｆ
上の信号もまたフリップフロップ５８２をリセットす
る。
Ｓ／３７０ＳＴＩＲ機能が仮定のように既に完了してい
るなら、Ｓ／８８プロセッサ６２は、Ｓ／３７０同期化
のために割り込みルーチンの最初の命令にアクセスする
ためにプロセッサ６２によって次に使用されるベクタ番
号を得るために読取サイクルを実行する。
同期化ルーチンの最後の命令は、線５８６（第５０図）
に同期化信号を印加する同期化コマンドを発生する。
この信号は、相手ユニット２１、２３のＳ／８８（及び
Ｓ／３７０）プロセッサを、ロックステップで「キック
オフ」するために、同期化線５８０及び５７５に印加さ
れる。
Ｓ／８８処理ユニット「module start up.cm」の実行の
一部として、エミュレートされたサービス・プロセッサ
「ＩＰＬボタン押圧」機能ストリングがユニット２１、
２３中のＳ／３７０エンティティに送られる。ＤＡＳＤ
アクセスなどの全ＩＭＬ機能を実行するのではなくて、
このＩＭＬはＳ／８８主記憶からのＩ／Ｏ処理とロード
を迂回する。ＥＸＥＣ３７０コードは既に、ＤＡＳＤか
らＩＰＬコードをフェッチしそれをＳ／８８主記憶に配
置して、ＩＰＬを待っている。ＩＰＬの最終ステップ
は、次に、位置０によって指定されたアドレスに制御を
渡すことである。
（Ｂ）マイクロコードのみの実現構成 初期電源投入（ＩＰＯ）の結果、または電源障害回復
（ＰＦＲ）の結果として電源投入されたＰＵボード。
最初に、ＩＰＯの場合を考えてみる。
ＩＰＯによってＳ／８８電源良好信号が確証された結
果、メンテナンス割り込みがＳ／８８ＰＲＯＭ１８１コ
ードを呼び出す。このコードは、ユニット２１のＳ／８
８エンティティを同期させて、やはりＰＲＯＭ１８１中
にあるＳ／３７０ＳＴＩＲを呼び出す。Ｓ／３７０ＳＴ
ＩＲは、これがＩＰＯであるので、Ｓ／８８及びそのオ
ペレーティング・システムの機能が必要である時に、初
期化し同期化させるために十分な機能がロードされてい
ない、と決定する。その結果、Ｓ／３７０は、さらなる
動作をすることなく、オペレーティング・システムのロ
ードへと進Ｓ／８８ＰＲＯＭ１８１へと戻る。オペレー
ティング・システム初期化の一部として、「スタートア
ップ」モジュールが呼び出される。このモジュールもま
た、ＰＲＯＭ１８１中にあるＳ／３７０ＳＴＩＲを呼び
出す。このとき、ＳＴＩＲは、必要な機能が利用可能で
あると決定し、初期マイクロコード・ロード（ＩＭＬ）
自体を同期化するためにそれらを利用する。
第２に、ＰＦＲの場合、 Ｓ／８８電源良好信号がＩＰＯによって確証された結
果、メンテナンス割り込みがＳ／８８ＰＲＯＭ１８１コ
ードを呼び出す。このコードは、ユニット２１のＳ／８
８エンティティを同期させ、やはりＰＲＯＭ１８１中に
あるＳ／３７０ＳＴＩＲを呼び出す。Ｓ／３７０ＳＴＩ
Ｒは、これがＰＦＲであるので、必要な機能が利用可能
であると決定してＳ／３７０エンティティまたはユニッ
ト２１の同期及び初期化に進む。
（５）一方のユニット２１が正常に処理している間に相
手２３が挿入された （Ａ）ハードウェア実現構成 新しいボードの挿入時に、レベル６割り込みが現在のユ
ニット２１のＳ／８８エンティティに通知される。その
新しい処理ユニットがＳＴＩＲを走らせているとき、現
在の処理ユニットは、レベル６割り込みを認識すること
になる。そのレベル６割り込みは、優先使用されたタス
ク環境を保管する処理に向かい、以て新しい処理ユニッ
トがつながっているかどうか判断し、そうである時、割
り込みから戻る。割り込みからの戻り機能の結果、２つ
のユニットがロックステップされた同期へと降りてき
て、優先使用されたタスクを再開する。
（Ｂ）マイクロコードのみの実現構成 新しいボードが挿入された結果として、メンテナンス割
り込みがＳ／８８ＰＲＯＭ１８１コードを呼び出す。こ
のコードは、ユニット２１のＳ／８８エンティティを再
同期化させ、次に、やはりＰＲＯＭ１８１中にあるＳ／
３７０ＳＴＩＲを呼び出す。Ｓ／３７０ＳＴＩＲは、こ
れがＰＦＲに類似しているので、必要な機能は利用可能
であると決定して、ユニット２１のＳ／３７０エンティ
ティの同期化及び初期化に進む。
（６）相手が比較障害を検出する （Ａ）ハードウェア実現構成 故障の処理ユニットは、正常動作処理ユニットが強制さ
れたレベル６割り込みによって割り込まれる間にＳＴＩ
Ｒに強制されることになる。レベル６割り込みサービス
・サブルーチンは、優先使用されたタスク環境の保存へ
と赴き、新しい処理ユニットがつながっているかどうか
決定し、そうであるとき割り込みから戻る。割り込みか
らの戻りの機能として、その２つのユニットは、ロック
ステップされた同期化へと降りてきて優先使用されたタ
スクを再開する。障害処理ユニットがそのＳＴＩＲから
正しく脱出することに失敗すると（例えば１度、または
予め選択された回数）、正常動作処理ユニットが、適当
な時間の後、障害処理ユニットのＳ／８８部分とそのさ
まざまな状況報告機能に「破断」をセットする。
（Ｂ）マイクロコードのみの実現構成 比較障害検出とボードの結果、メンテナンス割り込みは
Ｓ／８８ＰＲＯＭ１８１コードを呼び出す。このコード
は、ユニット２１のＳ／８８エンティティを再同期化
し、次に、やはりＰＲＯＭ１８１中にあるＳ／３７０Ｓ
ＴＩＲを呼び出す。Ｓ／３７０ＳＴＩＲは、これがＰＦ
Ｒに類似していることから、必要に機能が利用可能であ
ると判断してユニット２１のＳ／３７０エンティティの
同期化及び初期化に進む。さらなる比較もまた、それと
同じ動作の反復をもたらす。予定の回数の反復の後、そ
のボードは永久的に断線され、障害が報告される。
別の実施例 別の（非Ｓ／８８）フォールト・トレラント・システム
における使用 好適の実施例においては、ハードウェア・フォールト・
トレランスは、少なくとも３つの特徴をもつものとして
示される。すなわち、システムの別の要素に対してデー
タ・エラーの伝搬を生じることなく、現場で交換可能な
故障ユニットを、瞬間的に電気的に分離することと、必
要に応じてまたは要素が故障した時に要素を除去しまた
は追加するために動的再構成コードが与えられているこ
と、及びシステムの無駄なくサブシステムまたは現場で
交換可能な故障ユニットから電力を取り去ることができ
るという能力、すなわち、ホットプラグ可能性である。
そして、ユーザーは、機能または性能の低下を感じるこ
とはないのである。この改良は、上記の厳密な必要条件
のあるものを欠く異なるソフトウェア・フォールト・ト
レラント・システムで使用することもできることを理解
されたい。
本願発明を適用することがてきるけれども上記の厳密な
必要条件のあるものを欠く異なる別のシステムが米国特
許第４３５６５５０号に示されている。その米国特許の
第１図において、３つのサブシステムが互いに非同期的
に動作し、２重化されたバスに結合されている。そし
て、もし１つのサブシステムが故障したら、残りの２つ
がプログラム実行を続ける。全てのエラーは、本発明の
好適な実施例のように瞬間的ではなく、プログラム中の
チェック・ポイントで決定される。
該米国特許のサブシステムとは異なる、Ｓ／３７０プロ
セッサなどのプロセッサは、Ｓ／８８に関連してここで
示したのと同様の様式でそのサブシステムに接続するこ
とができる。そして、本発明のアドレス・ストローブ
（ＡＳ）線に関連して説明したのと同様の様式で該米国
特許のサブシステム中の選択線を使用し且つ制御するこ
とにより、そのサブシステムのプロセッサを、それらを
寄生的な接続異種プロセッサのＩ／Ｏコントローラとし
ての使用を可能ならしめるために切り放すことができ
る。
（２）Ｓ／８８ Ｉ／ＯコントローラとＳ／３７０主記
憶の間の直接データ転送 好適な実施例では、キャッシュ３４０を（全ての有効Ｉ
／Ｏデータを記憶する記憶１６２ではなく）ある有効Ｉ
／Ｏデータの排他的記憶のために使用することができる
と仮定する（このことは、現在の典型的キャッシュ・シ
ステムにおいてそうである）。記憶１６２が全ての有効
Ｉ／Ｏデータを記憶すると仮定されている第５１図の実
施例では、Ｉ／Ｏデータ転送を、、ディスク・コントロ
ーラ２０などのＳ／８８ Ｉ／Ｏ装置と、Ｓ／３７０記
憶１６２の間でより効率的な動作のために直接行うこと
ができる。
しかし、この代替実施例では、ＢＣＵ１５６は依然とし
てＳ／３７０ Ｉ／ＯコマンドをＳ／８８に変換するた
めに使用されなくてはならない。そのコマンドに関連付
けられたシステム３７０記憶アドレスは、そのコマンド
がＳ／８８コマンドに変換されつつある間に、ＥＸＥＣ
３７０によってＳ／８８物理的アドレスに変更されなく
てはならない。
記憶１６２からＩ／Ｏ装置へのデータ転送の間に、１つ
の方法は、Ｉ／Ｏ動作を開始する前に記憶１６２に対し
て、Ｉ／Ｏ動作に関連するキャッシュの区画を先ずフラ
ッシュすることである。
Ｉ／Ｏ装置から記憶１６２へのデータ変換の間に、Ｉ／
Ｏ動作に関連するキャッシュの区画は、Ｉ／Ｏ動作を実
行する前に無効化される。
もしデータ変換が必要なら、Ｓ／８８プロセッサ６２内
でＥＸＥＣ３７０によって使用されるのと同様のルーチ
ンによってその機能をＩ／Ｏ装置コントローラ中で実行
することができる。
データ変換はまた、ＡＳＣＣＩからＥＢＣＤＥＣ変換な
どのＳ／８８ ＯＳ中の変換ルーチンを呼び出すＥＸＥ
Ｃ３７０アプリケーション・プログラムによって実行し
てもよい。
（３）直接接続された対の両プロセッサの切り放し 第５２図は、直接結合されたプロセッサの対の両方が、
好ましくは、それらのプロセッサの間で、それらのオペ
レーティング・システムに透過的な様式でコマンドまた
はデータを転移するために好適な実施例のＳ／８８プロ
セッサ６２に関連して説明されたのと同様な様式で、関
連ハードウェアから切り放される代替実施例のためのデ
ータ・フローを示す図である。
２つのプロセッサ６４０、６４１は、プロセッサ・バス
６４２、６４３と、ドライバ・レシーバ回路６４４、６
４５と、共通ローカル記憶ユニット６４６を介して互い
に結合される。プロセッサ６４０及び６４１は、アーチ
テクチャとオペレーティング・システムが同じでもよく
異なっていてもよい。各プロセッサ６４０及び６４１
は、個別のオペレーティング・システムの制御の下での
プログラムの通常処理のための主記憶及びＩ／Ｏ装置を
含む自己専用のハードウェア（図示しない）をもってい
てもよい。どちらのオペレーティング・システムも、互
いのオペレーティング・システムに関連付けられている
プロセッサの存在も、それに結合されていることも知ら
ない。
この代替実施例のプロセッサ６４０がしかし、プロセッ
サ６４１にコマンドまたはデータを送るためにアプリケ
ーション・プログラムによって制御される時、プロセッ
サ６４０は好適には、回路６４４をして、プロセッサ６
４０から記憶６４６へコマンド及びデータを転送するた
めに、ローカル・バス６５２を介してバス６４２をロー
カル記憶６４６へ結合させるために論理６４８によって
デコードされる予定のアドレスをプロセッサ・アドレス
・バス６４７上に配置する。そのアドレスのデコードは
また、転送をプロセッサ６４０のオペレーティング・シ
ステムに対して透過的にするためにプロセッサ６４０を
その関連ハードウェアから切り放させる。
切り放し制御論理６４９は、プロセッサ６４１のための
Ｉ／ＯコマンドまたはＩ／Ｏコマンドがローカル記憶６
４６に転送された時、プロセッサ６４１に割り込みをか
ける。プロセッサ６４１は（そのアプリケーション・プ
ログラム割り込みハンドラを介して）そのハードウェア
から切り放され、記憶６４６から、そのオペレーティン
グ・システムに透過的な様式でその主記憶（図示しな
い）にコマンドまたはデータを読み込む。もしコマンド
またはデータが変換を必要とするなら、プロセッサ６４
１は、その必要な変換を実行するために記憶６５０中の
エミュレーション・マイクロコードを利用する。プロセ
ッサ６４１は次に、そのオペレーティング・システムの
制御の下で、変換されたコマンドを処理する。
尚、プロセッサ６４０及び６４１の「切り放し」が、各
プロセッサのハードウェアに対する「再結合」が許可さ
れる前に、記憶６４６との間のコマンドまたはデータの
実質的なセグメントの連続的な転送を許可することがで
きるものであることを認識されたい。このようにして、
高速且つ効率的なデータ転送が達成される。
コマンドまたはデータは、プロセッサ６４１からプロセ
ッサ６４０へ同様にして逆方向に転送され得る。コマン
ドまたはデータは、記憶６５１中にあるエミュレーショ
ン・マイクロコードによって必要とされるところで変換
することができ、変換されたコマンドは、そのオペレー
ティング・システムの制御の下でプロセッサ６４０中で
処理することができる。
この代替実施例は、ある重要な観点において前記好適な
実施例とは異なる。すなわち、データ転送を「開始す
る」プロセッサが、「受信側」プロセッサへデータを転
送するためにそのハードウェアから切り放されるという
ことである。このことは、Ｉ／Ｏ機能（別のプロセッサ
へのコマンドまたはデータの転送）が実行されるべきと
き好適な実施例のＥＸＥＣ３７０／ＥＴＩＯに類似する
アプリケーション・プログラムに制御を渡すための追加
機能を要する。
オペレーティング・システムからアプリケーション・プ
ログラムへあるＩ／Ｏ機能のための制御を転送すること
を行うための手段は、そのシステムの特性に依存する。
例えば、好適な実施例では、Ｓ／３７０はＩ／Ｏ開始命
令を実行し、これはＳ／３７０プロセッサをその関連ハ
ードウェアから「切り放す」ことなく通常の様式でオペ
レーティング・システムによって処理される。
第５２図の好適な実施例では、例えば、Ｓ／３７０プロ
セッサ６４０がコマンドまたはデータをプロセッサ６４
０に送るとき、Ｉ／Ｏ開始命令でなく選択された無効Ｏ
Ｐコードを使用することができる。選択されたＯＰコー
ドのハードウェアまたはマイクロコード・デコードは、
記憶６４６を介してのプロセッサ６４１による情報転送
のためにＳ／３７０をそのハードウェアから「切り放
す」特殊なアプリケーション・プログラムに制御を渡
す。
記憶６４６に対して一方のプロセッサによって転送され
たデータの別のプロセッサによる上書きを防止するため
に、プロセッサ６４０は記憶６４６のある特定区画にの
み書込を行うように制御することができ、そうしてプロ
セッサ６４１は、その区画からしか読取を行わないよう
に制御される。プロセッサ６４１は記憶６４６の第２の
区画にのみ書込を行うことしか許可されず、プロセッサ
６４０は、その第２の区画からのみ読取を許可される。
プロセッサ６４０及び６４１は、それぞれ第２及び第１
の区画への書込を禁止される。
切り放し及び割り込み機構は、前記好適な実施例のＳ／
８８プロセッサ６２に関連して説明した両プロセッサ６
４０及び６４１のオペレーティング・システムに透過的
に動作する。
エミュレーション機構は、前記好適な実施例でＥＸＥＣ
３７０に関連して説明した様式で（ローカル記憶のマイ
クロコードによるのではなく）アプリケーション・プロ
グラムによって実行することができる。
プロセッサ６４０、６４１の間でデータを転送するため
に割り込み機構でなくポーリング技術を使用することも
できるが、そのような技術は非効率的であろう。
また、どちらかのプロセッサ６４０及び６４１が他方の
プロセッサのためのＩ／Ｏ動作を実行することができる
ので、どちらのプロセッサも、他方のプロセッサのＩ／
Ｏ環境特性のうちのあるものを獲得することができる。
さらに、一方のプロセッサのあるアプリケーション・プ
ログラムは、どちらのプロセッサ・システムのオペレー
ティング・システムのサービスも使用することなく、第
２のプロセッサ中の同様の、または異なるアプリケーシ
ョン・プログラムと通信することができる。
尚、ここでは、「アプリケーション・プログラムまたは
コード」という用語が、データ処理技術分野の熟練した
当業者によって理解されているような慣用的な意味で使
用されている。すなわち、それは、典型的には、次のよ
うな点でオペレーティング・システムと異なっている。
１）アプリケーション・プログラムは、オペレーティン
グ・システムの上方に位置し、典型的には、読取、書
込、Ｉ／Ｏ制御、時間遅延などのサービスのために、オ
ペレーティング・システムを呼び出さなくてはならな
い。
２）アプリケーション・コードは、ユーザーによって開
始され、オペレーティング・システム・サービスによっ
てロードされる。
３）オペレーティング・システムは、アプリケーション
・プログラムの記憶のページ・イン及びアウトを制御す
る。
４）オペレーティング・システムは、主記憶をアプリケ
ーション・プログラムに割り振る。しかし、そのような
「アプリケーション」コードは、今では実行のための追
加機能を与えられている。
また、「異種」という用語は、オペレーティング・シス
テムに知られていない装置を定義するために使用されて
いる。というのは、これは、オペレーティング・システ
ムの構成テーブル中では定義されておらず、従って、オ
ペレーティング・システムはその装置に対するサービス
・ドライバをもたず、その装置を制御することができな
いからである。しかし、オペレーティング・システム上
で走る特殊なアプリケーション・プログラムがその装置
を認識し、その装置上に特殊な制御を行うことができ
る。
さらに、「透過的」という用語は、オペレーティング・
システムが、そのオペレーティング・システム上で走っ
ているプロセッサに接続された異種装置に気づかない、
または、そのプロセッサによって処理が行なわれ、オペ
レーティング・システムがそのような動作を拒絶しない
ようにそれらの動作がそのオペレーティング・システム
から分離されている、という意味で使用される。
Ｆ．発明の効果 以上説明したように、この発明によれば、異なるタイプ
のオペレーティング・システムを走らせる異なるタイプ
のプロセッサを接続したフォールト・トレラント・シス
テムが提供される。
【図面の簡単な説明】
第１図は、Ｓ／３７０プロセッサのＳ／８８プロセッサ
への接続を図式的に示す図、 第２図は、Ｓ／８８システムに接続されたＳ／３７０シ
ステムを図式的に示す図、 第３図は、通信回線を利用した標準的な相互接続コンピ
ュータ・システムを図式的に示す図、 第４図は、フォールト・トレラント環境におけるＳ／８
８プロセッサの相互接続を図式的に示す図、 第５図は、Ｓ／３７０とＳ／８８の間でデータ交換を行
うための、Ｓ／８８プロセッサの切り放しを図式的に示
す図、 第６Ａ、６Ｂ及び６Ｃ図は、ＨＳＤＩによって相互接続
された従来のＩＢＭ システム／８８を図式的に示す
図、 第７図は、Ｓ／８８との接続によってフォールト・トレ
ラントとなされ、Ｓ／３７０オペレーティング・システ
ムの制御の下でＳ／３７０アプリケーション・プログラ
ムを実行するＳ／３７０プロセッサを提供する本発明の
構成を図式的に示す図、 第８図は、Ｓ／３７０とＳ／８８の接続構成をより詳細
に説明するブロック図、 第９Ａ及び第９Ｂ図は、２つのボード上にＳ／３７０と
Ｓ／８８のユニットを物理的にパッケージした様子を示
す図、 第１０図は、Ｓ／３７０プロセッサ・ユニットに提供さ
れたＳ／８８主記憶の区画を概念的に示す図、 第１１図は、Ｓ／３７０プロセッサの、Ｓ／８８への接
続を図る要素を示す図、 第１２図は、第１１図及びＳ／８８のさまざまな要素を
より詳細に示す図、 第１３図は、Ｓ／３７０バス・アダプタを図式的に示す
図、 第１４Ａ、１４Ｂ図と、第１５Ａ乃至１５Ｃ図は、Ｓ／
３７０バス・アダプタの出力チャネルの信号のタイミン
グと移動を示す図、 第１６図は、Ｓ／３７０及びＳ／８８プロセッサの間の
直接相互接続を図式的に示す図、 第１７図は、Ｓ／３７０バス・アダプタと、第１６図の
相互接続の間のデータ・フローを図式的に示す図、 第１８図は、４つのチャネルのうちの１つのＤＭＡＣレ
ジスタを示す図、 第１９図は、第１９Ａ、１９Ｂ、及び１９Ｃ図の組合せ
を示す図、 第１９Ａ、１９Ｂ、及び１９Ｃ図は、Ｓ／３７０プロセ
ッサをＳ／８８プロセッサ及び主記憶に相互接続するバ
ス制御ユニットの詳細なブロック図、 第２０図は、Ｓ／８８プロセッサをその関連ハードウェ
アから切り放す論理と、異種Ｓ／３７０プロセッサから
Ｓ／８８プロセッサへの割り込み要求を処理する論理の
好適な形式のブロック図、 第２１図は、本発明の教示に従う、相互接続された複数
のＳ／３７０−Ｓ／８８プロセッサをもつモジュールの
ための、既存のＳ／８８割り込み構造の変更を示す図、 第２２、２３及び２４図は、Ｓ／８８プロセッサの好適
な形式の読取、書込及び割り込み肯定応答サイクルのタ
イミング図、 第２５及び２６図は、メイルボックス読取コマンド、キ
ュー・セレクト・アップ・コマンド、ＢＳＭ読取コマン
ド及びＢＳＭ書込コマンドの間のアダプタ・バス・チャ
ネル０、１のハンドシェーク・タイミング図を示す図、 第２７図は、Ｓ／３７０中央処理要素の好適な形式のブ
ロック図、 第２８及び２９図は、Ｓ／３７０主記憶及び制御記憶の
ある領域を示す図、 第３０図は、Ｓ／３７０中央処理要素と、Ｉ／Ｏアダプ
タと、キャッシュ・コントローラと、記憶制御インター
フェースと、Ｓ／８８プロセッサ・バス及びプロセッサ
の間のインターフェース・バスを示す図、 第３１図は、Ｓ／３７０キャッシュ・コントローラの好
適な形式を示すブロック図、 第３２図は、第３２Ａ及び３２Ｂ図の組合せを示す図、 第３２Ａ及び３２Ｂ図は、記憶制御インターフェースの
好適な形式を示すブロック図、 第３３図は、バス上のユニット間のデータ転送のための
Ｓ／８８システム・バス・フェーズを示すタイミング
図、 第３４図は、対の記憶制御インターフェースの「データ
・イン」レジスタを示す部分的な図、 第３５図は、第３２Ｂ図のＦＩＦＯ中に記憶されるコマ
ンド及びデータ・ワードのフォーマットを示す図、 第３６Ａ乃至Ｄ図は、記憶制御インターフェース中で実
行されるＳ／３７０プロセッサ及びアダプタからの記憶
及びフェッチ・コマンドを示す図、 第３７図は、プログラマの観点からの、本発明のシステ
ムの全体図を示すブロック図、 第３８、３９及び４０図は、Ｓ／３７０及びＳ／８８イ
ンターフェースと、Ｓ／３７０ Ｉ／Ｏコマンド実行
と、ＥＸＥＣ３７０ソフトウェア及びＳ／３７０ Ｉ／
Ｏドライバの区画のためのマイクロコード・デザインの
好適な形式を図式的に示す図、 第４１Ａ及び４１Ｂ図は、ＥＸＥＣ３７０ソフトウェア
とＳ／３７０マイクロコードの間、及びＥＴＩＯマイク
ロコードとＥＸＥＣ３７０ソフトウェアの間のインター
フェース及びプロトコルを概念的に示す図、 第４１Ｃ乃至４１Ｈ図は、ＢＣＵローカル記憶の内容を
示す図、 第４２図は、ＥＸＥＣ３７０、ＥＴＩＯ、Ｓ／３７０マ
イクロコード及びＳ／３７０−Ｓ／８８結合ハードウェ
アの間のプロトコルに関連する、リンク・リスト及びキ
ューを通じてのワーク・キュー・バッファの動作を示す
図、 第４３図は、典型的なＳ／３７０ Ｉ／Ｏ開始命令の実
行を概念的に示す図、 第４４Ａ乃至４４Ｌ図は、Ｓ／３７０マイクロコードと
ＥＸＥＣ３７０がＳ／３７０ Ｉ／Ｏ命令を実行するた
めに互いに通信するときのそれらの制御／データ・フロ
ーを図式的に示す図、 第４５Ａ乃至４５ＡＧ図は、ＢＣＵ内のデータ転送動作
の間のＢＣＵ中のローカル・アドレス及びデータ・バス
上のデータ、コマンド及び状況情報を示す図、 第４６Ａ乃至４６Ｋ図は、Ｓ／８８がＳ／３７０ Ｉ／
Ｏ命令に応答してＳ／３７０フォーマットでＳ／８８デ
ィスク上に情報を記憶及びフェッチするディスク・エミ
ュレーション処理を示す図、 第４７図は、１つのＳ／３７０記憶領域を組み込むため
に一部が除去される、Ｓ／８８記憶マップ・エントリと
ともに第１０図のメモリ・マッピングを示す図、 第４８Ａ乃至４８Ｋ図は、Ｓ／８８物理記憶内にＳ／３
７０記憶領域を作成するために、システム・スタートア
ップ及び再構成ルーチンの間に新しく与えられたサブル
ーチンと対話することができるＳ／８８のための仮想／
物理的記憶管理の好適な形式を示す図、 第４９及び５０図は、Ｓ／３７０−Ｓ／８８プロセッサ
対と組みのユニットを同期化させるために使用される論
理のうちのあるものを示す部分的ブロック図、 第５１及び５２図は、本発明の他の実施例を示す図であ
る。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ロニイ・エドワード・グリース アメリカ合衆国フロリダ州ボカ・ラトン、 ノース・ウエスト・フオーテイフオース・ ストリート 252番地 (72)発明者 ジエームズ・モーリス・ジヨイス アメリカ合衆国フロリダ州ボカ・ラトン、 ノース・ウエスト・ナインス・ストリート 1544番地 (72)発明者 ジヨン・マリオ・ローフレード アメリカ合衆国フロリダ州デイーフイール ド・ビイーチ、サウス・ウエスト・フオー テイーンス・ドライブ 2694番地 (72)発明者 ケネス・ラツセル・サンダーソン アメリカ合衆国フロリダ州ウエスト・パル ム・ビイーチ、ウイジヨーン・ロード1132 番地 (72)発明者 ガスタボ・アーマンド・スワーレイズ アメリカ合衆国フロリダ州ボカ・ラトン、 ウツドチエツク・レーン21482番地 (56)参考文献 特開 昭56−167597（ＪＰ，Ａ) 特開 昭57−20847（ＪＰ，Ａ) 特開 昭54−71538（ＪＰ，Ａ) 特開 昭62−172437（ＪＰ，Ａ) 米国特許4453215（ＵＳ，Ａ)

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】２個以上の第１の複数の処理ユニットが、
    第１のオペレーティング・システムの制御の下で同時に
    同一の動作を実行し、その各処理ユニットが、フォール
    ト・トレラントＩ／Ｏ装置及び記憶をもつハードウェア
    に結合され、それらの処理ユニットの状態がエラーの存
    在を決定するために周期的に比較され、それらの処理ユ
    ニットのうちの２個にエラーがない限り動作を続けるタ
    イプのフォールト・トレラント・データ処理システムに
    おいて、 (a)上記第１の処理ユニットに対して一個ずつ存在し、
    上記第１の処理ユニットとは異なるアーキテクチャをも
    ち、第２のオペレーティング・システムの制御の下で同
    時に、互いに同一の動作を実行する第２の複数の処理ユ
    ニットと、 (b)上記各第２の処理ユニットをめいめい、上記第１の
    処理ユニットに直接結合するための直接結合手段と、 (c)上記第１のオペレーティング・システムに認識でき
    ない様式で、上記直接結合手段を介して、上記個々の第
    １の処理ユニットに、上記第２の処理ユニットのＩ／Ｏ
    コマンド及びデータを転送するための転送手段と、 (d)上記第２の処理ユニットとその第２のオペレーティ
    ング・システムのＩ／Ｏ機能が、上記第１のオペレーテ
    ィング・システムの制御の下で上記第１の処理ユニット
    によって処理のため可用となるように、上記Ｉ／Ｏコマ
    ンドとデータをそれぞれ、上記第１の処理ユニットによ
    って実行可能なコマンドと、使用可能なデータとに変換
    するための変換手段と、 (e)上記第２の処理ユニット中のエラーを検出するため
    に、上記複数の第２の処理ユニットの状態を周期的に比
    較するための周期的比較手段と、 (f)上記第１の複数の処理ユニットに接続され、上記周
    期的比較に応答して、少なくとも１つの処理ユニット
    と、それに関連する第１の処理ユニツトを、そのどちら
    かのユニットのエラーが検出された時サービスから切り
    放し、上記第１の処理ユニットと上記第２の処理ユニッ
    トのめいめいで２個の処理ユニットがエラーなしである
    限り別の第１の処理ユニット及び第２の処理ユニットの
    フォールト・トレラント動作を許容するための手段とを
    具備する、 フォールト・トレラント・データ処理システム。
  2. 【請求項２】上記第１及び第２の複数の処理ユニットに
    はそれぞれ、少なくとも３個ずつの処理ユニットが設け
    られ、 上記処理ユニットの状態の周期的比較は、プログラム中
    のチェックポイントが上記処理ユニット上で実行されて
    いる時に行なわれる、 請求項１のフォールト・トレラント・データ処理システ
    ム。
  3. 【請求項３】上記第１のオペレーティング・システムの
    制御の下で上記Ｉ／Ｏコマンド及びデータを処理する、
    上記第１の複数の処理ユニットをもつ手段を具備する請
    求項１のフォールト・トレラント・データ処理システ
    ム。
  4. 【請求項４】２個以上の第１の複数の処理ユニットが、
    第１のオペレーティング・システムの制御の下で同時に
    同一の動作を実行し、その各処理ユニットが、フォール
    ト・トレラントＩ／Ｏ装置及び記憶をもつハードウェア
    に結合され、それらの処理ユニットの状態がエラーの存
    在を決定するために周期的に比較され、それらの処理ユ
    ニットのうちの２個にエラーがない限り動作を続けるタ
    イプのフォールト・トレラント・データ処理システムに
    おいて、 (a)上記第１の処理ユニットに対して一個ずつ存在し、
    上記第１の処理ユニットとは異なるアーキテクチャをも
    ち、第２のオペレーティング・システムの制御の下で同
    時に、互いに同一の動作を実行する第２の複数の処理ユ
    ニットと、 (b)上記第２の処理ユニット中のエラーを検出するため
    に、上記複数の第２の処理ユニットの状態を周期的に比
    較するための周期的比較手段と、 (c)上記第１の複数の処理ユニット中で実行され、上記
    第１の複数の処理ユニット中の各ユニットを、その関連
    ハードウェアから切り放し、上記第１の複数の処理ユニ
    ット中の各ユニットを上記第２の複数の処理ユニット中
    の個別のユニットに結合するためのアプリケーション・
    プログラムを含む手段と、 (d)切り放されている間に、上記第１の複数の処理ユニ
    ットによって制御され、上記アプリケーション・プログ
    ラムによって制御されてＩ／Ｏコマンドとデータを上記
    第２の処理ユニットから上記個々の第１の処理ユニット
    に直接渡すための手段と、 (e)上記第１の複数の処理ユニットと上記アプリケーシ
    ョン・プログラムによって制御され、フォールト・トレ
    ラントの上記第１の複数の処理ユニットをして上記第２
    の複数の処理ユニットのためのＩ／Ｏコントローラとし
    て動作することを可能ならしめるために、上記コマンド
    とデータを、それぞれ、上記第１の複数の処理ユニット
    が実行可能なコマンドと使用可能なデータに変換するた
    めの手段と、 (f)上記第１の複数の処理ユニットに接続され、上記周
    期的比較に応答して、少なくとも１つの処理ユニット
    と、それに関連する第１の処理ユニットを、そのどちら
    かのユニットのエラーが検出された時サービスから切り
    放し、上記第１の処理ユニットと上記第２の処理ユニッ
    トのめいめいで２個の処理ユニットがエラーなしである
    限り別の第１の処理ユニット及び第２の処理ユニットの
    フォールト・トレラント動作を許容するための手段とを
    具備する、 フォールト・トレラント・データ処理システム。
  5. 【請求項５】上記第１及び第２の複数の処理ユニットに
    はそれぞれ、少なくとも３個ずつの処理ユニットが設け
    られ、 上記処理ユニットの状態の周期的比較は、プログラム中
    のチェックポイントが上記処理ユニット上で実行されて
    いる時に行なわれる、 請求項４のフォールト・トレラント・データ処理システ
    ム。
  6. 【請求項６】第１のアーキテクチャの第１の対のフォー
    ルト・トレラント・プロセッサが第１のオペレーティン
    グ・システムの制御の下で同時に同一の動作を実行し、
    該第１のアーキテクチャの第２の対のフォールト・トレ
    ラント・プロセッサが上記第１のオペレーティング・シ
    ステムの制御の下で上記第１の対のフォールト・トレラ
    ント・プロセッサと同時に同一の動作を実行し、それら
    のプロセッサ対は２重化された同一のシステム・バスに
    結合されるとともに、該バスを介して対のフォールト・
    トレラントＩ／Ｏ装置及び対のフオールト・トレラント
    主記憶装置に結合されて、上記第１のオペレーティング
    ・システムの制御の下で上記対のプロセッサと上記Ｉ／
    Ｏ装置と、上記主記憶装置の間で同一のデータを転送す
    るようになされており、上記各プロセッサ対によって上
    記システム・バスに印加された信号は、エラー検出のた
    め周期的に比較され、エラーの検出に応答する手段が、
    残りのプロセッサ対によってシステム動作の継続を可能
    ならしめるようにエラーをもたらすプロセッサ対をサー
    ビスから切り放すようになされているフォールト・トレ
    ラント・データ処理システムにおいて、 (a)上記第１のアーキテクチャとは異なる第２のアーキ
    テクチャをもち、上記システム・バスに接続され、第２
    のオペレーティング・システムの制御の下で互いに同時
    に同一の動作を実行する追加的な第１の対のプロセッサ
    と、追加的なその相手対のプロセッサと、 (b)エラーを検出するために、上記追加的な第１の対の
    プロセッサと、追加的なその相手対のプロセッサによっ
    て上記システム・バスに印加される信号を周期的に比較
    するための手段と、 (c)上記第１の対及び第２の相手対のプロセッサを含
    み、上記第１のオペレーティング・システムに認識でき
    ない様式で、上記第１の対及び第２の対のプロセッサの
    個々のプロセッサに、上記追加的な第１の対のプロセッ
    サ及び上記追加的な相手対のプロセッサ中の個々のプロ
    セッサからＩ／Ｏコマンド及びデータを渡すための転送
    手段と、 (d)上記第１の対及び第２の対のプロセッサをして上記
    追加的な第１の対のプロセッサ及び上記追加的な第２の
    対のプロセッサのためのＩ／Ｏコントローラとして動作
    することを可能ならしめるために、上記コマンドとデー
    タを、それぞれ、上記第１の対及び第２の対のプロセッ
    サが実行可能なコマンドと使用可能なデータに変換する
    ための手段と、 (e)上記第１の対及び第２の対のプロセッサに接続さ
    れ、上記周期的比較に応答して、少なくとも１つの処理
    ユニットと、それに関連する第１の処理ユニットを、上
    記追加の対のプロセッサのうちの１つのプロセッサまた
    は上記第１の対及び第２の対のプロセッサ中の個々のプ
    ロセッサによってシステム・バスに印加された信号中に
    エラー検出されたとき、上記追加の対のプロセッサ及び
    第１の対または第２の対中の個々のプロセッサのうちの
    該１つのプロセッサを選択的にサービスから切り放し、
    別の対のプロセッサの動作を正常に継続させ、以て上記
    追加の対のプロセッサをフォールト・トレラントにする
    手段とを具備する、 フォールト・トレラント・データ処理システム。
  7. 【請求項７】上記第１のアーキテクチャのフォールト・
    トレラント・プロセッサとその関連フォールト・トレラ
    ント・ハードウェア、Ｉ／Ｏ装置及び主記憶ユニット
    は、上記第１のオペレーティング・システムの下で、上
    記異なるアーキテクチャのプロセッサから受領した変換
    されたＩ／Ｏコマンド及びデータを処理するように有効
    化される請求項６のフォールト・トレラント・データ処
    理システム。
  8. 【請求項８】第１のアーキテクチャの第１の対のフォー
    ルト・トレラント・プロセッサがプログラム制御の下で
    同時に同一の動作を実行し、該第１のアーキテクチャの
    第２の対のフォールト・トレラント・プロセッサが上記
    プログラム制御の下で上記第１の対のフォールト・トレ
    ラント・プロセッサと同時に同一の動作を実行し、それ
    らのプロセッサ対は２重化された同一のシステム・バス
    に結合されるとともに、該バスを介して対のフォールト
    ・トレラントＩ／Ｏ装置及び対のフォールト・トレラン
    ト主記憶装置に結合されて、上記対のプロセツサと上記
    Ｉ／Ｏ装置と、上記主記憶装置の間で同一のデータを転
    送するようになされており、上記各プロセッサ対によっ
    て上記システム・バスに印加された信号は、エラー検出
    のため周期的に比較され、エラーの検出に応答する手段
    が、残りのプロセッサ対によってシステム動作の継続を
    可能ならしめるようにエラーをもたらすプロセッサ対を
    サービスから切り放すようになされているフォールト・
    トレラント・データ処理システムにおいて、 (a)上記第１のアーキテクチャとは異なる第２のアーキ
    テクチャをもち、上記システム・バスに接続され、プロ
    グラム制御の下で互いに同時に同一の動作を実行する追
    加的な第１の対のプロセッサと、追加的なその相手対の
    プロセッサと、 (b)エラーを検出するために、上記追加的な第１の対の
    プロセッサと、追加的なその相手対のプロセッサによっ
    て上記システム・バスに印加される信号を周期的に比較
    するための手段と、 (c)上記第１の対のプロセッサ及び上記第２の対のプロ
    セッサ中にあって、上記第２の対のプロセッサをその関
    連ハードウェアから切り放すためのアプリケーション・
    プログラムを含む手段と、 (d)切り放されている間に、上記第１の対のプロセッサ
    及び第２の対のプロセッサ中のプロセッサによって制御
    され、上記アプリケーション・プログラムによって制御
    されてＩ／Ｏコマンドとデータを上記追加の第１の対の
    プロセッサ及び上記追加の第２の対の対のプロセッサか
    ら上記個々の第１の対のプロセッサ及び上記の第２の対
    の対のプロセッサに渡すための手段と、 (e)上記第１の対及び第２の対のプロセッサと上記アプ
    リケーシヨン・プログラムによって制御され、上記第１
    の対及び第２の対のプロセッサをして上記追加的な第１
    の対のプロセッサ及び上記追加的な第２の対のプロセッ
    サのためのＩ／Ｏコントローラとして動作することを可
    能ならしめるために、上記コマンドとデータを、それぞ
    れ、上記第１の対及び第２の対のプロセッサが実行可能
    なコマンドと使用可能なデータに変換するための手段
    と、 (f)上記第１の対及び第２の対のプロセッサに接続さ
    れ、上記周期的比較に応答して、少なくとも１つの処理
    ユニットと、それに関連する第１の処理ユニットを、上
    記追加の対のプロセッサうちの１つのプロセッサまたは
    上記第１の対及び第２の対のプロセッサ中の個々のプロ
    セッサによってシステム・バスに印加された信号中にエ
    ラー検出されたとき、上記追加の対のプロセッサ及び第
    １の対または第２の対中の個々のプロセッサのうちの該
    １つのプロセッサを選択的にサービスから切り放し、別
    の対のプロセッサの動作を正常に継続させ、以て上記追
    加の対のプロセッサをフォールト・トレラントにする手
    段とを具備する、 フォールト・トレラント・データ処理システム。
  9. 【請求項９】上記第１の対及び第２の対のプロセッサを
    含み、上記変換されたコマンド及びデータを上記Ｉ／Ｏ
    装置及び主記憶と協働して処理する手段をさらに含む請
    求項８のフォールト・トレラント・データ処理システ
    ム。
  10. 【請求項１０】第１の対のプロセッサが第１の命令アー
    キテクチャをもつプログラムの制御の下で同一の動作を
    実行し、該プロセッサ対は、対のフォールト・トレラン
    トＩ／Ｏ装置と、対のフォールト・トレラント主記憶ユ
    ニットをもつハードウェアに結合され、該ハードウェア
    は該対のＩ／Ｏ装置の間、及び該対のプロセッサ及び上
    記プロセッサ中の条件を選択された主記憶ユニットの間
    で同一のデータを転送するために、互いに同一の２重化
    されたシステム・バスを介して結合され、それらの対は
    エラー検出のため互いに周期的に比較され、どちらかの
    プロセッサにおけるエラー検出に応答して該プロセッサ
    対をシステムから電気的に切り放すフォールト・トレラ
    ント・データ処理システムにおいて、 (a)上記第１の命令アーキテクチャとは異なる第２の命
    令アーキテクチャをもつプログラムの制御の下で動作
    し、プログラム制御の下で同時に同一の動作を実行する
    追加的な対のプロセッサと、 (b)上記各追加的な対のプロセッサを上記第１の対のプ
    ロセッサに個別の結合するための結合手段と、 (c)上記第１の対のプロセッサ中にあって、上記第１の
    対のプロセッサをそのハードウェアから切り放すための
    アプリケーション・プログラムを含む手段と、 (d)上記アプリケーション・プログラム及び上記第１の
    対のプロセッサによって制御され、切り放されている間
    に、上記結合手段を介して、上記第１の対のプロセッサ
    と、上記追加的な対のプロセッサの間でＩ／Ｏコマンド
    及びデータを渡すための手段と、 (e)上記第１の対のプロセッサと上記アプリケーシヨン
    ・プログラムによって制御され、上記第１の対のプロセ
    ッサをして上記追加的な対のプロセッサのＩ／Ｏコント
    ローラとして働かせるために、上記追加的な対のプロセ
    ッサから上記第１の対のプロセッサに渡されたＩ／Ｏコ
    マンドを上記第１の対のプロセッサによって実行可能な
    コマンドに変換するための手段と、 (f)エラー検出のために、上記追加的な対のプロセッサ
    中の選択されたプロセッサを周期的に比較するための比
    較手段と、 (g)上記第１の対のプロセッサに接続され、上記比較手
    段によてエラーが検出された時に有効化され、双方の対
    のプロセッサをサービスから切り放すための手段とを具
    備する、 フォールト・トレラント・データ処理システム。
  11. 【請求項１１】上記第１の対のプロセッサを含む手段が
    上記変換されたＩ／Ｏコマンド及びデータを処理する請
    求項１０記載のフォールト・トレラント・データ処理シ
    ステム。
  12. 【請求項１２】第１の対のプロセッサが、第１の命令ア
    ーキテクチャをもつプログラム制御の下で同時に同一の
    動作を実行し、第２の対のプロセッサが上記プログラム
    制御の下で上記第１の対のフォールト・トレラント・プ
    ロセッサと同時に同一の動作を実行し、それらのプロセ
    ッサ対は２重化された同一のシステム・バスに結合され
    るとともに、該バスを介して対のフォールト・トレラン
    トＩ／Ｏ装置及び対のフォールト・トレラント主記憶装
    置に結合されて、上記対のプロセツサと上記Ｉ／Ｏ装置
    と、上記主記憶装置の間で同一のデータを転送するよう
    になされており、上記各プロセッサ及びその関連ハード
    ウェアにおける選択された条件が、エラー検出のため周
    期的に比較され、エラーの検出に応答する手段が、残り
    のプロセッサ対によってシステム動作の継続を可能なら
    しめるようにエラーをもたらすプロセッサ対をサービス
    から切り放すようになされているフォールト・トレラン
    ト・データ処理システムにおいて、 (a)上記第１の対のプロセッサに接続され、上記第１の
    アーキテクチャとは異なる第２の命令アーキテクチャの
    下で動作する追加的な第１の対のプロセッサ及び、上記
    第２の対のプロセッサに接続され、該第２のアーキテク
    チャの下で動作する追加的な第２の対のプロセッサであ
    って、該双方の追加的な対のプロセッサと、各追加的な
    対のプロセッサ内のプロセッサはプログラム制御の下で
    互いに同時に同一の動作を実行するものであるものと、 (b)エラーを検出するために、上記各追加的な対のプロ
    セッサ中の選択されたプロセッサ条件を周期的に比較す
    る手段と、 (c)上記追加的な第１の対及び追加的な第２の対の各プ
    ロセッサを、上記第１及び第２の対の各プロセッサと結
    合するための結合手段と、 (d)上記第１及び第２のプロセッサ上で走るように適合
    され、これらの各プロセッサをその関連ハードウェアか
    ら切り放すためのアプリケーション・プログラムを含む
    手段と、 (e)切り放されている間に、上記第１の対のプロセッサ
    及び第２の対のプロセッサ中のプロセッサによって制御
    され、上記アプリケーション・プログラムによって制御
    されて、上記結合手段を介して、該切り放されたプロセ
    ッサと上記追加の対のプロセッサの間でＩ／Ｏコマンド
    とデータを渡すための手段と、 (e)上記第１の対及び第２の対のプロセッサと上記アプ
    リケーション・プログラムによって制御され、上記第１
    の対及び第２の対のプロセッサをして上記追加的な第１
    の対のプロセッサ及び上記追加的な第２の対のプロセッ
    サのためのＩ／Ｏコントローラとして動作することを可
    能ならしめるために、上記第１の対のプロセッサと上記
    第２の対のプロセッサに渡された上記Ｉ／Ｏコマンドと
    データを、それぞれ、上記第１の対及び第２の対のプロ
    セッサが実行可能なコマンドと使用可能なデータに変換
    するための手段とを具備し、 (f)上記切り放すためのアプリケーション・プログラム
    を含む手段は、上記比較手段によって上記追加的な対の
    プロセッサ中でエラーが検出された時に、追加的な他方
    の対及び第１及び第２の対のプロセッサ中のその個別の
    対のプロセッサの連続的動作を可能ならしめるように、
    他方の該プロセッサ及び第１及び第２の対のプロセッサ
    におけるその個別の対をサービスから切り放すように有
    効化される、 フォールト・トレラント・データ処理システム。
  13. 【請求項１３】上記第１及び第２の対のプロセッサを含
    む手段が上記変換されたＩ／Ｏコマンドを処理する請求
    項１２のフォールト・トレラント・データ処理システ
    ム。
  14. 【請求項１４】第１の対のプロセッサが、第１のオペレ
    ーティング・システムの制御の下で同時に同一の動作を
    実行し、そのプロセッサ対が、フォールト・トレラント
    Ｉ／Ｏ装置及び対のフォールト・トレラント主記憶ユニ
    ットに、該フォールト・トレラントＩ／Ｏ装置と該フォ
    ールト・トレラント主記憶ユニットと上記プロセッサの
    間で同一のデータを転送するために互いに同一のシステ
    ム・バスを介して結合され、それらのプロセッサとバス
    の間で転送された信号中のエラーを検出するために選択
    されたプロセッサ条件が周期的に互いに比較され、どれ
    かのプロセッサにおけるエラーの検出に応答する手段が
    該プロセッサの対をサービスから切り放すようなタイプ
    のフォールト・トレラント・データ処理システムにおい
    て、 (a)上記第１のオペレーティング・システムとは異なる
    第２のオペレーティング・システムの制御の下で動作
    し、プログラム制御の下で互いに同時に同一の動作を実
    行する追加的な対のプロセッサと、 (b)エラーを検出するために、上記追加的な対における
    選択されたプロセッサ条件を周期的に比較するための手
    段と、 (c)上記第１の対のプロセッサをして上記追加的な対の
    プロセッサのＩ／Ｏコントローラとして動作させること
    を可能ならしめるために、上記追加的な対におけるプロ
    セッサからのＩ／Ｏコマンド及びデータを上記第１の対
    のプロセッサに、上記第１のオペレーティング・システ
    ムによって識別できない様式で渡すための手段と、 (d)上記第１の対のプロセッサに接続され、上記周期的
    に比較するための手段に応答して、該どちらかの対のプ
    ロセッサにエラーが検出された時その両方のプロセッサ
    を選択的にサービスから切り放す手段とを具備する、 フォールト・トレラント・データ処理システム。
  15. 【請求項１５】上記追加的な対のプロセッサから受領し
    たＩ／Ｏコマンド及びデータの処理を行う第１の対のプ
    ロセッサを含む手段を更に有する請求項１４のフォール
    ト・トレラント・データ処理システム。
  16. 【請求項１６】第１の対のプロセッサが第１のオペレー
    ティング・システムの制御の下で同時に同一の動作を実
    行し、第２の対のプロセッサが上記第１のオペレーティ
    ング・システムの制御の下で上記第１の対のプロセッサ
    と同時に同一の動作を実行し、それらのプロセッサ対は
    ２重化された同一のシステム・バスに結合されるととも
    に、該バスを介して対のフォールト・トレラントＩ／Ｏ
    装置及び対のフォールト・トレラント主記憶装置に結合
    されて、上記第１のオペレーティング・システムの制御
    の下で上記対のプロセッサと上記Ｉ／Ｏ装置と、上記主
    記憶装置の間で同一のデータを転送するようになされて
    おり、上記プロセッサ及び上記バスの間で渡された信号
    中のエラーを検出するために各プロセッサ対中の選択さ
    れた条件が周期的に比較され、どれかのプロセッサ対に
    おけるエラーの検出に応答する手段がそのプロセッサ対
    をサービスから除去し、別の対のプロセッサによってシ
    ステムの動作を継続させるタイプのフォールト・トレラ
    ント・データ処理システムにおいて、 (a)上記第１の対のプロセッサに接続され、上記第１の
    オペレーティング・システムとは異なる第２のオペレー
    ティング・システムの下で動作する追加的な第１の対の
    プロセッサと、 (b)上記第２の対のプロセッサに接続され、上記第２の
    オペレーティング・システムの下で動作し、該両方の追
    加的対のプロセッサと、各追加的対内の各プロセッサ
    は、プログラム制御の下で互いに同一の動作を実行する
    ものである追加的な第２の対のプロセッサと、 (c)上記追加的な第１及び第２の対のプロセッサを、上
    記第１及び第２のプロセッサとリンクさせるためのリン
    ク手段と、 (d)上記リンク手段を介して、上記第１のオペレーティ
    ング・システムに認識できない様式で、上記追加的な第
    １及び第２の対のプロセッサと、上記第１及び第２のプ
    ロセッサの間でＩ／Ｏコマンド及びデータを渡すための
    手段と、 (e)上記追加的な第１及び第２の対のプロセッサから上
    記第１及び第２の対のプロセッサに渡されたＩ／Ｏコマ
    ンド及びデータを、上記第１及び第２の対のプロセッサ
    をして上記追加的な第１及び第２の対のプロセッサのＩ
    ／Ｏコントローラとして働かせるように、上記第１及び
    第２の対のプロセッサによって実行可能なコマンド及び
    使用可能なデータに変換するための手段と、 (f)エラーを検出するために、上記各追加的な対中の選
    択されたプロセッサ条件を周期的に比較するための手段
    と、 (g)上記周期的に比較するための手段に応答して、上記
    追加的対のプロセッサまたはそれに接続された対のプロ
    セッサにおいてエラーが検出された時、上記追加的対中
    の当該プロセッサ及び上記第１及び第２のプロセッサ対
    中の関連対からサービスを除去し、以て他の追加的及び
    それの関連プロセッサ対によってシステムの動作を継続
    させる手段とを具備する、 フォールト・トレラント・データ処理システム。
  17. 【請求項１７】Ｓ／８８プロセッサの第１の対がプログ
    ラム制御の下で同時に同一の動作を実行し、Ｓ／８８プ
    ロセッサの第２の対が該プログラム制御の下で上記第１
    の対のＳ／８８プロセッサと同時に同一の動作を実行
    し、それらのＳ／８８プロセッサ対はＳ／８８オペレー
    ティング・システムの制御の下で対のＳ／８８フォール
    ト・トレラントＩ／Ｏ装置及び対のＳ／８８フォールト
    ・トレラント主記憶装置の間で同一のデータを転送する
    ために２重化されたシステム・バスを介して該対のＳ／
    ８８フォールト・トレラントＩ／Ｏ装置及び対のＳ／８
    ８フォールト・トレラント主記憶装置を有するハードウ
    ェアに結合され、上記各プロセッサ対中のプロセッサ状
    態は、エラー検出のため周期的に比較され、エラーの検
    出に応答する手段が、エラー検出に応答する手段が、残
    りのプロセッサ対によってシステム動作の継続を可能な
    らしめるようにエラーをもたらすプロセッサ対をサービ
    スから切り放すようになされているＳ／８８フォールト
    ・トレラント・データ処理システムにおいて、 (a)上記システム・バスに結合され、Ｓ／３７０オペレ
    ーティング・システムの制御の下で互いに同時に同一の
    動作を実行する第１の対のＳ／３７０プロセッサ及び第
    ２の対のＳ／３７０プロセッサと、 (b)上記Ｓ／８８プロセッサ上で走るＳ／８８アプリケ
    ーション・プログラムを含み、上記Ｓ／８８プロセッサ
    を上記ハードウェアから切り放すための手段と、 (c)切り放されている間にＳ／８８プロセッサによって
    制御され、または上記アプリケーション・プログラムに
    よって制御され、各Ｓ／３７０プロセッサからのＳ／３
    ７０ Ｉ／Ｏコマンド及びデータを、Ｓ／８８オペレー
    ティング・システムに識別出来ない様式でめいめいのＳ
    ／８８プロセッサに渡すための手段と、 (d)上記Ｓ／８８プロセッサと上記Ｓ／８８アプリケー
    ション・プログラムによって制御され、該Ｓ／８８プロ
    セッサをしてめいめいのＳ／３７０プロセッサのＩ／Ｏ
    コントローラとして動作させるように上記Ｓ／３７０
    Ｉ／ＯコマンドをＳ／８８コマンドに変換するための手
    段と、 (e)エラーを検出するために、Ｓ／３７０プロセッサの
    各対のプロセッサ状態を周期的に比較するための比較手
    段と、 (f)上記Ｓ／８８プロセッサに接続され、上記比較手段
    に応答して、もしＳ／３７０プロセッサ対とその関連Ｓ
    ／８８プロセッサ対のどちらかでエラーが検出されたな
    ら、それらをサービスから切り放し、以て他のＳ／３７
    ０及びＳ／８８プロセッサの対によってシステム動作を
    継続する手段を具備する、 フォールト・トレラント・データ処理システム。
  18. 【請求項１８】上記Ｓ／８８プロセッサと、上記Ｉ／Ｏ
    装置と、主記憶を含み、上記Ｓ／３７０ Ｉ／Ｏコマン
    ドを処理するように上記Ｓ／８８オペレーティング・シ
    ステムの制御の下で動作する手段を有する請求項１７の
    フォールト・トレラント・データ処理システム。
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