JPH0368232A - ディジタル型位相同期回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 ディジタル加入者線伝送方式において宅内装置への送信
信号タイミングを作成する局内終端装置のディジタル位
相同期回路に関し、 局内終端装置において、ジッタの少ない送信信号を宅内
装置へ送出することか可能なジッタの少ないクロックを
作成することを目的とし、マスタークロックの周波数を
分周して出力クロックを作成し、かつ該出力クロックの
位相を網より抽出される基準クロックの位相と比較を行
ない、位相に差が生じた場合に分周比を変化させて出力
クロックの位相を基準クロックの位相に一致せしめるデ
ィジタル型位相同期回路において、出力クロックの公称
周波数（ｆ０）のＮ倍＋ΔまたはＮ倍Δ（Δは微小値）
のいずれか一方の周波数（ｆＭ４）をもつマスタークロ
ックを出力するマスタークロック発振器と、前記マスタ
ークロック発振器よりマスタークロックを入力し、分周
比指定回路より入力される分周比指定値に従って前記マ
スタークロックの周波数を分周比指定値分の１の周波数
に分周し、出力クロックとして出力する可変分周回路と
、該可変分周回路よりの出力クロックを分岐して入力し
、前記出力クロックの公称周波数と前記基準クロックの
周波数比（ｆｏ　／ｆｓ　）分の１に分周して位相比較
用クロックとして出力する固定分周回路と、該固定分周
回路より出力される位相比較用クロックと前記基準クロ
ックを入力して位相を比較し、位相比較用クロックの位
相と基準クロックの位相の進み／遅れ関係が逆転したと
きに前記可変分周回路の分周比を変更せしめるための分
周比変更指示信号を前記分周比指定回路（５）に対して
出力する位相比較回路と、前記可変分周回路の分周比を
指定する２種類の分周比指定値を記憶し１２通常は分周
比指定値として基準値Ｎを前記可変分周回路に供給し、
前記位相比較回路より分周比変更指示信号を受信したと
きに、前記マスタークロックの周波数（ｆイ）が出力ク
ロックの公称周波数（ｆ０）のＮ倍＋Δに設定されてい
る場合は基準値より大きい分周比指定値（Ｎ＋１）、Ｎ
倍−Δに設定されている場合は基準値より小さい分周比
指定値（Ｎ−１）を前記可変分周回路に供給する分周比
指定回路を備えるように構成する。

〔産業上の利用分野］ 本発明は、ディジタル加入者線伝送方式において宅内装
置への送信信号タイごングを作成する局内終端装置のデ
ィジタル位相同期回路に関する。

ディジタル伝送方式における加入者系は、局内に設置さ
れる局内終端装置（ＯＣＵ）と宅内側に設置される宅内
終端装置（ＤＳＵ）により構成されるが、これら加入者
系装置はディジタル信号を正確に送受信するために網に
対して同期していることが必要である。このため、局内
終端装置は送信タイミングを網に同期させるための装置
として位相同期回路（ＰＬＬ）を備えている。

該位相同期回路は網より入力する基準クロックに同期し
たクロックを作成する回路であり、電圧制御型発振器を
用いるアナログ型のものと、高速マスタークロックの分
周比を制御するディジタル型のものがある。

アナログ型のものは、発振器の発振周波数自体を網の基
準クロックに一致させるので、網の基準クロックに対し
てジッタのない送信タイミングを得ることができる。し
かし、電圧制御型発振器の制御電圧を作成するために、
網の基準クロックと発振器の出力の間の位相差を電圧に
変換する積分回路が必要であるため、ディジタルＬＳＩ
に集積化することが困難であり、装置の小型化、経済化
が難かしいという問題がある。

これに対し、ディジタル型の位相同期回路ではディジタ
ルＬＳＩでの集積化は可能であるが、マスタークロック
の周波数を分周して出力クロックを作成し、網の基準ク
ロックと位相差が生じたときに、マスタークロックの１
周期を最小単位として分周比を変化させて位相調整を行
なうため、出力クロックは網の基準クロックに対して必
ずジッタを生ずる。このため、送信信号がジッタをもち
、受信側でのタイミング再生を劣化させる一因となって
いる。

以上から、集積化が容易なディジタル型で、かつジッタ
が少ない位相同期回路が求められている。

〔従来の技術〕

第３図は従来方式のディジタル型位相同期回路の回路図
である。

第３図は、周波数ｆイのマスタークロック発振器２１よ
りのマスタークロックをカウンタ２２において通常１／
Ｎに分周して出力クロックを作成し、該出力クロックを
更に１／Ｍ分周回路２３において１／Ｍに分周したのち
基準クロックと位相比較を行ない、その比較結果に応じ
てカウンタ２２の分周比を１／（Ｎ＋１）またはｌ／（
Ｎ−１）に変化させて位相同期を行なう回路である。

網か′ら抽出される基準クロックの周波数を１゜、出力
クロックの周波数を１゜（「。≧Ｉｓ）とし、マスター
クロックの周波数をｆ、とすれば、通常状態では、 ｒ、−ｒ。／Ｎ となる。また、ｌ／Ｍ分周回路２３の出力周波数は位相
比較を行なうために基準クロックの周波数ｆ、にほぼ一
致させているので、 ｆ、Ｚｆｏ／Ｍ　−ｒ８／ＮｘＭ となる。従って、基準周波数と出力周波数が一致しない
ために位相がずれた場合にはｆ、／ＮｘＭのＮの値を変
化させればｆ、と位相を一致させることができる。

カウンタ２２はマスタークロック発振器２１よりマスタ
ークロックをＣＫ端子に入力して計数を行ない、通常は
マスタークロックをＮ個計数するごとに出力を送出する
ことにより、マスタークロックの周波数をｌ／Ｎに分周
したｆｏ−ｆ、／Ｎの周波数の出力クロックを作成する
。具体的には、カウンタ２２はマスタークロックを複数
桁の２進数で計数し、かつ、２進数で任意のＮを設定す
るために２進数の計数を開始する初期値をセレクタ２５
を介してカウンタ２２のＤ端子に入力している。例えば
、４桁の２進数でマスタークロックの１／ｌＯの分周ク
ロックを出力する場合は、セレクタ２５に入力されてい
るデータＡを“０゛より計数するｌＯ進数の“６°゛に
相当する２進数に設定してセレクタ２５を介してカウン
タ２２のＤ端子に接続する。カウンタ２２がマスターク
ロックを計数して４桁の２進数が全部ｌとなったとき、
即ち、ｌＯ進数の′“１５°′となったときにキャリー
アウト信号をカウンタ２２のＣＯ端子よりＬＤ端子に送
出し、マスタークロックの計数値をＤ端子の値に復する
。Ｄ端子にはｌＯ進数の“６パが入力されているため、
カウンタ２２は１０進数の°６゛°から“１５′′まで
の計数を繰り返すこととなる。

カウンタ２２のＱ７端子には内部計数回路の２進数の最
上位の桁が接続されており、出力は、計数中に２進数の
最上位の桁が１となったときにＱｎ端子の出力をオンと
することにより行なう。上記例ではｌＯ進数で“°９“
′となる都度オンとなるが、最上位桁がオンとなるのは
マスタークロックを１０個計数するごとに１回であるた
め、カウンタ２２のＱｆｉｆ子はマスタークロック１０
個を計数する都度オンとなり、マスタークロックを１　
／１０に分周した出力クロックを送出する。

カウンタ２２の出力クロックは１／Ｍ分周回路２３にお
いて更にｌ／Ｍに分周されて前記の如く基準クロックと
ほぼ同一周波数のクロックとなり、位相比較回路２４に
入力されて基準クロックと位相比較が行なわれる。

位相比較の結果により、位相比較回路２４は予め設定さ
れた条件に従って位相制御を行なうか否かを指示する位
相制御信号と、進ませるか遅らせるかを指定する進み／
遅れ指定信号を作成し、セレクタ２５に出力する。セレ
クタ２５では通常はデータ八を選択しているが、位相制
御を行なう場合、進ませるときはデータ（Ａ＋１）、遅
らせるときデータ（Ａ−１）を選択するよう制御する。

前記の４桁の２進数でマスタークロックが１／１０の分
周クロックを出力する場合の例では、Ａが“６”である
ので、位相制御により進ませるためにデータ（Ａ＋１）
が選択されるとＤ端子に“７°°が入力され、カウンタ
２２はキャリーアウトとなったときに７゛に戻り、ｌＯ
進数の“７°”から″“１５゛″までの９個のマスター
クロックを計数してキャリーアウトとなる。即ち、１／
９の分周となり、出力クロックの位相がマスタークロッ
クの１周期分だけ進むことになる。遅らせる場合はこの
逆となり、カウンタを１／（Ｎ＋１）の分周にして出力
クロックの位相をマスタークロックの１周期分だけ遅ら
せ、出力クロックを網の基準クロックに同期させている
。

一方、発振器の発振周波数は周囲温度、電源電圧などに
より変動することが知られており、−船釣な水晶振動子
を用いたものでは±１００　ｐｐａ＋程度の変動幅があ
る。前記マスタークロックの周波数精度も上記に準じた
ものであるが、これに対して、網の基準クロックは極め
て精度の高いものが用いられているため、マスタークロ
ック発振器によって前記マスタークロックを分周した出
力クロックの位相が基準クロックよりも進んでゆくもの
と、遅れてゆくものが生ずる可能性は大きい。また、同
一マスタークロック発振器でも、温度、電源電圧等の変
動状況によっていずれの方向にも偏ることがあり得るた
め、出力クロックの位相と基準クロックの位相が一致す
るようなマスタークロック発振器を用いた場合は勿論、
周波数が高低いずれかに偏ったマスタークロック発振器
を用いた場合でも、出力クロックの位相が基準クロック
に対して進み／遅れの両方に動く可能性がある。以上の
如き理由から位相がずれた場合にはその都度、ディジタ
ル的に位相を一致させる方向に出力クロックの位相制御
を行なう必要がある。

従来方式ではマスタークロックに出力クロックのＮ倍の
周波数のものを用いているため、マスタークロックを分
周したクロックの周波数と基準クロックの周波数はほぼ
一致するようになる。従って、出力クロックの位相が基
準クロックに対して進みまたは遅れの一方のみに偏る可
能性よりも進み／遅れの両方に動く可能性が大きい。デ
ィジタル位相同期回路では位相がずれる都度、進み／遅
れを修正する方向に位相制御を行なうため、従来方式の
出力クロックには、基準クロックを中心として前後にマ
スタークロック１周期分、計２周期分のジッタが発生す
る可能性がある。

また、位相制御を行なった場合でも基準クロックと出力
クロックの周波数が完全に一致することは難しいため、
位相比較を行なったときに、基準クロックと出力クロッ
クの位相が完全に一致することは少なく、はとんどの場
合は多少ずれている状態となる。即ち、従来方式では、
はぼ基準クロックが入力される都度、出力クロックの位
相制御を行なうこととなり、ジッタの発生頻度が基準ク
ロックの周波数以下にはならないため、基準クロックの
周波数が出力クロックの周波数に比して充分低くない場
合には、出力クロックの受信側でのタイ旦ング再生に影
響を及ぼす。

〔発明が解決しようとする課題〕

以上のように、従来方式のディジタル型位相同期回路に
おいては、マスタークロックとして出力クロックのＮ倍
のものを用いているため、マスタークロック発振器の周
波数偏差により、出力クロックの位相の進み／遅れの両
方向の制御が必要となり、ジッタがマスタークロックの
２周期の幅で発生し、かつジッタの発生頻度が基準クロ
ックの周波数以下にはならず、受信側でのタイミング再
生に影響を及ぼしていた。

本発明は、局内終端装置において、ジッタの少ない送信
信号を宅内装置へ送出することか可能なジッタの少ない
クロックを作成することを目的とする。

〔課題を解決するための手段〕

第１図は本発明の原理説明図である。

図中、■は出力クロックの公称周波数（ｆ０）のＮ倍＋
ΔまたはＮ倍−Δ（Δは微小値）のいずれか一方の周波
数（ｆＭ）をもつマスタークロックを出力するマスター
クロック発振器、２は前記マスタークロック発振器１よ
りマスタークロックを入力し、分周比指定回路５より入
力される分周比指定値に従って前記マスタークロックの
周波数を分周比指定回路の１の周波数に分周し、出力ク
ロックとして出力する可変分周回路、３は該可変分周回
路２よりの出力クロックを分岐して入力し、前記出力ク
ロックの公称周波数と前記基準クロックの周波数比（ｆ
ｏ　／ｆｓ　）分の１に分周して位相比較用クロックと
して出力する固定分周回路、４は該固定分周回路３より
出力される位相比較用クロックと前記基準クロックを入
力して位相を比較し、位相比較用クロックの位相と基準
クロックの位相の進み／遅れ関係が逆転したときに前記
可変分周回路２の分周比を変更せしめるための分周比変
更指示信号を前記分周比指定回路５に対して出力する位
相比較回路、５は前記可変分周回路２の分周比を指定す
る２種類の分周比指定値を記憶し、通常は分周比指定値
として基準値Ｎを前記可変分周回路２に供給し、前記位
相比較回路４より分周比変更指示信号を受信したときに
、前記マスタークロックの周波数（Ｌ＋）が出力クロッ
クの公称周波数（ｆ０）のＮ倍＋Δに設定されている場
合は基準値より大きい分周比指定値（Ｎ＋１）、Ｎ倍−
Δに設定されている場合は基準値より小さい分周比指定
値（Ｎ−１）を前記可変分周回路２に供給する分周比指
定回路である。

〔作　用〕

第１図においては、マスタークロック発振器１よりのマ
スタークロックを可変分周回路２において通常１／Ｎに
分周して出力クロックを作成し、該出力クロックを固定
分周回路３において分周したのち位相比較回路４におい
て網より抽出された基型クロックと位相比較を行ない、
その比較結果に応して分周比指定回路５を介して可変分
周回路２の分周比を変化させ、位相同期を行なう。

この場合、出力クロックの公称周波数をｆｏ、マスター
クロックの周波数をｆ。としたとき、ｆｘ　＝ｆｏ　ｘ
Ｎ＋Δ　　　または ｒ、４　＝ｆ６　　ＸＮ−Δ となるようにマスタークロックの周波数ｆ８を設定する
が、以下においては　ｆ、＝ｆ０ｘＮ−Δとなるように
設定した場合について説明する。

また、網から抽出される基準クロックと出力クロックの
位相比較を行なうためには、該基準クロックの周波数ｒ
ｏと出力クロックの周波数ｒｏが一致している必要があ
るが、−敗しない場合には固定分周回路３において、出
力クロックの周波数をＭ分の１　（Ｍ＝ｆ、／ｆ、）に
分周して位相比較用クロックを作成し、基準クロックと
周波数を一致させる。しかし、以下においては説明の便
のため、ｆ、＝ｆ、とし、Ｍ＝１の固定分周回路３はな
いものとして説明する。

可変分周回路２はマスタークロック発振器ｌよリマスタ
ークロックを入力して計数を行ない、分周比指定回路５
より入力される分周比指定値がＮであればマスタークロ
ックをＮ個計数するごとに出力クロックを送出する。こ
の出力クロックの周波数を１．とすれば、 ｆＡ　　−（ｒｓ　／Ｎ） −（ｒｏ　　ＸＮ−Δ）／Ｎ ＜　ｆ　ｏ　　＝ｆ　ｓ となり、マスタークロックを１／Ｎに分周して得られた
出力クロックの周波数ｒＡは出力クロックの公称周波数
ｒｏより低い。本例の条件ではｆｏ−ｆ、であるため、
出力クロックの周波数ｆｔは基準クロックの周波数ｒｏ
よりも低くなり、出力クロックの周期が基準クロックの
周期よりも大きくなる。このため、出力クロックを位相
比較回路４に入力して基準クロックと位相を比較すると
、出力クロックの位相は基準クロックよりも次第に遅れ
てくることとなる。従って、位相比較回路４に入力され
た出力クロックの位相が始めに基準クロックよりも進ん
でいたとしても、位相比較を行なううちに出力クロック
の位相の方が基準クロックよりも遅れる状態が発生する
。

本発明においては、上記の如く、基準クロックと出力ク
ロック間の位相の進み／遅れ関係に必ず逆転が生ずるの
で、逆転したときに位相比較回路４は分周比変更指示信
号を分周比指定回路５に出力する。

分周比指定回路５は分周比指定値として基準値Ｎと基準
値よりも小さい（Ｎ−１）の２種の値を記憶しており、
通常は基準値Ｎを可変分周回路２に出力しているが、位
相比較回路４より前記分周比変更指示信号を受信すると
（Ｎ−１）の分周比指定値を出力する。

可変分周回路２は通常マスタークロックをｌ／Ｎに分周
した出力クロックを出力しているが、（Ｎ−１）の分周
比指定値を受信すると１／　（Ｎ−１）に分周した出力
クロックを送出する０分周比が１だけ低くなるため、可
変分周回路２はマスタークロックの１周期分だけ早く次
の出力クロックを送出する。従って、マスタークロック
の周波数及びＮが適当に設定されていれば、分周比変更
指示を行なったときに出力クロックの位相を基準クロッ
クの位相よりも進むようになる０分周比変更後、位相比
較回路４は分周比指定値を基準値Ｎに戻し、基準クロッ
クが入力される都度、位相比較を行なうが出力クロック
が次第に遅れてきても基準クロックよりも遅れない限り
、位相制御は行なわない。即ち、位相制御が基準クロッ
ク入力の都度行なわれることがなくなるため、ジッタの
発生頻度が少なくなる。

以上、マスタークロックの周波数「、を　ｆＨ＝ｆｏ　
ｘＮ−Δ　となるように設定した場合について説明した
が、　　１．４＝ｆｏ　ｘＮ＋Δ　となるように設定し
た場合でも同様である。

また、以上においては出力クロックと基準クロックの周
波数を同一としたが、出力クロックの周波数が基準クロ
ックより高い場合には、固定分周回路３により出力クロ
ックを分周させて両クロックの周波数を一致せしめるこ
とにより上記と同様の作用が得られることは明らかであ
る。

以上説明した如く、本発明においてはマスタークロック
の周波数として出力クロックの公称周波数のＮ倍＋Δま
たはＮ倍−Δのいずれかを用いるため、出力クロックの
位相は進むか遅れるかの何れか一方のみとなり、ジッタ
はマスタークロックの１周期の幅に収まり、かつシック
の発生頻度はマスタークロックの周波数と基準クロック
の周波数の差とマスタークロックの周波数の変動幅によ
って決まり、基準クロックの入力の都度位相制御を行な
う必要がないようにできるのでジッタの発生頻度を減少
することが可能となる。

〔実施例〕

第２図は本発明の一実施例の回路図である。

図中、１１はマスタークロック発振器、１２はカウンタ
、１３は分周回路、１４は位相比較回路、１５はセレク
タである。

第２図は、カウンタ１２が通常状態においてマスターク
ロックを１／９６に分周したクロックを出力し、基準ク
ロックの周波数ｆｓ、出力クロックの公称周波数１０及
びマスタークロックの周波数１８がそれぞれ以下である
例を示している。

ｆｓ＝　　　８　　　　　（ｋＨｚ） ｆｏ＝１６０　　　　　（ｋＨｚ） ｆＨ＝　　１６０　Ｘ　９６−１００　ｐｐｍ　（ｋＨ
ｚ）−１５，３５８４６４（Ｍ　Ｈｚ　） 即ち、マスタークロックは出力クロックの公称周波数の
９６倍よりも　１００　ｐｐｍだけ低い周波数を発振し
ており、従って、カウンター２の出力クロックの周波数
ｒＡは、 ｆ　Ａ＝　１５．３５８４６４／　９６　　（Ｍ　Ｈｚ
　）＝　１５９．９８４　　　　　　（ｋ　Ｈｚ）とな
る。出力クロックを更に分周回路１−１５−で１／２０
に分周した位相比較用クロックの周波数はｆ　ａ　／２
０＝　７．９９９２　　　　（ｋ　Ｈｚ　）となって、
位相比較回路１＋において比較される基準クロックの８
　ｋＨｚよりも僅かに低い周波数となっている。

カウンター２はマスタークロックをＣＫ端子に入力して
計数を行ない、通常状態においてはマスク−クロック９
６個を計数するごとに出力を送出するが、９６を計数す
るためには１０進数の１２８まで表示可能な７ビツトの
２進数が必要であるため、出力端子Ｑｆｉは２進数の７
ビツト目のオン／オフを出力する。また、カウンター２
のＤ端子は７端子からなり、７桁の２進数が入力される
が、本例においてはＤ端子に１０進数で１２８−９６＝
３２　　に相当する２進数が入力される。従って、通常
状態においてセレクタに−Ｌ４→こおいて選択されるデ
ータＡは３２に相当する２進数、データ（Ａ＋１）は３
３に相当する２進数となる。

カウンター２にセレクタ１５を介してデータＡが入力さ
れた状態においては、カウンター２はマスタークロック
を計数し、キャリーアウトとなる都度、ＣＯ端子よりＬ
Ｄ端子に出力を送出し、計数値をＤ端子の値、即ち、デ
ータＡの値に復し、次のキャリーアウトまでにマスター
クロックを９６個計数する。この間、計数の最上位ビッ
トがオンになる都度、Ｑｆｉ端子をオンにして出力クロ
ックを送出する。

カウンター２の出力クロックは分周回路１３に入力され
、更に２０分の１に分周されて前記の如く基準クロック
とほぼ同−周波数の位相比較用クロックが作成され、位
相比較回路１４に入力されて基準クロックと位相比較が
行なわれる。位相比較の結果、位相比較回路１４は例え
ば出力クロックの位相が基準クロックの位相より進んで
いれば位相制御を行なわず、出力クロックの位相が基準
クロックの位相より遅れたときにセレクタ１５に分周比
変更指示信号を送る。セレクタ１５は該分周比変更指示
信号を受信するとデータＡからデータ（Ａ＋１）に選択
を変更してカウンタ１２のＤ端子に供給する。

カウンタ１２においてはデータ（Ａ＋１）として例えば
１０進数の３３に相当する２進数が入力されると計数時
にキャリーアウトされたとき３３より計数を開始するた
め、ｌ／９５に分周されることとなり、次の出力クロッ
クの位相がマスタークロック１周期分だけ進み、位相比
較回路１４においても出力クロックの位相の方が基準ク
ロックよりも進むこととなる。

以後、位相比較回路１４は基準クロックが入力される都
度、位相比較を行なうが出力クロックが次第に遅れてき
ても基準クロックよりも遅れない限り、位相制御は行な
わない。

以上の実施例では、マスタークロックの周波数ｆ、をｒ
、ｘＮより低く設定した場合について説明したが、ｒ、
をｆ。ＸＮより高く設定した場合でも同様な効果が得ら
れることは明らかである。

また、基準クロックの周波数を８　ｋ）ｌｚ、出力クロ
ックの公称周波数を１６０　ｋＨｚとしているが、これ
らの周波数は任意に選択することが可能であり、また分
周回路１３の分周比を適宜に選択することにより基準ク
ロックの周波数と出力クロックの公称周波数の比を任意
に設定することも可能である。

本発明は以上の如く種々の変形が可能であるが、本発明
はこれらの変形を排除するものではない。

【図面の簡単な説明】

第１図は本発明の原理説明図、第２図は本発明の実施例
回路図、第３図は従来方式の回路図である。 図中、 ■ ２　・−一一一・・−−−−一−・−・３−・・−−−
−・ ４−・−・−一−−−−−−−−−−＝・である。 マスタークロック発振器 可変分周回路 固定分周回路 位相比較回路 分周比指定回路 （発明の効果］ 以上説明した如く、本発明によれば、出力クロックのジ
ッタがマスタークロックの１周期の幅に収まり、かつ基
準クロックの入力の都度、位相制御を行なう必要がない
ためにジッタの発生頻度を減少することが可能となり、
かかるディジタル位相同期回路の特性向上に資するとこ
ろが大きい。 粉周比Ｍ＝　ｆｏ　／Ｔｓ　） 本発明の原理説明図 第 図

Claims (1)

1. 【特許請求の範囲】 マスタークロックの周波数を分周して出力クロックを作
   成し、かつ該出力クロックの位相を網より抽出される基
   準クロックの位相と比較を行ない、位相に差が生じた場
   合に分周比を変化させて出力クロックの位相を基準クロ
   ックの位相に一致せしめるディジタル型位相同期回路に
   おいて、 出力クロックの公称周波数（ｆ＿０）のＮ倍＋Δまたは
   Ｎ倍−Δ（Δは微小値）のいずれか一方の周波数（ｆ＿
   Ｍ）をもつマスタークロックを出力するマスタークロッ
   ク発振器（１）と、 前記マスタークロック発振器（１）よりマスタークロッ
   クを入力し、分周比指定回路（５）より入力される分周
   比指定値に従って前記マスタークロックの周波数を分周
   比指定値分の１の周波数に分周し、出力クロックとして
   出力する可変分周回路（２）と、該可変分周回路（２）
   よりの出力クロックを分岐して入力し、前記出力クロッ
   クの公称周波数と前記基準クロックの周波数比（ｆ＿０
   ／ｆ＿Ｓ）分の１に分周して位相比較用クロックとして
   出力する固定分周回路（３）と、 該固定分周回路（３）より出力される位相比較用クロッ
   クと前記基準クロックを入力して位相を比較し、位相比
   較用クロックの位相と基準クロックの位相の進み／遅れ
   関係が逆転したときに前記可変分周回路（２）の分周比
   を変更せしめるための分周比変更指示信号を前記分周比
   指定回路（５）に対して出力する位相比較回路（４）と
   、 前記可変分周回路（２）の分周比を指定する２種類の分
   周比指定値を記憶し、通常は分周比指定値として基準値
   Ｎを前記可変分周回路（２）に供給し、前記位相比較回
   路（４）より分周比変更指示信号を受信したときに、前
   記マスタークロックの周波数（ｆ＿Ｍ）が出力クロック
   の公称周波数（ｆ＿０）のＮ倍＋Δに設定されている場
   合は基準値より大きい分周比指定値（Ｎ＋１）、Ｎ倍−
   Δに設定されている場合は基準値より小さい分周比指定
   値（Ｎ−１）を前記可変分周回路（２）に供給する分周
   比指定回路（５）を備えたことを特徴とするディジタル
   型位相同期回路。