JPH0368413B2 - - Google Patents
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- JPH0368413B2 JPH0368413B2 JP60223624A JP22362485A JPH0368413B2 JP H0368413 B2 JPH0368413 B2 JP H0368413B2 JP 60223624 A JP60223624 A JP 60223624A JP 22362485 A JP22362485 A JP 22362485A JP H0368413 B2 JPH0368413 B2 JP H0368413B2
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
- G06F7/523—Multiplying only
- G06F7/53—Multiplying only in parallel-parallel fashion, i.e. both operands being entered in parallel
- G06F7/5324—Multiplying only in parallel-parallel fashion, i.e. both operands being entered in parallel partitioned, i.e. using repetitively a smaller parallel parallel multiplier or using an array of such smaller multipliers
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/38—Indexing scheme relating to groups G06F7/38 - G06F7/575
- G06F2207/3804—Details
- G06F2207/386—Special constructional features
- G06F2207/3896—Bit slicing
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- General Engineering & Computer Science (AREA)
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Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はデイジタル演算処理装置に係り、特に
浮動小数点乗算に於いて仮数部の乗算処理を高速
に実行するのに好適な乗算回路に関する。
浮動小数点乗算に於いて仮数部の乗算処理を高速
に実行するのに好適な乗算回路に関する。
従来の高速乗算回路は、特開昭58−101343号に
記載のように乗数をデコードするデコーダ、被乗
算の倍数を作成するマルチプル・ゲート、多入力
キヤリー・セーブ・アダー（以下CSAと称す）
及びキヤリー・プロパゲート・アダー（以下
CPAと称す）から構成される。第２図はその動
作を示すものである。図に於いて、Ａは32ビツト
の被乗数、Ｂは32ビツトの乗数である。乗算は乗
数を２・ｍビツト×ｎ個に分割することにより、
（ｎ＋１）マシン・サイクルで実行することがで
きる。第２図ではｍ＝４，ｎ＝４となつている。
記載のように乗数をデコードするデコーダ、被乗
算の倍数を作成するマルチプル・ゲート、多入力
キヤリー・セーブ・アダー（以下CSAと称す）
及びキヤリー・プロパゲート・アダー（以下
CPAと称す）から構成される。第２図はその動
作を示すものである。図に於いて、Ａは32ビツト
の被乗数、Ｂは32ビツトの乗数である。乗算は乗
数を２・ｍビツト×ｎ個に分割することにより、
（ｎ＋１）マシン・サイクルで実行することがで
きる。第２図ではｍ＝４，ｎ＝４となつている。
まず、乗数Ｂの最下位８ビツトb0をデコーダで
デコードし４種の乗数を得る。（このデコード方
式については「コンピユータの高速演算方式」、
堀越監訳、昭和55年、近代科学社出版、pp.142〜
pp.160に紹介されており周知の技術なのでここで
は説明を省く。）デコーダからの乗数に基づきマ
ルチプル・ゲートにて被乗数の倍数Ａ・b0(1)〜(4)
を得て、CSAにて加算を行い、部分和SUM(1)と
部分桁上りCRY(1)を求める。
デコードし４種の乗数を得る。（このデコード方
式については「コンピユータの高速演算方式」、
堀越監訳、昭和55年、近代科学社出版、pp.142〜
pp.160に紹介されており周知の技術なのでここで
は説明を省く。）デコーダからの乗数に基づきマ
ルチプル・ゲートにて被乗数の倍数Ａ・b0(1)〜(4)
を得て、CSAにて加算を行い、部分和SUM(1)と
部分桁上りCRY(1)を求める。
次のマシン・サイクルでは、乗数Ｂの次の８ビ
ツトb1をデコードすることにより部分積Ａ・b1(1)
〜(4)を得て、前回求めたSUM(1)とCRY(1)を右へ
８ビツトシフトした値との加算をCSAで行い部
分和SUM(2)と部分桁上りCRY(2)とを得る。この
とき、SUM(1)とCRY(1)の右へシフトされてしま
つた８ビツト（第２図に於ける斜線部分）につい
ては、加算した場合の最上位ビツトからの桁上が
りのみを求めておく。
ツトb1をデコードすることにより部分積Ａ・b1(1)
〜(4)を得て、前回求めたSUM(1)とCRY(1)を右へ
８ビツトシフトした値との加算をCSAで行い部
分和SUM(2)と部分桁上りCRY(2)とを得る。この
とき、SUM(1)とCRY(1)の右へシフトされてしま
つた８ビツト（第２図に於ける斜線部分）につい
ては、加算した場合の最上位ビツトからの桁上が
りのみを求めておく。
以下、同様にしてSUM(3)、CRY(3)、SUM(4)、
CRY(4)を求めて行き、最後のマシン・サイクル
で部分和SUM(4)と部分桁上りCRY(4)との加算を
CPAにて行い乗算を終了する。
CRY(4)を求めて行き、最後のマシン・サイクル
で部分和SUM(4)と部分桁上りCRY(4)との加算を
CPAにて行い乗算を終了する。
しかし、この方式ではCSA出力の部分和と部
分桁上りのシフト操作が必要であり、２・ｍビツ
トの乗算処理を行うには４・ｍビツトのシフト操
作が必要となる。このため、乗算器を複数のLSI
で構成する場合にシフト操作のための使用ピンが
増大してしまうという問題点があつた。また、
CSAの高速性も充分生かされていなかつた。
分桁上りのシフト操作が必要であり、２・ｍビツ
トの乗算処理を行うには４・ｍビツトのシフト操
作が必要となる。このため、乗算器を複数のLSI
で構成する場合にシフト操作のための使用ピンが
増大してしまうという問題点があつた。また、
CSAの高速性も充分生かされていなかつた。
本発明の目的は、乗算をデコードするデコーダ
とマルチプル・ゲートと多入力CSAとCPAから
成る乗算器を複数のLSIで構成する場合に、使用
ピン数の少ない高速な乗算回路を提供することに
ある。
とマルチプル・ゲートと多入力CSAとCPAから
成る乗算器を複数のLSIで構成する場合に、使用
ピン数の少ない高速な乗算回路を提供することに
ある。
第３図は32ビツト乗算器を８ビツト・スライス
した構成にて本発明を用いた場合の乗算手順を示
している。ここで、Ｓ−１〜４は８ビツト・スラ
イスにした各乗算器を示している。
した構成にて本発明を用いた場合の乗算手順を示
している。ここで、Ｓ−１〜４は８ビツト・スラ
イスにした各乗算器を示している。
まず、乗算Ｂの最下位８ビツトb0と被乗数Ａの
各８ビツトa0〜a3の乗算を行い、Ｓ−１にはa0・
b0の下位８ビツト及びa3〜b0の上位８ビツトを、
Ｓ−２にはa0・b0の上位８ビツト及びa1・b0の下
位８ビツトを、Ｓ−１にはa1・b0の上位８ビツト
及びa2・b0の下位８ビツトを、Ｓ−４にはa2・b0
の上位８ビツト及びa3・b0の下位８ビツトをそれ
ぞれ入力する（ａ−１）。
各８ビツトa0〜a3の乗算を行い、Ｓ−１にはa0・
b0の下位８ビツト及びa3〜b0の上位８ビツトを、
Ｓ−２にはa0・b0の上位８ビツト及びa1・b0の下
位８ビツトを、Ｓ−１にはa1・b0の上位８ビツト
及びa2・b0の下位８ビツトを、Ｓ−４にはa2・b0
の上位８ビツト及びa3・b0の下位８ビツトをそれ
ぞれ入力する（ａ−１）。
次に、入力されてきた部分積の加算をCSAに
て行い部分和SUM(1)及び部分桁上りCRY(1)を求
める（ｂ−１）。このとき、Ｓ−１に於ける部分
積（a0・b0−Ｌ）の加算だけは行わず、最上位ビ
ツトからの桁上りのみを求めておく。
て行い部分和SUM(1)及び部分桁上りCRY(1)を求
める（ｂ−１）。このとき、Ｓ−１に於ける部分
積（a0・b0−Ｌ）の加算だけは行わず、最上位ビ
ツトからの桁上りのみを求めておく。
次のステツプでは、第２番目の乗数b1と被乗数
Ａとの乗算を行い、Ｓ−１にはa2・b1の上位８ビ
ツト及びa3・b1の下位８ビツト、Ｓ−２にはa0・
b1の下位８ビツト及びa3・b1の上位８ビツト、Ｓ
−３にはa0・b1の上位８ビツト及びa1・b1の下位
８ビツト、Ｓ−４にはa1・b1の上位８ビツト及び
a2・b1の下位８ビツトをそれぞれ入力する（ａ−
２）。
Ａとの乗算を行い、Ｓ−１にはa2・b1の上位８ビ
ツト及びa3・b1の下位８ビツト、Ｓ−２にはa0・
b1の下位８ビツト及びa3・b1の上位８ビツト、Ｓ
−３にはa0・b1の上位８ビツト及びa1・b1の下位
８ビツト、Ｓ−４にはa1・b1の上位８ビツト及び
a2・b1の下位８ビツトをそれぞれ入力する（ａ−
２）。
ａ−２では、ａ−１に対して部分積の入力を８
ビツトずつ左へずらしてあるため前回求めた部分
和SUM(1)及び部分桁上りCRY(1)と部分積との加
算をCSAで行う場合にはSUM(1)及びCRY(1)の右
シフトは不要となる（ｂ−２）。このとき、Ｓ−
２に於けるa0・b0−Ｌ及びSUM(1)とCRY(1)の斜
線部分は、a3・b1−Ｕとの加算は行わずに前回
a0・b0−Ｌから求めた桁上りを加算した最上位ビ
ツトからの桁上りを求めておく。
ビツトずつ左へずらしてあるため前回求めた部分
和SUM(1)及び部分桁上りCRY(1)と部分積との加
算をCSAで行う場合にはSUM(1)及びCRY(1)の右
シフトは不要となる（ｂ−２）。このとき、Ｓ−
２に於けるa0・b0−Ｌ及びSUM(1)とCRY(1)の斜
線部分は、a3・b1−Ｕとの加算は行わずに前回
a0・b0−Ｌから求めた桁上りを加算した最上位ビ
ツトからの桁上りを求めておく。
以下、同様にａ−３、ｂ−３、ａ−４、ｂ−４
を実行して最後にSUM(4)とCRY(4)との加算を
CPAにて行い乗算を終了する。
を実行して最後にSUM(4)とCRY(4)との加算を
CPAにて行い乗算を終了する。
以上のような処理は部分積を求める度に雑乗数
を左へ８ビツトずつローテートすることにより容
易に実現できる。
を左へ８ビツトずつローテートすることにより容
易に実現できる。
第４図は従来の乗算回路と本発明による乗算回
路のタイミングチヤートを示している。従来方式
(1)では部分積を求める処理（ａ−１〜４）の後に
続いて前回の部分和と部分桁上りとの加算（ｂ−
１〜４）を行つていたので、１マシン・サイクル
毎に１組の部分和と部分桁上りしか求まつていな
かつたが、本発明では部分積を求める処理の後に
レジスタを一段設けることにより、次の部分積を
求める処理（ａ−２〜４）と前回の部分和及び部
分桁上りとの加算（ｂ−１〜３）とを並行して処
理できるので1/2マシン・サイクル毎に１組の部
分和と部分桁上げを求めることが可能となる。
路のタイミングチヤートを示している。従来方式
(1)では部分積を求める処理（ａ−１〜４）の後に
続いて前回の部分和と部分桁上りとの加算（ｂ−
１〜４）を行つていたので、１マシン・サイクル
毎に１組の部分和と部分桁上りしか求まつていな
かつたが、本発明では部分積を求める処理の後に
レジスタを一段設けることにより、次の部分積を
求める処理（ａ−２〜４）と前回の部分和及び部
分桁上りとの加算（ｂ−１〜３）とを並行して処
理できるので1/2マシン・サイクル毎に１組の部
分和と部分桁上げを求めることが可能となる。
以下、本発明の一実施例を第１図及び第３〜８
図を用いて説明する。
図を用いて説明する。
第１図は本発明を用いた32ビツト乗算回路の全
体構成を示す。乗算回路は、被乗算を格納するレ
ジスタ１、乗算を格納するレジスタ２、４つに分
割した乗数の内１つを出力するセレクタ３、４つ
に分割した被乗数を任意の位置に出力するセレク
タ４、８ビツトの乗数と被乗数とを基に16ビツト
の和成分と桁上げ成分から成る部分積を作り出す
８ビツト乗算器５〜８、８ビツト乗算器５〜８の
出力をラツチするレジスタ２０−１〜８及び２１
−１〜８、部分積と部分和及び部分桁上りを加算
して行くCSA９〜１２、CSA９〜１２の出力を
ラツチするレジスタ２２−１〜８及び２３−１〜
８、乗算の最後に部分和と部分桁上りを加算する
CPA１３〜１６、乗算結果をラツチするレジス
タ２４〜２７、２対１セレクタ３０−１〜８及び
３１−１〜８から構成される。このうち、レジス
タ１，２，２０−１〜８，２２−１〜８及び２４
〜２７はマシン・サイクルの前半にスルーとなる
スルーラツチで、また、レジスタ２１−１〜８及
び、２３−１〜８はマシン・サイクルの後半にス
ルーとなるスルーラツチで構成している。
体構成を示す。乗算回路は、被乗算を格納するレ
ジスタ１、乗算を格納するレジスタ２、４つに分
割した乗数の内１つを出力するセレクタ３、４つ
に分割した被乗数を任意の位置に出力するセレク
タ４、８ビツトの乗数と被乗数とを基に16ビツト
の和成分と桁上げ成分から成る部分積を作り出す
８ビツト乗算器５〜８、８ビツト乗算器５〜８の
出力をラツチするレジスタ２０−１〜８及び２１
−１〜８、部分積と部分和及び部分桁上りを加算
して行くCSA９〜１２、CSA９〜１２の出力を
ラツチするレジスタ２２−１〜８及び２３−１〜
８、乗算の最後に部分和と部分桁上りを加算する
CPA１３〜１６、乗算結果をラツチするレジス
タ２４〜２７、２対１セレクタ３０−１〜８及び
３１−１〜８から構成される。このうち、レジス
タ１，２，２０−１〜８，２２−１〜８及び２４
〜２７はマシン・サイクルの前半にスルーとなる
スルーラツチで、また、レジスタ２１−１〜８及
び、２３−１〜８はマシン・サイクルの後半にス
ルーとなるスルーラツチで構成している。
次に、第１図の動作を第３図及び第５図を用い
説明する。
説明する。
まず第１マシン・サイクルの前半（第５図での
Ｔ１−１）で被乗数と乗数がレジスタ１及び２に
それぞれセツトされる。第１マシン・サイクルの
後半（第５図でのＴ１−２）では、セレクタ３に
より乗数の最下位８ビツト２−１を選択し信号線
３−１に、セレクタ４により被乗数の最下位８ビ
ツト１−１を４−２に第２番目の８ビツト１−２
を４−３に第３番目の８ビツト１−３を４−４に
最上位８ビツト１−４を４−１にそれぞれ出力す
る。８ビツト乗算器５〜８では乗数３−１、被乗
数４−１〜４を基に和成分５−１，６−１，７−
１及び８−１と桁上げ成分５−２，６−２，７−
２，及び８−２から成る部分積を作業し、レジス
タ２１−１〜２１−８にそれぞれセツトする。こ
のとき、レジスタ２３−１〜８はリセツトしてお
く。
Ｔ１−１）で被乗数と乗数がレジスタ１及び２に
それぞれセツトされる。第１マシン・サイクルの
後半（第５図でのＴ１−２）では、セレクタ３に
より乗数の最下位８ビツト２−１を選択し信号線
３−１に、セレクタ４により被乗数の最下位８ビ
ツト１−１を４−２に第２番目の８ビツト１−２
を４−３に第３番目の８ビツト１−３を４−４に
最上位８ビツト１−４を４−１にそれぞれ出力す
る。８ビツト乗算器５〜８では乗数３−１、被乗
数４−１〜４を基に和成分５−１，６−１，７−
１及び８−１と桁上げ成分５−２，６−２，７−
２，及び８−２から成る部分積を作業し、レジス
タ２１−１〜２１−８にそれぞれセツトする。こ
のとき、レジスタ２３−１〜８はリセツトしてお
く。
次に、第２マシン・サイクルの前半（第５図で
のＴ２−１）では、セレクタ３により乗数の第２
番目の８ビツト２−２を３−１に、セレクタ４に
より被乗数の最下位８ビツト１−１を４−３に第
２番目の８ビツト１−２を４−４を第３番目の８
ビツト１−３を４−１に最上位８ビツト１−４を
４−２にそれぞれ出力し、８ビツト乗算器５〜８
により部分積を求めてレジスタ２０−１〜８にそ
れぞれセツトする。これと同時に、セレクタ３０
−１〜８によりレジスタ２１−１〜８の値を出力
する。そうすると信号線５３及び５４には第３図
ａ−１に於けるa3・b0−Ｕの和成分及び桁上げ桁
上げ成分が、信号線５５及び５６にはa0・b0−Ｌ
の和成分及び桁上げ成分が、信号線６３及び６４
にはa0・b0−Ｕの和成分及び桁上げ成分が、信線
６５及び６６には、a1・b0−Ｌの和成分及び成分
が、信号線７３及び７４にはa1・b0−Ｕの和成分
及び桁上げ成分が、信号線７５及び７６にはa2・
b0−Ｌの和成分及び桁上げ成分が、信号線８５及
び８６にはa3・b0−Ｌの和成分及び桁上げ成分
が、信号線８３及び８４にはa2・b0−Ｕの和成分
及び桁上げ成分がそれぞれ出力される。また、セ
レクタ３１−１〜８ではレジスタ２３−１〜８の
値を選択する。これでCSA９〜１２に対する入
力が全てそろい、第１回の部分和９−１，１０−
１，１１−１及び１２０１と部分桁上り９−２，
１０−２，１１−２及び１２−２が求まりレジス
タ２２−１〜８にそれぞれセツトされる。（第３
図に於けるｂ−１の状態）ここで、信号線９１〜
９４はCSA９〜１２での加算による桁上りを順
次左隣りのCSAに渡すのに用いる。
のＴ２−１）では、セレクタ３により乗数の第２
番目の８ビツト２−２を３−１に、セレクタ４に
より被乗数の最下位８ビツト１−１を４−３に第
２番目の８ビツト１−２を４−４を第３番目の８
ビツト１−３を４−１に最上位８ビツト１−４を
４−２にそれぞれ出力し、８ビツト乗算器５〜８
により部分積を求めてレジスタ２０−１〜８にそ
れぞれセツトする。これと同時に、セレクタ３０
−１〜８によりレジスタ２１−１〜８の値を出力
する。そうすると信号線５３及び５４には第３図
ａ−１に於けるa3・b0−Ｕの和成分及び桁上げ桁
上げ成分が、信号線５５及び５６にはa0・b0−Ｌ
の和成分及び桁上げ成分が、信号線６３及び６４
にはa0・b0−Ｕの和成分及び桁上げ成分が、信線
６５及び６６には、a1・b0−Ｌの和成分及び成分
が、信号線７３及び７４にはa1・b0−Ｕの和成分
及び桁上げ成分が、信号線７５及び７６にはa2・
b0−Ｌの和成分及び桁上げ成分が、信号線８５及
び８６にはa3・b0−Ｌの和成分及び桁上げ成分
が、信号線８３及び８４にはa2・b0−Ｕの和成分
及び桁上げ成分がそれぞれ出力される。また、セ
レクタ３１−１〜８ではレジスタ２３−１〜８の
値を選択する。これでCSA９〜１２に対する入
力が全てそろい、第１回の部分和９−１，１０−
１，１１−１及び１２０１と部分桁上り９−２，
１０−２，１１−２及び１２−２が求まりレジス
タ２２−１〜８にそれぞれセツトされる。（第３
図に於けるｂ−１の状態）ここで、信号線９１〜
９４はCSA９〜１２での加算による桁上りを順
次左隣りのCSAに渡すのに用いる。
第２マシン・サイクルの後半（第５図でのＴ２
−２）では、セレクタ３により乗数の第３番目の
８ビツト２−３を３−１に、セレクタ４により被
乗数の最下位８ビツト１−１を４−４に第２番目
の８ビツト１−２を４−１に第３番目の８ビツト
１−３を４−２に最上位８ビツト１−４を４−３
に出力する。また、セレクタ３０−１〜８により
レジスタ２０−１〜８の値を、セレクタ３１−１
〜８によりレジスタ２２−１〜８の値をそれぞれ
出力する。これにより第３図に於けるａ−３の各
部積分がレジスタ２１−１〜８に、ｂ−２の部分
和及び部分桁上りがレジスタ２３−１〜８にそれ
ぞれセツトされる。
−２）では、セレクタ３により乗数の第３番目の
８ビツト２−３を３−１に、セレクタ４により被
乗数の最下位８ビツト１−１を４−４に第２番目
の８ビツト１−２を４−１に第３番目の８ビツト
１−３を４−２に最上位８ビツト１−４を４−３
に出力する。また、セレクタ３０−１〜８により
レジスタ２０−１〜８の値を、セレクタ３１−１
〜８によりレジスタ２２−１〜８の値をそれぞれ
出力する。これにより第３図に於けるａ−３の各
部積分がレジスタ２１−１〜８に、ｂ−２の部分
和及び部分桁上りがレジスタ２３−１〜８にそれ
ぞれセツトされる。
第３マシン・サイクルの前半（第５図でのＴ３
−１）では、セレクタ３により乗数の最上位８ビ
ツト２−４を３−１に、セレクタ４により被乗数
の最下位８ビツト１−１を４−１に第２番目の８
ビツト１−２を４−２に第３番目の８ビツト１−
３を４−３に最上位８ビツト１−４を４−４にそ
れぞれ出力する。また、セレクタ３０−１〜８に
よりレジスタ２１−１〜８の値を、セレクタ３１
−１〜８によりレジスタ２３−１〜８の値をそれ
ぞれ出力する。これにより第３図に於けるａ−４
の各部分積がレジスタ２０−１〜８に、ｂ−３の
部分和及び部分桁上りがレジスタ２２−１〜８に
それぞれセツトされる。
−１）では、セレクタ３により乗数の最上位８ビ
ツト２−４を３−１に、セレクタ４により被乗数
の最下位８ビツト１−１を４−１に第２番目の８
ビツト１−２を４−２に第３番目の８ビツト１−
３を４−３に最上位８ビツト１−４を４−４にそ
れぞれ出力する。また、セレクタ３０−１〜８に
よりレジスタ２１−１〜８の値を、セレクタ３１
−１〜８によりレジスタ２３−１〜８の値をそれ
ぞれ出力する。これにより第３図に於けるａ−４
の各部分積がレジスタ２０−１〜８に、ｂ−３の
部分和及び部分桁上りがレジスタ２２−１〜８に
それぞれセツトされる。
第３マシン・サイクルの後半（第５図でのＴ３
−２）では、セレクタ３０−１〜８によりレジス
タ２０−１〜８の値を、セレクタ３１−１〜８に
よりレジスタ２２−１〜８の値をそれぞれ出力
し、第３図に於けるｂ−４の部分和及び部分桁上
りがレジスタ２３−１〜８にそれぞれセツトされ
る。
−２）では、セレクタ３０−１〜８によりレジス
タ２０−１〜８の値を、セレクタ３１−１〜８に
よりレジスタ２２−１〜８の値をそれぞれ出力
し、第３図に於けるｂ−４の部分和及び部分桁上
りがレジスタ２３−１〜８にそれぞれセツトされ
る。
第４マシン・サイクルの前半（第５図でのＴ４
−１）では、セレクタ３１−１〜８によりレジス
タ２３−１〜８の値を選択しCPA（キヤリー・プ
ロパゲート・アダー）１３〜１６にて部分和と部
分桁上りの加算を行い最終乗算結果を求めてレジ
スタ２４〜２７にセツトする。
−１）では、セレクタ３１−１〜８によりレジス
タ２３−１〜８の値を選択しCPA（キヤリー・プ
ロパゲート・アダー）１３〜１６にて部分和と部
分桁上りの加算を行い最終乗算結果を求めてレジ
スタ２４〜２７にセツトする。
第４マシン・サイクルの後半（第５図でのＴ４
−２）では、レジスタ２４〜２７にセツトされて
いる乗算結果の転送を行う。
−２）では、レジスタ２４〜２７にセツトされて
いる乗算結果の転送を行う。
以上、述べたように乗数をセレクタ３により1/
２マシン・サイクル毎に最下位８ビツトから最上
位８ビツトまで順次出力するのと同時に、被乗数
をセレクタ４により８ビツトずつ左へローテート
させて行くことにより乗算を実行して行く。
２マシン・サイクル毎に最下位８ビツトから最上
位８ビツトまで順次出力するのと同時に、被乗数
をセレクタ４により８ビツトずつ左へローテート
させて行くことにより乗算を実行して行く。
第６図は第１図に於ける８ビツト乗算器５の構
成を示している。８ビツト乗算器５は、８ビツト
乗数３−１をデコードして４種類の倍数101を出
力するデコーダ１００、デコーダ１００からの倍
数101と８ビツトの被乗数に基づいた４つの部分
積１１０−１〜４を作成するマルチプル・ゲート
１１０及びマルチプル・ゲート１１０からの４つ
の部分積１１０〜１〜４を加算して16ビツトの和
成分５−１及び桁上り成分５−２から成る部分積
を作成する４入力CSA１２０から構成される。
尚、第１図に於ける８ビツト乗算器６〜８の構成
は８ビツト乗算器５と全く同じなので説明は省
く。
成を示している。８ビツト乗算器５は、８ビツト
乗数３−１をデコードして４種類の倍数101を出
力するデコーダ１００、デコーダ１００からの倍
数101と８ビツトの被乗数に基づいた４つの部分
積１１０−１〜４を作成するマルチプル・ゲート
１１０及びマルチプル・ゲート１１０からの４つ
の部分積１１０〜１〜４を加算して16ビツトの和
成分５−１及び桁上り成分５−２から成る部分積
を作成する４入力CSA１２０から構成される。
尚、第１図に於ける８ビツト乗算器６〜８の構成
は８ビツト乗算器５と全く同じなので説明は省
く。
第７図は第１図に於けるCSA９の構成を示し
ている。CSA９は半マシン・サイクル前に作成
された部分積の和成分５３，５６と桁上り成分５
４，５７及び部分和５１、部分桁上り５２を入力
とする６入力CSA２００とCSA２００により部
分積５６〜５７と部分和５１及び部分桁上り５２
とを加算した値２０１に基づき桁上り信号９１−
２を作成するCLA（キヤリー・ルツク・アヘツド
回路）２１０から構成される。図に於いて信号線
９１−１はCSA９からCSA１０への桁上り、信
号線９４−１はCSA１２からCSA９への桁上り
を知らせるためのものである。また、第１図に於
けるCSA１０〜１２の構成はCSA９と全く同じ
である。
ている。CSA９は半マシン・サイクル前に作成
された部分積の和成分５３，５６と桁上り成分５
４，５７及び部分和５１、部分桁上り５２を入力
とする６入力CSA２００とCSA２００により部
分積５６〜５７と部分和５１及び部分桁上り５２
とを加算した値２０１に基づき桁上り信号９１−
２を作成するCLA（キヤリー・ルツク・アヘツド
回路）２１０から構成される。図に於いて信号線
９１−１はCSA９からCSA１０への桁上り、信
号線９４−１はCSA１２からCSA９への桁上り
を知らせるためのものである。また、第１図に於
けるCSA１０〜１２の構成はCSA９と全く同じ
である。
第８図は第７図に於ける６入力CSA２００の
１桁分の構成を示しており、FA（フル・アダー）
２００〜２２３、セレクタ２３０〜２３１から成
る。同図に於いて信号線５１−１，５２−１，５
３−１，５４−１，５５−１，５６−１及び５７
−１は第７図に於ける信号線５１〜５７内のそれ
ぞれ１ビツトを示している。また、信号線CINは
右隣りからの桁上りであり信号線COUTは左隣
りへの桁上げである。さらに、信号線９−１ａ及
び９−２ａは第７図に於ける信号線９−１及び９
−２の１ビツト分を示している。
１桁分の構成を示しており、FA（フル・アダー）
２００〜２２３、セレクタ２３０〜２３１から成
る。同図に於いて信号線５１−１，５２−１，５
３−１，５４−１，５５−１，５６−１及び５７
−１は第７図に於ける信号線５１〜５７内のそれ
ぞれ１ビツトを示している。また、信号線CINは
右隣りからの桁上りであり信号線COUTは左隣
りへの桁上げである。さらに、信号線９−１ａ及
び９−２ａは第７図に於ける信号線９−１及び９
−２の１ビツト分を示している。
FA２２０及び２２１では第７図に於ける入力
データ２０１の１ビツト分を常に作成している。
また、セレクタ２３０及び２３１は第３図に於け
る斜視部分の桁上りを算出する場合にも、FA２
２２及び２２３での演算が正しく行われるように
FA２２１からの入力を強制的に０にするのに用
いる。
データ２０１の１ビツト分を常に作成している。
また、セレクタ２３０及び２３１は第３図に於け
る斜視部分の桁上りを算出する場合にも、FA２
２２及び２２３での演算が正しく行われるように
FA２２１からの入力を強制的に０にするのに用
いる。
次に、本発明の一実施例を第９図〜第１２図を
用いて説明する。
用いて説明する。
第９図は本発明を用いた32ビツトの乗算回路を
含む演算処理装置である。演算処理装置はレジス
タ・フアイル・エレメント（RPE）１１００〜
１４００とシフタ、ALU及び乗算回路を含むプ
ロセツサエレメント（PE）１５００〜１８００
とから成る。
含む演算処理装置である。演算処理装置はレジス
タ・フアイル・エレメント（RPE）１１００〜
１４００とシフタ、ALU及び乗算回路を含むプ
ロセツサエレメント（PE）１５００〜１８００
とから成る。
通常の演算処理はRFE１１００〜１４００Ａ
及びＢポートから読出した２つのデータに対する
演算をPE１５００〜１８００内のシフタ及び
ALUで行い、その演算結果をRFE１１００〜１
４００に格納するという手順で実行する。
及びＢポートから読出した２つのデータに対する
演算をPE１５００〜１８００内のシフタ及び
ALUで行い、その演算結果をRFE１１００〜１
４００に格納するという手順で実行する。
次に第９図の乗算実行時の動作を第１０図を用
いて説明する。
いて説明する。
ここで、簡単のため被乗数の最下位バイトから
最上位バイトまでを順にa0，a1，a2及びa3と呼び
同様に乗数も最下位バイトから順にb0，b1，b2，
b3と呼ぶこととする。
最上位バイトまでを順にa0，a1，a2及びa3と呼び
同様に乗数も最下位バイトから順にb0，b1，b2，
b3と呼ぶこととする。
まず、乗算の第１マシン・サイクルでは、
RFE１１００〜１４００のＡポートから被乗数
を続出し信号線１１００−Ａにa0，１２００−Ａ
にa1，１３００−Ａにa2，及び１４００−Ａにa3
を出力する。また、Ｂポートからは乗数を読出し
信号線１１００−Ｂにb0，１２００−Ｂにb1，１
３００−Ｂにb2及び１３００−Ｂにb3を出力す
る。（第１０図に於けるＴ１−１及びＴ１−２）
このとき、被乗数a0〜a3をそれぞれ左隣りのRFE
へ送り被乗数用レジスタにラツチする。（RFE１
４００の左隣りはRFE１１００とする。）また、
乗数b0〜b3はPE１５００〜１８００内の乗数用
レジスタにラツチする。
RFE１１００〜１４００のＡポートから被乗数
を続出し信号線１１００−Ａにa0，１２００−Ａ
にa1，１３００−Ａにa2，及び１４００−Ａにa3
を出力する。また、Ｂポートからは乗数を読出し
信号線１１００−Ｂにb0，１２００−Ｂにb1，１
３００−Ｂにb2及び１３００−Ｂにb3を出力す
る。（第１０図に於けるＴ１−１及びＴ１−２）
このとき、被乗数a0〜a3をそれぞれ左隣りのRFE
へ送り被乗数用レジスタにラツチする。（RFE１
４００の左隣りはRFE１１００とする。）また、
乗数b0〜b3はPE１５００〜１８００内の乗数用
レジスタにラツチする。
第２マシン・サイクルの前半（第１０図でのＴ
２−１）ではRFE１１００〜１４００のＡポー
トには被乗数を左へ１バイトだけローテートした
値を、Ｂポートには半マシン・サイクル前にＡポ
ートに出力していた被乗数の値をそれぞれ出力す
る。また、PE１５００〜１８００では半マシ
ン・サイクル前にラツチした乗数をそれぞれ右隣
りのPEへ送ることにより乗数の右１バイト・シ
フトを行う。そしてPE１５００から出力される
乗数１バイト（b0）は信号線１５０１によりPE
１５００〜１８００に送られる。PE１５００〜
１８００内の乗算回路はＡポート及びポートから
入力される被乗数と信号線１５０１から入力され
る乗数との乗算を実行する。
２−１）ではRFE１１００〜１４００のＡポー
トには被乗数を左へ１バイトだけローテートした
値を、Ｂポートには半マシン・サイクル前にＡポ
ートに出力していた被乗数の値をそれぞれ出力す
る。また、PE１５００〜１８００では半マシ
ン・サイクル前にラツチした乗数をそれぞれ右隣
りのPEへ送ることにより乗数の右１バイト・シ
フトを行う。そしてPE１５００から出力される
乗数１バイト（b0）は信号線１５０１によりPE
１５００〜１８００に送られる。PE１５００〜
１８００内の乗算回路はＡポート及びポートから
入力される被乗数と信号線１５０１から入力され
る乗数との乗算を実行する。
以下、同様に第１０図Ｔ２−２，Ｔ３−１，Ｔ
３−２ではREF１１００〜１４００のＡポート
及びＢポートに半々マシン・サイクル前に出力し
ていた被乗数に対してそれぞれ左へ１バイトずつ
ローテートした値を、信号線１５０１には乗数を
１バイトずつ右へシフトして行つたときPE１５
００内の乗数用レジスタにラツチされた値をそれ
ぞれ順に出力し、PE１５００〜１８００内の乗
算回路で乗算を実行して行く。
３−２ではREF１１００〜１４００のＡポート
及びＢポートに半々マシン・サイクル前に出力し
ていた被乗数に対してそれぞれ左へ１バイトずつ
ローテートした値を、信号線１５０１には乗数を
１バイトずつ右へシフトして行つたときPE１５
００内の乗数用レジスタにラツチされた値をそれ
ぞれ順に出力し、PE１５００〜１８００内の乗
算回路で乗算を実行して行く。
第４マシン・サイクルではPE１５００〜１８
００内の乗算回路にて最後の部分和と部分桁上り
を求めてALU入力用レジスタへセツトし、ALU
に対し部分和と部分桁上りとの加算を指示する。
００内の乗算回路にて最後の部分和と部分桁上り
を求めてALU入力用レジスタへセツトし、ALU
に対し部分和と部分桁上りとの加算を指示する。
第５マシン・サイクルでは、ALUでの加算に
より求まつた乗算結果をRFE１１００〜１４０
０にセツトし乗算を終了する。
より求まつた乗算結果をRFE１１００〜１４０
０にセツトし乗算を終了する。
第１１図は第９図内RFE１１００の構成を示
している。（RFE１２００〜１４００の構成も全
く同様である。）RFE１１００は、８ビツト幅の
レジスタ・フアイル１１００、Ａポート読出し用
レジスタ１１２０、Ｂポート読出し用レジスタ１
１２１、Ａポート出力被乗数用レジスタ１１４０
及び１１４１、Ｂポート出力被乗数用レジスタ１
１３０及び１１３１、２対１セレクタ１１５０，
１１６０，１１７０，１１８０及び１１９０から
成る。ここで、レジスタ１１２０，１１２１，１
１３０及び１１４０はマシン・サイクルの前半に
スルーとなるスルー・ラツチ、レジスタ１１０
０，１１３１及び１１４１はマシン・サイクルの
後半にスルーとなるスルー・ラツチとする。
している。（RFE１２００〜１４００の構成も全
く同様である。）RFE１１００は、８ビツト幅の
レジスタ・フアイル１１００、Ａポート読出し用
レジスタ１１２０、Ｂポート読出し用レジスタ１
１２１、Ａポート出力被乗数用レジスタ１１４０
及び１１４１、Ｂポート出力被乗数用レジスタ１
１３０及び１１３１、２対１セレクタ１１５０，
１１６０，１１７０，１１８０及び１１９０から
成る。ここで、レジスタ１１２０，１１２１，１
１３０及び１１４０はマシン・サイクルの前半に
スルーとなるスルー・ラツチ、レジスタ１１０
０，１１３１及び１１４１はマシン・サイクルの
後半にスルーとなるスルー・ラツチとする。
通常を演算処理ではセレクタ１１８０及び１１
９０によりレジスタ・フアイル読出し用レジスタ
１１２０及び１１２１の値を選択し信号線１１０
０−Ａ及び１１００−Ｂにそれぞれ出力し、信号
線１５００−ＣによりPE１５００での演算結果
を読込む。
９０によりレジスタ・フアイル読出し用レジスタ
１１２０及び１１２１の値を選択し信号線１１０
０−Ａ及び１１００−Ｂにそれぞれ出力し、信号
線１５００−ＣによりPE１５００での演算結果
を読込む。
次に乗算処理等の動作を説明する。まず、乗算
の第１マシン・サイクル前半（第１０図でのＴ１
−１）ではレジスタ・フアイル１１００のＡポー
トより被乗数（a0）をＢポートより乗数（b0）を
読出しレジスタ１１２０及び１１２１にそれぞれ
ラツチする。このとき、セレクタ１１５０ではレ
ジスタ・フアイル１１１０のＡポート出力側を選
択しレジスタ１１４０にラツチする。また、セレ
クタ１１８０及び１１９０ではレジラスタ１１２
０及び１１２１の出力をそれぞれ選択しておく。
の第１マシン・サイクル前半（第１０図でのＴ１
−１）ではレジスタ・フアイル１１００のＡポー
トより被乗数（a0）をＢポートより乗数（b0）を
読出しレジスタ１１２０及び１１２１にそれぞれ
ラツチする。このとき、セレクタ１１５０ではレ
ジスタ・フアイル１１１０のＡポート出力側を選
択しレジスタ１１４０にラツチする。また、セレ
クタ１１８０及び１１９０ではレジラスタ１１２
０及び１１２１の出力をそれぞれ選択しておく。
第１マシン・サイクルの後半（第１０図でのＴ
１−２）では、セレクタ１１５０によりREF１
１４０Ａポートの出力１１４０−Ａ（a3）側を選
択しレジスタ１１４１にラツチする。また、セレ
クタ１１６０によりレジスタ１１４０の出力
（a0）を選択しレジスタ１１３１でラツチする。
１−２）では、セレクタ１１５０によりREF１
１４０Ａポートの出力１１４０−Ａ（a3）側を選
択しレジスタ１１４１にラツチする。また、セレ
クタ１１６０によりレジスタ１１４０の出力
（a0）を選択しレジスタ１１３１でラツチする。
第２及び第３マシン・サイクルでは、セレクタ
１１５０により信号線１４００−Ａを、セレクタ
１１８０によりセレクタ１１６０の出力を、セレ
クタ１１９０によりセレクタ１１７０の出力をそ
れぞれ選択し、セレクタ１１６０及び１１７０に
よりマシン・サイクルの前半にはレジスタ１１４
１及び１１３１の出力を、マシン・サイクルの後
半にはレジスタ１１４０及び１１３０の出力をそ
れぞれ選択することにより、信号線１１００−Ａ
及び１１００−Ｂに第１０図のＴ２−１〜Ｔ３−
２に示すような出力を得ることができる。
１１５０により信号線１４００−Ａを、セレクタ
１１８０によりセレクタ１１６０の出力を、セレ
クタ１１９０によりセレクタ１１７０の出力をそ
れぞれ選択し、セレクタ１１６０及び１１７０に
よりマシン・サイクルの前半にはレジスタ１１４
１及び１１３１の出力を、マシン・サイクルの後
半にはレジスタ１１４０及び１１３０の出力をそ
れぞれ選択することにより、信号線１１００−Ａ
及び１１００−Ｂに第１０図のＴ２−１〜Ｔ３−
２に示すような出力を得ることができる。
次に、第１２図は第９図に於けるPE１５００
の構成を示している。（PE１６００〜１８００の
構成も全く同じである。）PE１５００は、Ａポー
ト入力用レジスタ１５１２、Ｂポート入力用レジ
スタ１５１３、左右へ８ビツト・シフト可能なシ
フタ（SH）１５１４、８ビツトALU１５１５、
ALU出力をラツチするレジスタ１５１６、乗数
用レジスタ１５５１及び１５１２、シフト操作の
ための入力用ゲート１５１８及び１５２１、出力
用ゲート１５１９，１５２０及び１５５４、８ビ
ツト乗算器１５５５及び１５５６とそれぞれの出
力をラツチするレジスタ、６入力CSA１５５７
とその出力をラツチするレジスタ、セレクタ１５
１０，１５１１，１５５０及び１５５３等から成
る。このうち、８ビツト乗算器１５５５及び１５
５６は第６図により、６入力CSA１５５７は第
７図及び第８図により説明したものと全く同じ構
成である。
の構成を示している。（PE１６００〜１８００の
構成も全く同じである。）PE１５００は、Ａポー
ト入力用レジスタ１５１２、Ｂポート入力用レジ
スタ１５１３、左右へ８ビツト・シフト可能なシ
フタ（SH）１５１４、８ビツトALU１５１５、
ALU出力をラツチするレジスタ１５１６、乗数
用レジスタ１５５１及び１５１２、シフト操作の
ための入力用ゲート１５１８及び１５２１、出力
用ゲート１５１９，１５２０及び１５５４、８ビ
ツト乗算器１５５５及び１５５６とそれぞれの出
力をラツチするレジスタ、６入力CSA１５５７
とその出力をラツチするレジスタ、セレクタ１５
１０，１５１１，１５５０及び１５５３等から成
る。このうち、８ビツト乗算器１５５５及び１５
５６は第６図により、６入力CSA１５５７は第
７図及び第８図により説明したものと全く同じ構
成である。
通常の演算処理では、セレクタ１５１０及び１
５１１により信号線１５００−Ａ及び１５００−
Ｂを選択しレジスタ１５１２及び１５１３にラツ
チする。そして、SH１５１４によりシフト操作
を行つた後にALU１５１５で演算を実行しその
結果をレジスタ１５１６にラツチする。ラツチし
たデータは信号線１５００−ＣによりRFE１１
００へ送る。
５１１により信号線１５００−Ａ及び１５００−
Ｂを選択しレジスタ１５１２及び１５１３にラツ
チする。そして、SH１５１４によりシフト操作
を行つた後にALU１５１５で演算を実行しその
結果をレジスタ１５１６にラツチする。ラツチし
たデータは信号線１５００−ＣによりRFE１１
００へ送る。
次に乗算処理時の動作を説明する。まず、第１
マシン・サイクルの後半（第１０図でのＴ１−
２）では、信号線１１００−Ｂにより送られて来
る乗数（b0）はセレクタ１５５０にて選択しレジ
スタ１５５２にラツチする。第２及び第３マシ
ン・サイクルでは、ゲート１５１９及び１５２０
をハイ・インピーダンス状態、ゲート１５５４を
出力可能状態、セレクタ１５５０をPE１６００
からのデータを選択する状態とし、セレクタ１５
５３によりマシン・サイクルの前半はレジスタ１
５５２の出力を、マスン・サイクルの後半はレジ
スタ１５５１の出力を選択することにより、信号
線１５０１に第１０図のＴ２−１〜Ｔ３−２に示
すような出力を得ることができる。
マシン・サイクルの後半（第１０図でのＴ１−
２）では、信号線１１００−Ｂにより送られて来
る乗数（b0）はセレクタ１５５０にて選択しレジ
スタ１５５２にラツチする。第２及び第３マシ
ン・サイクルでは、ゲート１５１９及び１５２０
をハイ・インピーダンス状態、ゲート１５５４を
出力可能状態、セレクタ１５５０をPE１６００
からのデータを選択する状態とし、セレクタ１５
５３によりマシン・サイクルの前半はレジスタ１
５５２の出力を、マスン・サイクルの後半はレジ
スタ１５５１の出力を選択することにより、信号
線１５０１に第１０図のＴ２−１〜Ｔ３−２に示
すような出力を得ることができる。
以上のような操作により８ビツト乗算器１５５
５及び１５５６、６入力CSA１５５７から成る
乗算回路にて第３図に示すような乗算処理が可能
となる。
５及び１５５６、６入力CSA１５５７から成る
乗算回路にて第３図に示すような乗算処理が可能
となる。
第４マシン・サイクルでは、６入力CSA１５
５７にて求めた部分和及び部分桁上りをセレクタ
１５１０及び１５１１により選択し、ALU１５
１５で加算することにより乗算結果を得ることが
できる。
５７にて求めた部分和及び部分桁上りをセレクタ
１５１０及び１５１１により選択し、ALU１５
１５で加算することにより乗算結果を得ることが
できる。
本発明によれば、一度にｎビツト処理を行う乗
算回路において従来方式に比べて半分近いシフト
数で済むので、乗算回路を複数のLSIで構成する
のに好適である。また、従来１マシン・サイクル
かけて処理していた部分積演算をパイプライン化
することにより1/2マシン・サイクルで実行する
ことができるので高速な乗算処理が可能となる。
算回路において従来方式に比べて半分近いシフト
数で済むので、乗算回路を複数のLSIで構成する
のに好適である。また、従来１マシン・サイクル
かけて処理していた部分積演算をパイプライン化
することにより1/2マシン・サイクルで実行する
ことができるので高速な乗算処理が可能となる。
第１図は本発明による乗算回路の全体構成図、
第２図は従来の乗算方式による処理手順を示す
図、第３図は本発明を用いた場合の乗算処理手順
を示す図、第４図は本発明による乗算処理のタイ
ミングチヤート、第５図は第１図の動作説明図、
第６図は第１図に於ける８ビツト乗算器５の説明
図、第７図は第１図に於けるCSA９の説明図、
第８図は第７図に於ける６入力CSA２００の説
明図、第９図〜第１２図は本発明の他の一実施例
を示す図である。 １……被乗数をラツチするレジスタ、２……乗
数をラツチするレジスタ、３……４対１セレク
タ、４……被乗数を左へローテートさせるための
セレクタ、５〜８……８ビツト乗算器、９〜１２
……６入力CSA、１３〜１６……CPA、２４〜
２７……乗算結果をラツチするレジスタ。
第２図は従来の乗算方式による処理手順を示す
図、第３図は本発明を用いた場合の乗算処理手順
を示す図、第４図は本発明による乗算処理のタイ
ミングチヤート、第５図は第１図の動作説明図、
第６図は第１図に於ける８ビツト乗算器５の説明
図、第７図は第１図に於けるCSA９の説明図、
第８図は第７図に於ける６入力CSA２００の説
明図、第９図〜第１２図は本発明の他の一実施例
を示す図である。 １……被乗数をラツチするレジスタ、２……乗
数をラツチするレジスタ、３……４対１セレク
タ、４……被乗数を左へローテートさせるための
セレクタ、５〜８……８ビツト乗算器、９〜１２
……６入力CSA、１３〜１６……CPA、２４〜
２７……乗算結果をラツチするレジスタ。
１ 被除数の指数部および仮数部をそれぞれ保持
する第１および第２のレジスタと、除数の指数部
および仮数部をそれぞれ保持する第３および第４
のレジスタと、上記第１および第３のレジスタの
指数部の差を求める第１の演算手段と、上記第２
および第４のレジスタの符号が同一かどうかを判
定する比較手段と、該比較手段の比較結果に応じ
て、上記第２および第４のレジスタの内容の加算
または減算を行う第２の演算手段と、上記第１の
演算手段での演算結果に応じた回数だけ、上記第
２の演算手段での演算を繰り返し、その中間過程
で被除数の仮数部を上記第２の演算手段での演算
結果で更新し、かつ、被除数の仮数部の値を桁移
動させるようにする制御手段とを備えたことを特
徴とする情報処理装置。
する第１および第２のレジスタと、除数の指数部
および仮数部をそれぞれ保持する第３および第４
のレジスタと、上記第１および第３のレジスタの
指数部の差を求める第１の演算手段と、上記第２
および第４のレジスタの符号が同一かどうかを判
定する比較手段と、該比較手段の比較結果に応じ
て、上記第２および第４のレジスタの内容の加算
または減算を行う第２の演算手段と、上記第１の
演算手段での演算結果に応じた回数だけ、上記第
２の演算手段での演算を繰り返し、その中間過程
で被除数の仮数部を上記第２の演算手段での演算
結果で更新し、かつ、被除数の仮数部の値を桁移
動させるようにする制御手段とを備えたことを特
徴とする情報処理装置。
Claims (1)
- ローテートさせる手段を被乗数セツト用レジスタ
の出力側に設けたことを特徴とする乗算回路。
Priority Applications (2)
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|---|---|---|---|
| JP60223624A JPS6284335A (ja) | 1985-10-09 | 1985-10-09 | 乗算回路 |
| US06/916,695 US4811269A (en) | 1985-10-09 | 1986-10-08 | Bit slice multiplication circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60223624A JPS6284335A (ja) | 1985-10-09 | 1985-10-09 | 乗算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6284335A JPS6284335A (ja) | 1987-04-17 |
| JPH0368413B2 true JPH0368413B2 (ja) | 1991-10-28 |
Family
ID=16801123
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60223624A Granted JPS6284335A (ja) | 1985-10-09 | 1985-10-09 | 乗算回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4811269A (ja) |
| JP (1) | JPS6284335A (ja) |
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| US4941121A (en) * | 1988-04-01 | 1990-07-10 | Digital Equipment Corporation | Apparatus for high performance multiplication |
| GB8808569D0 (en) * | 1988-04-12 | 1988-05-11 | Texas Instruments Ltd | Improvements in/relating to digital signal processors |
| US4939687A (en) * | 1988-11-01 | 1990-07-03 | General Electric Company | Serial-parallel multipliers using serial as well as parallel addition of partial products |
| CA1311063C (en) * | 1988-12-16 | 1992-12-01 | Tokumichi Murakami | Digital signal processor |
| FR2656706A1 (fr) * | 1989-12-29 | 1991-07-05 | Radiotechnique Compelec | Organe de traitement arithmetique a associer a une unite centrale de microprocesseur. |
| JPH0594546A (ja) * | 1991-02-05 | 1993-04-16 | American Teleph & Telegr Co <Att> | デジタルプロセツサ |
| US5241493A (en) * | 1991-12-16 | 1993-08-31 | International Business Machines Corporation | Floating point arithmetic unit with size efficient pipelined multiply-add architecture |
| US5325320A (en) * | 1992-05-01 | 1994-06-28 | Seiko Epson | Area efficient multiplier for use in an integrated circuit |
| DE69329260T2 (de) * | 1992-06-25 | 2001-02-22 | Canon K.K., Tokio/Tokyo | Gerät zum Multiplizieren von Ganzzahlen mit vielen Ziffern |
| US5509129A (en) | 1993-11-30 | 1996-04-16 | Guttag; Karl M. | Long instruction word controlling plural independent processor operations |
| US5586070A (en) * | 1994-08-03 | 1996-12-17 | Chromatic Research, Inc. | Structure and method for embedding two small multipliers in a larger multiplier |
| WO1996017293A1 (en) * | 1994-12-01 | 1996-06-06 | Intel Corporation | A microprocessor having a multiply operation |
| JP3277089B2 (ja) * | 1995-02-14 | 2002-04-22 | 株式会社東芝 | 乗算器及び積和演算装置 |
| US6643765B1 (en) * | 1995-08-16 | 2003-11-04 | Microunity Systems Engineering, Inc. | Programmable processor with group floating point operations |
| US5764558A (en) * | 1995-08-25 | 1998-06-09 | International Business Machines Corporation | Method and system for efficiently multiplying signed and unsigned variable width operands |
| US6385634B1 (en) * | 1995-08-31 | 2002-05-07 | Intel Corporation | Method for performing multiply-add operations on packed data |
| JP3711147B2 (ja) * | 1995-08-31 | 2005-10-26 | インテル・コーポレーション | パック・データを処理する１組の命令 |
| US7395298B2 (en) * | 1995-08-31 | 2008-07-01 | Intel Corporation | Method and apparatus for performing multiply-add operations on packed data |
| US5907842A (en) * | 1995-12-20 | 1999-05-25 | Intel Corporation | Method of sorting numbers to obtain maxima/minima values with ordering |
| DE69715570T2 (de) * | 1996-11-27 | 2003-08-07 | Texas Instruments Inc., Dallas | Multipliziereinheit |
| US5889691A (en) * | 1997-01-06 | 1999-03-30 | Texas Instruments Incorporated | Apparatus and method for a multiplier unit with high component utilization |
| US6055619A (en) * | 1997-02-07 | 2000-04-25 | Cirrus Logic, Inc. | Circuits, system, and methods for processing multiple data streams |
| US6230257B1 (en) * | 1998-03-31 | 2001-05-08 | Intel Corporation | Method and apparatus for staggering execution of a single packed data instruction using the same circuit |
| US6230253B1 (en) * | 1998-03-31 | 2001-05-08 | Intel Corporation | Executing partial-width packed data instructions |
| US6523055B1 (en) | 1999-01-20 | 2003-02-18 | Lsi Logic Corporation | Circuit and method for multiplying and accumulating the sum of two products in a single cycle |
| US6611856B1 (en) | 1999-12-23 | 2003-08-26 | Intel Corporation | Processing multiply-accumulate operations in a single cycle |
| AU2002339867A1 (en) | 2001-09-04 | 2003-03-18 | Microunity Systems Engineering, Inc. | System and method for performing multiplication |
| US7430578B2 (en) * | 2001-10-29 | 2008-09-30 | Intel Corporation | Method and apparatus for performing multiply-add operations on packed byte data |
| AU2003221680A1 (en) * | 2002-04-09 | 2003-10-27 | The Research Foundation Of State University Of New York | Multiplier-based processor-in-memory architectures for image and graphics processing |
| US7401109B2 (en) * | 2002-08-06 | 2008-07-15 | The State Of Oregon Acting By And Through The State Board Of Higher Education On Behalf Of Oregon State University | Multiplication of multi-precision numbers having a size of a power of two |
| US7447310B2 (en) * | 2002-08-06 | 2008-11-04 | The State Of Oregon Acting By And Through The State Board Of Higher Education On Behalf Of Oregon State University | Lean multiplication of multi-precision numbers over GF(2m) |
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| US7519646B2 (en) * | 2006-10-26 | 2009-04-14 | Intel Corporation | Reconfigurable SIMD vector processing system |
| US20080140753A1 (en) * | 2006-12-08 | 2008-06-12 | Vinodh Gopal | Multiplier |
| US9696975B2 (en) * | 2010-09-03 | 2017-07-04 | International Business Machines Corporation | Allocating register halves independently |
| US10778482B2 (en) | 2019-02-12 | 2020-09-15 | Texas Instruments Incorporated | Bit slicer circuit for S-FSK receiver, integrated circuit, and method associated therewith |
| US11941407B2 (en) * | 2019-05-20 | 2024-03-26 | Gsi Technology Inc. | Pipeline architecture for bitwise multiplier-accumulator (MAC) |
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Family Cites Families (4)
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| JPS58101343A (ja) * | 1981-12-11 | 1983-06-16 | Fujitsu Ltd | 乗算方式 |
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- 1985-10-09 JP JP60223624A patent/JPS6284335A/ja active Granted
-
1986
- 1986-10-08 US US06/916,695 patent/US4811269A/en not_active Expired - Fee Related
Also Published As
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| JPS6284335A (ja) | 1987-04-17 |
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