JPS6068432A - キヤリセ−ブアダ−の符号生成方式 - Google Patents
キヤリセ−ブアダ−の符号生成方式Info
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- JPS6068432A JPS6068432A JP58175994A JP17599483A JPS6068432A JP S6068432 A JPS6068432 A JP S6068432A JP 58175994 A JP58175994 A JP 58175994A JP 17599483 A JP17599483 A JP 17599483A JP S6068432 A JPS6068432 A JP S6068432A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はキャリセーブアダーの符号生成方式に係り、特
にキャリセーブアダーを用いた倍数発生方式の乗算回路
等に最適な符号生成方式に関する９〔発明の背景〕 一般に倍数発生方式による乗算回路では、多面化した倍
数の加算にキャリセーブアダーが使われる。キャリセー
ブアダーはフルアダーに比べ、より少ない段数で高速加
算が可能であるが、出力がサムとキャリの２面に分割さ
れるため、符号ビットが混在するという問題がある。
にキャリセーブアダーを用いた倍数発生方式の乗算回路
等に最適な符号生成方式に関する９〔発明の背景〕 一般に倍数発生方式による乗算回路では、多面化した倍
数の加算にキャリセーブアダーが使われる。キャリセー
ブアダーはフルアダーに比べ、より少ない段数で高速加
算が可能であるが、出力がサムとキャリの２面に分割さ
れるため、符号ビットが混在するという問題がある。
例として、３ビツト長の２の補数形データでの加算ｒ−
２＋３＝ＩＪを考えてみる。第１図はその演算過程を示
したもので、（ａ）図はフルーアダーによる場合、（ｂ
）図は２段のキャリセーブアダー（ＣＳ Ａ）で構成さ
れたＣ５ＡＩ−り一群による場合である。なお、第１図
においては、後の説明に合わせるため、入力符号部は４
ビツトに拡張して表現されている。３ビツト長の加算の
ため。
２＋３＝ＩＪを考えてみる。第１図はその演算過程を示
したもので、（ａ）図はフルーアダーによる場合、（ｂ
）図は２段のキャリセーブアダー（ＣＳ Ａ）で構成さ
れたＣ５ＡＩ−り一群による場合である。なお、第１図
においては、後の説明に合わせるため、入力符号部は４
ビツトに拡張して表現されている。３ビツト長の加算の
ため。
第１図（ａ）に示すフルアダー１０１による場合、加算
結果はデータ部３ビットと符号部１ビットの８１４ビツ
トで表現可能である。符号部は′０″が正、１″″が負
である。これに対し、第１図（ｂ）に示すＣ８Ａトリ一
群１０２で２回のＣＳＡ加算を行った結果は、サムが−
７、キャリが＋８と変形するため、データ部に４ビツト
を必要とし、符号部として１ビツトを含めると、サムと
キャリとも。
結果はデータ部３ビットと符号部１ビットの８１４ビツ
トで表現可能である。符号部は′０″が正、１″″が負
である。これに対し、第１図（ｂ）に示すＣ８Ａトリ一
群１０２で２回のＣＳＡ加算を行った結果は、サムが−
７、キャリが＋８と変形するため、データ部に４ビツト
を必要とし、符号部として１ビツトを含めると、サムと
キャリとも。
結果の表現に５ビツトが必要となる。これは、データ部
からのキャリビットが符号部へ混在するためであり、符
号を正しく伝えるためには、符号確定部の１ビツトと符
号混在部（加算に要したＣ３Ａ１−リ−の段数分のビッ
ト燐）を含めて伝える必要がある。しかし、これでは演
算及び転送するデータの長さの増加をまねくことになる
。
からのキャリビットが符号部へ混在するためであり、符
号を正しく伝えるためには、符号確定部の１ビツトと符
号混在部（加算に要したＣ３Ａ１−リ−の段数分のビッ
ト燐）を含めて伝える必要がある。しかし、これでは演
算及び転送するデータの長さの増加をまねくことになる
。
従来、キャリセーブアダーのこのような問題を解決する
ため、第２図に示す符号生成法が提案さサム出力の符号
部３ピッ１〜ａａ−２ｓａ−１ｓａＯ１同データ部１ビ
ットｄａ１．およびキャリ出力の符号部４ビット５ｂ−
３ｓｂ−２ｓｂ ｌ５ｂｏ咎符号生成回路２０２に入力
して、サム符号とキャリ符号を、 サム符号＝ｓａ−２ キャリ符号”ｓ ｂ−３・ｓ ｂ−２ ＋５ｂ−３・ｓｂ−：’５ｂ−１・ｓｂＯ・５ａ−２・
５ａ−１・ｓａＯ・ｄａｌとしてめ、サムデータｄａｌ
ｄａ２ ｄａ３、キャリデータｄｂｌ ｄｂ２ ｄｂ
３と共に次段Ｃ８Ａトリ一群へ与えるものである。
ため、第２図に示す符号生成法が提案さサム出力の符号
部３ピッ１〜ａａ−２ｓａ−１ｓａＯ１同データ部１ビ
ットｄａ１．およびキャリ出力の符号部４ビット５ｂ−
３ｓｂ−２ｓｂ ｌ５ｂｏ咎符号生成回路２０２に入力
して、サム符号とキャリ符号を、 サム符号＝ｓａ−２ キャリ符号”ｓ ｂ−３・ｓ ｂ−２ ＋５ｂ−３・ｓｂ−：’５ｂ−１・ｓｂＯ・５ａ−２・
５ａ−１・ｓａＯ・ｄａｌとしてめ、サムデータｄａｌ
ｄａ２ ｄａ３、キャリデータｄｂｌ ｄｂ２ ｄｂ
３と共に次段Ｃ８Ａトリ一群へ与えるものである。
第２図の方式は、限られた符号ピッ１〜数で、最上位ビ
ットを符号とすると共に、符号が反転しうる場合の補正
項を付加したものであり、これにより符部はサム、キャ
リ各々１ビツトずつの転送で済むことになったが、次の
ような欠点を有している。
ットを符号とすると共に、符号が反転しうる場合の補正
項を付加したものであり、これにより符部はサム、キャ
リ各々１ビツトずつの転送で済むことになったが、次の
ような欠点を有している。
（１）補正項は、Ｃ８Ａトリー構造に依存するため。
異なるトリー構造をもつＣＳＡへの適用が難かしい。
（２）符号生成にキャリ側４ビツト、サム側３ビツトの
符号部が必要である。
符号部が必要である。
本発明の目的は、前記の如き問題点を除去し、Ｃ５Ａの
トリー構造によらず、且つ、より少ないビット長での符
号生成を可能とすることにある。
トリー構造によらず、且つ、より少ないビット長での符
号生成を可能とすることにある。
キャリセーブアダーにおいて、サムとキャリのフルサム
をとれば、符号が確定し、また、その時のデータ部から
上ってくるキャリは高々１ビツトである。本発明はこの
点に着目して、サムとキャリの各々のデータ部に隣接す
る２ビツトの符号部のフルサムを前もってとり、その２
ビツトの符号を転送し、それと定値とを組み合せること
で、正しい符号を生成するようにしたことである。
をとれば、符号が確定し、また、その時のデータ部から
上ってくるキャリは高々１ビツトである。本発明はこの
点に着目して、サムとキャリの各々のデータ部に隣接す
る２ビツトの符号部のフルサムを前もってとり、その２
ビツトの符号を転送し、それと定値とを組み合せること
で、正しい符号を生成するようにしたことである。
第３図は本発明の詳細な説明するための図である。二５
で、サムの符号部ＳＡ、同データ部ＤＡＳＡ＝ｓａ−３
５ａ−２５ａ−１ｓａ。
で、サムの符号部ＳＡ、同データ部ＤＡＳＡ＝ｓａ−３
５ａ−２５ａ−１ｓａ。
ＤＡ＝ｄａｌ ｄａ２ ｄａ３
と表わし、キャリの符号部ＳＢ、同データ部ＤＢを、
５Ｂ＝ｓｂ−３５ｂ−２５ｂ−１ｓｂ。
Ｉ）Ｂ、、、ｄｂｌ ｄｂ２ ｄｂ３
と表わす。このサム、キャリの符号部とデータ部の境界
は、演算するデータの長さで決定され、フルアダーの時
とは第３図（ａ）に示す関係にある。
は、演算するデータの長さで決定され、フルアダーの時
とは第３図（ａ）に示す関係にある。
こ＼で、Ｓはフルアダ一時の符号部で、５＝ｓｓｓｓで
あり、Ｄはデータ部で、Ｄ＝ｄｌ ｄ２ ｄ３である。
あり、Ｄはデータ部で、Ｄ＝ｄｌ ｄ２ ｄ３である。
このサムとキャリのデータに対して、第３図（ｂ）に示
すように、サムには−ＳＡ、キャリには＋ＳＡなる互い
に打消し合うデータを加えて変形する。この様にすると
、第３図（Ｃ）に示すように、サムの符号部はオールＯ
なる定値となるため、サムの符号の転送は不要になり、
キャリの符号ＳＣ（＝ＳＡ＋ＳＢ）のみの転送ですむ。
すように、サムには−ＳＡ、キャリには＋ＳＡなる互い
に打消し合うデータを加えて変形する。この様にすると
、第３図（Ｃ）に示すように、サムの符号部はオールＯ
なる定値となるため、サムの符号の転送は不要になり、
キャリの符号ＳＣ（＝ＳＡ＋ＳＢ）のみの転送ですむ。
次に、変形されたキャリの符号ＳＣと、フルア−ダ時の
符号Ｓとの対応を考えてみると、データ部ＤＡとＤＢの
加算により符号部へ上るキャリ（Ｃａｒとする）は、高
々１ビツトのみであるため、次の（１）式が成立する。
符号Ｓとの対応を考えてみると、データ部ＤＡとＤＢの
加算により符号部へ上るキャリ（Ｃａｒとする）は、高
々１ビツトのみであるため、次の（１）式が成立する。
Ｓ ＝ ＳＣ＋ Ｃａｒ （１）
こ＼で、ＳとＣａｒよりＳＣの範囲をめると、第４図に
示す４通りとなる。
示す４通りとなる。
第４図および５Ｃ＝ＳＡ＋ＳＢより、ＳＣは次式、
ＳＣ：５Ｃ−１ｓｃ−１ｓｃ−１ｓｃＯ（２）但し、５
ｃｏ＝ｓａｏ ｅ ｓｂ。
ｃｏ＝ｓａｏ ｅ ｓｂ。
ｓ ｃ −１＝ ｓ ａ −１ｅ ｓ ｂ −１０（ｓ
ａＯ・５ｂＯ）のようになり、５ｃ−１、ＳＣＯの２ビ
ツトで伝えら九る。
ａＯ・５ｂＯ）のようになり、５ｃ−１、ＳＣＯの２ビ
ツトで伝えら九る。
第５図は本発明の一実例で１本発明の符号生成方式を適
用した乗算回路の一部分を示すものである。第５図にお
いて、被乗数レジスタ１の被乗数データと乗数レジスタ
２の最下位桁データは倍数発生回路３−】へ入力され、
８面の倍数を生成する。同様に、被乗数レジスタ１の被
乗数データと−２へ入力され、８面の倍数を生成する。
用した乗算回路の一部分を示すものである。第５図にお
いて、被乗数レジスタ１の被乗数データと乗数レジスタ
２の最下位桁データは倍数発生回路３−】へ入力され、
８面の倍数を生成する。同様に、被乗数レジスタ１の被
乗数データと−２へ入力され、８面の倍数を生成する。
倍数発生回路３−１で生成された倍数はＣＳ Ａ ｌ−
り一群４−１により加算され、２面のサム７とキャリ８
を出力する。倍数発生回路３−２で生成された倍数もＣ
８Ａトリ一群４−２で加算され、サム９とキャリ１０を
出力する。下位桁でめたサム７とキャリ８は、上位桁で
めたサム９、キャリ１０と桁合せしてＣ３Ａ５、Ｃ３Ａ
６により加算される。第５図では省略したが、被乗数レ
ジスタ１の被乗数データと乗算レジスタ２の残りの桁の
データについても同様の演算を行うことにより、最終的
な乗算結果がまる。
り一群４−１により加算され、２面のサム７とキャリ８
を出力する。倍数発生回路３−２で生成された倍数もＣ
８Ａトリ一群４−２で加算され、サム９とキャリ１０を
出力する。下位桁でめたサム７とキャリ８は、上位桁で
めたサム９、キャリ１０と桁合せしてＣ３Ａ５、Ｃ３Ａ
６により加算される。第５図では省略したが、被乗数レ
ジスタ１の被乗数データと乗算レジスタ２の残りの桁の
データについても同様の演算を行うことにより、最終的
な乗算結果がまる。
以上が第５図の動作概要であるが１本発明の符号生成方
式は、キャリセーブアダーの加算結果であるサムとキャ
リを次のキャリセーブアダーへ足し込む場合に適用され
る。第５図中、破線で囲ったフルアダー１７およびレジ
スタ２４．２６の符号生成が本発明の特徴とする部分で
ある。以下、これらについて詳述する。
式は、キャリセーブアダーの加算結果であるサムとキャ
リを次のキャリセーブアダーへ足し込む場合に適用され
る。第５図中、破線で囲ったフルアダー１７およびレジ
スタ２４．２６の符号生成が本発明の特徴とする部分で
ある。以下、これらについて詳述する。
Ｃ８Ａ ｌ−り一群４−１でまった下位桁のサム７とキ
ャリ８のうち、サム７のデータ部（ｄａｌｄ ａ ２
ｄ ａ ３）１５は桁合せをして上位桁へ伝えられ、正
の符号部（オールｏ）２５を付加してレジスタ２４にセ
ットされる。このレジスタ２４の値を上位桁のサム９、
キャリ１ｏと共にＣ３Ａ５へ入力して加算することによ
り、Ｃ３Ａ５がら新たにサム１１とキャリ１２が出力さ
れる。下位桁のサム７のデータ部１５に隣接する５ａ−
１、ＳａＯなる２ビツトの符号部１３と、同じく下位桁
のキャリ８の５ｂ−１、ｓｂｏなる符号部１４は、排他
ＯＲ回路１８．２０．２１とＡＮＤ回路１９よりなる２
ピッドのフルアダー１７で加算され。
ャリ８のうち、サム７のデータ部（ｄａｌｄ ａ ２
ｄ ａ ３）１５は桁合せをして上位桁へ伝えられ、正
の符号部（オールｏ）２５を付加してレジスタ２４にセ
ットされる。このレジスタ２４の値を上位桁のサム９、
キャリ１ｏと共にＣ３Ａ５へ入力して加算することによ
り、Ｃ３Ａ５がら新たにサム１１とキャリ１２が出力さ
れる。下位桁のサム７のデータ部１５に隣接する５ａ−
１、ＳａＯなる２ビツトの符号部１３と、同じく下位桁
のキャリ８の５ｂ−１、ｓｂｏなる符号部１４は、排他
ＯＲ回路１８．２０．２１とＡＮＤ回路１９よりなる２
ピッドのフルアダー１７で加算され。
ｓ ｃ −１、ｓｃＱなる２ビツトの符号２２．２３を
出力する。この符号２２．２３は、下位桁でまったキャ
リ８のデータ部、（ｄ ｂ １ ｄ ｂ ２ ’ｄ ｂ
３）１６と共に桁合せをして上位桁へ伝えられ、ｓ ｃ
−１なる符号２２は”５ｃ−１５ｃ−１ｓｃｌ ｒｒ
に符号拡張され、レジスタ２６にセットされる。このレ
ジスタ２６に値を、Ｃ３Ａ５でまったサム１１、キャリ
１２と共にＣ３Ａ６へ入力し、加算することにより、Ｃ
３Ａ６から新たにサムとキャリが出力される。以上の動
作を繰り返すことにより、符号の伝達が支障なく達成さ
れる。
出力する。この符号２２．２３は、下位桁でまったキャ
リ８のデータ部、（ｄ ｂ １ ｄ ｂ ２ ’ｄ ｂ
３）１６と共に桁合せをして上位桁へ伝えられ、ｓ ｃ
−１なる符号２２は”５ｃ−１５ｃ−１ｓｃｌ ｒｒ
に符号拡張され、レジスタ２６にセットされる。このレ
ジスタ２６に値を、Ｃ３Ａ５でまったサム１１、キャリ
１２と共にＣ３Ａ６へ入力し、加算することにより、Ｃ
３Ａ６から新たにサムとキャリが出力される。以上の動
作を繰り返すことにより、符号の伝達が支障なく達成さ
れる。
第６図は本発明の他の実施例で、第５図と同一部分には
同一符号が付されている。第５図との構成上の相違は、
’ＪＩＩＯ″′なる定植２８をサムの符号部とし、又、
キャリの符号部には、ｓ ｃ −１なる符号を反転出力
した５ｃ−１符号２７、ｓｃＯなる符号２３および”
ｏ ”なる定値２９から生成した”００ ５ｃ−１ｓｃ
ｏ”を用いたことにある。
同一符号が付されている。第５図との構成上の相違は、
’ＪＩＩＯ″′なる定植２８をサムの符号部とし、又、
キャリの符号部には、ｓ ｃ −１なる符号を反転出力
した５ｃ−１符号２７、ｓｃＯなる符号２３および”
ｏ ”なる定値２９から生成した”００ ５ｃ−１ｓｃ
ｏ”を用いたことにある。
これにより、第５図のようにｓｃ−］なる符号を”５ｃ
−１５ｃ−１５ｃ−１”に拡張することが不要となるた
め、ファンアウトのバラツキを考える必要がなく、より
高速化が達成される。
−１５ｃ−１５ｃ−１”に拡張することが不要となるた
め、ファンアウトのバラツキを考える必要がなく、より
高速化が達成される。
第５図及び第６図は乗算器の例であるが、本発明は乗算
器に限らず、Ｃ３Ａを用いた回路全般に適用できること
は云うまでもない。又、これまでは符号部を４ビツト、
データ部を３ピツ１〜で説明してきたが、これ以外のピ
ッ１〜数でも本発明が有効であることは明らかである。
器に限らず、Ｃ３Ａを用いた回路全般に適用できること
は云うまでもない。又、これまでは符号部を４ビツト、
データ部を３ピツ１〜で説明してきたが、これ以外のピ
ッ１〜数でも本発明が有効であることは明らかである。
以上の説明から明かな如く、本発明によれば、キャリセ
ーブアダーの加算結果であるサムとキャリを次のキャリ
セーブアダーへ足し込む際、サムとキャリのデータ部に
隣接した各々２ビツトにより符号を生成して伝達するよ
うにした＼め、従来方式に比べて算出すべき符号部の長
さが低減でき、又、キャリセーブアダーのトリー構造に
依存する補正項をもたないため、汎用性を有する利点が
ある。
ーブアダーの加算結果であるサムとキャリを次のキャリ
セーブアダーへ足し込む際、サムとキャリのデータ部に
隣接した各々２ビツトにより符号を生成して伝達するよ
うにした＼め、従来方式に比べて算出すべき符号部の長
さが低減でき、又、キャリセーブアダーのトリー構造に
依存する補正項をもたないため、汎用性を有する利点が
ある。
第１図はフルアダーとキャリセーブアダーでの演算例を
示す図、第２図は従来の符号生成方式の構成例を示す図
、第３図は本発明による符号生成方式の原理を説明する
図、第４図はフルアダーの符号部と変形されたキャリの
符号部との関係を示す図、第５図及び第６図は本発明の
一実施例を示す図である。 ５．６・・キャリセーブアダー、 ７・・・サム。 ８・・・キャリ、１３．１４・・・符号部、１５゜１６
・・データ部、１７・・・全加算回路、２２゜２３・・
・全加算後の符号部、 ２７・・・２２０反転符号、
２５，２８，２９・・定値。 ！′ ぺ 代理人弁理士 鈴 木 誠 、） 、５１、 、ノ 第１図 ０２ ）７１−グＯＳハトリー茅手へ 第３図 （α） フル７り−吟 ［二二≦二二二＝ｒ＝Ｉ［二＝＝＝１寸
ｔ、、［駁日干とＨ日 （Ｃ） 区二〕コ 第°ｌ１図
示す図、第２図は従来の符号生成方式の構成例を示す図
、第３図は本発明による符号生成方式の原理を説明する
図、第４図はフルアダーの符号部と変形されたキャリの
符号部との関係を示す図、第５図及び第６図は本発明の
一実施例を示す図である。 ５．６・・キャリセーブアダー、 ７・・・サム。 ８・・・キャリ、１３．１４・・・符号部、１５゜１６
・・データ部、１７・・・全加算回路、２２゜２３・・
・全加算後の符号部、 ２７・・・２２０反転符号、
２５，２８，２９・・定値。 ！′ ぺ 代理人弁理士 鈴 木 誠 、） 、５１、 、ノ 第１図 ０２ ）７１−グＯＳハトリー茅手へ 第３図 （α） フル７り−吟 ［二二≦二二二＝ｒ＝Ｉ［二＝＝＝１寸
ｔ、、［駁日干とＨ日 （Ｃ） 区二〕コ 第°ｌ１図
Claims (3)
- （１）キャリセーブアダーの加算結果であるサムとキャ
リを、次のキャリセーブアダーへ足し込む回路において
、サムとキャリの各々のデータ部に隣接する２ビツトの
符号部のフルサムをめ、そのまった２ビツトの符号を伝
達し、それと定値とを組み合わせることで正しい符号を
生成することを特徴とするキャリセーブアダーの符号生
成方式。 - （２）前記サムとキャリの一方の符号部はオール” ｏ
”なる定値を用い、他方の符号部は、前記求まった２
ビツトの符号のうち、１ビツトはそのまＮ用い、他の１
ピツ１〜は符号拡張して用いることを特徴とする特許請
求の範囲第１項記載のキャリセーブアダーの符号生成方
式。 - （３）前記サムとキャリの一方の符号部は′１１１０″
なる定植を用い、他方の符号部は、前記求まった２ビツ
トの符号の一方を反転した２ビット符号と” ｏ ｏ
”なる定値とを組合せたものを用いることを特徴とする
特許請求の範囲第１項記載のキャリセーブアダーの符号
生成方式。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58175994A JPS6068432A (ja) | 1983-09-22 | 1983-09-22 | キヤリセ−ブアダ−の符号生成方式 |
| US06/653,053 US4644491A (en) | 1983-09-22 | 1984-09-21 | Sign generation system for a carry save adder |
| DE19843434777 DE3434777A1 (de) | 1983-09-22 | 1984-09-21 | Verfahren und vorrichtung zur vorzeichenerzeugung fuer einen uebertragsicherstellungsaddierer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58175994A JPS6068432A (ja) | 1983-09-22 | 1983-09-22 | キヤリセ−ブアダ−の符号生成方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6068432A true JPS6068432A (ja) | 1985-04-19 |
| JPH0228171B2 JPH0228171B2 (ja) | 1990-06-21 |
Family
ID=16005844
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58175994A Granted JPS6068432A (ja) | 1983-09-22 | 1983-09-22 | キヤリセ−ブアダ−の符号生成方式 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4644491A (ja) |
| JP (1) | JPS6068432A (ja) |
| DE (1) | DE3434777A1 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6284335A (ja) * | 1985-10-09 | 1987-04-17 | Hitachi Ltd | 乗算回路 |
| JPS6297033A (ja) * | 1985-10-24 | 1987-05-06 | Hitachi Ltd | 乗算装置 |
| US4800516A (en) * | 1986-10-31 | 1989-01-24 | Amdahl Corporation | High speed floating-point unit |
| US4868778A (en) * | 1987-05-19 | 1989-09-19 | Harris Corporation | Speed enhancement for multipliers using minimal path algorithm |
| US5278781A (en) * | 1987-11-12 | 1994-01-11 | Matsushita Electric Industrial Co., Ltd. | Digital signal processing system |
| US5103419A (en) * | 1989-02-02 | 1992-04-07 | Matsushita Electric Industrial Co., Ltd. | Circuit for calculating the sum of products of data |
| US5036482A (en) * | 1989-04-07 | 1991-07-30 | Intel Corporation | Method and circuitry for digital system multiplication |
| US6219688B1 (en) * | 1993-11-30 | 2001-04-17 | Texas Instruments Incorporated | Method, apparatus and system for sum of plural absolute differences |
| TW421757B (en) * | 1996-06-06 | 2001-02-11 | Matsushita Electric Industrial Co Ltd | Arithmetic processor |
| US6430589B1 (en) * | 1997-06-20 | 2002-08-06 | Hynix Semiconductor, Inc. | Single precision array processor |
| US6567835B1 (en) * | 1999-08-17 | 2003-05-20 | Intrinsity, Inc. | Method and apparatus for a 5:2 carry-save-adder (CSA) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3515344A (en) * | 1966-08-31 | 1970-06-02 | Ibm | Apparatus for accumulating the sum of a plurality of operands |
| JPS5517424B2 (ja) * | 1974-09-05 | 1980-05-12 | ||
| US4538238A (en) * | 1983-01-18 | 1985-08-27 | Honeywell Information Systems Inc. | Method and apparatus for calculating the residue of a signed binary number |
| US4575812A (en) * | 1984-05-31 | 1986-03-11 | Motorola, Inc. | X×Y Bit array multiplier/accumulator circuit |
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