JPH0368477B2 - - Google Patents
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- JPH0368477B2 JPH0368477B2 JP60038613A JP3861385A JPH0368477B2 JP H0368477 B2 JPH0368477 B2 JP H0368477B2 JP 60038613 A JP60038613 A JP 60038613A JP 3861385 A JP3861385 A JP 3861385A JP H0368477 B2 JPH0368477 B2 JP H0368477B2
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- transistor
- pair
- transistors
- switching
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/26—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback
- H03K3/28—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback
- H03K3/281—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator
- H03K3/286—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable
- H03K3/288—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable using additional transistors in the input circuit
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Logic Circuits (AREA)
- Static Random-Access Memory (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、データを蓄積するための論理回路、
特に再生スイツチング回路から絶縁された入出力
ポート有するフリツプフロツプの如きデータ蓄積
回路に関する。
特に再生スイツチング回路から絶縁された入出力
ポート有するフリツプフロツプの如きデータ蓄積
回路に関する。
フリツプフロツプ、ラツチ、マルチバイブレー
タ等のデータ蓄積素子はデジタル回路の基本的構
成素子である。これらの素子は、その用途に応じ
て種々の形式及び複雑さのものが市販されてい
る。しかし、これらは通常、相補的（一方が高レ
ベル、他方が低レベルの２進出力）な１対の出力
ポートを有し、ある入力状態に駆動されると一方
の安定状態から他方の安定状態へのスイツチング
（これにより出力状態が切換わる）を確実にする
再生ループ（regenerative loop）が形成される。
この再生スイツチング回路は実際には、クロツ
ク・エツジやデータの到達、あるいはプリセツト
制御信号、クリヤ制御信号等の多くの入力イベン
トにより駆動される。よつて、互いに無関係（非
同期）のデータ変化やクロツク・エツジが非常に
近接して到達するような装置においては、再生ル
ープに不安定状態が生じ、即ち、出力が切換わる
最終状態が定まらず、いずれの状態へも移行し得
るような状態となり、出力データにエラーが生じ
るという問題が起こる。
タ等のデータ蓄積素子はデジタル回路の基本的構
成素子である。これらの素子は、その用途に応じ
て種々の形式及び複雑さのものが市販されてい
る。しかし、これらは通常、相補的（一方が高レ
ベル、他方が低レベルの２進出力）な１対の出力
ポートを有し、ある入力状態に駆動されると一方
の安定状態から他方の安定状態へのスイツチング
（これにより出力状態が切換わる）を確実にする
再生ループ（regenerative loop）が形成される。
この再生スイツチング回路は実際には、クロツ
ク・エツジやデータの到達、あるいはプリセツト
制御信号、クリヤ制御信号等の多くの入力イベン
トにより駆動される。よつて、互いに無関係（非
同期）のデータ変化やクロツク・エツジが非常に
近接して到達するような装置においては、再生ル
ープに不安定状態が生じ、即ち、出力が切換わる
最終状態が定まらず、いずれの状態へも移行し得
るような状態となり、出力データにエラーが生じ
るという問題が起こる。
従来のデータ蓄積回路は、入出力ポートが次の
ように再生ループに結合される回路構成を有す
る。即ち、入出力信号または再生ループ内のデー
タ変化は、能動素子の寄生容量に結合され、これ
により入出力結合が行なわれると共に再生ループ
に実行的に容量が付加され再生ループが不安定状
態から脱出する速度を低域している。
ように再生ループに結合される回路構成を有す
る。即ち、入出力信号または再生ループ内のデー
タ変化は、能動素子の寄生容量に結合され、これ
により入出力結合が行なわれると共に再生ループ
に実行的に容量が付加され再生ループが不安定状
態から脱出する速度を低域している。
幾つかのデータ蓄積素子が結合されてシフトレ
ジスタを形成するような高速非同期データ取込シ
ステムにあつては、このデータ蓄積素子を不安定
状態となす敏感性がエラーを増加させ、データを
取込み得る速度を制限してしまう。
ジスタを形成するような高速非同期データ取込シ
ステムにあつては、このデータ蓄積素子を不安定
状態となす敏感性がエラーを増加させ、データを
取込み得る速度を制限してしまう。
従つて本発明の目的は、特に高速非同期データ
取込みまたは処理システムに適した改良したデー
タ蓄積回路を提供することにある。
取込みまたは処理システムに適した改良したデー
タ蓄積回路を提供することにある。
本発明の他の目的は、入出力ポートが再生スイ
ツチング回路から、絶縁され、不安定状態の発生
の可能性を大幅に減少させ、最小エラーで高速の
データ取込みが行なえるデータ蓄積回路を提供す
ることにある。
ツチング回路から、絶縁され、不安定状態の発生
の可能性を大幅に減少させ、最小エラーで高速の
データ取込みが行なえるデータ蓄積回路を提供す
ることにある。
本発明データ蓄積回路は図に示す如く１対の入
力端子１４，２０及び１対の出力端子１６，２２
に接続され少なくとも１入力論理信号に応じてこ
の出力端子１６，２２に１対の相補論理出力を発
生する１対のデータ入力用スイツチング素子Q1，
Q2と、この１対のデータ入力用スイツチング素
子Q1，Q2に接続されこの入力論理信号に応じて
このスイツチング素子Q1，Q2の動作状態を切換
える再生スイツチング回路５０とを具えたもので
ある。
力端子１４，２０及び１対の出力端子１６，２２
に接続され少なくとも１入力論理信号に応じてこ
の出力端子１６，２２に１対の相補論理出力を発
生する１対のデータ入力用スイツチング素子Q1，
Q2と、この１対のデータ入力用スイツチング素
子Q1，Q2に接続されこの入力論理信号に応じて
このスイツチング素子Q1，Q2の動作状態を切換
える再生スイツチング回路５０とを具えたもので
ある。
この実施態様としてはデータ入力用スイツチン
グ素子Q1，Q2はトランジスタでであり、各エミ
ツタはプリバイアス用抵抗１０，１２を介して基
準電位に接続されている。また他の実施態様とし
てはデータ入力用スイツチング素子Q1，Q2はト
ランジスタであり、この再生スイツチング回路５
０は少なくともエミツタ結合トランジスタ対Q4，
Q5を有し、このコレクタが抵抗３２，３０を介
してこのデータ入力用スイツチング素子のトラン
ジスタQ2，Q1のエミツタに接続されている。
グ素子Q1，Q2はトランジスタでであり、各エミ
ツタはプリバイアス用抵抗１０，１２を介して基
準電位に接続されている。また他の実施態様とし
てはデータ入力用スイツチング素子Q1，Q2はト
ランジスタであり、この再生スイツチング回路５
０は少なくともエミツタ結合トランジスタ対Q4，
Q5を有し、このコレクタが抵抗３２，３０を介
してこのデータ入力用スイツチング素子のトラン
ジスタQ2，Q1のエミツタに接続されている。
本発明によれば、データ蓄積回路の入出力ポー
トが再生スイツチング回路５０から絶縁されて、
不安定状態の発生の可能性を大幅に減じ、最小の
エラーで高速のデータ取込が行なえる。
トが再生スイツチング回路５０から絶縁されて、
不安定状態の発生の可能性を大幅に減じ、最小の
エラーで高速のデータ取込が行なえる。
クロツク、データ等の入力信号は、１対のデー
タ入力用スイツチング素子Q1，Q2の制御端子１
４，２０へ印加され、この入力に応じて相補出力
が１対の出力端子１６，２２から取出される。
タ入力用スイツチング素子Q1，Q2の制御端子１
４，２０へ印加され、この入力に応じて相補出力
が１対の出力端子１６，２２から取出される。
ループを形成する１対の制御素子と、交差結合
された１対の差動スイツチング素子とから成る再
生スイツチング回路５０、即ちラツチは１対のデ
ータ入力用スイツチング素子Q1，Q2のバイアス
回路網に接続される。このように、再生ループは
データ伝達素子に補足的に関連するだけで所望の
ラツチング動作を行なわせることができる。ま
た、再生スイツチング回路５０は、データ伝達素
子に印加する電圧より高い電圧を能動素子に印加
することにより高速のスイツチングが行なえる。
された１対の差動スイツチング素子とから成る再
生スイツチング回路５０、即ちラツチは１対のデ
ータ入力用スイツチング素子Q1，Q2のバイアス
回路網に接続される。このように、再生ループは
データ伝達素子に補足的に関連するだけで所望の
ラツチング動作を行なわせることができる。ま
た、再生スイツチング回路５０は、データ伝達素
子に印加する電圧より高い電圧を能動素子に印加
することにより高速のスイツチングが行なえる。
本発明の好適実施例を示す添付図を参照する
と、１対のデータ入力用スイツチング素子は１対
のトランジスタQ1，Q2から成り、これらのエミ
ツタは夫々エミツタ抵抗器１０，１２を介して互
いに結合され中点が接地される。エミツタ抵抗器
１０，１２は必ずしも必要ではないが、低いプリ
バイアス電流を流すため充分高抵抗のものが用い
られる。トランジスタQ1のベースは入力端子１
４に接続され、コレクタは出力端子１６に接続さ
れると共に、コレクタ負荷抵抗器１８を介して適
切なコレクタ電圧源＋Ｖc.c.に接続される。同様
に、トランジスタQ2のベースは入力端子２０に
接続され、コレクタは出力端子２２に接続される
と共に、コレクタ負荷抵抗器２４を介してコレク
タ電圧源＋Ｖc.c.に接続される。
と、１対のデータ入力用スイツチング素子は１対
のトランジスタQ1，Q2から成り、これらのエミ
ツタは夫々エミツタ抵抗器１０，１２を介して互
いに結合され中点が接地される。エミツタ抵抗器
１０，１２は必ずしも必要ではないが、低いプリ
バイアス電流を流すため充分高抵抗のものが用い
られる。トランジスタQ1のベースは入力端子１
４に接続され、コレクタは出力端子１６に接続さ
れると共に、コレクタ負荷抵抗器１８を介して適
切なコレクタ電圧源＋Ｖc.c.に接続される。同様
に、トランジスタQ2のベースは入力端子２０に
接続され、コレクタは出力端子２２に接続される
と共に、コレクタ負荷抵抗器２４を介してコレク
タ電圧源＋Ｖc.c.に接続される。
破線で囲まれた再生スイツチング回路、即ちラ
ツチ５０は、４個のトランジスタQ3，Q4，Q5，
Q6とこれら関連した受動バイアス素子とから成
る。トランジスタQ3，Q6は、１対の制御素子で
あり、夫々トランジスタQ1，Q2のエミツタから
抵抗器３０，３２を介してベースに信号を受け
る。図から判るとおり、抵抗器３０，３２はま
た、交差結合された１対の作動スイツチング素子
のコレクタ負荷抵抗でもある。トランジスタQ3，
Q6のエミツタは夫々抵抗器３４，３６を介して
適切なエミツタ電圧源−VEEに接続され、コレク
タは適切なコレクタ電圧源＋Vsに接続される。
トランジスタQ4，Q5は、交差結合された１対の
差動スイツチング素子を構成し、これらのエミツ
タは互いに結合されラツチ電流源抵抗器４０を介
してエミツタ電圧源−VEEに接続される。トラン
ジスタQ4のベスはトランジスタQ3のエミツタに
接続され、トランジスタQ4のコレクタはトラン
ジスタQ6のベース及び抵抗器３２に交差結合さ
れる。同様に、トランジスタQ5のベースはトラ
ンジスタQ6のエミツタに接続され、トランジス
タQ5のコレクタはトランジスタQ3のベース及び
抵抗器３０に交差結合される。
ツチ５０は、４個のトランジスタQ3，Q4，Q5，
Q6とこれら関連した受動バイアス素子とから成
る。トランジスタQ3，Q6は、１対の制御素子で
あり、夫々トランジスタQ1，Q2のエミツタから
抵抗器３０，３２を介してベースに信号を受け
る。図から判るとおり、抵抗器３０，３２はま
た、交差結合された１対の作動スイツチング素子
のコレクタ負荷抵抗でもある。トランジスタQ3，
Q6のエミツタは夫々抵抗器３４，３６を介して
適切なエミツタ電圧源−VEEに接続され、コレク
タは適切なコレクタ電圧源＋Vsに接続される。
トランジスタQ4，Q5は、交差結合された１対の
差動スイツチング素子を構成し、これらのエミツ
タは互いに結合されラツチ電流源抵抗器４０を介
してエミツタ電圧源−VEEに接続される。トラン
ジスタQ4のベスはトランジスタQ3のエミツタに
接続され、トランジスタQ4のコレクタはトラン
ジスタQ6のベース及び抵抗器３２に交差結合さ
れる。同様に、トランジスタQ5のベースはトラ
ンジスタQ6のエミツタに接続され、トランジス
タQ5のコレクタはトランジスタQ3のベース及び
抵抗器３０に交差結合される。
回路動作を理解するため、入力端子２０には高
論理入力が印加され、入力端子１４には低論理入
力が印加されるという確定した状態を考える。こ
の状態では、トランジスタQ1，Q2は、抵抗器１
０，１２を流れるある量のエミツタ電流を有する
ので、トランジスタQ2のエミツタ電圧はトラン
ジスタQ1のエミツタ電圧より高くなる。ラツチ
電流源抵抗器４０及び負荷抵抗器３０，３２の抵
抗値は、抵抗器３０，３２に発生する最大電圧が
常に入力端子１４及び２０間、即ち入力能動素子
のベース間の差動電圧より小さくなるように決定
される。従つて、上述の確定状態の例では、トラ
ンジスタQ6のベース電圧はトランジスタQ3のベ
ース電圧より（僅かに）高い。トランジスタQ3，
Q6はバイアス・ネツトワークのためいずれも常
時導通しており、よつてこれらのベース電圧の差
はトランジスタQ4，Q5のベースに結合される。
トランジスタQ5は、そのベース電圧がトランジ
スタQ4のベース電圧より高いので、オンとなり、
逆にトランジスタQ4はオフとなる。従つて、抵
抗器４０を流れるラツチ電流は、ほとんど総てト
ランジスタQ5、抵抗器３０、トランジスタQ1及
び抵抗器１８を通過する。こうして、端子１６の
出力は抵抗器１８に生じる電圧のため低となる。
抵抗器２４には漏れ電流しか流れずトランジスタ
Q2のコレクタ電圧は＋Ｖc.c.に近いので端子２２
の出力は、高となる。
論理入力が印加され、入力端子１４には低論理入
力が印加されるという確定した状態を考える。こ
の状態では、トランジスタQ1，Q2は、抵抗器１
０，１２を流れるある量のエミツタ電流を有する
ので、トランジスタQ2のエミツタ電圧はトラン
ジスタQ1のエミツタ電圧より高くなる。ラツチ
電流源抵抗器４０及び負荷抵抗器３０，３２の抵
抗値は、抵抗器３０，３２に発生する最大電圧が
常に入力端子１４及び２０間、即ち入力能動素子
のベース間の差動電圧より小さくなるように決定
される。従つて、上述の確定状態の例では、トラ
ンジスタQ6のベース電圧はトランジスタQ3のベ
ース電圧より（僅かに）高い。トランジスタQ3，
Q6はバイアス・ネツトワークのためいずれも常
時導通しており、よつてこれらのベース電圧の差
はトランジスタQ4，Q5のベースに結合される。
トランジスタQ5は、そのベース電圧がトランジ
スタQ4のベース電圧より高いので、オンとなり、
逆にトランジスタQ4はオフとなる。従つて、抵
抗器４０を流れるラツチ電流は、ほとんど総てト
ランジスタQ5、抵抗器３０、トランジスタQ1及
び抵抗器１８を通過する。こうして、端子１６の
出力は抵抗器１８に生じる電圧のため低となる。
抵抗器２４には漏れ電流しか流れずトランジスタ
Q2のコレクタ電圧は＋Ｖc.c.に近いので端子２２
の出力は、高となる。
次に、入力状態が切換わつた場合、即ち、入力
端子２０の入力が低レベル、入力端子１４の入力
が高レベルの場合を考える。入力端子１４での高
レベルへの変化はトランジスタQ1，Q3のエミツ
タフオロワ動作によつてトランジスタQ4のベー
スに伝達され、他方、入力端子２０での低レベル
への変化は同様にトランジスタQ2，Q6のエミツ
タフオロワ動作によりトランジスタQ5のベース
に伝達される。ラツチ電流が抵抗器３０から抵抗
器３２へとシフトするにつれて、トランジスタ
Q4，Q5は切換わり、今度はトランジスタQ4が導
通し、Q5がオフとなる。この動作は再生的であ
る。即ち、抵抗器３０を流れる電流が減少するに
つれてトランジスタQ3のベース電圧が正方向に
向かい、抵抗器３２を流れる電流が増加するにつ
れてトランジスタQ6のベース電圧が負方向に向
かう。このようにして、スイツチングは助長さ
れ、トランジスタQ1及びQ2は、一方から他方へ
の電流シフトにより略同時にそのスイツチング動
作を完了し、出力端子１６は高レベル、出力端子
２２は低レベルとなる。
端子２０の入力が低レベル、入力端子１４の入力
が高レベルの場合を考える。入力端子１４での高
レベルへの変化はトランジスタQ1，Q3のエミツ
タフオロワ動作によつてトランジスタQ4のベー
スに伝達され、他方、入力端子２０での低レベル
への変化は同様にトランジスタQ2，Q6のエミツ
タフオロワ動作によりトランジスタQ5のベース
に伝達される。ラツチ電流が抵抗器３０から抵抗
器３２へとシフトするにつれて、トランジスタ
Q4，Q5は切換わり、今度はトランジスタQ4が導
通し、Q5がオフとなる。この動作は再生的であ
る。即ち、抵抗器３０を流れる電流が減少するに
つれてトランジスタQ3のベース電圧が正方向に
向かい、抵抗器３２を流れる電流が増加するにつ
れてトランジスタQ6のベース電圧が負方向に向
かう。このようにして、スイツチングは助長さ
れ、トランジスタQ1及びQ2は、一方から他方へ
の電流シフトにより略同時にそのスイツチング動
作を完了し、出力端子１６は高レベル、出力端子
２２は低レベルとなる。
上述の説明から判るとおり、１対のデータ入力
用トランジスタQ1，Q2の通るデータ伝達はラツ
チ５０から絶縁され、ラツチ５０の再生ループ
は、データ伝達素子とは周辺的に関連するのみで
所望のラツチ動作を達成する。
用トランジスタQ1，Q2の通るデータ伝達はラツ
チ５０から絶縁され、ラツチ５０の再生ループ
は、データ伝達素子とは周辺的に関連するのみで
所望のラツチ動作を達成する。
トランジスタQ3，Q6に印加されるコレクタ電
圧＋VsはトランジスタQ1，Q2に印加される電圧
＋Ｖc.c.より高くしてもよい。例えば電圧＋Ｖc.c.は
適切な高論理レベルを定めるため＋5Vとし、電
圧＋Vsは、ループの時定数を増加させる寄生容
量の影響を軽減することによりラツチトランジス
タのスイツチング速度を増加させるため、より高
い電圧例えば＋15Vまたは＋20Vとしてもよい。
圧＋VsはトランジスタQ1，Q2に印加される電圧
＋Ｖc.c.より高くしてもよい。例えば電圧＋Ｖc.c.は
適切な高論理レベルを定めるため＋5Vとし、電
圧＋Vsは、ループの時定数を増加させる寄生容
量の影響を軽減することによりラツチトランジス
タのスイツチング速度を増加させるため、より高
い電圧例えば＋15Vまたは＋20Vとしてもよい。
この改良されたフリツプフロツプは、入力端子
１４，２０を夫々Ｒ入力、Ｓ入力とし、出力端子
１６，２２を夫々Ｑ出力、出力として説明し
た。実際には、入力端子１４，２０は、相補クロ
ツク信号Ｃ、、相補データ信号Ｄ、等のフリ
ツプフロツプに通常関連したあらゆる入力を受け
ることができる。これら種々の入力は、図面では
抵抗器を介して端子１４，２０に印加するように
したが、更にトランジスタの差動対や適当な電流
源を用いて入力するようにしてもよい。図示の簡
略化された回路は、これらの入力が総てラツチ５
０から、絶縁されうることを示すためのものであ
る。またラツチ５０は、エミツタフオロワ・トラ
ンジスタQ3，Q6がなくても作動可能であり、よ
り低消費電力が望ましいか又は、低スイツチング
速度が許容されるならば、これらは省略できる。
１４，２０を夫々Ｒ入力、Ｓ入力とし、出力端子
１６，２２を夫々Ｑ出力、出力として説明し
た。実際には、入力端子１４，２０は、相補クロ
ツク信号Ｃ、、相補データ信号Ｄ、等のフリ
ツプフロツプに通常関連したあらゆる入力を受け
ることができる。これら種々の入力は、図面では
抵抗器を介して端子１４，２０に印加するように
したが、更にトランジスタの差動対や適当な電流
源を用いて入力するようにしてもよい。図示の簡
略化された回路は、これらの入力が総てラツチ５
０から、絶縁されうることを示すためのものであ
る。またラツチ５０は、エミツタフオロワ・トラ
ンジスタQ3，Q6がなくても作動可能であり、よ
り低消費電力が望ましいか又は、低スイツチング
速度が許容されるならば、これらは省略できる。
実施例ではバイポーラNPNトランジスタを示
したが、電界効果トランジスタのような他の能動
素子も、本発明の改良回路動作に影響を与えるこ
となく使用し得る。
したが、電界効果トランジスタのような他の能動
素子も、本発明の改良回路動作に影響を与えるこ
となく使用し得る。
以上、本発明の好適一実施例について説明した
が、本発明の要旨が逸脱することなく種々の変
形・変更が可能であることは当業者には明らかで
あろう。
が、本発明の要旨が逸脱することなく種々の変
形・変更が可能であることは当業者には明らかで
あろう。
本発明のデータ蓄積回路によれば、入出力端子
間に接続された入力スイツチ回路により再生スイ
ツチング回路内の静電容量と入出力端子の静電容
量が絶縁されるので、再生スイツチング回路内の
静電容量の低減によりスイツチングが高速とな
り、蓄積される論理信号の状態が不安定になる確
率を大幅に低減することが出来、信頼性が格段に
向上する。従つて、このデータ蓄積回路は高速デ
ジタルシフトレジスタに使用して好適である。
間に接続された入力スイツチ回路により再生スイ
ツチング回路内の静電容量と入出力端子の静電容
量が絶縁されるので、再生スイツチング回路内の
静電容量の低減によりスイツチングが高速とな
り、蓄積される論理信号の状態が不安定になる確
率を大幅に低減することが出来、信頼性が格段に
向上する。従つて、このデータ蓄積回路は高速デ
ジタルシフトレジスタに使用して好適である。
図は本発明のデータ蓄積回路の一実施例を示す
回路図である。 図中、Q1，Q2は入力スイツチング回路、１４，
２０は１対の入力端子、１６，２２は１対の出力
端子、５０は再生スイツチング回路であるラツチ
を示す。
回路図である。 図中、Q1，Q2は入力スイツチング回路、１４，
２０は１対の入力端子、１６，２２は１対の出力
端子、５０は再生スイツチング回路であるラツチ
を示す。
Claims (1)
- 【特許請求の範囲】 １ １対の入力端子及び１対の出力端子と、 ベース及びコレクタが上記１対の入力端子の一
方及び上記１対の出力端子の一方に夫々接続され
た第１トランジスタと、ベース及びコレクタが上
記１対の入力端子の他方及び上記１対の出力端子
の他方に夫々接続された第２トランジスタとで構
成された差動トランジスタ対を含み、上記入力端
子に供給される少なくとも１つの入力論理信号に
応じて相補的論理信号を上記出力端子に発生する
入力スイツチング回路と、 ベース及びコレクタが上記第１及び第２トラン
ジスタのエミツタに夫々接続された第３トランジ
スタと、コレクタ及びベースが上記第１及び第２
トランジスタのエミツタに夫々接続された第４ト
ランジスタとで構成されたエミツタ結合トランジ
スタ対を含み、上記入力論理信号に応じて上記入
力スイツチング回路の状態を切り換える再生スイ
ツチング回路とを具えることを特徴とするデータ
蓄積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US585948 | 1984-03-05 | ||
| US06/585,948 US4622475A (en) | 1984-03-05 | 1984-03-05 | Data storage element having input and output ports isolated from regenerative circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60205900A JPS60205900A (ja) | 1985-10-17 |
| JPH0368477B2 true JPH0368477B2 (ja) | 1991-10-28 |
Family
ID=24343665
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60038613A Granted JPS60205900A (ja) | 1984-03-05 | 1985-02-27 | データ蓄積回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4622475A (ja) |
| EP (1) | EP0154330B1 (ja) |
| JP (1) | JPS60205900A (ja) |
| CA (1) | CA1235504A (ja) |
| DE (1) | DE3580768D1 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
1984
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-
1985
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- 1985-03-05 DE DE8585102472T patent/DE3580768D1/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
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