JPH11103237A - ハイインピーダンス回路 - Google Patents

Abstract

(57)【要約】 【課題】 ダイナミックレンジの縮小がなく、低電圧動
作が可能なハイインピーダンス回路を提供する。 【解決手段】 ハイインピーダンス回路は、差動対回路
を構成するトランジスタＱ１，Ｑ２、トランジスタＱ
３，Ｑ４、コレクタ抵抗素子Ｒ２，Ｒ２、抵抗素子２Ｒ
１、電流源回路Ｉ０、電流源回路Ｉ１から構成されてい
る。トランジスタＱ３，Ｑ４は差動対回路に対してＤＣ
シフトを兼ねたエミッタフォロワー回路およびトランジ
スタＱ３，Ｑ４のベース側から見たトランジスタＱ１，
Ｑ２の入力インピーダンスＺ１を高めるためのバッファ
回路として機能する。トランジスタＱ３，Ｑ４により、
抵抗素子２Ｒ１に流れる電流ｉ１は抵抗素子Ｒ２，Ｒ２
に対して電流帰還される。入力インピーダンスは、Ｚ１
＝Ｖ１／ｉ３＝（Ｒ１×Ｒ２）／（Ｒ１−Ｒ２）として
規定され、Ｒ１＝Ｒ２とすれば、ハイインピーダンス回
路は無限大のインピーダンスとなる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、たとえば、信号入
力回路と用いられるハイインピーダンス回路に関するも
のであり、特に、本発明はラジオ受信機、テレビ受信
機、衛星放送受信機、ビデオレコーダー、移動体通信機
などの高周波信号の信号入力回路として好適に使用でき
るハイインピーダンス回路およびハイゲインアンプ回路
に関する。

【０００２】

【従来の技術】信号入力回路は、高いインピーダンスを
持つことが必要である。加えて、ラジオ受信機、テレビ
受信機、衛星放送受信機、ビデオレコーダー、移動体通
信機などにおけるビデオ信号などの高周波信号用の信号
入力回路は高速動作が要求されるから、通常、差動対回
路を有するハイインピーダンス回路となる。本発明のハ
イインピーダンス回路の背景技術として、そのような高
周波信号用信号入力回路に適した差動対回路を有する差
動対型ハイインピーダンス回路の回路例を下記に例示す
る。

【０００３】図８は本発明のハイインピーダンス回路の
背景技術としての差動対型ハイインピーダンス回路の回
路図である。図８に例示した差動対型ハイインピーダン
ス回路の構成を述べる。この差動対型ハイインピーダン
ス回路は、エミッタが共通接続された抵抗素子Ｒ１０を
介して大地電位ＧＮＤに接地されている差動対回路を構
成するＮＰＮ型トランジスタＱ１１とＮＰＮ型トランジ
スタＱ１２を有する。ＮＰＮ型トランジスタＱ１１とＮ
ＰＮ型トランジスタＱ２のベースは共通接続され、これ
らのベースにはさらに抵抗素子Ｒ１１，Ｒ１２が接続さ
れている。ハイインピーダンス回路はさらに、ベースが
ＮＰＮ型トランジスタＱ１１のコレクタに接続されエミ
ッタが電流源回路Ｉ１１と抵抗素子Ｒ１１を介してＮＰ
Ｎ型トランジスタＱ１１のベースに接続されたＮＰＮ型
トランジスタＱ１３と、ベースがＮＰＮ型トランジスタ
Ｑ１２のコレクタに接続され、エミッタが電流源回路Ｉ
１１と抵抗素子Ｒ１２を介してＮＰＮ型トランジスタＱ
１２のベースに接続されたＮＰＮ型トランジスタＱ１４
を有する。

【０００４】ハイインピーダンス回路はさらに、差動対
回路をハイインピーダンスにするため、ＮＰＮ型トラン
ジスタＱ１１，Ｑ１２のコレクタに接続されたＰＮＰ型
トランジスタＱ２１，Ｑ２２と、これらトランジスタＱ
２１，Ｑ２２と第１電位電源線ＶCCとの間に接続された
抵抗素子Ｒ２１，Ｒ２２とを有する。トランジスタＱ２
１のベースとトランジスタＱ２２のベースとは共通接続
されている。これらのＰＮＰ型トランジスタＱ２１，Ｑ
２２、抵抗素子Ｒ２１，Ｒ２２は、差動対回路の直流電
源として機能する。ハイインピーダンス回路はさらに、
直流電源回路として、ＰＮＰ型トランジスタＱ２３〜Ｑ
２４、これらのＰＮＰ型トランジスタＱ２３〜Ｑ２４の
負荷抵抗素子としての抵抗素子Ｒ２３〜Ｒ２４、これら
の回路の電流源回路Ｉ１２が設けられている。

【０００５】このハイインピーダンス回路においては、
ＮＰＮ型トランジスタＱ１３から見た入力インピーダン
スＺｉｎは非常に高い。

【０００６】

【発明が解決しようとする課題】図８に示したハイイン
ピーダンス回路においては、ハイインピーダン成分がト
ランジスタＱ１１，Ｑ１２のコレクタ・インピーダン
ス、すなわち、ＰＮＰ型トランジスタＱ２１，Ｑ２２な
どの回路によるインピーダンスに依存している。したが
って、ハイインピーダンス回路の差動対回路の上下に直
流電流源を設けるためバイアスを必要とし、そのバイア
スのため第１の電位電源Ｖｃｃ，第２電位電源ＧＮＤか
ら約１ボルト以上のダイナミックレンジの縮小が生じ
る。その結果、このハイインピーダンス回路は低電圧動
作には不向きな回路である。特に、最近の高周波信号用
のハイインピーダンス回路においては、広いダイナミッ
クレンジと、一層の低電圧動作が要求されているので、
上述した不利益は高周波動作用ハイインピーダンス回路
としては課題がある。

【０００７】また図８のハイインピーダンス回路におい
ては、ＮＰＮ型トランジスタＱ１１〜Ｑ１４と、これら
のトランジスタと逆極性のＰＮＰ型トランジスタＱ２１
〜Ｑ２４とを用いるから、たとえば、これらの回路を１
つの集積回路（ＩＣ）で構成する場合など製造が複雑に
なる。

【０００８】したがって、本発明の目的は、ダイナミッ
クレンジの縮小がなく、低電圧動作が可能なハイインピ
ーダンス回路を提供することにある。本発明の他の目的
は、製造方法が簡単で、ＩＣ化に適したハイインピーダ
ンス回路を提供することにある。

【０００９】

【課題を解決するための手段】本発明のハイインピーダ
ンス回路の基本回路構成は、第１のトランジスタ（Ｑ
１）と、該第１のトランジスタ（Ｑ１）の一方の端子
（Ｃ）と第１の電位電源線（Ｖcc）との間に接続された
第１の抵抗素子（Ｒ２）と、前記第１のトランジスタ
（Ｑ１）の他方の端子（Ｅ）と第２の電位電源（ＧＮ
Ｄ）との間に接続された第１の電流源回路（Ｉ０）と、
前記第１のトランジスタ（Ｑ１）と同じ特性の第２のト
ランジスタ（Ｑ２）と、該第２のトランジスタ（Ｑ２）
の一方の端子（Ｃ）と前記第１の電位電源線（Ｖcc）と
の間に接続された前記第１の抵抗素子（Ｒ２）と同じ抵
抗値の第２の抵抗素子（Ｒ２）と、前記第２のトランジ
スタ（Ｑ２）の他方の端子（Ｅ）と前記第２の電位電源
（ＧＮＤ）との間に接続された前記第１の電流源回路
（Ｉ０）と同じ特性の第２の電流源回路（Ｉ０）と、前
記第１トランジスタ（Ｑ１）の他方の端子（Ｅ）と前記
第２のトランジスタ（Ｑ２）の他方の端子（Ｅ）との間
に接続された第３の抵抗素子（２Ｒ１）と、前記第２の
トランジスタ（Ｑ２）の前記一方の端子（Ｃ）と前記第
１のトランジスタ（Ｑ１）の制御端子（Ｂ）との間に接
続された第１のバッファ回路要素（Ｑ３，Ｒ３）と、前
記第１のトランジスタ（Ｑ１）の前記一方の端子（Ｃ）
と前記第２のトランジスタ（Ｑ２）の制御端子（Ｂ）と
の間に接続された第２のバッファ回路要素（Ｑ４，Ｒ
３）とを有する。

【００１０】基本ハイインピーダンス回路の作用 上述した第１のトランジスタと第２のトランジスタとは
差動対回路を構成している。この差動対回路において、
第１のバッファ回路と第２のバッファ回路が、ＤＣバイ
アス回路として機能している。さらに、第１のトランジ
スタと第２のトランジスタの他方の端子の間に接続され
た第３の抵抗素子が負性抵抗として、帰還されるよう
に、差動対回路におけるトランジスタの制御端子、たと
えば、ベースを差動対回路におけるトランジスタの一方
の端子、たとえば、コレクタにバイアスシフトする。す
なわち、本発明のハイインピーダンス回路は、電流帰還
回路として動作する。

【００１１】本発明のハイインピーダンス回路が極力大
きなインピーダンスを持つようにするため、前記第３の
抵抗素子（２Ｒ１）の抵抗値の半分を、前記第１の抵抗
素子（Ｒ２）および前記第２の抵抗素子（Ｒ２）の抵抗
値（Ｒ２）より大きくかつ前記第１の抵抗素子（Ｒ２）
および前記第２の抵抗素子（Ｒ２）に近い値に設定する
ことが望ましい。

【００１２】特定的には、前記第１のトランジスタ（Ｑ
１）がＮＰＮ型バイポーラトランジスタであり、前記第
２のトランジスタ（Ｑ２）がＮＰＮ型バイポーラトラン
ジスタである。

【００１３】本発明のハイインピーダンス回路の第１の
態様として、好適には、前記第１のバッファ回路要素
は、ベースが前記第２のトランジスタのコレクタに接続
され、エミッタが前記第１のトランジスタのベースに接
続された前記第１のトランジスタと同じ極性の第３のト
ランジスタと、該第３のトランジスタのエミッタと前記
第２の電位電源との間に接続された第３の電流源回路と
を有する。また、前記第２のバッファ回路要素は、ベー
スが前記第１のトランジスタのコレクタに接続され、エ
ミッタが前記第２のトランジスタのベースに接続された
前記第１のトランジスタと同じ極性の第４のトランジス
タと、該第４のトランジスタのエミッタと前記第２の電
位電源との間に接続された前記第３の電流源回路と同じ
第４の電流源回路とを有する。この回路構成において
は、ハイインピーダンス回路におけるバイアス用のＤＣ
シフトの部分（バッファ回路要素）に、第３のトランジ
スタおよび第４のトランジスタを用いている。

【００１４】本発明のハイインピーダンス回路の第２の
態様として、好適には、上記第１の態様のハイインピー
ダンス回路に、下記回路を付加してハイゲインアンプ回
路としても機能させることができる。すなわち、上述し
たハイインピーダンス回路に、コレクタが前記第１のト
ランジスタ（Ｑ１）のコレクタおよび前記第４のトラン
ジスタ（Ｑ４）のベースに接続された第５のＮＰＮ型ト
ランジスタ（Ｑ５）と、コレクタが前記第２のトランジ
スタ（Ｑ２）のコレクタおよび前記第３のトランジスタ
（Ｑ３）のベースに接続された、前記第５のトランジス
タと同じ特性の第６のＮＰＮ型トランジスタ（Ｑ６）
と、前記第５のトランジスタ（Ｑ５）のエミッタと前記
第２の電位電源との間に接続された第５の電流源回路
（Ｉｅ）と、前記第６のトランジスタ（Ｑ６）のエミッ
タと前記第２の電位電源との間に接続された前記第５の
電流源回路と同じ第６の電流源回路（Ｉｅ）と、前記第
５のトランジスタのエミッタと前記第６のトランジスタ
のエミッタとの間に接続された第５の抵抗素子（２Ｒ
ｅ）と、前記第１のトランジスタのコレクタと前記第２
のトランジスタのコレクタとの間に接続された第６の抵
抗素子（２ＲＬ）とをさらに有する。この回路において
も、第５のトランジスタと第６のトランジスタで付加的
な差動対回路を構成している。この回路において、ハイ
インピーダンスバイアス部に第６の抵抗素子を負荷抵抗
として橋渡しし、新たに設けた付加的な差動対回路によ
ってその付加抵抗素子としての第６の抵抗素子を電流ド
ライブする。

【００１５】所定の増幅率に設定されるように、前記第
６の抵抗素子の抵抗値と前記第５の抵抗素子の抵抗値と
の比を規定する。

【００１６】本発明のハイインピーダンス回路の第３の
態様として、好適には、前記第１のバッファ回路要素
は、前記第２のトランジスタのコレクタと前記第１のト
ランジスタのベースに接続された第４の抵抗素子（Ｒ
３）と、該第４の抵抗素子の他方の端子と前記第１のト
ランジスタのベースとの接続点と前記第２の電位電源と
の間に接続された第３の電流源回路（Ｉ１）とを有し、
前記第２のバッファ回路要素は、前記第１のトランジス
タのコレクタと前記第２のトランジスタのベースに接続
された前記第４の抵抗素子（Ｒ３）と同じ抵抗値の第５
の抵抗素子（Ｒ５）と、該第５の抵抗素子の他方の端子
と前記第２のトランジスタのベースとの接続点と前記第
２の電位電源との間に接続された前記第３の電流源回路
（Ｉ１）と同じ第４の電流源回路（Ｉ１）とを有する。
この回路構成においては、ハイインピーダンス回路にお
けるバイアス用のＤＣシフトの部分（バッファ回路要
素）に、第４の抵抗素子および第５の抵抗素子を用いて
いる。

【００１７】本発明の第４の態様として、好適には、上
記第３の態様のハイインピーダンス回路に、下記回路を
付加してハイゲインアンプ回路としても機能させること
ができる。すなわち、上述したハイインピーダンス回路
に、コレクタが前記第１のトランジスタ（Ｑ１）のコレ
クタおよび前記第４の抵抗素子（Ｒ３）の接続点に接続
された第５のＮＰＮ型トランジスタ（Ｑ５）と、コレク
タが前記第２のトランジスタ（Ｑ２）のコレクタおよび
前記第５の抵抗素子（Ｒ３）の接続点に接続された第６
のＮＰＮ型トランジスタ（Ｑ６）と、前記第５のトラン
ジスタ（Ｑ５）のエミッタと前記第２の電位電源との間
に接続された第５の電流源回路（Ｉｅ）と、前記第６の
トランジスタ（Ｑ６）のエミッタと前記第２の電位電源
との間に接続された前記第５の電流源回路と同じ第６の
電流源回路（Ｉｅ）と、前記第５のトランジスタのエミ
ッタと前記第６のトランジスタのエミッタとの間に接続
された第５の抵抗素子（２Ｒｅ）と、前記第５のトラン
ジスタのコレクタと前記第６のトランジスタのコレクタ
との間に接続された第６の抵抗素子（２ＲＬ）とをさら
に有する。この回路においても、第５のトランジスタと
第６のトランジスタで付加的な差動対回路を構成してい
る。この回路において、ハイインピーダンスバイアス部
に第６の抵抗素子を負荷抵抗として橋渡しし、新たに設
けた付加的な差動対回路によってその付加抵抗素子とし
ての第６の抵抗素子を電流ドライブする。

【００１８】好ましくは、所定の増幅率に設定されるよ
うに、前記第６の抵抗素子の抵抗値と前記第５の抵抗素
子の抵抗値との比を規定する。

【００１９】

【発明の実施の形態】本発明のハイインピーダンス回路
の種々の実施の形態を添付図面を参照して述べる。

【００２０】第１実施の形態 図１は本発明のハイインピーダンス回路の第１の実施の
形態としての差動対型ハイインピーダンス回路図であ
る。図１に図解したハイインピーダンス回路の回路構成
を述べる。このハイインピーダンス回路は、同じ特性の
ＮＰＮ型トランジスタＱ１，Ｑ２、同じ特性のＮＰＮ型
トランジスタＱ３，Ｑ４、トランジスタＱ1 ，Ｑ２のコ
レクタに接続された同じ抵抗値の抵抗素子Ｒ２，Ｒ２、
トランジスタＱ１のエミッタとトランジスタＱ２のエミ
ッタとの間に接続された抵抗素子Ｒ３（＝２Ｒ１）、２
つの電流源回路Ｉ０、および、２つの電流源回路Ｉ１か
ら構成されている。

【００２１】トランジスタＱ１が本発明の第１のトラン
ジスタに該当し、トランジスタＱ２が本発明の第２のト
ランジスタに該当し、抵抗素子Ｒ２，Ｒ２がそれぞれ本
発明の第１および第２の抵抗素子に該当し、抵抗素子２
Ｒ１が本発明の第３の抵抗素子に該当し、２つの２つの
電流源回路Ｉ０，Ｉ０が本発明の第１および第２の電流
源回路に該当する。また、トランジスタＱ３が本発明の
第３のトランジスタに該当し、トランジスタＱ４が本発
明の第４のトランジスタに該当し、２つの電流源回路Ｉ
１，Ｉ１が本発明の第３および第４の電流源回路に該当
する。電源Ｖccが本発明の第１の電位電源に該当し、大
地電位ＧＮＤが本発明の第２の電位電源に該当してい
る。

【００２２】図１に図解したハイインピーダンス回路に
おいて、同じ極性であり、かつ、同じ特性のＮＰＮ型ト
ランジスタＱ１とＮＰＮ型トランジスタＱ２とは差動対
回路を構成している。これらのトランジスタＱ１，Ｑ２
それぞれのエミッタと第２の電位電源としての大地電位
ＧＮＤとの間に第１の電流源回路Ｉ０，Ｉ０が接続され
ており、トランジスタＱ１，Ｑ２のコレクタと第１電位
電源線Ｖccとの間にトランジスタＱ１，Ｑ２のコレクタ
抵抗素子としての抵抗要素Ｒ２，Ｒ２が接続されてい
る。

【００２３】このハイインピーダンス回路において、Ｎ
ＰＮ型トランジスタＱ３のベースはトランジスタＱ２の
コレクタに接続され、トランジスタＱ３のエミッタはト
ランジスタＱ１のベースと第２の電流源回路Ｉ１に接続
されている。図８においては、ＮＰＮ型トランジスタＱ
１３のベースはＮＰＮ型トランジスタＱ１１のコレクタ
に接続されていたが、図１のハイインピーダンス回路に
おいては、トランジスタＱ３のベースはトランジスタＱ
１の反対側のＮＰＮ型トランジスタＱ２のコレクタに接
続されている。同様に、このハイインピーダンス回路に
おいて、ＮＰＮ型トランジスタＱ４のベースはトランジ
スタＱ１のコレクタに接続され、トランジスタＱ４のエ
ミッタはトランジスタＱ２のベースと第２の電流源回路
Ｉ１に接続されている。また上記同様に、図８において
は、ＮＰＮ型トランジスタＱ１４のベースはＮＰＮ型ト
ランジスタＱ１２のコレクタに接続されていたが、図１
のハイインピーダンス回路においては、トランジスタＱ
４のベースはトランジスタＱ２の反対側のＮＰＮ型トラ
ンジスタＱ１のコレクタに接続されている。トランジス
タＱ１およびトランジスタＱ２のベースが各々、トラン
ジスタＱ３およびトランジスタＱ４のエミッタに接続さ
れている。

【００２４】図１に図解したハイインピーダンス回路に
おいて、トランジスタＱ１のエミッタとトランジスタＱ
２のエミッタとが抵抗素子２Ｒ１で共通接続されてい
る。この抵抗素子２Ｒ１は後述する負性抵抗素子として
機能する。

【００２５】図８に図解したハイインピーダンス回路と
の回路構成の比較を行う。図１に図解のハイインピーダ
ンス回路は、ＮＰＮ型トランジスタＱ１〜Ｑ４のみが用
いられている。したがって、１つの集積回路（ＩＣ）と
して実現する場合に製造が容易な回路構成である。さら
に、図１に図解したハイインピーダンス回路には、図８
に図解したハイインピーダンス回路におけるＰＮＰ型ト
ランジスタＱ２１〜Ｑ２４、それらのトランジスタに付
随する抵抗素子Ｒ２１〜Ｒ２４、さらには電流源回路Ｉ
１２が存在しないので、図１に図解したハイインピーダ
ンス回路は回路構成が非常に簡単である。

【００２６】図１に図解したハイインピーダンス回路に
おいて、トランジスタＱ３およびトランジスタＱ４はそ
れぞれ、差動対回路を構成するトランジスタＱ１とトラ
ンジスタＱ２に対してＤＣシフトを兼ねたエミッタフォ
ロワー回路として機能し、さらにトランジスタＱ３，Ｑ
４のベース側から見たトランジスタＱ１，Ｑ２の入力イ
ンピーダンスＺ１を高めるためのバッファ回路の役目も
兼ねている。トランジスタＱ３，Ｑ４により、トランジ
スタＱ１，Ｑ２、および、これらのトランジスタＱ１，
Ｑ２のエミッタ間の抵抗素子２Ｒ１に流れる電流ｉ１は
トランジスタＱ１，Ｑ２のコレクタ側の抵抗素子（以
下、コレクタ抵抗素子）Ｒ２，Ｒ２に対して電流帰還さ
れる。

【００２７】図１のハイインピーダンス回路の上記電流
帰還の現象を図２を参照して述べる。図２はトランジス
タＱ３とトランジスタＱ４とのベース間に、電圧Ｖ１の
差動入力信号ｄＶ１と，電圧−Ｖ１の差動入力信号−ｄ
Ｖ１を提供するために、交流電源Ｐ１，Ｐ２を設けた回
路である。すなわち、図１に図解したハイインピーダン
ス回路は、たとえば、図２に図解した回路構成で使用さ
れる。電源Ｐ１から電圧Ｖ１を出力したとき、トランジ
スタＱ４のベース方向に流れる入力電流をｉ３とすると
電源Ｐ１から見た入力インピーダンスＺ１は下記式で表
される。

【００２８】 ｉ３＋（０−Ｖ１）／Ｒ２＝−Ｖ１／Ｒ１

【００２９】ここで、ｉ３は電源Ｐ１からトランジスタ
Ｑ４のベース方向に流れる電流で
あり、Ｖ１は電源Ｐ１から出力される差動入力信号ｄ
Ｖ１の電圧であり、−Ｖ１は電源Ｐ２から出力される差
動入力信号−ｄＶ２の電圧であり、Ｒ１はトランジスタ
Ｑ１とトランジスタＱ２のエミッタ間に接続された抵抗
素子２Ｒ１の半分の抵抗値であり、Ｒ２はコレクタ抵抗
素子Ｒ２の抵抗値である。便宜的に、抵抗素子、たとえ
ば、抵抗素子Ｒ２とその抵抗値を同じ記号Ｒ２で表す。
他の抵抗素子も同様である。以上の式を整理すると下記
式になる。

【００３０】 ｉ３＝Ｖ１（１／Ｒ２−１／Ｒ１） ＝Ｖ１×（Ｒ１−Ｒ２）／（Ｒ１×Ｒ２）

【００３１】故に、入力インピーダンスＺ１＝Ｖ１／ｉ
３は下記式１で表される。

【００３２】 Ｚ１＝Ｖ１／ｉ３＝（Ｒ１×Ｒ２）／（Ｒ１−Ｒ２） ・・・（１）

【００３３】式１から、図２のハイインピーダンス回路
は、等価的に電源Ｐ１に対して、すなわち、入力信号に
対して、抵抗素子−Ｒ１と抵抗素子Ｒ２が並列に存在し
ていることになる。つまり、式１から明白なようにコレ
クタ抵抗素子Ｒ２に対してエミッタ間抵抗素子２Ｒ１の
半分の抵抗値Ｒ１の抵抗素子によって電流が帰還される
ことを意味している。したがって、抵抗素子２Ｒ１の半
分の抵抗値Ｒ１を有する抵抗素子は、負性抵抗−Ｒ１と
して機能している。換言すれば、トランジスタＱ１とト
ランジスタＱ２のエミッタ相互間に接続されたエミッタ
間抵抗素子２Ｒ１は、その抵抗値２Ｒ１の半分の抵抗値
で、電流帰還素子として機能する負性抵抗素子である。
この負性抵抗素子によって図１および図２に図解したハ
イインピーダンス回路は高インピーダンスを持つ回路と
なる。その詳細を以下に考察する。

【００３４】エミッタ間抵抗素子（負性抵抗素子）２Ｒ
１と、コレクタ抵抗素子Ｒ２との抵抗値との関係によっ
て入力インピーダンスＺ１が最大になる条件を考察す
る。式１において、Ｒ１＝Ｒ２である場合、電源Ｐ１か
ら見た入力インピーダンスＺ１は無限大のインピーダン
スとなる。したがって、Ｒ１＝Ｒ２とすれば、図１に図
解したハイインピーダンス回路は、入力インピーダンス
Ｚ１が無限大になる理想的なハイインピーダンス回路と
なる。

【００３５】しかしながら現実には、完全には、Ｒ１＝
Ｒ２の条件が満足されない。たとえば、製造上の抵抗値
のバラツキがあったり、温度変化による抵抗変化などが
発生するからである。この時注意せねばならないのは負
性抵抗素子（エミッタ間抵抗素子）Ｒ１の抵抗値Ｒ１
と、コレクタ抵抗素子Ｒ２の抵抗値Ｒ２の絶対値であ
る。負性抵抗素子Ｒ１の抵抗値Ｒ１がコレクタ抵抗素子
Ｒ２の抵抗値Ｒ２に比して大きい場合、電源Ｐ１から見
た入力インピーダンスＺ１は正の方向でハイインピーダ
ンスを示し、逆に、コレクタ抵抗素子Ｒ２の抵抗値Ｒ２
が負性抵抗素子Ｒ１の抵抗値Ｒ１に比して大きい場合、
電源Ｐ１から見た入力インピーダンスＺ１は負の方向で
ハイインピーダンスを示す。入力インピーダンスＺ１が
負の方向の場合、入力インピーダンスＺ１に並列に静電
容量成分（キャパシタ）などが接続されるとハイインピ
ーダンス回路が発振して（発散して）、回路的にラッチ
アップを起こすことになる。従って、式１を用いてハイ
インピーダンス回路を形成する場合、下記式２の条件が
必要となる。

【００３６】 Ｒ１＞Ｒ２ ・・・（２）

【００３７】この条件のもとで、負性抵抗素子２Ｒ１の
抵抗値の半分の抵抗値Ｒ１を、コレクタ抵抗素子Ｒ１の
抵抗値Ｒ１に近づけると、図１に図解したハイインピー
ダンス回路は、高インピーダンスの信号入力回路とな
る。下記式３にトランジスタＱ３およびトランジスタＱ
４のベースバイアスを示す。

【００３８】 （Ｑ３，Ｑ４のベースバイアス）＝Ｖcc−Ｉ０×Ｒ２ ・・・（３）

【００３９】図３は、Ｒ１に対するＲ２の絶対値の比を
ω＝｜Ｒ１｜／｜Ｒ２｜と正規化したときの入力インピ
ーダンスＺ１の特性を示すグラフである。ω＝１、すな
わち、抵抗値Ｒ１＝抵抗値Ｒ２のとき、ハイインピーダ
ンス回路の入力インピーダンスＺ１が最大になり、ω＝
１を挟んで、入力インピーダンスＺ１の曲線が双曲線と
なる。

【００４０】第１実施の形態の効果 以上のように、本発明のハイインピーダンス回路の第１
の実施の形態においては、差動対回路を構成するトラン
ジスタＱ１とトランジスタＱ２のエミッタ相互間を接続
する負性抵抗素子２Ｒ１を用いて等価的にハイインピー
ダンス回路を構成している。その結果、図８を参照して
背景技術として例示したように、低電圧に不向きであっ
たハイインピーダンスバイアスを持つハイインピーダン
ス回路を、ＰＮＰ型トランジスタを使用せずに１つのＩ
Ｃ内に作りだすことが出来る。

【００４１】また、本発明のハイインピーダンス回路の
第１の実施の形態によれば、トランジスタＱ１とトラン
ジスタＱ２のコレクタ側のハイインピーダンス・バイア
ス間に抵抗素子ＲＬ，ＲＬを接続することによりゼロバ
イアス電流の抵抗素子となり、従来困難であったハイゲ
イン回路を構成できる。したがって、本発明のハイイン
ピーダンス回路の第１の実施の形態によれば、ＮＰＮ型
トランジスタで構成されるアンプ１段あたりのゲインを
上げることが出来るので、より複雑な回路において、Ｉ
Ｃの素子数の削減、ＳＮの向上、回路面積の縮小とな
る。すなわち、本実施の形態のハイインピーダンス回路
は、ハイインピーダンスであると同時に適切なバイアス
を与えることが出来、更にその差動性を有する利点があ
るため、図８に図解したハイインピーダンス回路に比し
て、飛躍的にアンプゲインを上げることが可能となり、
ハイインピーダンス回路であるとともに、ハイゲインア
ンプを低消費電力で実現できる。

【００４２】本実施の形態のハイインピーダンス回路
は、図８に例示したような、ＰＮＰ型トランジスタによ
る直流電流源を必要としないためダイナミックレンジが
広く取れ、結果として低電圧動作に十分対応可能であ
る。

【００４３】以上の利点から、本発明のハイインピーダ
ンス回路の実施の形態によるハイインピーダンス回路
は、高性能化、低消費電力、ＩＣチップ面積の縮小、Ｉ
Ｃコストの低下、製造コストの大幅な削減を実現するこ
とが可能である。また、本発明の実施の形態によれば、
ハイインピーダンスバイアスを作りだすことにより、そ
の応用範囲が広がり、位相同期回路（ＰＬＬ），振幅検
波回路（ＡＭＤＥＴ），周波数検波回路（ＦＭＤＥ
Ｔ），フィルタ回路（ＦＩＬＴＥＲ）などに広範囲な信
号入力回路として利用可能である。

【００４４】なお、図１および図２に図解したハイイン
ピーダンス回路が、図８に図解したハイインピーダンス
回路に比較して簡単な回路構成であることは上述した。

【００４５】第２実施の形態 本発明のハイインピーダンス回路の第２実施の形態を述
べる。図４は本発明の第２の実施の形態としてのハイイ
ンピーダンス回路の例を示す図である。図４に図解した
ハイインピーダンス回路の回路構成を述べる。図４に図
解した本発明の第２の実施の形態としてのハイインピー
ダンス回路は、図１に示したハイインピーダンス回路に
おけるバッファ用ＮＰＮ型トランジスタＱ３，Ｑ４を削
除し、差動対回路のＤＣシフトを兼ねた抵抗素子Ｒ３，
Ｒ３を、ＮＰＮ型トランジスタＱ１のコレクタとＮＰＮ
型トランジスタＱ２のベース間、および、ＮＰＮ型トラ
ンジスタＱ２のコレクタとＮＰＮ型トランジスタＱ１の
ベース間に接続したものである。その他の回路構成は図
１に図解したハイインピーダンス回路と同様であり、図
４に図解したハイインピーダンス回路においても、基本
的事項は、図１に図解した第１実施の形態のハイインピ
ーダンス回路が適用される。すなわち、図４に図解した
ハイインピーダンス回路は、トランジスタＱ１とトラン
ジスタＱ２とを有し、これらのトランジスタのコレクタ
に抵抗素子Ｒ２，Ｒ２を接続し、トランジスタＱ１とト
ランジスタＱ２の電流源回路Ｉ０，Ｉ０を有する差動対
回路を有するハイインピーダンス回路であり、差動対回
路のトランジスタＱ１とトランジスタＱ２のエミッタ相
互を負性抵抗素子２Ｒ１を接続している。

【００４６】図５は図４に図解したハイインピーダンス
回路の動作を示す回路図である。図５において、図２と
同様、トランジスタＱ１のベースとトランジスタＱ２の
ベース間に、差動入力信号Ｖ１，−Ｖ１を提供するため
に、交流電源Ｐ１，Ｐ２を設けている。図２の回路と同
様、図５に示す回路において、電源Ｐ１からトランジス
タＱ１のベースを見た入力インピーダンスＺ５を求めた
結果を下記に示す。

【００４７】ｉ５＝Ｖ１×（Ｒ１−Ｒ２）／（（Ｒ２＋
Ｒ３）×Ｒ１）

【００４８】したがって、入力インピーダンスＺ５を下
記のごとく表すことができる。

【００４９】 Ｚ５＝Ｖ１／Ｉ５＝（（Ｒ２＋Ｒ３）×Ｒ１）／（Ｒ１−Ｒ２） ・・・（４）

【００５０】式４から、Ｒ１＝Ｒ２である場合、第１の
実施の形態と同様、電源Ｐ１から見た入力インピーダン
スＺ５は無限大の大きさのインピーダンスを示すことに
なる。したがって、Ｒ１＝Ｒ２とすれば、図４に図解し
たハイインピーダンス回路は、入力インピーダンスＺ５
が無限大になる理想的なハイインピーダンス回路とな
る。

【００５１】しかしながら、図４のハイインピーダンス
回路においても、現実には、完全には、Ｒ１＝Ｒ２の条
件が満足されない。たとえば、製造上の抵抗値のバラツ
キがあったり、温度変化による抵抗変化などが発生す
る。したがって、図４のハイインピーダンス回路におい
ても、図１に図解したハイインピーダンス回路と同様、
負性抵抗素子（エミッタ間抵抗素子）Ｒ１の抵抗値Ｒ１
と、コレクタ抵抗素子Ｒ２の抵抗値Ｒ２の絶対値に注意
せねばならない。すなわち、図４に図解した第２の実施
の形態のハイインピーダンス回路においても、第１の実
施の形態としてのハイインピーダンス回路と同様に、抵
抗値Ｒ１と抵抗値Ｒ２との絶対値の差が合成インピーダ
ンスの極性を決めるため、上述した式２の条件：Ｒ１＞
Ｒ２が必要となる。

【００５２】図４のハイインピーダンス回路において
は、電流源回路Ｉ１により抵抗素子Ｒ３の両端にＤＣオ
フセットが生ずる。このオフセットを用いてトランジス
タＱ１およびトランジスタＱ２のベースとコレクタとの
間をバイアスすることが出来る。

【００５３】一般に、Ｒ３＝ｋ×Ｒ２であるとすると、
式４および式１から、下記式５に示すように入力インピ
ーダンスＺ５＝（ｋ＋１）×Ｚ１となる。

【００５４】 Ｚ５＝（（Ｒ２＋Ｋ×Ｒ２）×Ｒ１）／（Ｒ１−Ｒ２） ＝（ｋ＋１）×Ｒ２×Ｒ１／（Ｒ１−Ｒ２） ＝（ｋ＋１）×Ｚ１ ・・・（５）

【００５５】すなわち、図４に図解したハイインピーダ
ンス回路の入力インピーダンスＺ５は、図１に図解した
ハイインピーダンス回路の入力インピーダンスＺ１の
（ｋ＋１）倍となる。下記式６にトランジスタＱ１およ
びトランジスタＱ２のベースバイアスを示した。

【００５６】 （Ｑ１，Ｑ２のベースバイアス） ＝Ｖcc−Ｉ０×Ｒ２−Ｉ１×（Ｒ２＋Ｒ３） ・・・（６）

【００５７】図１に図解したハイインピーダンス回路の
ベースバイアスは式３に示したように、（Ｑ３，Ｑ４の
ベースバイアス）＝Ｖcc−Ｉ０×Ｒ２であるから、図４
に図解したハイインピーダンス回路のベースバイアス
は、図１に図解したハイインピーダンス回路のベースバ
イアスより、Ｉ１×（Ｒ２＋Ｒ３）だけ低くなる。図４
のハイインピーダンス回路の入力インピーダンスＺ５の
特性も、図３に図解したω＝｜Ｒ１｜／｜Ｒ２｜と正規
化した特性と同様となる。

【００５８】第２実施の形態の効果 以上のように、本発明のハイインピーダンス回路の第２
の実施の形態においても、差動対回路を構成するトラン
ジスタＱ１のエミッタとトランジスタＱ２のエミッタと
の相互間を接続する負性抵抗素子２Ｒ１を用いて等価的
にハイインピーダンス回路を構成している。図４のハイ
インピーダンス回路は図１のハイインピーダンス回路に
比較して、ＮＰＮ型トランジスタＱ３，Ｑ４を用いず、
抵抗素子Ｒ３，Ｒ３を用いているので、２個のトランジ
スタが削減されている。第２実施の形態のハイインピー
ダンス回路のその他の特徴および効果は、第１の実施の
形態のハイインピーダンス回路と同様である。

【００５９】第３実施の形態 本発明のハイインピーダンス回路の第３の実施の形態を
述べる。図６は本発明のハイインピーダンス回路の第３
の実施の形態としてのハイインピーダンス回路、より特
定的にはハイインピーダンス回路およびハイゲインアン
プ回路の回路図である。図６に図解したハイゲインアン
プ回路の回路構成を述べる。このハイインピーダンス回
路は、ハイインピーダンス回路としての機能の他に、ハ
イゲインアンプ回路としても機能するように、図４に図
解したハイインピーダンス回路の前段に、ＮＰＮ型トラ
ンジスタＱ５とＮＰＮ型トランジスタＱ６とで構成され
る第２の差動対回路を付加した回路である。この第２の
差動対回路においても、トランジスタＱ５のエミッタと
トランジスタＱ６のエミッタとの間に負性抵抗素子２Ｒ
ｅを設け、トランジスタＱ５のコレクタとトランジスタ
Ｑ６のコレクタとの間に負荷抵抗素子２ＲＬを接続して
いる。トランジスタＱ５のエミッタと第２の電位電源Ｇ
ＮＤとの間に第５の電流源回路Ｉｅが接続されており、
トランジスタＱ６のエミッタと第２の電位電源ＧＮＤと
の間に第５の電流源回路Ｉｅと同じ第６の電流源回路Ｉ
ｅが接続されている。図６において、図２および図４と
同様、トランジスタＱ５のベースとトランジスタＱ６の
ベース間に、差動入力信号Ｖin，−Ｖinを提供するため
に、交流電源Ｐ１，Ｐ２を設けている。

【００６０】下記式７に図６のハイインピーダンス回路
におけるハイゲインアンプ回路の伝達関数を示す。

【００６１】 Ｖ_out ／Ｖ_in ＝１／（１／ＲＬ＋１／（Ｒ２×Ｒ１）／（Ｒ１−Ｒ２））／Ｒｅ ＝ＲＬ／Ｒｅ ・・・（７）

【００６２】∵ＲＬ≪（Ｒ２×Ｒ１）／（Ｒ１−Ｒ２）

【００６３】第３実施の形態の効果 式７から明らかなように、図６の回路のうち、図４のハ
イインピーダンス回路と同等のハイインピーダンス回路
部分の入力インピーダンスが負荷抵抗ＲＬより十分大き
ければそのゲインは入力側のエミッタ抵抗Ｒｅとの比Ｒ
Ｌ／Ｒｅで決まることが分かる。また負荷抵抗２ＲＬに
はバイアス電流が流れないためＤＣシフトを生じない。
したがって、ハイインピーダンス回路部分の入力インピ
ーダンスを越えない範囲で大きくすることが出来る。よ
って図６に図解した回路は、ハイインピーダンス回路の
他、少ない回路素子でハイゲインアンプ回路を構成でき
る。第３実施の形態のハイインピーダンス回路のその他
の特徴および効果は上述した第１実施の形態および第２
実施の形態の効果と同様である。

【００６４】第４実施の形態 本発明のハイインピーダンス回路の第４の実施の形態を
述べる。図７は本発明のハイインピーダンス回路の第４
の実施の形態としてのハイインピーダンス回路、より特
定的にはハイインピーダンス回路およびハイゲインアン
プ回路の回路図である。図７に図解したハイゲインアン
プ回路の回路構成を述べる。図７に図解したハイインピ
ーダンス回路は、ハイインピーダンス回路としての機能
の他に、ハイゲインアンプ回路としても機能するよう
に、図１に図解したハイインピーダンス回路の前段に、
図６の回路と同様に、ＮＰＮ型トランジスタＱ５とＮＰ
Ｎ型トランジスタＱ６とで構成される第２の差動対回路
を付加している。この第２の差動対回路においても、ト
ランジスタＱ５のエミッタとトランジスタＱ６のエミッ
タとの間に抵抗素子２Ｒｅを設けている。トランジスタ
Ｑ５のエミッタと第２の電位電源ＧＮＤとの間に第５の
電流源回路Ｉｅが接続されており、トランジスタＱ６の
エミッタと第２の電位電源ＧＮＤとの間に第５の電流源
回路Ｉｅと同じ第６の電流源回路Ｉｅが接続されてい
る。しかしながら、図７の回路においては、図６に図解
の回路とは異なり、トランジスタＱ１のコレクタとトラ
ンジスタＱ２のコレクタとの間に抵抗素子２ＲＬを接続
している。図７において、図６と同様、トランジスタＱ
５のベースとトランジスタＱ６のベース間に、差動入力
信号Ｖin，−Ｖinを提供するために、交流電源Ｐ１，Ｐ
２を設けている。

【００６５】下記式８に図７の回路のハイゲインアンプ
回路の部分の伝達関数を示す。

【００６６】 Ｖ_out ／Ｖ_in ＝１／（１／ＲＬ＋１／（Ｒ２＋Ｒ３）×Ｒ１）／（Ｒ１−Ｒ２））／Ｒｅ ＝ＲＬ／Ｒｅ ・・・（８）

【００６７】 ∵ＲＬ≪（（Ｒ２＋Ｒ３）×Ｒ１）／（Ｒ１−Ｒ２）

【００６８】第４実施の形態の効果 式８から明らかなように、ハイインピーダンス回路部分
の入力インピーダンスが抵抗素子の抵抗値ＲＬより十分
大きければそのゲインは入力側のエミッタ抵抗Ｒｅとの
比ＲＬ／Ｒｅで決まることが分かる。図７の回路におい
ても、抵抗素子２ＲＬにはバイアス電流が流れないため
ＤＣシフトを生じない。したがって、ハイインピーダン
ス回路部分の入力インピーダンスを越えない範囲で大き
くすることが出来る。よって図７の回路も少ない回路素
子でハイゲインアンプを構成できた回路である。第４実
施の形態のハイインピーダンス回路のその他の特徴およ
び効果は上述した第１実施の形態〜第３実施の形態の効
果と同様である。

【００６９】本発明の実施に際しては上述した実施の態
様に限定されず、種々の変形態様をとることができる。
たとえば、上述した実施の態様においては、特に高速動
作用のハイインピーダンス回路として、バイポーラトラ
ンジスタを用いて差動対回路およびバッファ回路を構成
した場合を例示したが、本発明においては、ＦＥＴを用
いて差動対回路およびバッファ回路を構成することもで
きる。さらに、好適実施の態様として、バイポーラトラ
ンジスタとして、ＮＰＮ型トランジスタを用いて例を示
したが、本発明においては、ＰＮＰ型トランジスタを用
いてハイインピーダンス回路を構成することもできる。

【００７０】

【発明の効果】本発明のハイインピーダンス回路の基本
回路によれば、負性抵抗素子を用いて等価的にハイイン
ピーダンス回路を構成しているので、１種のトランジス
タ、すなわち、ＮＰＮ型トランジスタのみを用いて全て
ＩＣ内に構築可能である。特に、たとえば、ＰＮＰ型ト
ランジスタなどの１種のトランジスタによる直流電流源
を必要としないためダイナミックレンジが広く取れ、そ
の結果として低電圧動作に十分対応可能である。

【００７１】また本発明のハイインピーダンス回路によ
れば、ハイインピーダンスであると同時にバイアスを与
えることが出来、更にその差動性を有する利点があるた
め飛躍的にアンプゲインを上げることが可能となり、ハ
イゲインアンプを低消費電力で実現できる。したがっ
て、本発明のハイインピーダンス回路は、低消費電力、
ＩＣチップ面積の縮小が期待でき、ＩＣコスト、およ
び、製造コストの大幅な削減が可能である。

【００７２】また本発明のハイインピーダンス回路によ
れば、ハイインピーダンスバイアス間に抵抗を接続する
ことによりゼロバイアス電流の抵抗素子となり、従来困
難であったハイゲイン回路を構成できる。したがって、
本発明のハイインピーダンス回路によれば、アンプ１段
あたりのゲインを上げることが出来、ＩＣの素子数の削
減、ＳＮの向上、面積の縮小となる。

【００７３】上述したことから、本発明のハイインピー
ダンス回路は、商品の性能向上、製造コストの削減、基
板面積縮小などの利点をもたらす。

【００７４】また、本発明のハイインピーダンス回路に
おけるハイインピーダンスバイアスを作りだすことによ
り、その応用範囲が広がり、高周波信号を扱う、位相同
期回路（ＰＬＬ），振幅検波回路（ＡＭＤＥＴ），周波
数検波回路（ＦＭＤＥＴ），フィルタ回路（ＦＩＬＴＥ
Ｒ）などに利用可能である。

【図面の簡単な説明】

【図１】図１は本発明のハイインピーダンス回路の第１
の実施の形態としてのハイインピーダンス回路の回路図
である。

【図２】図２は図１に図解したハイインピーダンス回路
の動作を説明する回路図である。

【図３】図３は図１に図解したハイインピーダンス回路
のインピーダンス特性を示すグラフである。

【図４】図４は本発明のハイインピーダンス回路の第２
の実施の形態としてのハイインピーダンス回路の回路図
である。

【図５】図５は図４に図解したハイインピーダンス回路
の動作を説明する回路図である。

【図６】図６は本発明のハイインピーダンス回路の第３
の実施の形態としてのハイゲインアンプ回路の回路図で
ある。

【図７】図７は本発明のハイインピーダンス回路の第４
の実施の形態としてのハイゲインアンプ回路の回路図で
ある。

【図８】図８は本発明のハイインピーダンス回路の背景
技術としてのハイインピーダンス回路の回路図である。

【符号の説明】

Ｑ１，Ｑ２・・主差動対回路用ＮＰＮ型トランジスタ Ｑ３，Ｑ４・・バッファ回路用ＮＰＮ型トランジスタ Ｒ２・・・・・コレクタ抵抗素子 ２Ｒ１・・・・エミッタ抵抗素子（負性抵抗素子） Ｒ３・・・・・バッファ回路用抵抗素子 Ｉ０〜Ｉ１・・電流源回路 Ｑ５，Ｑ６・・付加差動対回路用ＮＰＮ型トランジスタ ２Ｒｅ・・・・付加差動対回路用エミッタ抵抗素子（負
性抵抗素子） ＲＬ・・・・・付加抵抗素子 Ｉｅ・・・・・電流源回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 村山 宜弘 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内

Claims (8)

【特許請求の範囲】
1. 【請求項１】第１のトランジスタと、 該第１のトランジスタの一方の端子と第１の電位電源線
   との間に接続された第１の抵抗素子と、 前記第１のトランジスタの他方の端子と第２の電位電源
   との間に接続された第１の電流源回路と、 前記第１のトランジスタと同じ特性の第２のトランジス
   タと、 該第２のトランジスタの一方の端子と前記第１の電位電
   源線との間に接続された前記第１の抵抗素子と同じ抵抗
   値の第２の抵抗素子と、 前記第２のトランジスタの他方の端子と前記第２の電位
   電源との間に接続された前記第１の電流源回路と同じ特
   性の第２の電流源回路と、 前記第１トランジスタの他方の端子と前記第２のトラン
   ジスタの他方の端子との間に接続された第３の抵抗素子
   と、 前記第２のトランジスタの前記一方の端子と前記第１の
   トランジスタの制御端子との間に接続された第１のバッ
   ファ回路要素と、 前記第１のトランジスタの前記一方の端子と前記第２の
   トランジスタの制御端子との間に接続された第２のバッ
   ファ回路要素とを有し、 前記第３の抵抗素子の抵抗値の半分を、前記第１の抵抗
   素子および前記第２の抵抗素子の抵抗値より大きくかつ
   前記第１の抵抗素子および前記第２の抵抗素子に近い値
   に設定したハイインピーダンス回路。
2. 【請求項２】前記第１のトランジスタがＮＰＮ型バイポ
   ーラトランジスタであり、前記第２のトランジスタがＮ
   ＰＮ型バイポーラトランジスタである請求項１記載のハ
   イインピーダンス回路。
3. 【請求項３】前記第１のバッファ回路要素は、ベースが
   前記第２のトランジスタのコレクタに接続され、エミッ
   タが前記第１のトランジスタのベースに接続された前記
   第１のトランジスタと同じ極性の第３のトランジスタ
   と、該第３のトランジスタのエミッタと前記第２の電位
   電源との間に接続された第３の電流源回路とを有し、 前記第２のバッファ回路要素は、ベースが前記第１のト
   ランジスタのコレクタに接続され、エミッタが前記第２
   のトランジスタのベースに接続された前記第２のトラン
   ジスタと同じ極性の第４のトランジスタと、該第４のト
   ランジスタのエミッタと前記第２の電位電源との間に接
   続された前記第３の電流源回路と同じ第４の電流源回路
   とを有する請求項２記載のハイインピーダンス回路。
4. 【請求項４】コレクタが前記第１のトランジスタのコレ
   クタおよび前記第４のトランジスタのベースに接続され
   た第５のＮＰＮ型トランジスタと、 コレクタが前記第２のトランジスタのコレクタおよび前
   記第３のトランジスタのベースに接続された、前記第５
   のトランジスタと同じ特性の第６のＮＰＮ型トランジス
   タと、 前記第５のトランジスタのエミッタと前記第２の電位電
   源との間に接続された第５の電流源回路と、 前記第６のトランジスタのエミッタと前記第２の電位電
   源との間に接続された前記第５の電流源回路と同じ第６
   の電流源回路と、 前記第５のトランジスタのエミッタと前記第６のトラン
   ジスタのエミッタとの間に接続された第５の抵抗素子
   と、 前記第１のトランジスタのコレクタと前記第２のトラン
   ジスタのコレクタとの間に接続された第６の抵抗素子と
   をさらに有する、請求項３記載のハイインピーダンス回
   路。
5. 【請求項５】所定の増幅率に設定されるように、前記第
   ６の抵抗素子の抵抗値と前記第５の抵抗素子の抵抗値と
   の比を規定する請求項４記載のハイインピーダンス回
   路。
6. 【請求項６】前記第１のバッファ回路要素は、前記第２
   のトランジスタのコレクタと前記第１のトランジスタの
   ベースに接続された第４の抵抗素子と、該第４の抵抗素
   子の他方の端子と前記第１のトランジスタのベースとの
   接続点と前記第２の電位電源との間に接続された第３の
   電流源回路とを有し、 前記第２のバッファ回路要素は、前記第１のトランジス
   タのコレクタと前記第２のトランジスタのベースに接続
   された前記第４の抵抗素子と同じ抵抗値の第５の抵抗素
   子と、該第５の抵抗素子の他方の端子と前記第２のトラ
   ンジスタのベースとの接続点と前記第２の電位電源との
   間に接続された前記第３の電流源回路と同じ第４の電流
   源回路とを有する、請求項２記載のハイインピーダンス
   回路。
7. 【請求項７】コレクタが前記第１のトランジスタのコレ
   クタおよび前記第４の抵抗素子の接続点に接続された第
   ５のＮＰＮ型トランジスタと、 コレクタが前記第２のトランジスタのコレクタおよび前
   記第５の抵抗素子の接続点に接続された第６のＮＰＮ型
   トランジスタと、 前記第５のトランジスタのエミッタと前記第２の電位電
   源との間に接続された第５の電流源回路と、 前記第６のトランジスタのエミッタと前記第２の電位電
   源との間に接続された前記第５の電流源回路と同じ第６
   の電流源回路と、 前記第５のトランジスタのエミッタと前記第６のトラン
   ジスタのエミッタとの間に接続された第５の抵抗素子
   と、 前記第５のトランジスタのコレクタと前記第６のトラン
   ジスタのコレクタとの間に接続された第６の抵抗素子と
   をさらに有する、請求項６記載のハイインピーダンス回
   路。
8. 【請求項８】所定の増幅率に設定されるように、前記第
   ６の抵抗素子の抵抗値と前記第５の抵抗素子の抵抗値と
   の比を規定する請求項７記載のハイインピーダンス回
   路。