JPH0368543B2 - - Google Patents
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- JPH0368543B2 JPH0368543B2 JP63121705A JP12170588A JPH0368543B2 JP H0368543 B2 JPH0368543 B2 JP H0368543B2 JP 63121705 A JP63121705 A JP 63121705A JP 12170588 A JP12170588 A JP 12170588A JP H0368543 B2 JPH0368543 B2 JP H0368543B2
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Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
この発明は、半導体記憶回路装置、特に記憶情
報の書き込み及び消去が可能な半導体不揮発性記
憶素子を使用した半導体記憶回路装置の如き半導
体装置の製造方法に関する。
報の書き込み及び消去が可能な半導体不揮発性記
憶素子を使用した半導体記憶回路装置の如き半導
体装置の製造方法に関する。
半導体不揮発性記憶素子として、ゲート絶縁膜
中のトラツプを利用する形式またはフローテイン
グゲートを利用する形式とされた絶縁ゲート電界
効果トランジスタが公知である。この種の絶縁ゲ
ート電界効果トランジスタにおいては、トンネル
効果により、またはアバランシエ降伏によつて生
じたホツト・キヤリアにより上記ゲート絶縁膜中
のトラツプ又はフローテイングゲートに電荷が注
入されると、そのしきい値電圧が一方の安定な値
から他方の安定な値に変化する。上記の一方のし
きい値電圧となつている状態が例えば２進信号の
０と対応させられ、他方のしきい値電圧となつて
いる状態が２進信号の１と対応させられる。
中のトラツプを利用する形式またはフローテイン
グゲートを利用する形式とされた絶縁ゲート電界
効果トランジスタが公知である。この種の絶縁ゲ
ート電界効果トランジスタにおいては、トンネル
効果により、またはアバランシエ降伏によつて生
じたホツト・キヤリアにより上記ゲート絶縁膜中
のトラツプ又はフローテイングゲートに電荷が注
入されると、そのしきい値電圧が一方の安定な値
から他方の安定な値に変化する。上記の一方のし
きい値電圧となつている状態が例えば２進信号の
０と対応させられ、他方のしきい値電圧となつて
いる状態が２進信号の１と対応させられる。
上記の電荷は適当な方法により除去することが
可能である。
可能である。
従つて、上記の種類の絶縁ゲート型電界効果ト
ランジスタは記憶情報の書き込み及び消去が可能
な不揮発性記憶素子として使用できる利点を持つ
ている。
ランジスタは記憶情報の書き込み及び消去が可能
な不揮発性記憶素子として使用できる利点を持つ
ている。
上記の半導体不揮発性記憶素子は、その複数個
が例えば半導体基板上に規則的に配置され、記憶
情報の読み出しもしくは書き込みのために選択さ
れる。
が例えば半導体基板上に規則的に配置され、記憶
情報の読み出しもしくは書き込みのために選択さ
れる。
上記の半導体不揮発性記憶素子は、記憶情報の
読み出しに必要とされる信号レベルに対し、書き
込み時に例えば上記信号レベルの数倍にも達する
高電圧の高レベル信号を必要とする。
読み出しに必要とされる信号レベルに対し、書き
込み時に例えば上記信号レベルの数倍にも達する
高電圧の高レベル信号を必要とする。
しかしながら、回路素子の特性によつて信号レ
ベルが制限を受けることが有るので、半導体記憶
回路装置は上記の高レベル信号のために特に考慮
された回路装置を必要とする。
ベルが制限を受けることが有るので、半導体記憶
回路装置は上記の高レベル信号のために特に考慮
された回路装置を必要とする。
また、半導体記憶回路装置は、上記の高レベル
信号を処理する回路装置の使用によつて全体の構
成が複雑化するので、使用する半導体基板が大型
化しないようにし、かつ動作速度等の性能が害さ
れないように考慮されなければならない。
信号を処理する回路装置の使用によつて全体の構
成が複雑化するので、使用する半導体基板が大型
化しないようにし、かつ動作速度等の性能が害さ
れないように考慮されなければならない。
また、一方、かかる半導体回路装置は絶縁ゲー
ト型電界効果トランジスタを主体として実現され
ることが要求されるが、回路構成及び機能向上の
ために一部バイポーラトランジスタを使用するこ
とも要求され、かかる半導体回路装置を一枚の半
導体基板に形成した所謂半導体集積回路装置とし
て実現することが要求される。そして、かかる半
導体集積回路装置としては製造プロセスの効率化
を図る必要があり、従つてできる丈簡単な製造プ
ロセスで上記電子回路を実現することが要求され
る。
ト型電界効果トランジスタを主体として実現され
ることが要求されるが、回路構成及び機能向上の
ために一部バイポーラトランジスタを使用するこ
とも要求され、かかる半導体回路装置を一枚の半
導体基板に形成した所謂半導体集積回路装置とし
て実現することが要求される。そして、かかる半
導体集積回路装置としては製造プロセスの効率化
を図る必要があり、従つてできる丈簡単な製造プ
ロセスで上記電子回路を実現することが要求され
る。
従つて、この発明の１つの目的は、半導体不揮
発性記憶素子を使用した動作速度の速い半導体記
憶回路装置を提供することにある。
発性記憶素子を使用した動作速度の速い半導体記
憶回路装置を提供することにある。
この発明の他の目的は、半導体不揮発性記憶素
子を使用した小型化できる半導体記憶回路装置を
提供することにある。
子を使用した小型化できる半導体記憶回路装置を
提供することにある。
この発明の他の目的は、半導体基板上において
個々の回路装置が望ましい位置に配置された半導
体記憶回路装置を提供することにある。
個々の回路装置が望ましい位置に配置された半導
体記憶回路装置を提供することにある。
この発明の他の目的は、ゲート絶縁膜のトラツ
プを利用する絶縁ゲート電界効果トランジスタの
ように電気的に記憶情報の書き込み及び消去がで
きる半導体不揮発性記憶素子を使用した新規な半
導体記憶回路装置を提供することにある。
プを利用する絶縁ゲート電界効果トランジスタの
ように電気的に記憶情報の書き込み及び消去がで
きる半導体不揮発性記憶素子を使用した新規な半
導体記憶回路装置を提供することにある。
この発明の他の目的は、電気的に記憶情報の書
き込み及び消去ができる半導体不揮発性記憶素子
に達する構造とされた半導体記憶回路装置を提供
することにある。
き込み及び消去ができる半導体不揮発性記憶素子
に達する構造とされた半導体記憶回路装置を提供
することにある。
この発明の他の目的は、高電圧信号の処理に適
する回路装置を提供することにある。
する回路装置を提供することにある。
この発明の他の目的は、破壊の起りにくい回路
装置を提供することにある。
装置を提供することにある。
この発明の他の目的は、バイポーラトランジス
タと絶縁ゲート型電界効果トランジスタを含む新
規な回路装置を提供することにある。
タと絶縁ゲート型電界効果トランジスタを含む新
規な回路装置を提供することにある。
この発明の更に他の目的は、上記種々の電子回
路装置を実現するための半導体集積回路装置の製
造方法を提供することにある。
路装置を実現するための半導体集積回路装置の製
造方法を提供することにある。
以上述べた種々の本発明の目的及び構成は、以
下の詳細な説明及び添付図面より明らかとなるで
あろう。
下の詳細な説明及び添付図面より明らかとなるで
あろう。
以下、この発明を実施例に基づいて詳細に説明
する。
する。
特に制限されないが、以下の実施例において
は、半導体不揮発性記憶素子として、極めて薄い
シリコン酸化膜（oxide）と、この酸化膜の上に
形成された比較的厚いシリコン窒化膜ナイトライ
ド（Nitride）との２層構造のゲート絶縁膜を持
つ絶縁ゲート電界効果トランジスタ（以下
MNOSと称する）を使用する。このMNOSに対
しては、記憶情報の書き込みだけでなく消去も電
気的に行なうことができる。
は、半導体不揮発性記憶素子として、極めて薄い
シリコン酸化膜（oxide）と、この酸化膜の上に
形成された比較的厚いシリコン窒化膜ナイトライ
ド（Nitride）との２層構造のゲート絶縁膜を持
つ絶縁ゲート電界効果トランジスタ（以下
MNOSと称する）を使用する。このMNOSに対
しては、記憶情報の書き込みだけでなく消去も電
気的に行なうことができる。
第１２図は、MNOSの断面図を示している。
同図において、ｐ型シリコン領域１の表面に互い
に隔てられてｎ型ソース領域２及びドレイン領域
３が形成され、上記ソース・ドレンイン領域２、
３間のｐ型シリコン領域１の表面に、例えば厚さ
20〓のシリコン酸化膜４と厚さ500Åのシリコン
窒化膜５とからなるゲート絶縁膜を介してｎ型多
結晶シリコンからなるゲート電極が形成されてい
る。上記ｐ型シリコン領域１は、MNOSの基本
ゲート領域を構成する。
同図において、ｐ型シリコン領域１の表面に互い
に隔てられてｎ型ソース領域２及びドレイン領域
３が形成され、上記ソース・ドレンイン領域２、
３間のｐ型シリコン領域１の表面に、例えば厚さ
20〓のシリコン酸化膜４と厚さ500Åのシリコン
窒化膜５とからなるゲート絶縁膜を介してｎ型多
結晶シリコンからなるゲート電極が形成されてい
る。上記ｐ型シリコン領域１は、MNOSの基本
ゲート領域を構成する。
消去状態もしくは記憶情報が書き込まれていな
い状態では、MNOSのゲート電圧VG対ドレイン
電流ID特性は、例えば第１３図の曲線Ａのよう
になつており、そのしきい値電圧は４ボルトの負
電圧（以下−4Vのように記する）になつている。
い状態では、MNOSのゲート電圧VG対ドレイン
電流ID特性は、例えば第１３図の曲線Ａのよう
になつており、そのしきい値電圧は４ボルトの負
電圧（以下−4Vのように記する）になつている。
記憶情報の書き込み又は消去のために、ゲート
絶縁膜には、トンネル現象によりキヤリヤの注入
が生ずるような高電界が作用させられる。
絶縁膜には、トンネル現象によりキヤリヤの注入
が生ずるような高電界が作用させられる。
書き込み動作において、基体ゲート１には、例
えばほゞ回路の接地電位の0Vが印加され、ゲー
ト６には、例えば＋25Vの高電圧が印加される。
ソース領域２及びドレイン領域３には、書き込む
べき情報に応じてほゞ0Vの低電圧又は＋20Vの
ような高電圧が印加される。
えばほゞ回路の接地電位の0Vが印加され、ゲー
ト６には、例えば＋25Vの高電圧が印加される。
ソース領域２及びドレイン領域３には、書き込む
べき情報に応じてほゞ0Vの低電圧又は＋20Vの
ような高電圧が印加される。
ソース領域２とドレイン領域３との間のシリコ
ン領域１表面には、上記ゲート６の正の高電圧に
応じてチヤンネル７が誘導される。このチヤンネ
ル７の電位はソース領域２及びドレイン領域３の
電位と等しくなる。
ン領域１表面には、上記ゲート６の正の高電圧に
応じてチヤンネル７が誘導される。このチヤンネ
ル７の電位はソース領域２及びドレイン領域３の
電位と等しくなる。
ソース領域２及びドレイン領域３に上記のよう
に0Vの電圧が印加されるとゲート絶縁膜には上
記ゲート６の高電圧に応じた高電界が作用する。
その結果、ゲート絶縁膜にはトンネル現象により
チヤンネル７からキヤリアとしての電子が注入さ
れる。MNOSのVG−ID特性は第１３図曲線Ａか
らＢに変化する。しきい値電圧は前記の−4Vか
ら例えば＋1Vに変化する。
に0Vの電圧が印加されるとゲート絶縁膜には上
記ゲート６の高電圧に応じた高電界が作用する。
その結果、ゲート絶縁膜にはトンネル現象により
チヤンネル７からキヤリアとしての電子が注入さ
れる。MNOSのVG−ID特性は第１３図曲線Ａか
らＢに変化する。しきい値電圧は前記の−4Vか
ら例えば＋1Vに変化する。
ソース領域２及びドレイン領域３に上記のよう
に＋20Vが印加された場合、ゲート６とチヤンネ
ル７との間の電位差が数Ｖに減少する。このよう
な低電位差では、トンネル現象による電子の注入
を起させるには不充分となる。そのため、
MNOSの特性は第１３図の曲線Ａから変化しな
い。
に＋20Vが印加された場合、ゲート６とチヤンネ
ル７との間の電位差が数Ｖに減少する。このよう
な低電位差では、トンネル現象による電子の注入
を起させるには不充分となる。そのため、
MNOSの特性は第１３図の曲線Ａから変化しな
い。
半導体記憶回路装置においては、１つのデイジ
ツト線に複数のMNOSが結合される。上記の書
き込み動作において、選択されるMNOSには上
記のような電圧が印加される。非選択とされる
MNOSのゲートにはほゞ0Vの電圧が加えられる
かもしくはソース領域及びドレイン領域に前記の
＋20Vのような高電圧が印加される。
ツト線に複数のMNOSが結合される。上記の書
き込み動作において、選択されるMNOSには上
記のような電圧が印加される。非選択とされる
MNOSのゲートにはほゞ0Vの電圧が加えられる
かもしくはソース領域及びドレイン領域に前記の
＋20Vのような高電圧が印加される。
記憶情報の消去は、ゲート絶縁膜に上記の書き
込みにおける電界に対し逆方向の高電界を作用さ
せることにより行なわれる。この逆方向の高電界
によりトンネル現象が生じ、ゲート絶縁膜にキヤ
リヤとしての正孔が流入される。前記の書き込み
時に注入された電子が上記の正孔によつて中和さ
れ、その結果MNOSの特性は第１３図の曲線Ｂ
から再び曲線Ａにもどされる。
込みにおける電界に対し逆方向の高電界を作用さ
せることにより行なわれる。この逆方向の高電界
によりトンネル現象が生じ、ゲート絶縁膜にキヤ
リヤとしての正孔が流入される。前記の書き込み
時に注入された電子が上記の正孔によつて中和さ
れ、その結果MNOSの特性は第１３図の曲線Ｂ
から再び曲線Ａにもどされる。
この実施例に従うと、上記の消去のために、例
えば基体ゲート１に0Vを加えながらゲート６に
負の高電圧を加える構成をとる代りに、後述から
より明確になるようにゲート６に0Vを加えなが
ら基体ゲート１に＋25Vのような正の高電圧を加
える構成とする。上記のように基体ゲート１に正
の高電圧を加える構成とすることによつて、ゲー
ト６に高電圧を印加するための回路構成を単純に
することができるようになる。また、書き込み及
び消去のために同一極性の高電圧を利用できるよ
うになり、その結果、半導体記憶回路装置の外部
端子数及び半導体記憶回路装置を駆動するための
電源数を少なくできる。
えば基体ゲート１に0Vを加えながらゲート６に
負の高電圧を加える構成をとる代りに、後述から
より明確になるようにゲート６に0Vを加えなが
ら基体ゲート１に＋25Vのような正の高電圧を加
える構成とする。上記のように基体ゲート１に正
の高電圧を加える構成とすることによつて、ゲー
ト６に高電圧を印加するための回路構成を単純に
することができるようになる。また、書き込み及
び消去のために同一極性の高電圧を利用できるよ
うになり、その結果、半導体記憶回路装置の外部
端子数及び半導体記憶回路装置を駆動するための
電源数を少なくできる。
MNOSの特性が上記第１３図の曲線Ａ又はＢ
のいずれか一方になるので、MNOSの記憶情報
の読み出しは、例えばゲート電圧VGが0Vである
ときのソース・ドレイン間の導通状態を検出する
ことにより行なわれる。単一極性の信号により１
つのデイジツト線に結合された複数のMNOSの
１つを選択できるようにするために、単位の記憶
要素（以下メモリセルと称する）は、第１４図に
等価回路を示すように、MNOSQ１とこれに直
列接続されたスイツチ用絶縁ゲート電界効果トラ
ンジスタ（以下スイツチ用MISFETと称する）
Ｑ２とから構成される。読み出し時、MNOSQ
１のゲート電圧は0Vに維持され、スイツチ用
MISFETのゲート電圧は、選択信号によつて0V
又は＋5Vのような正電圧とされる。
のいずれか一方になるので、MNOSの記憶情報
の読み出しは、例えばゲート電圧VGが0Vである
ときのソース・ドレイン間の導通状態を検出する
ことにより行なわれる。単一極性の信号により１
つのデイジツト線に結合された複数のMNOSの
１つを選択できるようにするために、単位の記憶
要素（以下メモリセルと称する）は、第１４図に
等価回路を示すように、MNOSQ１とこれに直
列接続されたスイツチ用絶縁ゲート電界効果トラ
ンジスタ（以下スイツチ用MISFETと称する）
Ｑ２とから構成される。読み出し時、MNOSQ
１のゲート電圧は0Vに維持され、スイツチ用
MISFETのゲート電圧は、選択信号によつて0V
又は＋5Vのような正電圧とされる。
第１図は、実施例の半導体記憶回路装置の回路
を示している。
を示している。
この実施例の記憶回路は、Ｘデコーダ、Ｙデコ
ーダ、制御回路等の比較的低電圧の信号を形成す
る回路と、書き込み回路、消去回路等の比較的高
電圧の信号を形成する回路とを含んでいる。
ーダ、制御回路等の比較的低電圧の信号を形成す
る回路と、書き込み回路、消去回路等の比較的高
電圧の信号を形成する回路とを含んでいる。
特に制限されないが、上記の低電圧信号を形成
する回路のために電源端子VCCに、＋5Vの低電源
電圧が供給される。上記電源電圧に応じて、低電
圧信号のハイレベルは、ほゞ＋5Vとされ、ロウ
レベルはほゞ回路の接地電位の0Vとされる。
する回路のために電源端子VCCに、＋5Vの低電源
電圧が供給される。上記電源電圧に応じて、低電
圧信号のハイレベルは、ほゞ＋5Vとされ、ロウ
レベルはほゞ回路の接地電位の0Vとされる。
上記書き込み回路、消去回路等の回路のため
に、回路装置に高電圧端子VPPが設けられる。
この高電圧端子VPPには、回路装置に書き込み
動作をさせるとき及び消去動作をさせるとき、
ほゞ＋25Vのような高電圧が供給される。上記の
高電圧に応じて、高電圧信号のハイレベルはほゞ
＋25Vもしくは＋20Vとされ、ロウレベルはほゞ
0Vとされる。
に、回路装置に高電圧端子VPPが設けられる。
この高電圧端子VPPには、回路装置に書き込み
動作をさせるとき及び消去動作をさせるとき、
ほゞ＋25Vのような高電圧が供給される。上記の
高電圧に応じて、高電圧信号のハイレベルはほゞ
＋25Vもしくは＋20Vとされ、ロウレベルはほゞ
0Vとされる。
第１図において、MAはメモリアレイであり、
マトリクス配置されたメモリセルMS１１ないし
MS２２を含んでいる。
マトリクス配置されたメモリセルMS１１ないし
MS２２を含んでいる。
同一の行に配置されたメモリセルMS１１，
MS１２のそれぞれのスイツチ用MISFETQ２の
ゲートは、第２ワード線Ｗ１１に共通接続され、
それぞれのMNOSQ１のゲートは、第２ワード
線に共通接続されている、同様に、他の同一の行
に配置されたメモリセルMS２１，MS２２のス
イツチ用MISFET及びMNOSのゲートはそれぞ
れ第１ワード線Ｗ２１、第２ワード線Ｗ２２に共
通接続されている。
MS１２のそれぞれのスイツチ用MISFETQ２の
ゲートは、第２ワード線Ｗ１１に共通接続され、
それぞれのMNOSQ１のゲートは、第２ワード
線に共通接続されている、同様に、他の同一の行
に配置されたメモリセルMS２１，MS２２のス
イツチ用MISFET及びMNOSのゲートはそれぞ
れ第１ワード線Ｗ２１、第２ワード線Ｗ２２に共
通接続されている。
同一の列に配置されたメモリセルMS１１，
MS２１のスイツチ用MISFETQ２のドレインは
デイジツト線Ｄ１に共通接続され、MNOSのソ
ースは基準電位線ED１に共通接続されている。
同線に他の同一の列に配置されたメモリセルMS
１２，MS２２のスイツチ用MISFETのドレイ及
びMNOSのソースはそれぞれデイジツト線Ｄ２、
基準電位線ED２に共通接続されている。
MS２１のスイツチ用MISFETQ２のドレインは
デイジツト線Ｄ１に共通接続され、MNOSのソ
ースは基準電位線ED１に共通接続されている。
同線に他の同一の列に配置されたメモリセルMS
１２，MS２２のスイツチ用MISFETのドレイ及
びMNOSのソースはそれぞれデイジツト線Ｄ２、
基準電位線ED２に共通接続されている。
この実施例に従うと、基体ゲートに正の高電圧
を印加することによつてMNOSの記憶情報を消
去する構成をとるので、メモリセルを形成する半
導体領域は、次に説明するＸデコーダ、Ｙデコー
ダ等の周辺回路を形成する半導体領域と電気的に
分断される。上記の半導体領域は後で説明するよ
うに、例えばｎ型半導体基板表面に形成されたｐ
型ウエル領域から構成される。
を印加することによつてMNOSの記憶情報を消
去する構成をとるので、メモリセルを形成する半
導体領域は、次に説明するＸデコーダ、Ｙデコー
ダ等の周辺回路を形成する半導体領域と電気的に
分断される。上記の半導体領域は後で説明するよ
うに、例えばｎ型半導体基板表面に形成されたｐ
型ウエル領域から構成される。
上記の消去のために、個々のメモリセルをそれ
ぞれ独立のウエル領域に形成したり、同じ行もし
くは列に配置されるメモリセルを共通のウエル領
域に形成したりすることができるが、この実施例
では、メモリセルの全体すなわちメモリアレイ
MAを１つの共通なウエル領域に形成する。
ぞれ独立のウエル領域に形成したり、同じ行もし
くは列に配置されるメモリセルを共通のウエル領
域に形成したりすることができるが、この実施例
では、メモリセルの全体すなわちメモリアレイ
MAを１つの共通なウエル領域に形成する。
第１図において、線WELLは、メモリアレイ
MAの共通の基体ゲートとしてのウエル領域に接
続される。
MAの共通の基体ゲートとしてのウエル領域に接
続される。
上記第１ワード線Ｗ１１，Ｗ２１は、それぞれ
ＸデコーダXD１，XD２の出力端子に接続され、
第２ワード線Ｗ１２，Ｗ２２は、書き込み回路
WA１，WA２の出力端子に接続されている。
ＸデコーダXD１，XD２の出力端子に接続され、
第２ワード線Ｗ１２，Ｗ２２は、書き込み回路
WA１，WA２の出力端子に接続されている。
ＸデコーダXD１は、図示のように、電源VCC
と出力端子との間に接続されゲート・ソース間が
短絡されたデイプレツシヨン型負荷MISFETQ３
と、出力端子とアース端子間に接続され、それぞ
れのゲートにアドレスバツフアＢ０ないしＢ６か
らの非反転出力もしくは反転出力を受けるエンハ
ンスメント型MISFETQ４ないしＱ６とからな
り、実質的にノア回路を構成している。Ｘデコー
ダXD１は、選択されていないときアドレス入力
線ａ０ないしａ６の少なくとも１つにおける信号
のハイレベルにより、ワード線Ｗ１１にほぼ0V
のロウレベル信号を出力し、選択されたとき、ア
ドレス入力線ａ０ないしａ６におけるすべての信
号がロウレベルとなり、ほゞ5Vのハイレベル信
号を出力する。
と出力端子との間に接続されゲート・ソース間が
短絡されたデイプレツシヨン型負荷MISFETQ３
と、出力端子とアース端子間に接続され、それぞ
れのゲートにアドレスバツフアＢ０ないしＢ６か
らの非反転出力もしくは反転出力を受けるエンハ
ンスメント型MISFETQ４ないしＱ６とからな
り、実質的にノア回路を構成している。Ｘデコー
ダXD１は、選択されていないときアドレス入力
線ａ０ないしａ６の少なくとも１つにおける信号
のハイレベルにより、ワード線Ｗ１１にほぼ0V
のロウレベル信号を出力し、選択されたとき、ア
ドレス入力線ａ０ないしａ６におけるすべての信
号がロウレベルとなり、ほゞ5Vのハイレベル信
号を出力する。
ＸデコーダXD２は、接続するアドレス入力線
が異なる点を除いて上記ＸデコーダXD１と同一
構成にされる。
が異なる点を除いて上記ＸデコーダXD１と同一
構成にされる。
なお、第１図において、MISFETQ３のような
デイプレツシヨン型MISFETは、図示のような
エンハンスメント型MISFETと異なつた記号で
標記されている。
デイプレツシヨン型MISFETは、図示のような
エンハンスメント型MISFETと異なつた記号で
標記されている。
書き込み回路WA１は、第１ワード線Ｗ１１と
出力端子（第２ワード線Ｗ１２）との間に直列接
続されたMISFETQ１５，Ｑ１６と、上記出力端
子と書き込み及び消去時に前記の＋25Vの電圧が
加えられる電源端子VPPとの間に接続された
MISFETQ１９と、上記出力端子と接地端子との
間に直列接続されたMISFETQ１７，Q18とから
なる。上記MISFETQ１５のゲートは書き込み制
御線Wlに接続され、MISFETQ１８のゲートは
読み出し及び消去制御線に接続され、更に
MISFETQ１６及びＱ１８のゲートは電源端子
VCCに接続されている。
出力端子（第２ワード線Ｗ１２）との間に直列接
続されたMISFETQ１５，Ｑ１６と、上記出力端
子と書き込み及び消去時に前記の＋25Vの電圧が
加えられる電源端子VPPとの間に接続された
MISFETQ１９と、上記出力端子と接地端子との
間に直列接続されたMISFETQ１７，Q18とから
なる。上記MISFETQ１５のゲートは書き込み制
御線Wlに接続され、MISFETQ１８のゲートは
読み出し及び消去制御線に接続され、更に
MISFETQ１６及びＱ１８のゲートは電源端子
VCCに接続されている。
後で説明する構成の制御回路CRLにより、書
き込み動作以外において、上記書き込み制御線
Wl信号はほゞ0Vのロウレベルとされ、制御線
の信号はほゞ＋5Vのハイレベルとされている。
従つてMISFETQ１５はオフ状態にあり、これに
対しMISFETQ１８はオン状態にある。出力端子
（第２ワード線Ｗ１２）は、直列接続の
MISFETQ１７とＱ１８とを介して回路の接地端
子に接続され、そのためほゞ0Vにされる。
き込み動作以外において、上記書き込み制御線
Wl信号はほゞ0Vのロウレベルとされ、制御線
の信号はほゞ＋5Vのハイレベルとされている。
従つてMISFETQ１５はオフ状態にあり、これに
対しMISFETQ１８はオン状態にある。出力端子
（第２ワード線Ｗ１２）は、直列接続の
MISFETQ１７とＱ１８とを介して回路の接地端
子に接続され、そのためほゞ0Vにされる。
書き込み動作において、電源端子VPPに＋25V
の高電圧が加えられ、書き込み制御線Wlに、
MISFETQ１５をオン状態にさせるようほゞ＋
5Vのハイレベル信号が加えられ、制御線に、
MISFETQ１８をオフ状態にさせるようほゞ0V
の信号が加えられる。
の高電圧が加えられ、書き込み制御線Wlに、
MISFETQ１５をオン状態にさせるようほゞ＋
5Vのハイレベル信号が加えられ、制御線に、
MISFETQ１８をオフ状態にさせるようほゞ0V
の信号が加えられる。
上記のMISFETQ１５のオン状態とMISFETQ
１８のオフ状態とによつて、第２ワード線Ｗ１２
の信号レベルが第１ワード線Ｗ１１の信号レベル
に応じて決められるようになる。
１８のオフ状態とによつて、第２ワード線Ｗ１２
の信号レベルが第１ワード線Ｗ１１の信号レベル
に応じて決められるようになる。
すなわち、第１ワード線Ｗ１１を選択するよ
う、ＸデコーダXD１の駆動用MISFETQ４ない
しＱ６がすべてオフ状態にされているなら、
MISFETQ１６，Ｑ１５及び上記駆動用
MISFETQ４ないしＱ６の電流経路は構成されな
い。従つて、第２ワード線Ｗ１２にはMISFETQ
１９を介してほゞ電源端子VPPの＋25Vが現われ
る。すなわち、選択された第１ワード線にほゞ＋
5Vが加わることに対応して、選択されたワード
線にほゞ＋25Vの電圧が加わることになる。
う、ＸデコーダXD１の駆動用MISFETQ４ない
しＱ６がすべてオフ状態にされているなら、
MISFETQ１６，Ｑ１５及び上記駆動用
MISFETQ４ないしＱ６の電流経路は構成されな
い。従つて、第２ワード線Ｗ１２にはMISFETQ
１９を介してほゞ電源端子VPPの＋25Vが現われ
る。すなわち、選択された第１ワード線にほゞ＋
5Vが加わることに対応して、選択されたワード
線にほゞ＋25Vの電圧が加わることになる。
第１ワード線Ｗ１１が非選択なら、すなわちＸ
デコーダXD１の駆動用MISFETQ４ないしＱ６
の少なくとも１つがオン状態とされているなら、
MISFETQ１６，Ｑ１５及び上記駆動用
MISFETQ４ないしＱ６を介して出力端子（第２
ワード線Ｗ１２）を接地する電流経路が形成され
る。その結果、上記出力端子はほゞ0Vにされる。
デコーダXD１の駆動用MISFETQ４ないしＱ６
の少なくとも１つがオン状態とされているなら、
MISFETQ１６，Ｑ１５及び上記駆動用
MISFETQ４ないしＱ６を介して出力端子（第２
ワード線Ｗ１２）を接地する電流経路が形成され
る。その結果、上記出力端子はほゞ0Vにされる。
上記書き込み回路WA１において、ゲートに定
常的に電源電圧VCCを受けるMISFETQ１６，
Ｑ１７は、第２ワード線Ｗ１２に加わる高電圧信
号がMISFETQ１５又はＱ１８のブレークダウン
によつて制限されてしまうことを防ぐために使用
される。
常的に電源電圧VCCを受けるMISFETQ１６，
Ｑ１７は、第２ワード線Ｗ１２に加わる高電圧信
号がMISFETQ１５又はＱ１８のブレークダウン
によつて制限されてしまうことを防ぐために使用
される。
すなわち、例えばMISFETQ１７を省略した場
合、MISFETQ１８のドレインＤに第２ワード線
Ｗ１２の高電圧（＋25V）が印加されることにな
る。上記MISFETQ１８のゲートには、前記のよ
うに制御線vpからほゞ0Vの低電圧が加わつてい
るので、このMISFETQ１８のドレイン接合の囲
りに広がるべき空乏層が、ゲートの近傍において
このゲートの低電圧によつて制限されることにな
る。その結果、MISFETQ１８のドレイン接合
は、比較的低電圧でブレークダウンするようにな
る。
合、MISFETQ１８のドレインＤに第２ワード線
Ｗ１２の高電圧（＋25V）が印加されることにな
る。上記MISFETQ１８のゲートには、前記のよ
うに制御線vpからほゞ0Vの低電圧が加わつてい
るので、このMISFETQ１８のドレイン接合の囲
りに広がるべき空乏層が、ゲートの近傍において
このゲートの低電圧によつて制限されることにな
る。その結果、MISFETQ１８のドレイン接合
は、比較的低電圧でブレークダウンするようにな
る。
図示のようにMISFETQ１７を設けると、
MISFETQ１８のドレインに加わる電圧は、電源
電圧VCCからMISFETQ１７のしきい値電圧だ
け増加した値の電圧にクランプされる。その結
果、MISFETQ１８のブレークダウンが防止され
る。MISFETQ１７は、そのゲートが電源VCC
に接続されているので比較的高いドレイン耐圧を
持つことになる。
MISFETQ１８のドレインに加わる電圧は、電源
電圧VCCからMISFETQ１７のしきい値電圧だ
け増加した値の電圧にクランプされる。その結
果、MISFETQ１８のブレークダウンが防止され
る。MISFETQ１７は、そのゲートが電源VCC
に接続されているので比較的高いドレイン耐圧を
持つことになる。
MISFEFTQ１６も上記MISFETQ１７と同様
な理由によつて使用される。
な理由によつて使用される。
この実施例を従うと、前記のようなウエル領域
を使用する構成が有効に利用される。
を使用する構成が有効に利用される。
書き込み回路WA１における負荷MISFETQ１
９は、他のMISFETQ１５ないしＱ１８などの
MISFETを形成するウエル領域に対し独立した
ウエル領域に形成される。すなわち、MISFETQ
１９の基本ゲートは、他のMISFETの基体ゲー
トから電気的に分離される。
９は、他のMISFETQ１５ないしＱ１８などの
MISFETを形成するウエル領域に対し独立した
ウエル領域に形成される。すなわち、MISFETQ
１９の基本ゲートは、他のMISFETの基体ゲー
トから電気的に分離される。
上記負荷MISFETQ１９は、図示のようにその
基体ゲートとソースとが短絡されており、基体ゲ
ートからソース・ドレイン間のチヤンネルに高電
圧が作用しないようにされている。
基体ゲートとソースとが短絡されており、基体ゲ
ートからソース・ドレイン間のチヤンネルに高電
圧が作用しないようにされている。
図示の接続に対し、基体ゲートが他の
MISFETと同様に接地端子に接続されている場
合、出力端子（第２ワード線Ｗ１２）で必要とす
る電圧が大きいので、基板バイアス効果による
MISFETQ１９のしきい値電圧の増加が他の低電
圧を処理するためのMISFETに比べて著るしく
大きくなる。その結果、上記の出力端子（第２ワ
ード線Ｗ１２）で必要とする電圧に対し、高電圧
端子VPPに供給する電圧を大幅に大きくしなけ
ればならなくなる。
MISFETと同様に接地端子に接続されている場
合、出力端子（第２ワード線Ｗ１２）で必要とす
る電圧が大きいので、基板バイアス効果による
MISFETQ１９のしきい値電圧の増加が他の低電
圧を処理するためのMISFETに比べて著るしく
大きくなる。その結果、上記の出力端子（第２ワ
ード線Ｗ１２）で必要とする電圧に対し、高電圧
端子VPPに供給する電圧を大幅に大きくしなけ
ればならなくなる。
これに対し、図示の接続の場合、基体ゲートの
電圧がソースの電圧と等しくなるので、基板バイ
アス効果によるMISFETQ１９のしきい値電圧の
増加を実質的に無視できるようになる。その結
果、高電圧端子VPPに供給する高電圧を比較的
小さくることができるようになる。
電圧がソースの電圧と等しくなるので、基板バイ
アス効果によるMISFETQ１９のしきい値電圧の
増加を実質的に無視できるようになる。その結
果、高電圧端子VPPに供給する高電圧を比較的
小さくることができるようになる。
上記のように、高電圧端子VPPに供給する電
圧を低下させても良い構成とすることにより、こ
の高電圧端子VPPが接続される各種のpn接合の
耐圧を異常に高くすることが必要なくなるかもし
くはpn接合における各種の望ましくないリーク
電流を減少させることができる。さらに、高電圧
端子VPPに接続する配線からの電界によつて半
導体表面に望ましくない寄生チヤンネルが誘起さ
れてしまうことを防ぐことができる。
圧を低下させても良い構成とすることにより、こ
の高電圧端子VPPが接続される各種のpn接合の
耐圧を異常に高くすることが必要なくなるかもし
くはpn接合における各種の望ましくないリーク
電流を減少させることができる。さらに、高電圧
端子VPPに接続する配線からの電界によつて半
導体表面に望ましくない寄生チヤンネルが誘起さ
れてしまうことを防ぐことができる。
メモリアレイMAの各基準電位線ED１，ED２
は、書き込み禁止回路IHA１に接続されている。
は、書き込み禁止回路IHA１に接続されている。
書き込み禁止回路IHA１において、基準電位
線ED１と接地端子との間に直列接続された
MISFETQ２０とＱ２１とが単位スイツチ回路を
構成している。この単位スイツチ回路における
MISFETQ２１は制御回路CRLから制御線ｒを
介して制御信号を受ける。上記制御信号は、記憶
情報の読み出し動作のとき上記MISFETQ２１を
オン状態とするよう、＋5Vのレベルとされ、書き
込み動作及び消去動作のときオフ状態とするよう
0Vのレベルとされる。
線ED１と接地端子との間に直列接続された
MISFETQ２０とＱ２１とが単位スイツチ回路を
構成している。この単位スイツチ回路における
MISFETQ２１は制御回路CRLから制御線ｒを
介して制御信号を受ける。上記制御信号は、記憶
情報の読み出し動作のとき上記MISFETQ２１を
オン状態とするよう、＋5Vのレベルとされ、書き
込み動作及び消去動作のときオフ状態とするよう
0Vのレベルとされる。
従つて、上記単位スイツチ回路は、読み出し動
作のとき上記基準電位線ED１をほゞ0Vにする。
作のとき上記基準電位線ED１をほゞ0Vにする。
上記基準電位線ED１と高電圧信号線IHVとの
間にMISFETQ２２が接続されている。上記高電
圧信号線IHVには、後述する書き込み禁止電圧
発生回路IHA２から、書き込み動作及び消去動
作の時ほゞ＋20Vの高電圧レベルとされ、読み出
し動作のときほゞ0Vとされる信号が印加される。
間にMISFETQ２２が接続されている。上記高電
圧信号線IHVには、後述する書き込み禁止電圧
発生回路IHA２から、書き込み動作及び消去動
作の時ほゞ＋20Vの高電圧レベルとされ、読み出
し動作のときほゞ0Vとされる信号が印加される。
従つて、書き込み動作及び消去動作において、
上記単位スイツチ回路のMISFETQ２１がオフ状
態にされると、基準電位線ED１には、
MISFETQ２２を介して上記高電圧信号線IHV
から高電圧が印加される。
上記単位スイツチ回路のMISFETQ２１がオフ状
態にされると、基準電位線ED１には、
MISFETQ２２を介して上記高電圧信号線IHV
から高電圧が印加される。
基準電位線FD２と接地端子との間には
MISFETQ２３とＱ２４とからなる前記と同様な
単位スイツチ回路が接続され、基準電位線ED２
と高電圧信号線IHVとの間にはMISFETQ２５
が接続される。
MISFETQ２３とＱ２４とからなる前記と同様な
単位スイツチ回路が接続され、基準電位線ED２
と高電圧信号線IHVとの間にはMISFETQ２５
が接続される。
上記書き込み禁止回路IHV１において、ゲー
トに＋5Vの電源電圧VCCを受けるMISFETQ２
０，Ｑ２３は、基準電位線ED１，ED２に上記の
ような高電圧が加えられるので、前記の書き込み
回路WA１において設けたMISFETQ１６，Ｑ１
７と同様な理由で使用される。
トに＋5Vの電源電圧VCCを受けるMISFETQ２
０，Ｑ２３は、基準電位線ED１，ED２に上記の
ような高電圧が加えられるので、前記の書き込み
回路WA１において設けたMISFETQ１６，Ｑ１
７と同様な理由で使用される。
MISFETQ２２，Ｑ２５は、前記MISFETQ１
９と同様に、基板バイアス効果によるしきい値電
圧の増加を防ぎ、高電圧信号線IHVの高電圧に
対し、基準電位線ED１，ED２の電圧が低下しな
ようにするために、独立のウエル領域に形成され
る。
９と同様に、基板バイアス効果によるしきい値電
圧の増加を防ぎ、高電圧信号線IHVの高電圧に
対し、基準電位線ED１，ED２の電圧が低下しな
ようにするために、独立のウエル領域に形成され
る。
メモリアレイMAの各デイジツト線Ｄ１，Ｄ２
と共通デイジツト線CDとの間にＹゲート回路
YGOが接続される。
と共通デイジツト線CDとの間にＹゲート回路
YGOが接続される。
Ｙゲート回路YGOにおいて、デイジツト線Ｄ
１と共通デイジツト線CDとの間に直列接続され
たMISFEQT１１とＱ１２とは単位ゲート回路を
構成し、ＹデコーダYD１の出力に応じて上記デ
イジツト線Ｄ１と共通デイジツト線CDとを結合
する。同様に、MISFETQ１３とＱ１４とが他の
単位ゲート回路を構成し、この単位ゲート回路は
ＹデコーダYD２の出力に応じてデイジツト線Ｄ
２と共通デイジツト線を結合する。
１と共通デイジツト線CDとの間に直列接続され
たMISFEQT１１とＱ１２とは単位ゲート回路を
構成し、ＹデコーダYD１の出力に応じて上記デ
イジツト線Ｄ１と共通デイジツト線CDとを結合
する。同様に、MISFETQ１３とＱ１４とが他の
単位ゲート回路を構成し、この単位ゲート回路は
ＹデコーダYD２の出力に応じてデイジツト線Ｄ
２と共通デイジツト線を結合する。
書き込み動作時及び消去動作時に各デイジツト
線Ｄ１，Ｄ２に高電圧信号が現われるので、上記
Ｙゲート回路YGOにおける単位スイツチ回路は、
図示のようにゲートに＋5Vの電源電圧を受ける
MISFETQ１２，Ｑ１４を使用する。
線Ｄ１，Ｄ２に高電圧信号が現われるので、上記
Ｙゲート回路YGOにおける単位スイツチ回路は、
図示のようにゲートに＋5Vの電源電圧を受ける
MISFETQ１２，Ｑ１４を使用する。
ＹデコーダYD１，YD２は、前記Ｘデコーダ
XD１，XD２と類似の構成とされ、アドレスバ
ツフアＢ７ないしＢ１０から出力するアドレス信
号Ａ７ないしＡ１０の非反転信号ａ７ないしａ１
０及び反転信号７ないし１０を選択的に受け
ることにより、それぞれの出力線Ｙ１，Ｙ２に、
選択時に＋5Vのハイレベルとなり、非選択時に
0Vとなるデコード信号を出力する。
XD１，XD２と類似の構成とされ、アドレスバ
ツフアＢ７ないしＢ１０から出力するアドレス信
号Ａ７ないしＡ１０の非反転信号ａ７ないしａ１
０及び反転信号７ないし１０を選択的に受け
ることにより、それぞれの出力線Ｙ１，Ｙ２に、
選択時に＋5Vのハイレベルとなり、非選択時に
0Vとなるデコード信号を出力する。
Ｙゲート回路YGOに接続した共通デイジツト
線CDには、センス回路IOS及びデータ入力回路
IOWが接続される。
線CDには、センス回路IOS及びデータ入力回路
IOWが接続される。
センス回路IOSは、図示のようにゲートソース
間が接続された負荷MISFETQ４７と、ゲートに
接続線ｒからの信号を受けるスイツチMISFETQ
４８とからなる。導み出し動作において、線ｒに
おける信号が＋5Vのハイレベルとされることに
よつて上記スイツチMISFETQ４８がオン状態と
される。
間が接続された負荷MISFETQ４７と、ゲートに
接続線ｒからの信号を受けるスイツチMISFETQ
４８とからなる。導み出し動作において、線ｒに
おける信号が＋5Vのハイレベルとされることに
よつて上記スイツチMISFETQ４８がオン状態と
される。
上記センス回路IOSの出力が、インバータＩ１
４，Ｉ１５、ノア回路NR３，NR４及び
MISFETQ４９，Ｑ５０からなる出力バツフア回
路IORに供給される。
４，Ｉ１５、ノア回路NR３，NR４及び
MISFETQ４９，Ｑ５０からなる出力バツフア回
路IORに供給される。
出力バツフア回路IORにおいて、ノア回路NR
３，NR４のそれぞれの一方の入力端子は制御線
CS１に接続されている。上記制御線１の信号
は、読み出し動作時に0Vのロウレベルとされ、
書き込み及び消去動作時に＋5Vのハイレベルと
される。上記ノア回路NR３の他方の入力端子は
インバータIN１４の出力端子に接続され、NR４
の他方の入力端子は上記インバータIN１４の出
力を受けるインバータIN１５の出力端子に接続
されている。
３，NR４のそれぞれの一方の入力端子は制御線
CS１に接続されている。上記制御線１の信号
は、読み出し動作時に0Vのロウレベルとされ、
書き込み及び消去動作時に＋5Vのハイレベルと
される。上記ノア回路NR３の他方の入力端子は
インバータIN１４の出力端子に接続され、NR４
の他方の入力端子は上記インバータIN１４の出
力を受けるインバータIN１５の出力端子に接続
されている。
従つて、上記ノア回路NR３とNR４は、読み
出し動作時に、互いに逆相の信号を出力する。直
列接続されたMISFETQ４９とＱ５０とは、上記
ノア回路NR３とNR４とによつてブツシユプル
駆動される。
出し動作時に、互いに逆相の信号を出力する。直
列接続されたMISFETQ４９とＱ５０とは、上記
ノア回路NR３とNR４とによつてブツシユプル
駆動される。
制御線１の信号がハイレベルなら、上記ノ
ア回路NR３とNR４が、いずれも0Vのロウレベ
ル信号を出力し、MISFETQ４９及びＱ５０の両
方がオフ状態にされる。上記出力バツフア回路
IORの出力端子は、入出力端子POに接続されて
いる。上記のMISFETQ４９及びＱ５０の同時の
オフ状態において、出力バツフア回路はその出力
インピーダンスが著るしく高くなり、従つて入出
力端子POに加わる入力信号を制限しない。
ア回路NR３とNR４が、いずれも0Vのロウレベ
ル信号を出力し、MISFETQ４９及びＱ５０の両
方がオフ状態にされる。上記出力バツフア回路
IORの出力端子は、入出力端子POに接続されて
いる。上記のMISFETQ４９及びＱ５０の同時の
オフ状態において、出力バツフア回路はその出力
インピーダンスが著るしく高くなり、従つて入出
力端子POに加わる入力信号を制限しない。
上記出力バツフア回路IORにおいて、電源端子
VCCと出力端子との間に接続される上記
MISFETQ４９は、他のMISFETのウエル領域
とは独立のウエル領域に形成される。基体ゲート
としてのウエル領域は、そのソースに接続され
る。その結果、基板バイアス効果によるしきい値
電圧の増加が実質的に無くなるので、出力バツフ
ア回路IORは、ほゞ電圧電源VCCのハイレベル
信号を出力できるようになる。
VCCと出力端子との間に接続される上記
MISFETQ４９は、他のMISFETのウエル領域
とは独立のウエル領域に形成される。基体ゲート
としてのウエル領域は、そのソースに接続され
る。その結果、基板バイアス効果によるしきい値
電圧の増加が実質的に無くなるので、出力バツフ
ア回路IORは、ほゞ電圧電源VCCのハイレベル
信号を出力できるようになる。
データ入力回路IOWは、図示のように入力バ
ツフア回路IN１６と、この入力バツフア回路の
出力によつて制御されるMISFETQ５１と、この
MISFETQ５１のドレインと共通デイジツト線
CDとの間に接続され、ゲートに制御線Wlからの
信号を受けるMISFETQ５２とから構成されてい
る。
ツフア回路IN１６と、この入力バツフア回路の
出力によつて制御されるMISFETQ５１と、この
MISFETQ５１のドレインと共通デイジツト線
CDとの間に接続され、ゲートに制御線Wlからの
信号を受けるMISFETQ５２とから構成されてい
る。
書き込み禁止電圧発生回路IHA２は、図示の
ようにMISFETQ２６ないしＱ３６から構成され
ている。上記MISFETQ２６ないしＱ２８は、第
１の高電圧インバータを構成し、制御線Wlから
の低電圧系の制御信号を受けることにより、出力
端子、すなわちMISFETQ２７のドレインに高電
圧系の信号を出力する。図示の接続によりその出
力信号レベルはほゞ0VからVPPまで変化する。
MISFETQ２９ないしＱ３１は第２の高電圧イン
バータを構成し、上記第１の高電圧インバータと
同じ信号を受けることによりMISFETQ３０のド
レインに高電圧系の信号を出力する。その出力信
号レベルはほゞ＋5V（VCC）からVPPまで変化
する。MISFETQ３２ないしＱ３６は、高電圧プ
ツシユプル回路を構成している。上記第１、第２
の高電圧インバータ及びプツシユプル出力回路に
おいて制御信号を受けるMISFETQ２８，Ｑ３
１，Ｑ３６とそれぞれの出力端子との間に接続さ
れ、ゲートに＋5Vの電源電圧を受ける
MISFETQ２７，Ｑ３０，Ｑ３５は、前記の
MISFETQ１６，Ｑ１７等と同様に、回路の高出
力電圧を保証するために使用される。第１及び第
２の高電圧インバータにおける負荷MISFETQ２
６，Ｑ２９は、図示のように、基体ゲートがそれ
ぞれのソースに接続され、基板バイアス効果によ
る出力電圧の低下を無くし、プツシユプル出力回
路のMISFETQ３３及びＱ３２，Ｑ３４を充分に
駆動できるように構成されている。
ようにMISFETQ２６ないしＱ３６から構成され
ている。上記MISFETQ２６ないしＱ２８は、第
１の高電圧インバータを構成し、制御線Wlから
の低電圧系の制御信号を受けることにより、出力
端子、すなわちMISFETQ２７のドレインに高電
圧系の信号を出力する。図示の接続によりその出
力信号レベルはほゞ0VからVPPまで変化する。
MISFETQ２９ないしＱ３１は第２の高電圧イン
バータを構成し、上記第１の高電圧インバータと
同じ信号を受けることによりMISFETQ３０のド
レインに高電圧系の信号を出力する。その出力信
号レベルはほゞ＋5V（VCC）からVPPまで変化
する。MISFETQ３２ないしＱ３６は、高電圧プ
ツシユプル回路を構成している。上記第１、第２
の高電圧インバータ及びプツシユプル出力回路に
おいて制御信号を受けるMISFETQ２８，Ｑ３
１，Ｑ３６とそれぞれの出力端子との間に接続さ
れ、ゲートに＋5Vの電源電圧を受ける
MISFETQ２７，Ｑ３０，Ｑ３５は、前記の
MISFETQ１６，Ｑ１７等と同様に、回路の高出
力電圧を保証するために使用される。第１及び第
２の高電圧インバータにおける負荷MISFETQ２
６，Ｑ２９は、図示のように、基体ゲートがそれ
ぞれのソースに接続され、基板バイアス効果によ
る出力電圧の低下を無くし、プツシユプル出力回
路のMISFETQ３３及びＱ３２，Ｑ３４を充分に
駆動できるように構成されている。
上記プツシユプル出力回路において、
MISFETQ３２は、第１の高電圧インバータの出
力がほゞ0VであるときにMISFETQ３３のドレ
インに加わる電圧を制限するために使用される。
すなわち、第１の高電圧インバータの出力がほゞ
0Vであるとき、第２の高電圧インバータはその
基準電位が＋5Vの低電圧とされているので、＋
5Vを出力する。その結果、MISFETQ３２のゲ
ートに＋5Vが印加され、MISFETQ３３のドレ
イン電圧が制限されることになる。MISFETQ３
４は、第１、第２の高電圧インバータの出力が高
電圧になつたことにより出力線IHVが＋20Vの高
電圧にされた後、上記第１、第２の高電圧インバ
ータの出力がほゞ0Vのロウレベルになつたとき、
出力線IHVからMISFETQ３３のソースに加わ
る高電圧を制限するために使用される。その結
果、スイツチ動作させられるMISFETQ３３のソ
ース及びドレイン接合の不所望なブレークダウン
ガ防止される。
MISFETQ３２は、第１の高電圧インバータの出
力がほゞ0VであるときにMISFETQ３３のドレ
インに加わる電圧を制限するために使用される。
すなわち、第１の高電圧インバータの出力がほゞ
0Vであるとき、第２の高電圧インバータはその
基準電位が＋5Vの低電圧とされているので、＋
5Vを出力する。その結果、MISFETQ３２のゲ
ートに＋5Vが印加され、MISFETQ３３のドレ
イン電圧が制限されることになる。MISFETQ３
４は、第１、第２の高電圧インバータの出力が高
電圧になつたことにより出力線IHVが＋20Vの高
電圧にされた後、上記第１、第２の高電圧インバ
ータの出力がほゞ0Vのロウレベルになつたとき、
出力線IHVからMISFETQ３３のソースに加わ
る高電圧を制限するために使用される。その結
果、スイツチ動作させられるMISFETQ３３のソ
ース及びドレイン接合の不所望なブレークダウン
ガ防止される。
消去回路ERSは、MISFETQ４０ないしＱ４２
からなる高電圧インバータと、MISFETQ４３な
いしＱ４６及びバイポーラトランジスタＱ４４と
からなるプツシユプル回路とによつて構成されて
いる。上記高電圧インバータは、前記書き込み禁
止電圧発生回路IHA２と同様な構成とされてい
る。
からなる高電圧インバータと、MISFETQ４３な
いしＱ４６及びバイポーラトランジスタＱ４４と
からなるプツシユプル回路とによつて構成されて
いる。上記高電圧インバータは、前記書き込み禁
止電圧発生回路IHA２と同様な構成とされてい
る。
上記プツシユプル出力回路において、バイポー
ラトランジスタＱ４４とMISFETQ４３は並列接
続され、上記高電圧インバータの出力によつて駆
動される。メモリアレイを形成するウエル領域
は、後で説明する回路装置の構造から明らかなよ
うに、消去回路に対し、重い容量性負荷を構成す
る。従つて、消去回路ERSは、高速の消去動作
を行なわせるために、充分低い出力インピーダン
ス特性を持つことが必要とされる。バイポーラト
ランジスタは、半導体集積回路装置において、比
較的小型寸法（面積）で形成されてもMISFET
に対し充分低い動作抵抗特性を示す。従つて、図
示のようにバイポーラトランジスタＱ４４を出力
トランジスタとする消去回路ERSは、半導体集
積回路装置に小面積で形成されてもメモリアレイ
MAのウエル領域を充分高速で駆動する。上記
MISFETとともに同一半導体基板上に形成され
るバイポーラトランジスタの構造、製法は後で説
明される。
ラトランジスタＱ４４とMISFETQ４３は並列接
続され、上記高電圧インバータの出力によつて駆
動される。メモリアレイを形成するウエル領域
は、後で説明する回路装置の構造から明らかなよ
うに、消去回路に対し、重い容量性負荷を構成す
る。従つて、消去回路ERSは、高速の消去動作
を行なわせるために、充分低い出力インピーダン
ス特性を持つことが必要とされる。バイポーラト
ランジスタは、半導体集積回路装置において、比
較的小型寸法（面積）で形成されてもMISFET
に対し充分低い動作抵抗特性を示す。従つて、図
示のようにバイポーラトランジスタＱ４４を出力
トランジスタとする消去回路ERSは、半導体集
積回路装置に小面積で形成されてもメモリアレイ
MAのウエル領域を充分高速で駆動する。上記
MISFETとともに同一半導体基板上に形成され
るバイポーラトランジスタの構造、製法は後で説
明される。
上記消去回路ERSにおいて、バイポーラトラ
ンジスタＱ４４のみを使用する場合、このバイポ
ーラトランジスタのしきい値電圧（ベース・エミ
ツタ間電圧）が、例えば0.6Vあるので、
MISFETQ４０ないしＱ４２からなる上記高電圧
インバータがほゞ電源電圧VPPの信号を出力し
ても出力線ｌに出力される電圧信号が上記トラン
ジスタＱ４４のしきい値電圧だけ低下する。
ンジスタＱ４４のみを使用する場合、このバイポ
ーラトランジスタのしきい値電圧（ベース・エミ
ツタ間電圧）が、例えば0.6Vあるので、
MISFETQ４０ないしＱ４２からなる上記高電圧
インバータがほゞ電源電圧VPPの信号を出力し
ても出力線ｌに出力される電圧信号が上記トラン
ジスタＱ４４のしきい値電圧だけ低下する。
図示の消去回路ERSは、基体ゲートが上記高
電圧インバータの負荷MISFETQ４０の基体ゲー
トと一体にされ、この基体ゲートとともにゲート
が上記負荷MISFETQ４０のソース、すなわち高
電圧インバータの出力端子に接続されたデイプレ
ツシヨン型MISFETQ４３を上記バイポーラトラ
ンジスタＱ４４と並列に接続している。上記
MISFETQ４３は、基体ゲートの高電位がほゞ電
源電圧VPPまで上昇するので、基板バイアス効
果によるしきい値電圧の増加が実質的にない。従
つて、出力線ｌにうおける高電圧は、上記
MISFETQ４３によつてほゞ電源電圧VPPまで
上昇させられるようになる。
電圧インバータの負荷MISFETQ４０の基体ゲー
トと一体にされ、この基体ゲートとともにゲート
が上記負荷MISFETQ４０のソース、すなわち高
電圧インバータの出力端子に接続されたデイプレ
ツシヨン型MISFETQ４３を上記バイポーラトラ
ンジスタＱ４４と並列に接続している。上記
MISFETQ４３は、基体ゲートの高電位がほゞ電
源電圧VPPまで上昇するので、基板バイアス効
果によるしきい値電圧の増加が実質的にない。従
つて、出力線ｌにうおける高電圧は、上記
MISFETQ４３によつてほゞ電源電圧VPPまで
上昇させられるようになる。
上記MISFETQ４３の基体ゲートは、図示の接
続からそのソース、すなわち出力線ｌに接続され
ても良い。このようにした場合でも基板バイアス
効果による出力線ｌの出力レベルが低下してしま
うことを防ぐことができる。しかしながら、この
ようにすると、回路装置の構造上、MISFETQ４
０の基体ゲートとしてのウエル領域とＱ４３の基
体ゲートとしてのウエル領域とを共通にできな
く、互いに分離しなければならなくる。ウエル領
域の相互に所定の間隔が必要であるので、必要と
する半導体基板の面積を増加させなければならな
いという不利益を生じる。
続からそのソース、すなわち出力線ｌに接続され
ても良い。このようにした場合でも基板バイアス
効果による出力線ｌの出力レベルが低下してしま
うことを防ぐことができる。しかしながら、この
ようにすると、回路装置の構造上、MISFETQ４
０の基体ゲートとしてのウエル領域とＱ４３の基
体ゲートとしてのウエル領域とを共通にできな
く、互いに分離しなければならなくる。ウエル領
域の相互に所定の間隔が必要であるので、必要と
する半導体基板の面積を増加させなければならな
いという不利益を生じる。
制御回路CRLは、インバータIN１ないしIN１
２、ナンド回路NA１ないしNA４、ノア回路
NR１，NR２および直列接続のMISFETQ３７
ないしＱ３９からなる。この制御回路CRLは、
外部端子PGM、及びVPPにそれぞれ書き込み
制御信号、チツプ選択信号、書き込み及び消去信
号を受け、前記書き込み禁止電圧発生回路IHA
２からの出力信号を受けることにより線1、
ｒ、Wl、及びに制御信号を出力する。
２、ナンド回路NA１ないしNA４、ノア回路
NR１，NR２および直列接続のMISFETQ３７
ないしＱ３９からなる。この制御回路CRLは、
外部端子PGM、及びVPPにそれぞれ書き込み
制御信号、チツプ選択信号、書き込み及び消去信
号を受け、前記書き込み禁止電圧発生回路IHA
２からの出力信号を受けることにより線1、
ｒ、Wl、及びに制御信号を出力する。
上記端子VPPに供給される信号は前記書き込
み回路WA１，WA２、書き込み禁止電圧発生回
路IHA２及び消去回路ERSに対する電源電圧と
して共用される＋25Vの高電圧系の信号である。
み回路WA１，WA２、書き込み禁止電圧発生回
路IHA２及び消去回路ERSに対する電源電圧と
して共用される＋25Vの高電圧系の信号である。
制御回路CRLは、上記端子VPPの信号が所定
レベル以上になつたときだけ書き込み又は消去動
作の制御を行なうよう、上記のようなMISFETQ
３７ないしＱ３９からなるレベルシフト回路を含
んでいる。
レベル以上になつたときだけ書き込み又は消去動
作の制御を行なうよう、上記のようなMISFETQ
３７ないしＱ３９からなるレベルシフト回路を含
んでいる。
上記第１図の半導体記憶回路の動作は第２図な
いし第４図のタイミングチヤートを使用して次の
ように説明される。なお、第２図は読み出し動作
のタイミングチヤートを示し、第３図は消去動作
のタイミングチヤートを示している。更に第４図
は書き込み動作のタイミングチヤートを示してい
る。
いし第４図のタイミングチヤートを使用して次の
ように説明される。なお、第２図は読み出し動作
のタイミングチヤートを示し、第３図は消去動作
のタイミングチヤートを示している。更に第４図
は書き込み動作のタイミングチヤートを示してい
る。
読み出し動作においては、端子PGMにおける
書き込み制御信号がほゞ0Vのロウレベルとされ
ている。また端子VPPは、ほゞ0Vにされるかも
しくはフローテイングにされており、ゲートに＋
5Vの電圧VCCを受けているMISFETQ３９のド
レインにほゞ0Vの書き込み及び消去制御信号が
現われている。
書き込み制御信号がほゞ0Vのロウレベルとされ
ている。また端子VPPは、ほゞ0Vにされるかも
しくはフローテイングにされており、ゲートに＋
5Vの電圧VCCを受けているMISFETQ３９のド
レインにほゞ0Vの書き込み及び消去制御信号が
現われている。
上記端子VPPにおけるロウレベルの書き込み
制御信号及びMISFETQ３９のドレインにおける
ロウレベルの書き込み及び消去信号により、制御
線ｒ、及びにおける信号は、ハイレベルに
なつており、Wlにおける信号はロウレベルにな
つている。
制御信号及びMISFETQ３９のドレインにおける
ロウレベルの書き込み及び消去信号により、制御
線ｒ、及びにおける信号は、ハイレベルに
なつており、Wlにおける信号はロウレベルにな
つている。
従つて、メモリアレイMAの各基準電位線ED
１，ED２は書き込み禁止回路IHA１によつて
ほゞ0Vにされており、各第２ワード線Ｗ１２，
Ｗ２２も同様に書き込み回路WA１，WA２によ
つてほゞ0Vにされている。
１，ED２は書き込み禁止回路IHA１によつて
ほゞ0Vにされており、各第２ワード線Ｗ１２，
Ｗ２２も同様に書き込み回路WA１，WA２によ
つてほゞ0Vにされている。
タイミングは特に制限されないが、例えば時刻
t0において、アドレス入力端子A0ないしA10に
おける信号が選択するメモリセルに対応してセツ
トされる。例えば、選択するメモリセルがMS１
１であるとすると、アドレスバツフアＢ０ないし
Ｂ６の出力によつてＸデコーダXD１の出力がハ
イレベルとなり、またアドレスデコーダＢ７ない
しＢ１０の出力によつてＹデコーダYD１の出力
がハイレベルとなる。
t0において、アドレス入力端子A0ないしA10に
おける信号が選択するメモリセルに対応してセツ
トされる。例えば、選択するメモリセルがMS１
１であるとすると、アドレスバツフアＢ０ないし
Ｂ６の出力によつてＸデコーダXD１の出力がハ
イレベルとなり、またアドレスデコーダＢ７ない
しＢ１０の出力によつてＹデコーダYD１の出力
がハイレベルとなる。
その結果、メモリセルMS１１のMNOSQ１の
ドレインと共通デイジツト線CDとの間に
MISLETQ１，Ｑ１０、デイジツト線Ｄ１及びス
イツチ用MISFETQ２を介する電流経路が形成さ
れる。また、制御線ｒにおける信号のハイレベル
によつて、共通デイジツト線CDとセンス回路
IOSの負荷MISFETQ４７との間に電流経路が形
成される。
ドレインと共通デイジツト線CDとの間に
MISLETQ１，Ｑ１０、デイジツト線Ｄ１及びス
イツチ用MISFETQ２を介する電流経路が形成さ
れる。また、制御線ｒにおける信号のハイレベル
によつて、共通デイジツト線CDとセンス回路
IOSの負荷MISFETQ４７との間に電流経路が形
成される。
メモリセルMS１１のMNOSQ１が第１３図Ａ
の特性のようにオン状態となつているなら、セン
ス回路IOSの出力線は、上記電流経路とMNOSQ
１を介して接地されることなる。その結果、セン
ス回路IOSの出力線はロウレベルになる。上記メ
モリセルMS１１のMNOSQ１が第１３図Ｂの特
性のようにオフ状態となつているなら、負荷
MISFETQ４７に対する電流経路が構成されず、
その結果、センス回路IOSの出力線はハイレベル
となる。
の特性のようにオン状態となつているなら、セン
ス回路IOSの出力線は、上記電流経路とMNOSQ
１を介して接地されることなる。その結果、セン
ス回路IOSの出力線はロウレベルになる。上記メ
モリセルMS１１のMNOSQ１が第１３図Ｂの特
性のようにオフ状態となつているなら、負荷
MISFETQ４７に対する電流経路が構成されず、
その結果、センス回路IOSの出力線はハイレベル
となる。
時刻t1において、端子におけるチツプ選択
信号がハイレベルからロウレベルにされることに
よつて、ほゞ同時刻t2において制御線１にお
ける信号がロウレベルになる。その結果、出力バ
ツフア回路IORは、高出力インピーダンス状態か
ら上記センス回路IOSの出力レベルに応じた信号
を出力するようになる。例えばセンス回路IOSが
ハイレベル信号を出力しているなら出力バツフア
回路IORは、出力端子にハイレベル信号を出力す
る。
信号がハイレベルからロウレベルにされることに
よつて、ほゞ同時刻t2において制御線１にお
ける信号がロウレベルになる。その結果、出力バ
ツフア回路IORは、高出力インピーダンス状態か
ら上記センス回路IOSの出力レベルに応じた信号
を出力するようになる。例えばセンス回路IOSが
ハイレベル信号を出力しているなら出力バツフア
回路IORは、出力端子にハイレベル信号を出力す
る。
時刻t3においてチツプ選択信号がロウレベルか
らハイレベルにもどると、ほゞ同時刻t4において
制御線１の信号がロウレベルからハイレベル
になり、これに応じて、出力バツフア回路IORは
再び高出力インピーダンス状態になる。
らハイレベルにもどると、ほゞ同時刻t4において
制御線１の信号がロウレベルからハイレベル
になり、これに応じて、出力バツフア回路IORは
再び高出力インピーダンス状態になる。
消去動作のために、予め端子VPPに＋25Vの書
き込み及び消去信号が加えられ、端子に0Vの
ロウレベルのチツプ選択信号が加えられる。
き込み及び消去信号が加えられ、端子に0Vの
ロウレベルのチツプ選択信号が加えられる。
制御線における信号は、上記レベルのチツ
プ選択信号によつてハイレベルとなつており、従
つて書き込み回路WA１，WA２は第２ワード線
Ｗ１２，Ｗ２２をほゞ0Vにしている。
プ選択信号によつてハイレベルとなつており、従
つて書き込み回路WA１，WA２は第２ワード線
Ｗ１２，Ｗ２２をほゞ0Vにしている。
第３図のように、時刻t10において書き込み制
御信号がハイレベルにされると、これに応じてナ
ンド回路NA４の出力がロウレベルになる。上記
ナンド回路NA４のロウレベル信号によつて消去
回路ERSは、そのMISFETQ４２及びＱ４６がオ
フ状態となるので、出力線ｌに＋25の高電圧を出
力する。
御信号がハイレベルにされると、これに応じてナ
ンド回路NA４の出力がロウレベルになる。上記
ナンド回路NA４のロウレベル信号によつて消去
回路ERSは、そのMISFETQ４２及びＱ４６がオ
フ状態となるので、出力線ｌに＋25の高電圧を出
力する。
前記のように第２ワード線Ｗ１２，Ｗ２２にお
ける信号が0Vにされているので、消去回路ERS
の出力によつてウエル領域WELLが＋25Vの高電
圧とされるとメモリアレイのMNOSのゲート絶
縁膜に消去のための高電圧が加えられることにな
る。
ける信号が0Vにされているので、消去回路ERS
の出力によつてウエル領域WELLが＋25Vの高電
圧とされるとメモリアレイのMNOSのゲート絶
縁膜に消去のための高電圧が加えられることにな
る。
上記ウエル領域の正電圧は、メモリセルの
MNOSQ１及びスイツチ用MISFETQ２のソース
接合及びドレイン接合を順方向にバイアスする方
向にある。従つて、基準電位線ED１，ED２、デ
イジツト線Ｄ１，Ｄ２の少なくとも１つと回路の
接地端子との間に電流経路が形成されているとウ
エル領域に加えるべき電圧は低下してしまう。
MNOSQ１及びスイツチ用MISFETQ２のソース
接合及びドレイン接合を順方向にバイアスする方
向にある。従つて、基準電位線ED１，ED２、デ
イジツト線Ｄ１，Ｄ２の少なくとも１つと回路の
接地端子との間に電流経路が形成されているとウ
エル領域に加えるべき電圧は低下してしまう。
図示の回路は、上記のウエル領域の電圧の低下
を防ぐよう、次のように動作する。
を防ぐよう、次のように動作する。
制御線ｒにおける信号は、上記時刻t10とほゞ
同じ時刻t11において上記書き込み制御信号がハ
イレベルになることに対応してロウレベルにな
る。
同じ時刻t11において上記書き込み制御信号がハ
イレベルになることに対応してロウレベルにな
る。
上記制御線ｒにおける信号によつて書き込み禁
止回路IHA１のMISFETQ２１，Ｑ２４及び書
き込み禁止電圧発生回路IHA２のMISFETQ３
６がオフ状態とされる。その結果、メモリアレイ
の各基準電位線ED１，ED２は実質的にフローテ
イングされる。
止回路IHA１のMISFETQ２１，Ｑ２４及び書
き込み禁止電圧発生回路IHA２のMISFETQ３
６がオフ状態とされる。その結果、メモリアレイ
の各基準電位線ED１，ED２は実質的にフローテ
イングされる。
制御線Wlにおける信号は、チツプ選択信号の
ロウレベルに応じてロウレベルになつている。従
つて共通デイジツト線CDに接続するデータ入力
回路IOWにおけるMISFETQ５２はオフ状態に
ある。他方、上記共通デイジツト線CDに接続す
るセンス回路IOSにおけるMISFETQ４８は、上
記制御線ｒにおける信号によつてオフ状態にな
る。
ロウレベルに応じてロウレベルになつている。従
つて共通デイジツト線CDに接続するデータ入力
回路IOWにおけるMISFETQ５２はオフ状態に
ある。他方、上記共通デイジツト線CDに接続す
るセンス回路IOSにおけるMISFETQ４８は、上
記制御線ｒにおける信号によつてオフ状態にな
る。
共通デイジツト線CDのフローテイングによつ
て、ＹゲートYGOの動作にかかわらずに、メモ
リアレイMAの各デイジツト線Ｄ１，Ｄ２はフロ
ーテイングになる。
て、ＹゲートYGOの動作にかかわらずに、メモ
リアレイMAの各デイジツト線Ｄ１，Ｄ２はフロ
ーテイングになる。
時刻t11において、端子PGMにおける信号がロ
ウレベルにもどると、これに応じて、消去回路
ERSの出力もロウレベルにもどる。
ウレベルにもどると、これに応じて、消去回路
ERSの出力もロウレベルにもどる。
消去動作が上記のように、チツプ選択状態にお
いて行なわれるのに対し、書き込みう動作はチツ
プ非選択状態、すなわち端子CSの信号のロウレ
ベルにおいて行なわれる。書き込み動作のため
に、予め端子VPPに＋25Vの書き込み及び消去信
号が加えられる。
いて行なわれるのに対し、書き込みう動作はチツ
プ非選択状態、すなわち端子CSの信号のロウレ
ベルにおいて行なわれる。書き込み動作のため
に、予め端子VPPに＋25Vの書き込み及び消去信
号が加えられる。
時刻t20において例えばメモリセルMS11を選択
するようアドレス信号がセツトされる。すなわ
ち、ＸデコーダXD１によつて第１ワード級Ｗ１
１がハイレベルとされ、ＹデコーダYD１によつ
て線Ｙ１がハイレベルとされる。
するようアドレス信号がセツトされる。すなわ
ち、ＸデコーダXD１によつて第１ワード級Ｗ１
１がハイレベルとされ、ＹデコーダYD１によつ
て線Ｙ１がハイレベルとされる。
時刻t21において、書き込むべき情報が端子P0
に加えられる。書き込むべき情報が０なら、端子
P0は0Vにされ、これに応じてデータ入力回路
IOWのMISFETQ５１は、入力バツフア回路IN
１６から＋5Vのハイレベル信号を受け、オン状
態となる。書き込む状態が１、すなわち例えば＋
5Vなら、上記MISFETQ５１は入力バツフア回
路IN１６から出力する0Vによつてオフ状態にな
る。
に加えられる。書き込むべき情報が０なら、端子
P0は0Vにされ、これに応じてデータ入力回路
IOWのMISFETQ５１は、入力バツフア回路IN
１６から＋5Vのハイレベル信号を受け、オン状
態となる。書き込む状態が１、すなわち例えば＋
5Vなら、上記MISFETQ５１は入力バツフア回
路IN１６から出力する0Vによつてオフ状態にな
る。
時刻t22において端子PGMの書き込み制御信号
がハイレベルになると、制御回路CRLにおける
インバータIN１，IN２及びノア回路NR２によ
つて生ずる若干の遅延時間の後の時刻t23に制御
線Ｙにおける信号がロウレベルになる。その結
果、書き込み禁止回路IHA１のMISFETQ２１，
Ｑ２４、書き込み禁止電圧発生回路IHA２の
MISFETQ３６及びセンス回路IOSのMISFETQ
４８がオフ状態となる。
がハイレベルになると、制御回路CRLにおける
インバータIN１，IN２及びノア回路NR２によ
つて生ずる若干の遅延時間の後の時刻t23に制御
線Ｙにおける信号がロウレベルになる。その結
果、書き込み禁止回路IHA１のMISFETQ２１，
Ｑ２４、書き込み禁止電圧発生回路IHA２の
MISFETQ３６及びセンス回路IOSのMISFETQ
４８がオフ状態となる。
上記時刻t23から若干の遅延時間の後の時刻t24
において、制御線の信号がロウレベルになる。
上記制御線の信号により、書き込み禁止電圧
発生回路IHA２は線IHVにほゞ＋20Vの高電圧を
出力するようになり、これに応じて、メモリアレ
イの各基準電位線ED１，ED２は上記の＋20Vに
なる。
において、制御線の信号がロウレベルになる。
上記制御線の信号により、書き込み禁止電圧
発生回路IHA２は線IHVにほゞ＋20Vの高電圧を
出力するようになり、これに応じて、メモリアレ
イの各基準電位線ED１，ED２は上記の＋20Vに
なる。
上記時刻t24とほゞ同時刻において、制御線We
の信号はハイレベルになる。これに応じて、デー
タ入力回路２０ＷのMISFETQ５２がオン状態に
される。同じ時刻において、書き込み回路WA
１，WA２のMISFETQ１５がオン状態にされ
る。
の信号はハイレベルになる。これに応じて、デー
タ入力回路２０ＷのMISFETQ５２がオン状態に
される。同じ時刻において、書き込み回路WA
１，WA２のMISFETQ１５がオン状態にされ
る。
上記書き込み禁止電圧発生回路IHA２の出力
線IHVの信号が充分に高電圧になると、この線
IHVの信号を受ける制御回路CRLは、時刻t25に
おいて制御線にロウレベルの信号を出力する。
上記の制御線における信号は次に説明するよ
うに、書き込み開始信号とされる。上記のよう
に、線IHVの信号が充分な書き込み禁止レベル
となつた後に書き込み開始信号を出力させる構成
とすることにより、選択しないメモリセルに誤つ
て情報が書き込まれてしまうことを防止すること
ができる。
線IHVの信号が充分に高電圧になると、この線
IHVの信号を受ける制御回路CRLは、時刻t25に
おいて制御線にロウレベルの信号を出力する。
上記の制御線における信号は次に説明するよ
うに、書き込み開始信号とされる。上記のよう
に、線IHVの信号が充分な書き込み禁止レベル
となつた後に書き込み開始信号を出力させる構成
とすることにより、選択しないメモリセルに誤つ
て情報が書き込まれてしまうことを防止すること
ができる。
上記のように、制御線における信号がロウ
レベルになることによつて、書き込み回路WA
１，WA２のMISFETQ１８はオフ状態になる。
書き込み回路WA１は、第１ワード線Ｗ１１が選
択されたほゞ＋5Vとされているので、第２ワー
ド線Ｗ１２にほゞ＋25Vを高電圧を出力する。
レベルになることによつて、書き込み回路WA
１，WA２のMISFETQ１８はオフ状態になる。
書き込み回路WA１は、第１ワード線Ｗ１１が選
択されたほゞ＋5Vとされているので、第２ワー
ド線Ｗ１２にほゞ＋25Vを高電圧を出力する。
書き込み回路WA２は、第１ワード線Ｗ２１が
非選択でありほぼ0Vとされているのでこれに応
じて第２ワード線Ｗ２２にほぼ0Vを出力する。
非選択でありほぼ0Vとされているのでこれに応
じて第２ワード線Ｗ２２にほぼ0Vを出力する。
選択すべきメモリセルMS１１における
MNOSQ１は、スイツチ用MISFETQ２、デイジ
ツト線Ｄ１、ＹゲートMGOのMISFETQ１２，
Ｑ１１、共通デイジツト線CD及びMISFETQ５
２を介して入力バツフア回路IN１６の出力を受
けるMISFETQ５１に結合される。書き込むべき
情報が１であるなら、上記MISFETQ５１のオン
状態によつて、メモリセルMS１１における
MNOSQ１は、そのドレイン及びソースがほぼ
0Vとなり、そのゲート（第２ワード線Ｗ２２）
の高電圧によつてゲート絶縁膜中に電子が注入さ
れる。書き込むべき情報が０であるなら、上記
MISFETQ５１のオフ状態によつて上記メモリセ
ルMS１１におけるMNOSQ１のソース及びドレ
インが前記書き込み禁止電圧発生回路IHA２の
＋20Vにされる。従つて上記のような電子は注入
されない。同一デイジツト線Ｄ１に結合される他
の行のメモリセルMS２１には、第２ワード線Ｗ
２２の信号が前記のようにほぼ0Vとされるので、
情報は書き込まれない。
MNOSQ１は、スイツチ用MISFETQ２、デイジ
ツト線Ｄ１、ＹゲートMGOのMISFETQ１２，
Ｑ１１、共通デイジツト線CD及びMISFETQ５
２を介して入力バツフア回路IN１６の出力を受
けるMISFETQ５１に結合される。書き込むべき
情報が１であるなら、上記MISFETQ５１のオン
状態によつて、メモリセルMS１１における
MNOSQ１は、そのドレイン及びソースがほぼ
0Vとなり、そのゲート（第２ワード線Ｗ２２）
の高電圧によつてゲート絶縁膜中に電子が注入さ
れる。書き込むべき情報が０であるなら、上記
MISFETQ５１のオフ状態によつて上記メモリセ
ルMS１１におけるMNOSQ１のソース及びドレ
インが前記書き込み禁止電圧発生回路IHA２の
＋20Vにされる。従つて上記のような電子は注入
されない。同一デイジツト線Ｄ１に結合される他
の行のメモリセルMS２１には、第２ワード線Ｗ
２２の信号が前記のようにほぼ0Vとされるので、
情報は書き込まれない。
他のデイジツト線Ｄ２は、対応するＹゲート
YG０におけるMISFETQ１３がオフ状態である
ので、書き込み禁止電圧発生回路IHA２の出力
によつて＋20Vに維持される。
YG０におけるMISFETQ１３がオフ状態である
ので、書き込み禁止電圧発生回路IHA２の出力
によつて＋20Vに維持される。
端子PGMにおける書き込み制御信号が時刻t26
においてロウレベルになると、第３図に示すよう
に、それぞれ時刻t27、t28、t29において制御線
vP、、ｒにおける信号がハイレベルとなる。
それに応じて、第２ワード線ｗ１２、基準電位線
ED１の信号もほぼ０になる。
においてロウレベルになると、第３図に示すよう
に、それぞれ時刻t27、t28、t29において制御線
vP、、ｒにおける信号がハイレベルとなる。
それに応じて、第２ワード線ｗ１２、基準電位線
ED１の信号もほぼ０になる。
本発明の半導体記憶回路は、例えば16Kビツト
のような比較的大容量にされ得る。
のような比較的大容量にされ得る。
第５図は、第１図の回路を使用した半導体記憶
回路のブロツク図を示している。
回路のブロツク図を示している。
第５図において、メモリアレイMAは、例えば
128行×128列に配置された16384個のメモリセル
を含んでいる。上記メモリアレイMAに対し、ア
ドレスバツフアＢ０ないしＢ６からの７ビツトの
アドレス入力信号を受けることにより128のメモ
リセル行を選択するＸデコーダXDが設けられ
る。また、メモリセル列の16個ずつを選択する８
個のＹゲートYG０ないしYG７が設けられ、こ
れらのＹゲートは、アドレスバツフアＢ７ないし
Ｂ１０からの４ビツトのアドレス入力信号を受け
るＹデコーダYDによつて制御される。上記Ｙゲ
ートYG０ないしYG７に対応して、それぞれ第
１図のようなセンス回路、出力バツフア回路及び
データ入力回路を含む入出力回路Ｉ０ないしＩ７
が設けられている。各メモリセル列のそれぞれに
対応して第１図のようなMISFETQ２０ないしＱ
２２を含み、かつ１個の書き込み禁止電圧発生回
路を含む書き込み禁止回路IHAが設けられ、メ
モリセル行に対応して書き込み回路WAが設けら
れる。更に、制御回路CRL及び消去回路QRSが
設けられる。
128行×128列に配置された16384個のメモリセル
を含んでいる。上記メモリアレイMAに対し、ア
ドレスバツフアＢ０ないしＢ６からの７ビツトの
アドレス入力信号を受けることにより128のメモ
リセル行を選択するＸデコーダXDが設けられ
る。また、メモリセル列の16個ずつを選択する８
個のＹゲートYG０ないしYG７が設けられ、こ
れらのＹゲートは、アドレスバツフアＢ７ないし
Ｂ１０からの４ビツトのアドレス入力信号を受け
るＹデコーダYDによつて制御される。上記Ｙゲ
ートYG０ないしYG７に対応して、それぞれ第
１図のようなセンス回路、出力バツフア回路及び
データ入力回路を含む入出力回路Ｉ０ないしＩ７
が設けられている。各メモリセル列のそれぞれに
対応して第１図のようなMISFETQ２０ないしＱ
２２を含み、かつ１個の書き込み禁止電圧発生回
路を含む書き込み禁止回路IHAが設けられ、メ
モリセル行に対応して書き込み回路WAが設けら
れる。更に、制御回路CRL及び消去回路QRSが
設けられる。
従つて、第５図の半導体記憶回路は、11ビツト
すなわち2048個の番地に８ビツトの情報を記憶す
る。
すなわち2048個の番地に８ビツトの情報を記憶す
る。
上記のように、メモリセルをMNOSとスイツ
チ用MISFETとによつて構成し、Ｘデコーダと
書き込み回路とを相互において独立の回路とする
ことによつて、Ｘデコーダの構成を単純にするこ
とができる。そのため、Ｘデコーダによるワード
線の選択を高速化することが容易になり、高速動
作の記憶回路を提供することができるようにな
る。
チ用MISFETとによつて構成し、Ｘデコーダと
書き込み回路とを相互において独立の回路とする
ことによつて、Ｘデコーダの構成を単純にするこ
とができる。そのため、Ｘデコーダによるワード
線の選択を高速化することが容易になり、高速動
作の記憶回路を提供することができるようにな
る。
書き込み禁止回路におけるMISFETQ２２，Ｑ
２５のソースは、第１図のように基準電位線ED
１，ED２に接続される代りに例えばデイジツト
線Ｄ１，Ｄ２に接続されても良い。上記のように
した場合でもメモリアレイに書き込み禁止電圧を
供給することが可能である。しかしながら、上記
のようにすると、各デイジツト線Ｄ１，Ｄ２に上
記MISFETQ２２，Ｑ２５の接合容量、配線容量
等の浮遊容量が結合することになり、その結果記
憶情報の読み出し時及び書き込み時に、各デイジ
ツト線の信号変化速度が制限されるので注意が必
要となる。第１図のようにMISFETQ２２，Ｑ２
５を基準電位線ED１，ED２に接続する場合、デ
イジツト線の信号変化速度を大きくすることがで
きる。
２５のソースは、第１図のように基準電位線ED
１，ED２に接続される代りに例えばデイジツト
線Ｄ１，Ｄ２に接続されても良い。上記のように
した場合でもメモリアレイに書き込み禁止電圧を
供給することが可能である。しかしながら、上記
のようにすると、各デイジツト線Ｄ１，Ｄ２に上
記MISFETQ２２，Ｑ２５の接合容量、配線容量
等の浮遊容量が結合することになり、その結果記
憶情報の読み出し時及び書き込み時に、各デイジ
ツト線の信号変化速度が制限されるので注意が必
要となる。第１図のようにMISFETQ２２，Ｑ２
５を基準電位線ED１，ED２に接続する場合、デ
イジツト線の信号変化速度を大きくすることがで
きる。
上記のような各回路は、半導体集積回路技術に
よつて、１つの半導体基板上に形成される。
よつて、１つの半導体基板上に形成される。
この発明に従うと、上記のような各回路は、回
路特性を制限しないようにし、また使用する半導
体基板の大きさを増加させないような配置におい
て半導体基板上に形成される。
路特性を制限しないようにし、また使用する半導
体基板の大きさを増加させないような配置におい
て半導体基板上に形成される。
第６図は、シリコン基板１上に形成される各回
路及び配線のため領域のパターンを示している。
路及び配線のため領域のパターンを示している。
同図において、ＸデコーダXDが基板１の表面
の中央に配置されている。メモリアレイは、MA
１とMA２の２つに分けられ、その一方MA１は
上記ＸデコーダXDの左側に配置され、他方MA
２は右側に配置されている。
の中央に配置されている。メモリアレイは、MA
１とMA２の２つに分けられ、その一方MA１は
上記ＸデコーダXDの左側に配置され、他方MA
２は右側に配置されている。
上記メモリアレイMA１をはさんだ左側には書
き込み回路WAaが配置され、同様にメモリアレ
イMA２をはさんだ右側に書き込み回路WA６が
配置されている。
き込み回路WAaが配置され、同様にメモリアレ
イMA２をはさんだ右側に書き込み回路WA６が
配置されている。
メモリアレイMA１の上方にはＹゲートYGaが
配置され、同様にメモリアレイMA２の上方には
ＹゲートYGbが配置されている。上記Ｙゲート
YGaとYGbとの中間、すなわちＸデコーダXDの
上方には、ＹデコーダYDが配置されている。
配置され、同様にメモリアレイMA２の上方には
ＹゲートYGbが配置されている。上記Ｙゲート
YGaとYGbとの中間、すなわちＸデコーダXDの
上方には、ＹデコーダYDが配置されている。
上記メモリアレイ、Ｘデコーダ、書き込み回
路、Ｙゲート及びＹデコーダの周辺は打点で示し
たような配線領域WIRとされている。
路、Ｙゲート及びＹデコーダの周辺は打点で示し
たような配線領域WIRとされている。
配線領域WIRをはさんで上記メモリアレイMA
１，MA２のそれぞれの下方には、書き込み禁止
回路IHAa，IHAbが配置されている。
１，MA２のそれぞれの下方には、書き込み禁止
回路IHAa，IHAbが配置されている。
基板１の表面の周囲には、入出力回路IO、制
御回路CRL１及びCRL２、入力バツフア回路Ａ
１ないしＡ１２が配置されている。また、上記周
囲には、各種の入力端子、出力端子を回路装置外
の端子に接続するためのボンデイングパツトＰ１
ないしＰ２６が配置されている。
御回路CRL１及びCRL２、入力バツフア回路Ａ
１ないしＡ１２が配置されている。また、上記周
囲には、各種の入力端子、出力端子を回路装置外
の端子に接続するためのボンデイングパツトＰ１
ないしＰ２６が配置されている。
前記第５図の回路を構成するために、メモリア
レイMA１及びMA２は、それぞれ128行×64行
の大きさとされる。メモリアレイMA１とMA２
の対応する第１ワード線は、ＸデコーダXDによ
つて同時に選択されるようにされる。上記Ｘデコ
ーダXDの入力線は、配線領域WIRの配線を介し
て、上記基板１の周囲に配置された入力バツフア
回路に接続される。
レイMA１及びMA２は、それぞれ128行×64行
の大きさとされる。メモリアレイMA１とMA２
の対応する第１ワード線は、ＸデコーダXDによ
つて同時に選択されるようにされる。上記Ｘデコ
ーダXDの入力線は、配線領域WIRの配線を介し
て、上記基板１の周囲に配置された入力バツフア
回路に接続される。
ＹゲートYGaとYGbとは、ＹデコーダYDの出
力によつて同時にそれぞれ対応するメモリアレイ
MA１，MA２のデイジツト線を選択するように
されている。上記ＹゲートYGa，YGbは、配線
領域WIRの配線を介して入出力回路IOに接続さ
れる。
力によつて同時にそれぞれ対応するメモリアレイ
MA１，MA２のデイジツト線を選択するように
されている。上記ＹゲートYGa，YGbは、配線
領域WIRの配線を介して入出力回路IOに接続さ
れる。
書き込み禁止回路IHAaおよびIHAbは、それ
ぞれ配線領域WIRの配線を介して対応するメモ
リアレイMA１，MA２の基準電位線に接続され
る。
ぞれ配線領域WIRの配線を介して対応するメモ
リアレイMA１，MA２の基準電位線に接続され
る。
前記のように、この発明の実施例では、メモリ
アレイ及びその周辺回路のためにウエル領域を使
用する。
アレイ及びその周辺回路のためにウエル領域を使
用する。
第７図は、第６図の回路配置に対応して、シリ
コン基板１の表面に形成されるウエル領域のパタ
ーンを示している。第８図は、上記第７図のＡ−
Ａ視断面図を示している。
コン基板１の表面に形成されるウエル領域のパタ
ーンを示している。第８図は、上記第７図のＡ−
Ａ視断面図を示している。
第７図、第８図において、メモリアレイを形成
するために、ｎ型シリコン基板１の表面にそれぞ
れ独立したＰ型ウエル領域１０ａ，１０ｂが形成
されている。
するために、ｎ型シリコン基板１の表面にそれぞ
れ独立したＰ型ウエル領域１０ａ，１０ｂが形成
されている。
上記ウエル領域１０ａ，１０ｂの周囲には、こ
れと離されてＸデコーダ、Ｙデコーダ、Ｙゲー
ト、書き込み回路、書き込み禁止回路、入出力回
路、入力バツフア回路及び制御回路等の周辺回路
を形成するためのＰ型ウエル領域11が形成されて
いる。
れと離されてＸデコーダ、Ｙデコーダ、Ｙゲー
ト、書き込み回路、書き込み禁止回路、入出力回
路、入力バツフア回路及び制御回路等の周辺回路
を形成するためのＰ型ウエル領域11が形成されて
いる。
第７図の上方には、紙面の都合上大きい大きさ
で示されているが、第１図の出力バツフア回路
IORにおけるMISFETQ４９のようにソースと基
体ゲートとを接続するMISFETを形成するため
に、上記のＰ型ウエル領域11から離されて独立し
たＰ型ウエル領域11aないし11bが形成されてい
る。
で示されているが、第１図の出力バツフア回路
IORにおけるMISFETQ４９のようにソースと基
体ゲートとを接続するMISFETを形成するため
に、上記のＰ型ウエル領域11から離されて独立し
たＰ型ウエル領域11aないし11bが形成されてい
る。
上記受Ｐ型ウエル領域１０ａの左側及び10bの
右側には、同様に第１図の書き込み回路WA１に
おけるＱ１９のようなMISFETを形成するため
に、それぞれ独立したＰ型ウエル領域11cないし
11d及び11eないし11fが形成されている。更に、
第７図の紙面の下方には、第１図の書き込み禁止
回路IHA１、書き込み禁止電圧発生回路IHA２
等の同様な独立な基体ゲートを必要とする
MISFETを形成するために、それぞれ他のＰ型
ウエル領域から独立したＰ型ウエル領域11gない
し11h及び11iないし11jが形成されている。
右側には、同様に第１図の書き込み回路WA１に
おけるＱ１９のようなMISFETを形成するため
に、それぞれ独立したＰ型ウエル領域11cないし
11d及び11eないし11fが形成されている。更に、
第７図の紙面の下方には、第１図の書き込み禁止
回路IHA１、書き込み禁止電圧発生回路IHA２
等の同様な独立な基体ゲートを必要とする
MISFETを形成するために、それぞれ他のＰ型
ウエル領域から独立したＰ型ウエル領域11gない
し11h及び11iないし11jが形成されている。
第７図及び第８図では図示していないが、後で
説明するMISFETを形成するために、Ｐ型ウエ
ル領域１１内の所定部分にｎ型シリコン基板１が
露出するようにされる。
説明するMISFETを形成するために、Ｐ型ウエ
ル領域１１内の所定部分にｎ型シリコン基板１が
露出するようにされる。
この実施例に従うと、上記のようにｎ型シリコ
ン基板１上に各種のＰ型ウエル領域を形成する構
成をとるので、半導体記憶回路装置のための各種
の有効なトランジスタ等の素子を形成することが
できる。
ン基板１上に各種のＰ型ウエル領域を形成する構
成をとるので、半導体記憶回路装置のための各種
の有効なトランジスタ等の素子を形成することが
できる。
例えば、複数のＰ型ウエル領域の相互間のｎ型
シリコン基板１の表面に後述するように、不純物
のイオン打込み法等によつて寄生チヤンネルを防
止するためのチヤンネルストツパが形成されるの
でこのチヤンネルストツパが有効に利用される。
シリコン基板１の表面に後述するように、不純物
のイオン打込み法等によつて寄生チヤンネルを防
止するためのチヤンネルストツパが形成されるの
でこのチヤンネルストツパが有効に利用される。
すなわち、例えば第９図は、高耐圧特性が得ら
れるMISFETの断面図を示している。同図にお
いて、11mはＰ型ウエル領域、２１は、上記ウエ
ル領域１１ｍの一部にまたがるようにして基板１
の表面に形成されたｎ型チヤンネルストツパ、
95、96はn+型ソース領域、ドレイン領域、６３
はシリコン酸化物からなるゲート絶縁膜、６０
は、MISFET等の素子を形成する領域以外の基
板１及びウエル領域の表面を覆う厚いシリコン酸
化膜、８４はｎ型多結晶シリコンからなるゲート
電極、１２０は、例えばリンシリケートガラスか
らなる絶縁膜、１２１，１２２はそれぞれ例えば
蒸着アルミニウムからなるドレイン電極、ソース
電極である。
れるMISFETの断面図を示している。同図にお
いて、11mはＰ型ウエル領域、２１は、上記ウエ
ル領域１１ｍの一部にまたがるようにして基板１
の表面に形成されたｎ型チヤンネルストツパ、
95、96はn+型ソース領域、ドレイン領域、６３
はシリコン酸化物からなるゲート絶縁膜、６０
は、MISFET等の素子を形成する領域以外の基
板１及びウエル領域の表面を覆う厚いシリコン酸
化膜、８４はｎ型多結晶シリコンからなるゲート
電極、１２０は、例えばリンシリケートガラスか
らなる絶縁膜、１２１，１２２はそれぞれ例えば
蒸着アルミニウムからなるドレイン電極、ソース
電極である。
第９図において、MISFETの実質的なドレイ
ン領域は電極１２１を接触させるための領域9S
とチヤンネルストツパ２１とによつて構成されて
いる。上記チヤンネルストツパ２１はｎ型基板１
の表面に寄生チヤンネルが誘起されないようにす
るためのものであり、比較的低不純物濃度とされ
る。従つて、Ｐ型ウエル領域１１ｍの上にまで延
ばされた部分のチヤンネルストツパ２１は、電極
１２１を接触させるための領域95よりも充分に高
比抵抗になる。第９図のMISFETは、上記のよ
うにチヤンネルストツパをドレイン領域の一部と
しているので、大きいドレイン耐圧となる。
ン領域は電極１２１を接触させるための領域9S
とチヤンネルストツパ２１とによつて構成されて
いる。上記チヤンネルストツパ２１はｎ型基板１
の表面に寄生チヤンネルが誘起されないようにす
るためのものであり、比較的低不純物濃度とされ
る。従つて、Ｐ型ウエル領域１１ｍの上にまで延
ばされた部分のチヤンネルストツパ２１は、電極
１２１を接触させるための領域95よりも充分に高
比抵抗になる。第９図のMISFETは、上記のよ
うにチヤンネルストツパをドレイン領域の一部と
しているので、大きいドレイン耐圧となる。
従つて、実施例においては、ｎ型基板１を高電
圧端子VPP（第１図参照）に接続し、この高電圧
端子VPPにドレインが接続されているMISFET
の上記第９図の構造のMISFETとする。すなわ
ち、第１図の書き込み禁止電圧発生回路IHA２
におけるデイプレツシヨン型MISFETQ２６，Ｑ
２９，Ｑ３２、書き込み回路WA１，WA２にお
けるデイプレツシヨン型MISFETQ１９、消去回
路ERSにおけるデイプレツシヨン型MISFETQ４
０，Ｑ４３及び制御回路CRL内のレベルシフト
回路もしくは電圧分割回路Ｑ３７〜Ｑ３９におけ
るエンハンスメント型MISFETQ３７を上記第９
図の構造のMISFETとする。
圧端子VPP（第１図参照）に接続し、この高電圧
端子VPPにドレインが接続されているMISFET
の上記第９図の構造のMISFETとする。すなわ
ち、第１図の書き込み禁止電圧発生回路IHA２
におけるデイプレツシヨン型MISFETQ２６，Ｑ
２９，Ｑ３２、書き込み回路WA１，WA２にお
けるデイプレツシヨン型MISFETQ１９、消去回
路ERSにおけるデイプレツシヨン型MISFETQ４
０，Ｑ４３及び制御回路CRL内のレベルシフト
回路もしくは電圧分割回路Ｑ３７〜Ｑ３９におけ
るエンハンスメント型MISFETQ３７を上記第９
図の構造のMISFETとする。
なお、上記デイプレツシヨン型MISFETは、
後の説明からより明確になるように、ゲート電極
８４の下のＰ型ウエル領域１１ｍの表面にＰ型不
純物、例えば硼素をイオン打ち込みすることによ
り形成される。
後の説明からより明確になるように、ゲート電極
８４の下のＰ型ウエル領域１１ｍの表面にＰ型不
純物、例えば硼素をイオン打ち込みすることによ
り形成される。
第１０図は、npnトランジスタの断面図を示し
ている。同図において、ｎ型基板１は、上記トラ
ンジスタのコレクタ領域とされ、Ｐ型ウエル領域
１１ｎはベース領域とされ、n+型領域９７はエ
ミツタ領域とされる。上記n+型預領９７は、
MISFETのソース領域及びドレイン領域とする
ための領域と同時に形成される。上記npnトラン
ジスタは、第１図の消去回路ERSにおいて使用
される。
ている。同図において、ｎ型基板１は、上記トラ
ンジスタのコレクタ領域とされ、Ｐ型ウエル領域
１１ｎはベース領域とされ、n+型領域９７はエ
ミツタ領域とされる。上記n+型預領９７は、
MISFETのソース領域及びドレイン領域とする
ための領域と同時に形成される。上記npnトラン
ジスタは、第１図の消去回路ERSにおいて使用
される。
上記のMNOS及び各種のMISFETは、アルミ
ニウムゲートを持つような構造とされても良い
が、前述したようなシリコンゲートを持つ構造と
される方が望ましい。
ニウムゲートを持つような構造とされても良い
が、前述したようなシリコンゲートを持つ構造と
される方が望ましい。
従つて、以下においてシリコンゲート技術によ
つて上記各回路を構成する素子及び配線の構造を
詳細に説明するに当り、理解をより容易にするた
めに、先ず製造方法について説明する。
つて上記各回路を構成する素子及び配線の構造を
詳細に説明するに当り、理解をより容易にするた
めに、先ず製造方法について説明する。
以下、第１１図Ａ乃至Ｏに基づいて、一枚の半
導体起板上にMNOS素子、エンハンスメント型
MOS素子、デプリシヨン型MOS素子及びバイポ
ーラトランジスタを形成する際の製造プロセスに
ついて詳細に説明する。
導体起板上にMNOS素子、エンハンスメント型
MOS素子、デプリシヨン型MOS素子及びバイポ
ーラトランジスタを形成する際の製造プロセスに
ついて詳細に説明する。
(A) 基板ウエハ１として（100）結晶面を有する
ｎ型単結晶、抵抗率８〜12Ωcm（不純物濃度約
５×1014cm-3）のシリコン（Si）ウエハを用い
る。このウエハの抵抗率は、低い不純物濃度の
ウエルを再現性よく形成するためには、出来る
だけ大きい（不純物濃度が小さい）ものが好ま
しいが、ここで示すEAROM（Electrically
Alterable Read Only Memory：電気的に書
換え可能な読出し専用メモリ）の実施例では、
ウエルの不純物濃度を約３×1015cm-3程度に設
定したため、上記の程度の不純物濃度のシリコ
ン（Si）ウエハを用いる。
ｎ型単結晶、抵抗率８〜12Ωcm（不純物濃度約
５×1014cm-3）のシリコン（Si）ウエハを用い
る。このウエハの抵抗率は、低い不純物濃度の
ウエルを再現性よく形成するためには、出来る
だけ大きい（不純物濃度が小さい）ものが好ま
しいが、ここで示すEAROM（Electrically
Alterable Read Only Memory：電気的に書
換え可能な読出し専用メモリ）の実施例では、
ウエルの不純物濃度を約３×1015cm-3程度に設
定したため、上記の程度の不純物濃度のシリコ
ン（Si）ウエハを用いる。
第１１図Ａに示すようにこのシリコンウエハ
１の表面を適当な洗浄液（O3−H2SO4液ある
いはHF液）で洗浄したのち、熱酸化法により
約50nｍのシリコン酸化膜（SiO2）２を形成
し、引き続きCVD（Chemical Vapor
Deposition：化学蒸着）法により、シリコンナ
イトライド（Si3N4）膜３を約100〜140nｍの
厚さに形成する、このSi3N4膜形成法は、常圧
縦型CVD装置、常圧横型CVD装置および低圧
横型CVD装置などで比較を行なつたが特に大
差は見られなかつた。しかし、低圧CVD装置
で行なつたものが最も膜厚の均一性がよく、ウ
エハ内で±３％以内に入つており、微細加工上
都合がよい。堆積温度は、各法によつて若干の
差はあるがいずれも700〜1000℃の温度範囲が
適当である。この結果は以下に用いたSi3N4膜
形成に対しても同様である。
１の表面を適当な洗浄液（O3−H2SO4液ある
いはHF液）で洗浄したのち、熱酸化法により
約50nｍのシリコン酸化膜（SiO2）２を形成
し、引き続きCVD（Chemical Vapor
Deposition：化学蒸着）法により、シリコンナ
イトライド（Si3N4）膜３を約100〜140nｍの
厚さに形成する、このSi3N4膜形成法は、常圧
縦型CVD装置、常圧横型CVD装置および低圧
横型CVD装置などで比較を行なつたが特に大
差は見られなかつた。しかし、低圧CVD装置
で行なつたものが最も膜厚の均一性がよく、ウ
エハ内で±３％以内に入つており、微細加工上
都合がよい。堆積温度は、各法によつて若干の
差はあるがいずれも700〜1000℃の温度範囲が
適当である。この結果は以下に用いたSi3N4膜
形成に対しても同様である。
(B) 次にこのシリコンナイトライド膜３の上に写
真食刻法（ホトエツチング法）によりウエルを
形成する領域以外の部分（ウエルとウエルの
間）にのみホトレジスト膜４を形成する。つま
り、ウエルを形成する領域の表面は、Si3N4膜
が露出している。この状態で、プラズマエツチ
ング法により、露出している部分のSi3N4膜を
除去し、第１１図Ｂに示すように表面にSiO2
膜２を露出させる。この後、上記レジスト膜４
をマスクとして、レジスト膜のない部分のSi基
板中へ、表面に露出しているSiO2膜２を通し
て、ボロン(B)イオンを、エネルギー75KeV、
トータルドーズ３×1012cm2で打込みＰ型半導体
領域５、６を形成する。
真食刻法（ホトエツチング法）によりウエルを
形成する領域以外の部分（ウエルとウエルの
間）にのみホトレジスト膜４を形成する。つま
り、ウエルを形成する領域の表面は、Si3N4膜
が露出している。この状態で、プラズマエツチ
ング法により、露出している部分のSi3N4膜を
除去し、第１１図Ｂに示すように表面にSiO2
膜２を露出させる。この後、上記レジスト膜４
をマスクとして、レジスト膜のない部分のSi基
板中へ、表面に露出しているSiO2膜２を通し
て、ボロン(B)イオンを、エネルギー75KeV、
トータルドーズ３×1012cm2で打込みＰ型半導体
領域５、６を形成する。
(C) この後、上記レジスト膜４を除去した後、ド
ライ（乾燥した）酸素（O2）中で、ウエル拡
散を行なう。ボロンはSi中でアクセプタ形の不
純物となるためＰ型ウエルが形成される。1200
℃で16時間拡散した結果、形成されたＰ型ウエ
ル１０，１１は、表面濃度３×1015cm-3拡散深
さ約6μｍとなる。但し、この値は、４探針法
により表面シート抵抗を測定した結果、および
ステインエツチング法により拡散深さを測定し
た結果から、ウエルの不純物分布がガウス分布
であることを仮定して求めた値である。ウエル
拡散を酸素中で行なうのは、低濃度で均一なウ
エルを形成するためである。
ライ（乾燥した）酸素（O2）中で、ウエル拡
散を行なう。ボロンはSi中でアクセプタ形の不
純物となるためＰ型ウエルが形成される。1200
℃で16時間拡散した結果、形成されたＰ型ウエ
ル１０，１１は、表面濃度３×1015cm-3拡散深
さ約6μｍとなる。但し、この値は、４探針法
により表面シート抵抗を測定した結果、および
ステインエツチング法により拡散深さを測定し
た結果から、ウエルの不純物分布がガウス分布
であることを仮定して求めた値である。ウエル
拡散を酸素中で行なうのは、低濃度で均一なウ
エルを形成するためである。
ウエル拡散が終了した時点では、第１１図Ｃ
に示すように、ウエル１０，１１表面上には約
0.85μｍのシリコン酸化膜１２，１３が形成さ
れており、Si3N4膜３表面には10μｍ程度の酸
化膜が形成されている。そこで、全面SiO2エ
ツチングで、約50nｍのSiO2膜を除去すること
により、ウエル表面には、約0.8μｍの厚いシリ
コン酸化膜１２，１３が残り、ウエル間には、
Si3N4膜３表面が露出する。
に示すように、ウエル１０，１１表面上には約
0.85μｍのシリコン酸化膜１２，１３が形成さ
れており、Si3N4膜３表面には10μｍ程度の酸
化膜が形成されている。そこで、全面SiO2エ
ツチングで、約50nｍのSiO2膜を除去すること
により、ウエル表面には、約0.8μｍの厚いシリ
コン酸化膜１２，１３が残り、ウエル間には、
Si3N4膜３表面が露出する。
(D) 次にSi3N4膜３を例えば熱リン酸（H3PO4）
液などを用いてエツチング除去し、ウエル間
に、最初に形成した約50nｍのSiO2膜（第１１
図Ｄ１４、１５、１６）を露出する。この状態
では、ウエル上に約0.8μｍ、ウエル間には約
50nｍのSiO2膜が形成されている。この状態
で、全面にリン（Ｐ）イオンの打込みをエネル
ギー125KeV、ドーズ量１×1013cm-2で行なう。
この場合、ウエル上の厚いSiO2膜１２，１３
がマスクの役目を果し、ウエル領域の周辺部を
除いてはウエル内へはリンのイオン打込みはさ
れず、ウエル間には、リンのイオン打込みがな
され、Ｎ型半導体領域２０，２１，２２が形成
される。なお、上記ウエル拡散時にマスクとし
て用いたSi3N4膜の端部から、横方向にもウエ
ルが拡散時に拡がり、約6μｍ程の差がSi3N4膜
端部（つまり、ウエル上の厚いSiO2膜端部）
とウエル端部に存在する。つまり、上記のリン
のイオン打込層はウエル端部からウエル内へ約
6μｍの所まで形成されている。また、このリ
ンのイオン打込層は、最終的な熱高低を通した
後に測定すると、深さが約1μｍ程度となつて
いる。
液などを用いてエツチング除去し、ウエル間
に、最初に形成した約50nｍのSiO2膜（第１１
図Ｄ１４、１５、１６）を露出する。この状態
では、ウエル上に約0.8μｍ、ウエル間には約
50nｍのSiO2膜が形成されている。この状態
で、全面にリン（Ｐ）イオンの打込みをエネル
ギー125KeV、ドーズ量１×1013cm-2で行なう。
この場合、ウエル上の厚いSiO2膜１２，１３
がマスクの役目を果し、ウエル領域の周辺部を
除いてはウエル内へはリンのイオン打込みはさ
れず、ウエル間には、リンのイオン打込みがな
され、Ｎ型半導体領域２０，２１，２２が形成
される。なお、上記ウエル拡散時にマスクとし
て用いたSi3N4膜の端部から、横方向にもウエ
ルが拡散時に拡がり、約6μｍ程の差がSi3N4膜
端部（つまり、ウエル上の厚いSiO2膜端部）
とウエル端部に存在する。つまり、上記のリン
のイオン打込層はウエル端部からウエル内へ約
6μｍの所まで形成されている。また、このリ
ンのイオン打込層は、最終的な熱高低を通した
後に測定すると、深さが約1μｍ程度となつて
いる。
このように、自己整合的にウエル間にリンイ
オン打込みを行なうことにより、ウエル（Ｐ
型）間の導通を防止することができるため、以
下このリン打込層２０，２１，２２をSAP
（Self Aligned Ｐ chaunel field ion
insplautation）層と呼ぶ。
オン打込みを行なうことにより、ウエル（Ｐ
型）間の導通を防止することができるため、以
下このリン打込層２０，２１，２２をSAP
（Self Aligned Ｐ chaunel field ion
insplautation）層と呼ぶ。
上述のように、ｐ型ウエル拡散領域をSi3N4
膜をマスクとして酸化性雰囲気での加熱処理に
よつて形成し、ウエル表面に形成された厚い酸
化膜をマスクとしてウエル間のＮ型基板表面に
各ウエルにまたがつてＮ型不純物を打込みウエ
ル間チヤネル発生防止用のSAP層を形成する
という方法を採用することによつて、マスク枚
数を増やすことなくウエル間のイオン打込みが
でき、又ウエル拡散領域とウエル間のイオン打
込層とは自己整合的に形成することができる、
以下この技術をSAP法と称す。
膜をマスクとして酸化性雰囲気での加熱処理に
よつて形成し、ウエル表面に形成された厚い酸
化膜をマスクとしてウエル間のＮ型基板表面に
各ウエルにまたがつてＮ型不純物を打込みウエ
ル間チヤネル発生防止用のSAP層を形成する
という方法を採用することによつて、マスク枚
数を増やすことなくウエル間のイオン打込みが
でき、又ウエル拡散領域とウエル間のイオン打
込層とは自己整合的に形成することができる、
以下この技術をSAP法と称す。
この後、Si基板表面に形成されているSiO2
膜１２，１３および１４，１５，１６をすべて
除去する。この状態では、Si基板表面に、ｐ型
ウエル領域（10、11）およびｎ型（基板ｎ型不
純物濃度よりも大きい不純物濃度をもつ）領域
（20、21、22）が形成され、さらに、この両者
の境界には、約0.4〜0.5μｍの凹凸17（段差）が
形成されている。この段差を利用して、次のホ
トエツチング工程のマスク合せを行なうことが
できる。
膜１２，１３および１４，１５，１６をすべて
除去する。この状態では、Si基板表面に、ｐ型
ウエル領域（10、11）およびｎ型（基板ｎ型不
純物濃度よりも大きい不純物濃度をもつ）領域
（20、21、22）が形成され、さらに、この両者
の境界には、約0.4〜0.5μｍの凹凸17（段差）が
形成されている。この段差を利用して、次のホ
トエツチング工程のマスク合せを行なうことが
できる。
次に通常、いわゆるLOCOS（Local
Oxiclation of Silicon）酸化と呼ばれている
工程を行なう。
Oxiclation of Silicon）酸化と呼ばれている
工程を行なう。
(E) まず、上記したように、Si表面のSiO2膜を
すべて除去したのち、基板の前表面に約50nｍ
のSiO2膜２４を熱酸化法により形成する。ひ
きつづきCVD法により、このSiO2膜上に100〜
140nｍのSi3N4膜を形成する。
すべて除去したのち、基板の前表面に約50nｍ
のSiO2膜２４を熱酸化法により形成する。ひ
きつづきCVD法により、このSiO2膜上に100〜
140nｍのSi3N4膜を形成する。
次に写真食刻法（ホトエツチング法）によ
り、活性素子を形成する領域等の所定領域にの
みホトレジスト膜を残す（第１１図Ｅの３５、
３６、３７、３８、３９、４０）。つまり、こ
の状態では素子間分離をするため等で厚い酸化
膜を形成する必要がある部分の表面は、ホトレ
ジスト膜が除去され、Si3N4膜が露出してい
る。この状態でプラズマエツチングを行ない、
露出しているSi3N4膜を除去し、表面に先に形
成した約50nｍのSiO2膜２４を露出させた。こ
の後、上記レジスト膜をマスクとして、レジス
ト膜のない部分のSi基板中へ、表面に露出して
いるSiO2膜２４を通して、ボロン(B)イオンを
エネルギー75KeV、トータルドーズ量２×1013
cm-2で打込み、ｐ型半導体層４１，４２，４
３，４４，４５，４６を形成する。この際、高
耐圧DMOSを形成する必要のある部分はウエ
ル端部のSAPインプラ層の中にSi3N4膜の端部
がくるようにホトマスクを設計する。このよう
にすると、第１１図Ｅに示すように、SAP層
２１とウエルにまたがつてアクテイブ領域が形
成される。なお、このポロンイオン打込みを以
下フイールドインプランテーシヨン（Ｆインプ
ラ）と称す。
り、活性素子を形成する領域等の所定領域にの
みホトレジスト膜を残す（第１１図Ｅの３５、
３６、３７、３８、３９、４０）。つまり、こ
の状態では素子間分離をするため等で厚い酸化
膜を形成する必要がある部分の表面は、ホトレ
ジスト膜が除去され、Si3N4膜が露出してい
る。この状態でプラズマエツチングを行ない、
露出しているSi3N4膜を除去し、表面に先に形
成した約50nｍのSiO2膜２４を露出させた。こ
の後、上記レジスト膜をマスクとして、レジス
ト膜のない部分のSi基板中へ、表面に露出して
いるSiO2膜２４を通して、ボロン(B)イオンを
エネルギー75KeV、トータルドーズ量２×1013
cm-2で打込み、ｐ型半導体層４１，４２，４
３，４４，４５，４６を形成する。この際、高
耐圧DMOSを形成する必要のある部分はウエ
ル端部のSAPインプラ層の中にSi3N4膜の端部
がくるようにホトマスクを設計する。このよう
にすると、第１１図Ｅに示すように、SAP層
２１とウエルにまたがつてアクテイブ領域が形
成される。なお、このポロンイオン打込みを以
下フイールドインプランテーシヨン（Ｆインプ
ラ）と称す。
(F) この後、上記レジスト膜を除去した後、ウエ
ツト（湿つた）酸素（O2）中で、フイールド
酸化を行なう。この酸化処理を1000℃で約４時
間行なうことにより、Si3N4膜が除去されてい
る部分のSi基板表面には、約0.95μｍのSiO2膜
６０が形成される。この状態で、ウエル間に約
0.95μｍの厚いフイールド酸化膜が形成されて
いる部分、例えば第１１図Ｆ２０のSi表面には
SAPによるリンと、Ｆインプラによるボロン
が混在しており、しかもドーズ量では、リンが
１×1013cm-2、ボロンが２×1013cm-2とボロン
の方が多量に打込まれているが、フイールド酸
化を行なう際にSiO2中へ偏析する量がボロン
の方が大きい、つまり、Si中のボロンはSiO2
との界面でデイプリート（枯渇）するが、Si中
のリンSiO2との界面でパイルアツプ（蓄積）
される（第２８図、第２９図参照）ため、最終
的には、ウエル間の表面は、リンの濃度が大き
く、チヤネルストツパーとしての役目を十分果
たしている。このように前記SAP法とLOCOS
プロセスを共用し上記の如くリンとボロンの
SiO2界面での挙動の違いをうまく利用するこ
とにより、特にマスキングの工程を用いずに出
来るだけ低濃度のリン打込み（これは、後程述
べる、高耐圧デブリーシヨンMOSFETDMOS
のドレインとして用いるために必要な事項）
と、これ以上のドーズ量を必要とするボロン打
込み（寄生MOS（フイールドMOS）のしきい
電圧をある程度高く保つために必要な事項）を
共存させ、かつ、最終的にリン濃度を高くする
プロセス技術が可能となる。かくして、第１１
図Ｅのｐ型イオン打込層４１〜４６に対応して
基板表面の厚い酸化膜下にｐ型半導体領域51〜
56が形成される。
ツト（湿つた）酸素（O2）中で、フイールド
酸化を行なう。この酸化処理を1000℃で約４時
間行なうことにより、Si3N4膜が除去されてい
る部分のSi基板表面には、約0.95μｍのSiO2膜
６０が形成される。この状態で、ウエル間に約
0.95μｍの厚いフイールド酸化膜が形成されて
いる部分、例えば第１１図Ｆ２０のSi表面には
SAPによるリンと、Ｆインプラによるボロン
が混在しており、しかもドーズ量では、リンが
１×1013cm-2、ボロンが２×1013cm-2とボロン
の方が多量に打込まれているが、フイールド酸
化を行なう際にSiO2中へ偏析する量がボロン
の方が大きい、つまり、Si中のボロンはSiO2
との界面でデイプリート（枯渇）するが、Si中
のリンSiO2との界面でパイルアツプ（蓄積）
される（第２８図、第２９図参照）ため、最終
的には、ウエル間の表面は、リンの濃度が大き
く、チヤネルストツパーとしての役目を十分果
たしている。このように前記SAP法とLOCOS
プロセスを共用し上記の如くリンとボロンの
SiO2界面での挙動の違いをうまく利用するこ
とにより、特にマスキングの工程を用いずに出
来るだけ低濃度のリン打込み（これは、後程述
べる、高耐圧デブリーシヨンMOSFETDMOS
のドレインとして用いるために必要な事項）
と、これ以上のドーズ量を必要とするボロン打
込み（寄生MOS（フイールドMOS）のしきい
電圧をある程度高く保つために必要な事項）を
共存させ、かつ、最終的にリン濃度を高くする
プロセス技術が可能となる。かくして、第１１
図Ｅのｐ型イオン打込層４１〜４６に対応して
基板表面の厚い酸化膜下にｐ型半導体領域51〜
56が形成される。
さて、このフイールド酸化を行なつた直後の
状態は、第１１図Ｆに示すようにアクテイブ領
域上には、約50nｍのSiO2膜２４上に約100〜
140nｍのSi3N4膜２５〜３０、さらにその表面
に約20nｍの酸化膜が形成されており、フイー
ルド領域には、約0.95μｍのSiO2膜６０が形成
されている。
状態は、第１１図Ｆに示すようにアクテイブ領
域上には、約50nｍのSiO2膜２４上に約100〜
140nｍのSi3N4膜２５〜３０、さらにその表面
に約20nｍの酸化膜が形成されており、フイー
ルド領域には、約0.95μｍのSiO2膜６０が形成
されている。
(G) この状態で、全面SiO2エツチングを行ない
約50nｍのSiO2膜を除去すると、フイールド領
域には、約0.9μｍのSiO2膜６０が残り、アクテ
イブ領域には50nｍのSiO2膜２４および100〜
140nｍのSi3N4膜２５〜３０が残存し、この
Si3N4膜が露出している。そこで引きつづき、
このSi3N4膜２５〜３０を、例えば、熱リン酸
（H3PO4）液などを用いて、除去する。このよ
うにすると、アクテイブ領域には、先に形成し
た約50nｍのSiO2膜２４が残存しており、この
SiO2膜２４をアクテイブMISFETゲート酸化
膜として使用することも可能であるが、
LOCOS端部に寄生する異常な領域（一般には、
Si3N4膜ではないかと考えられている）のため
に、ゲート耐圧の不良等が生じやすいため、第
１１図Ｇに示すようにこの薄い酸化膜２４及び
その上のSi３N4膜を一旦除去し、さらに例え
ば45nｍのSiO2形成→除去を繰り返した後、第
１１図Ｈに示すように実際にゲート絶縁膜とし
て使う約75nｍのSiO2膜６２〜６７を、例えば
ドライO2中1000℃110分で形成する。
約50nｍのSiO2膜を除去すると、フイールド領
域には、約0.9μｍのSiO2膜６０が残り、アクテ
イブ領域には50nｍのSiO2膜２４および100〜
140nｍのSi3N4膜２５〜３０が残存し、この
Si3N4膜が露出している。そこで引きつづき、
このSi3N4膜２５〜３０を、例えば、熱リン酸
（H3PO4）液などを用いて、除去する。このよ
うにすると、アクテイブ領域には、先に形成し
た約50nｍのSiO2膜２４が残存しており、この
SiO2膜２４をアクテイブMISFETゲート酸化
膜として使用することも可能であるが、
LOCOS端部に寄生する異常な領域（一般には、
Si3N4膜ではないかと考えられている）のため
に、ゲート耐圧の不良等が生じやすいため、第
１１図Ｇに示すようにこの薄い酸化膜２４及び
その上のSi３N4膜を一旦除去し、さらに例え
ば45nｍのSiO2形成→除去を繰り返した後、第
１１図Ｈに示すように実際にゲート絶縁膜とし
て使う約75nｍのSiO2膜６２〜６７を、例えば
ドライO2中1000℃110分で形成する。
(H) さらに、MOSトランジスタのうち、EMOS
（Enhaucement mode MOS：しきい電圧が高
くゲート電圧0Vで電流が実用上０であるもの）
のしきい電圧を設定するために、上記薄いゲー
ト絶縁膜６２〜６７を通して全面にボロンイオ
ンを打込みエネルギー40KeV、トータルドー
ズ２×1011／cm2で打込む（第１１図Ｈ７１〜７
６）。当然のことながら、厚い酸化膜を有して
いるフイールド領域には、このボロンは打込ま
れず、アクテイブ領域の約75nｍのSiO2膜が存
在している部分の下のSi基板表面に、SiO2膜
を通して打込まれる。
（Enhaucement mode MOS：しきい電圧が高
くゲート電圧0Vで電流が実用上０であるもの）
のしきい電圧を設定するために、上記薄いゲー
ト絶縁膜６２〜６７を通して全面にボロンイオ
ンを打込みエネルギー40KeV、トータルドー
ズ２×1011／cm2で打込む（第１１図Ｈ７１〜７
６）。当然のことながら、厚い酸化膜を有して
いるフイールド領域には、このボロンは打込ま
れず、アクテイブ領域の約75nｍのSiO2膜が存
在している部分の下のSi基板表面に、SiO2膜
を通して打込まれる。
(I) 次に、この実施例で述べるEAROMは、周
辺回路をＥ／Ｄインバータを用い高速化してい
るため、上に述べたEMOS以外にDMOS
（Depletion mode MOS：しきい電圧が低き、
ゲート電圧0Vで電流が流れるもの）を形成す
る必要がある。このDMOSを所定の部分に形
成するため、SiO2膜６０、６２〜６７上にホ
トレジスト膜を被着したのち、ホトエツチング
工程により、第１１図Ｉに示すようにDMOS
を形成する必要のある領域上のホトレジスト膜
を除去し、その他の部分はホトレジスト膜８０
を残し、これをマスクとして、所定の部分にの
みリンのイオン打込みを行ない（81）、DMOS
のしきい電圧を設定する。ここでは、例えば、
エネルギー100KeV、ドーズ量12×1012／cm2で
打込んだ。これは、高耐圧DMOSの領域も同
様である（第１１図Ｉ８１）。このように、ウ
エル間の自己整合的分離方（SAP）法によつ
て作られたウエル周辺の境界部表面にデプリシ
ヨンMOSFETを形成することによつて以下の
説明からも分るように同一チツプ上にホトマス
クの増加なしに不揮発性メモリ素子MNOSと
高耐圧DMOSを共存せしめることが可能とな
る。
辺回路をＥ／Ｄインバータを用い高速化してい
るため、上に述べたEMOS以外にDMOS
（Depletion mode MOS：しきい電圧が低き、
ゲート電圧0Vで電流が流れるもの）を形成す
る必要がある。このDMOSを所定の部分に形
成するため、SiO2膜６０、６２〜６７上にホ
トレジスト膜を被着したのち、ホトエツチング
工程により、第１１図Ｉに示すようにDMOS
を形成する必要のある領域上のホトレジスト膜
を除去し、その他の部分はホトレジスト膜８０
を残し、これをマスクとして、所定の部分にの
みリンのイオン打込みを行ない（81）、DMOS
のしきい電圧を設定する。ここでは、例えば、
エネルギー100KeV、ドーズ量12×1012／cm2で
打込んだ。これは、高耐圧DMOSの領域も同
様である（第１１図Ｉ８１）。このように、ウ
エル間の自己整合的分離方（SAP）法によつ
て作られたウエル周辺の境界部表面にデプリシ
ヨンMOSFETを形成することによつて以下の
説明からも分るように同一チツプ上にホトマス
クの増加なしに不揮発性メモリ素子MNOSと
高耐圧DMOSを共存せしめることが可能とな
る。
(J) 次に、上記のホトレジスト膜８０を除去した
後、SiO2膜上にCVD法により多結晶シリコン
（poly Si）層を約0.35μｍ、約580℃で形成す
る。poly Si形成法についても、常圧法と低圧
法を比較したが、膜厚の均一性が後者の方がす
ぐれているという事実以外には、特に大きな特
性上の差はなかつた。引き続き、poly Siに拡
散方によりリンをドーピングした。この場合の
条件は、例えば、1000℃で、20分POCl3源から
のＰをpoly Si表面に堆積、拡散し、さらに５
分間の引きのばしを行ない、poly Siの抵抗を
約15Ω／□とした。
後、SiO2膜上にCVD法により多結晶シリコン
（poly Si）層を約0.35μｍ、約580℃で形成す
る。poly Si形成法についても、常圧法と低圧
法を比較したが、膜厚の均一性が後者の方がす
ぐれているという事実以外には、特に大きな特
性上の差はなかつた。引き続き、poly Siに拡
散方によりリンをドーピングした。この場合の
条件は、例えば、1000℃で、20分POCl3源から
のＰをpoly Si表面に堆積、拡散し、さらに５
分間の引きのばしを行ない、poly Siの抵抗を
約15Ω／□とした。
この後、polySi表面に形成されているリンガ
ラスを例えばHFなどを含む液でエツチング除
去したのち、ホトエツチング法により、所定の
部分のみホトレジストを残し、プエラズマエツ
チング法によつて、ホトレジストが残存してい
る部分以外のposy Siを除去し、SiO2膜上に第
１層polySiによりゲート電極、および配線を形
成した（第１１図Ｊ８３、８４）。
ラスを例えばHFなどを含む液でエツチング除
去したのち、ホトエツチング法により、所定の
部分のみホトレジストを残し、プエラズマエツ
チング法によつて、ホトレジストが残存してい
る部分以外のposy Siを除去し、SiO2膜上に第
１層polySiによりゲート電極、および配線を形
成した（第１１図Ｊ８３、８４）。
次に、上記第１層poly Si層８３，８４をマ
スクとして、ゲート酸化膜６２を選択的にエツ
チングし第１１図Ｊに示すように基板表面を部
分的に露出せしめる。
スクとして、ゲート酸化膜６２を選択的にエツ
チングし第１１図Ｊに示すように基板表面を部
分的に露出せしめる。
(K) この後、ウエツトな雰囲気で850℃、20分の
酸化を行ない、露出したSi基板表面に約40nｍ
のSiO2膜（第１１図Ｋ８７）を、poly Si表面
上に約200nｍのSiO2膜８５，８６を形成する。
この後、全面SiO2膜エツチングを行ない約60n
ｍのSiO2膜を除去することにより、poly Si上
には約140nｍのSiO2が残される。このように
poly Siの上に厚い酸化膜を形成し、Si基板表
面には、十分薄い酸化膜を形成するためには、
poly Si中に少なくともリンを1020cm-3以上含
ませておき、酸化を600〜1000℃の範囲でウエ
ツトな雰囲気で行なうことが重要である。
酸化を行ない、露出したSi基板表面に約40nｍ
のSiO2膜（第１１図Ｋ８７）を、poly Si表面
上に約200nｍのSiO2膜８５，８６を形成する。
この後、全面SiO2膜エツチングを行ない約60n
ｍのSiO2膜を除去することにより、poly Si上
には約140nｍのSiO2が残される。このように
poly Siの上に厚い酸化膜を形成し、Si基板表
面には、十分薄い酸化膜を形成するためには、
poly Si中に少なくともリンを1020cm-3以上含
ませておき、酸化を600〜1000℃の範囲でウエ
ツトな雰囲気で行なうことが重要である。
(L) 次に、poly Si上に残されたSiO2膜８５，８
６をマスクとして（つまり、この場合のSiO2
が高濃度にドープされた第１層polySiのエツチ
ングを防止している）、露出したSi基板表面を
NH3−H2O2およびHCl−H2O2を含むエツチン
グ液で軽くエツチングしたのち、約2nｍの薄
い酸化膜（第１１図Ｋ８８）をN2希釈O2中で
850℃、120分の酸化により形成し、引き続いて
CVD法により、約50nｍのSi3N4膜９０を形成
する。ここで、形成したSi3N4膜の形成法も前
に触れたような各種の方法で比較したが、最終
的には、後で述べる高温のH2アニールにより、
いずれの場合も問題のない特性を得ることがで
きた。
６をマスクとして（つまり、この場合のSiO2
が高濃度にドープされた第１層polySiのエツチ
ングを防止している）、露出したSi基板表面を
NH3−H2O2およびHCl−H2O2を含むエツチン
グ液で軽くエツチングしたのち、約2nｍの薄
い酸化膜（第１１図Ｋ８８）をN2希釈O2中で
850℃、120分の酸化により形成し、引き続いて
CVD法により、約50nｍのSi3N4膜９０を形成
する。ここで、形成したSi3N4膜の形成法も前
に触れたような各種の方法で比較したが、最終
的には、後で述べる高温のH2アニールにより、
いずれの場合も問題のない特性を得ることがで
きた。
この後、このSi3N4膜９０上にpolySi（第２
層目）を約0.3μｍ堆積した後、ホトエツチング
法により加工し、第２層（第２の）polySiゲー
ト（第１１図Ｌ９１）を形成する。引き続い
て、第２層polySi９１をマスクとして、１×
1016cm-2、90KeVでリンイオンをシリコン基板
内に打込みソース、ドレイン等のＮ型半導体領
域（92〜100）を形成し、同時に第２層polySi
９１にもリンをドーピングした。この際、第１
層のpolySi８３，９４は、すでにリンがドープ
され、結晶粒が増大しているため、リンイオン
の打込みにより、第１層polySi下のSi基板表面
に、リンが打込まれる危険があるが、上記した
ように、第１層polySi上には、約140nｍの
SiO2膜８５，８６と、50nｍのSi3N4膜９０が
形成されているため、この危険性は除かれる。
層目）を約0.3μｍ堆積した後、ホトエツチング
法により加工し、第２層（第２の）polySiゲー
ト（第１１図Ｌ９１）を形成する。引き続い
て、第２層polySi９１をマスクとして、１×
1016cm-2、90KeVでリンイオンをシリコン基板
内に打込みソース、ドレイン等のＮ型半導体領
域（92〜100）を形成し、同時に第２層polySi
９１にもリンをドーピングした。この際、第１
層のpolySi８３，９４は、すでにリンがドープ
され、結晶粒が増大しているため、リンイオン
の打込みにより、第１層polySi下のSi基板表面
に、リンが打込まれる危険があるが、上記した
ように、第１層polySi上には、約140nｍの
SiO2膜８５，８６と、50nｍのSi3N4膜９０が
形成されているため、この危険性は除かれる。
(M) 次に、第２層polySi９１の下に形成されて
いるSi3N4膜９０をマスクとして第２層polySi
９１，８４をウエツトな雰囲気で例えば850℃
10分間選択酸化した後、この酸化膜１０２をマ
スクとして、Si3N4膜を選択的に除去する。つ
まり、高濃度にドープされた第２層polySiを上
の酸化膜でSi3N4エツチング液から保護してい
る。この状態では、第２層polySiゲートとソー
ス又はドレイン間の耐圧（ゲート耐圧）が悪い
ため、この後、850℃、30分間ウエツト雰囲気
中で酸化処理を行ない、第２層polySiゲートの
ゲート耐圧を向上させるとともに、第１層
polySi８３，８４ゲートの端部の形状を改善
し、耐圧を向上させている。この状態では、第
１１図Ｍに示すように、第１層polySi層８３，
８４上に、約0.3μｍのSiO2膜８５，８６が、第
２層polySi層９１およびソース、ドレインn+拡
散層上には約0.2μｍのSiO2膜１０２，１０４〜
１１２が形成されている。
いるSi3N4膜９０をマスクとして第２層polySi
９１，８４をウエツトな雰囲気で例えば850℃
10分間選択酸化した後、この酸化膜１０２をマ
スクとして、Si3N4膜を選択的に除去する。つ
まり、高濃度にドープされた第２層polySiを上
の酸化膜でSi3N4エツチング液から保護してい
る。この状態では、第２層polySiゲートとソー
ス又はドレイン間の耐圧（ゲート耐圧）が悪い
ため、この後、850℃、30分間ウエツト雰囲気
中で酸化処理を行ない、第２層polySiゲートの
ゲート耐圧を向上させるとともに、第１層
polySi８３，８４ゲートの端部の形状を改善
し、耐圧を向上させている。この状態では、第
１１図Ｍに示すように、第１層polySi層８３，
８４上に、約0.3μｍのSiO2膜８５，８６が、第
２層polySi層９１およびソース、ドレインn+拡
散層上には約0.2μｍのSiO2膜１０２，１０４〜
１１２が形成されている。
上記したように、ポリシリコンの如き高温に
耐える材料をゲート電極として第１１図Ｊ、Ｋ
のようにMOS素子を形成したのち、低温酸化
法によりこのゲート電極に酸化膜を形成し、Si
基板（ウエル）上の薄いSiO2膜を除去し、改
めて基板上にSiO2膜を形成し、その上にSi3N4
膜を設け更にその上に部分的にポリSiのゲート
電極を形成し、上記Si3N4膜をマスクとしてポ
リSiゲート表面を酸化して酸化膜を形成し、こ
の酸化膜をマスクとしてSi3N4膜を除去して第
１１図Ｍに示す如きMNOS素子を形成すると
いう方法を採用することによつて、MOSより
も後にMNOS素子が形成されるためMNOS素
子の特性の劣化が少なくなる。又、選択酸化法
を適用してMOS又はMNOSのゲートを酸化膜
で覆うため層間耐圧又は層間容量等で好ましい
特性をもつたものが得られる。
耐える材料をゲート電極として第１１図Ｊ、Ｋ
のようにMOS素子を形成したのち、低温酸化
法によりこのゲート電極に酸化膜を形成し、Si
基板（ウエル）上の薄いSiO2膜を除去し、改
めて基板上にSiO2膜を形成し、その上にSi3N4
膜を設け更にその上に部分的にポリSiのゲート
電極を形成し、上記Si3N4膜をマスクとしてポ
リSiゲート表面を酸化して酸化膜を形成し、こ
の酸化膜をマスクとしてSi3N4膜を除去して第
１１図Ｍに示す如きMNOS素子を形成すると
いう方法を採用することによつて、MOSより
も後にMNOS素子が形成されるためMNOS素
子の特性の劣化が少なくなる。又、選択酸化法
を適用してMOS又はMNOSのゲートを酸化膜
で覆うため層間耐圧又は層間容量等で好ましい
特性をもつたものが得られる。
このようにしてMNOS素子が形成されるが、
第１１図Ｌ及びＭに対応してMNOS素子形成
部及びMOS素子形成部を拡大断面図を用いて
描くと第３０図乃至第３３図のようになる。即
ち、第３０図のように、10nｍ以下という極め
て薄いSiO2膜８８の上に被着形成されたSi3N4
膜９０上に部分的にポリシリコン層９１が形成
され、このポリシリコン層をマスクとして基板
表面内にソース・ドレイン形成用不純物が導入
され、次いで第３１図に示すようにSi3N4膜を
マスクとしてこのポリシリコン層９１の表面が
酸化されその表面に比較的厚い酸化膜（SiO2）
１０２が形成される。更に第３２図のように、
この形成された酸化膜１０２をマスクとして
Si3N4膜９０が部分的にエツチング除去され
る。この時薄いSiO2膜８８も基板表面より除
去されるが、第３３図に示すように酸化性雰囲
気中で加熱処理して露出されたソース・ドレイ
ン領域の表面に酸化膜（SiO2）１０４，１０
５を形成する。ゲート電極材料とSi3N4膜エツ
チング液（又はガス）の組み合せによつては、
ゲート電極もエツチングされるおそれがある
が、上記のようにゲート電極をパターニングし
た後Si3N4膜をマスクとして酸化しゲート電極
を酸化膜で覆いこの酸化膜をマスクとして
Si3N4膜をエツチングするので、ゲート電極材
料がSi3N4エツチング液によつてエツチされる
場合にもこの方法で微細なゲート電極を保護す
ることができる。又、第３３図に示すようにポ
リシリコン層９１上のSiO2膜１０２とシリコ
ン基板（ウエル）表面に形成されるSiO2膜１
０４，１０５とでSi3N4膜９０が完全に覆われ
るので、このように十分な酸化処理を施こすこ
とによつて、所謂プロテクテツドゲート
（protected gate）の構造を自己整合的に形成
することができるので、MNOS素子ゲート耐
圧を向上することができ、又、寄生容量を小さ
くすることができる等の効果がある。
第１１図Ｌ及びＭに対応してMNOS素子形成
部及びMOS素子形成部を拡大断面図を用いて
描くと第３０図乃至第３３図のようになる。即
ち、第３０図のように、10nｍ以下という極め
て薄いSiO2膜８８の上に被着形成されたSi3N4
膜９０上に部分的にポリシリコン層９１が形成
され、このポリシリコン層をマスクとして基板
表面内にソース・ドレイン形成用不純物が導入
され、次いで第３１図に示すようにSi3N4膜を
マスクとしてこのポリシリコン層９１の表面が
酸化されその表面に比較的厚い酸化膜（SiO2）
１０２が形成される。更に第３２図のように、
この形成された酸化膜１０２をマスクとして
Si3N4膜９０が部分的にエツチング除去され
る。この時薄いSiO2膜８８も基板表面より除
去されるが、第３３図に示すように酸化性雰囲
気中で加熱処理して露出されたソース・ドレイ
ン領域の表面に酸化膜（SiO2）１０４，１０
５を形成する。ゲート電極材料とSi3N4膜エツ
チング液（又はガス）の組み合せによつては、
ゲート電極もエツチングされるおそれがある
が、上記のようにゲート電極をパターニングし
た後Si3N4膜をマスクとして酸化しゲート電極
を酸化膜で覆いこの酸化膜をマスクとして
Si3N4膜をエツチングするので、ゲート電極材
料がSi3N4エツチング液によつてエツチされる
場合にもこの方法で微細なゲート電極を保護す
ることができる。又、第３３図に示すようにポ
リシリコン層９１上のSiO2膜１０２とシリコ
ン基板（ウエル）表面に形成されるSiO2膜１
０４，１０５とでSi3N4膜９０が完全に覆われ
るので、このように十分な酸化処理を施こすこ
とによつて、所謂プロテクテツドゲート
（protected gate）の構造を自己整合的に形成
することができるので、MNOS素子ゲート耐
圧を向上することができ、又、寄生容量を小さ
くすることができる等の効果がある。
また、第３０図乃至第３３図より理解される
ように、同一半導体基板上にMNOS素子MOS
素子との両素子を形成し、MNOS素子のゲー
ト下にのみSi3N4膜９０を残すことにより、上
記の如くMNOS素子のゲート耐圧を向上させ
るために行なう酸化処理で第３３図に示すよう
にMOS素子のゲート電極の端部も酸化され逆
ひさし構造とすることができMOS素子のゲー
ト耐圧をも向上せしめることができるので、結
果として両タイプの素子のゲート耐圧を向上で
きる。
ように、同一半導体基板上にMNOS素子MOS
素子との両素子を形成し、MNOS素子のゲー
ト下にのみSi3N4膜９０を残すことにより、上
記の如くMNOS素子のゲート耐圧を向上させ
るために行なう酸化処理で第３３図に示すよう
にMOS素子のゲート電極の端部も酸化され逆
ひさし構造とすることができMOS素子のゲー
ト耐圧をも向上せしめることができるので、結
果として両タイプの素子のゲート耐圧を向上で
きる。
(N) 次に、第１１図Ｍの工程を終えたあとホト
エツチング法により、第１１図Ｎのように上記
の各酸化膜で、後でその下のn+層あるいは
polySi層と伝気的な接続をとる必要がある場
合、例えば（106、112）および、ｐ型ウエルと
コンタクトをとる必要のある所定の部分例えば
（110、111）のSiO2膜をエツチング除去する。
この場合、約0.3μｍのSiO2膜エツチングを行な
うため、ｐ型ウエルとコンタクトをとる部分の
酸化膜は、一部エツチングされるだけで、約
0.3μｍのSiO2膜が残つている。
エツチング法により、第１１図Ｎのように上記
の各酸化膜で、後でその下のn+層あるいは
polySi層と伝気的な接続をとる必要がある場
合、例えば（106、112）および、ｐ型ウエルと
コンタクトをとる必要のある所定の部分例えば
（110、111）のSiO2膜をエツチング除去する。
この場合、約0.3μｍのSiO2膜エツチングを行な
うため、ｐ型ウエルとコンタクトをとる部分の
酸化膜は、一部エツチングされるだけで、約
0.3μｍのSiO2膜が残つている。
(O) この後、上記工程で用いたホトレジスト膜
を除去したのちCVD法により、P2O2濃度約１
モルのフオスフオシリケートガラス（以下リン
ガラスと称す）２０を堆積し、この後、H2雰
囲気で、900℃、20分の熱処理を行ない、リン
ガラスの緻密化、およびMNOS素子の特性改
善を行なう。
を除去したのちCVD法により、P2O2濃度約１
モルのフオスフオシリケートガラス（以下リン
ガラスと称す）２０を堆積し、この後、H2雰
囲気で、900℃、20分の熱処理を行ない、リン
ガラスの緻密化、およびMNOS素子の特性改
善を行なう。
この後、上に記したようなn+層、polySi層お
よびｐ型ウエル層などと、電気的な接続をとる
必要がある領域上のリンガラスをホトエツチン
グ法により除去する。この際、光にあけた酸化
膜の穴１１４〜１１８と、このリンガラスの穴
が少なくとも１部の領域を共有するようにし、
その部分のSi基板表面、あるいはpolySi表面を
露出する。この状態では、ｐ型ウエルとコンタ
クトをとる部分（116、117、60）には、光のエ
ツチング時のオーバーエツチングによりわずか
に膜厚が減少するものの、依然として、約0.2μ
ｍ程度のSiO2膜が残つているため、さらに、
ホトエツチング法により、先にあけたリンガラ
スの穴の内側にホトレジストの穴がくるように
して、残つた約0.2μｍのSiO2膜をエツチング除
去する。
よびｐ型ウエル層などと、電気的な接続をとる
必要がある領域上のリンガラスをホトエツチン
グ法により除去する。この際、光にあけた酸化
膜の穴１１４〜１１８と、このリンガラスの穴
が少なくとも１部の領域を共有するようにし、
その部分のSi基板表面、あるいはpolySi表面を
露出する。この状態では、ｐ型ウエルとコンタ
クトをとる部分（116、117、60）には、光のエ
ツチング時のオーバーエツチングによりわずか
に膜厚が減少するものの、依然として、約0.2μ
ｍ程度のSiO2膜が残つているため、さらに、
ホトエツチング法により、先にあけたリンガラ
スの穴の内側にホトレジストの穴がくるように
して、残つた約0.2μｍのSiO2膜をエツチング除
去する。
リンガラスとSiO2膜の二層膜にコンタクト
用の穴をあける場合、リンガラスのエツチング
速度が早くSiO2のエツチング速度が遅いため
二層膜を一度に穴あけを行なうと穴の寸法が大
きくなつたり、或いはホトレジストとリンガラ
スの密着性が悪くなる等加工上の問題がある
が、上述の第１１図Ｎ及び第１１図Ｏの説明及
び部分拡大図第３４図乃至第３６図より判るよ
うに、先ず基板表面上のSiO2膜１０５にコン
タクト用マスクを用いてエツチングにより穴あ
け１１９を行ない、この後リンガラス１２０を
堆積させ、次に少なくとも上記コンタクト用穴
１１９の一部を共有する形でリンガラス層１２
０に穴あけを行ない孔部１２５を設けるように
することによつて、該穴あけが設計値に対して
より精度よく行なうことができる。なお、第３
６図ではリンガラスの穴部１２５がSiO2膜の
穴部１１９より少しずれた形態を図示している
が、アルミニウム等の金属配線の段切れを防止
するためにはSiO2膜の穴部１１９を全て更に
望ましくはSiO2膜の端部表面までも露出する
ようにリンガラスの穴部１２５を形成した方が
望ましい。
用の穴をあける場合、リンガラスのエツチング
速度が早くSiO2のエツチング速度が遅いため
二層膜を一度に穴あけを行なうと穴の寸法が大
きくなつたり、或いはホトレジストとリンガラ
スの密着性が悪くなる等加工上の問題がある
が、上述の第１１図Ｎ及び第１１図Ｏの説明及
び部分拡大図第３４図乃至第３６図より判るよ
うに、先ず基板表面上のSiO2膜１０５にコン
タクト用マスクを用いてエツチングにより穴あ
け１１９を行ない、この後リンガラス１２０を
堆積させ、次に少なくとも上記コンタクト用穴
１１９の一部を共有する形でリンガラス層１２
０に穴あけを行ない孔部１２５を設けるように
することによつて、該穴あけが設計値に対して
より精度よく行なうことができる。なお、第３
６図ではリンガラスの穴部１２５がSiO2膜の
穴部１１９より少しずれた形態を図示している
が、アルミニウム等の金属配線の段切れを防止
するためにはSiO2膜の穴部１１９を全て更に
望ましくはSiO2膜の端部表面までも露出する
ようにリンガラスの穴部１２５を形成した方が
望ましい。
(P) 次に、上記で使用したホトレジストを除去
したのち、全面にAl蒸着膜を約300℃で形成す
る。膜厚は約0.8μｍである。
したのち、全面にAl蒸着膜を約300℃で形成す
る。膜厚は約0.8μｍである。
次にホトエツチング法により、第１１図Ｏに
示すように上記Al膜に配線パターンを形成し
てアルミニウム電極又は配線部１２１，１２
２，１２３，１２４を形成し、ホトレジストを
除去したのち、上記Alとn+、polySiあるいは
ｐ型ウエルとのコンタクトを確実にとるため、
および表面準位を減少するため、H2雰囲気で
約450℃60分の熱処理を行なう。
示すように上記Al膜に配線パターンを形成し
てアルミニウム電極又は配線部１２１，１２
２，１２３，１２４を形成し、ホトレジストを
除去したのち、上記Alとn+、polySiあるいは
ｐ型ウエルとのコンタクトを確実にとるため、
および表面準位を減少するため、H2雰囲気で
約450℃60分の熱処理を行なう。
異常詳細に説明した(A)乃至（Ｐ）の工程を終る
ことによつて、第１１図Ｏに示すように、ゲート
電極９１を有するMNOS素子、ゲート電極８３
を有するエンハンスメント型のMOS素子、ゲー
ト電極８４を有するデブリーシヨン型のMOS素
子と共に、特別なホトマスクを増加せずに半導体
領域９７，１１，１からなるNPN型バイポーラ
トランジスタを一枚の半導体基板１内及びその上
に形成することができる。なお、同図中１２１は
EMOS素子のソース又はドレイン電極を、１２
２はバイポーラトランジスタのエミツタ電極を、
１２３は同トランジスタのベース電極及びｐ型ウ
エル領域11の電極を、１２４は領域２２及び基板
の電極を構成している。
ことによつて、第１１図Ｏに示すように、ゲート
電極９１を有するMNOS素子、ゲート電極８３
を有するエンハンスメント型のMOS素子、ゲー
ト電極８４を有するデブリーシヨン型のMOS素
子と共に、特別なホトマスクを増加せずに半導体
領域９７，１１，１からなるNPN型バイポーラ
トランジスタを一枚の半導体基板１内及びその上
に形成することができる。なお、同図中１２１は
EMOS素子のソース又はドレイン電極を、１２
２はバイポーラトランジスタのエミツタ電極を、
１２３は同トランジスタのベース電極及びｐ型ウ
エル領域11の電極を、１２４は領域２２及び基板
の電極を構成している。
第１５図は、リンガラス層を形成する前のメモ
リアレイの平面図を示し、第１６図は、アルミニ
ウム配線を形成した後のメモリアレイの平面図を
示している。また第１７図、第１８図及び第１９
図は、それぞれ第１６図の平面のＡ−Ａ視断面、
Ｂ−Ｂ視断面及びＣ−Ｃ視断面を示している。
リアレイの平面図を示し、第１６図は、アルミニ
ウム配線を形成した後のメモリアレイの平面図を
示している。また第１７図、第１８図及び第１９
図は、それぞれ第１６図の平面のＡ−Ａ視断面、
Ｂ−Ｂ視断面及びＣ−Ｃ視断面を示している。
メモリアレイは、ｎ型シリコン基板１上に形成
されたＰ型ウエル領域１０ａ上に形成されてい
る。
されたＰ型ウエル領域１０ａ上に形成されてい
る。
第１５図において、メモリセルのMNOS及び
スイツチ用MISFETのソース領域、ドレイン領
域及びチヤンネル領域とされる部分は一点鎖線で
区画されて示されている。上記の一点鎖線で囲ま
れた区域CH１，CH２以外のＰ型ウエル領域10a
の表面には、厚いシリコン酸化膜６０が形成され
ている。
スイツチ用MISFETのソース領域、ドレイン領
域及びチヤンネル領域とされる部分は一点鎖線で
区画されて示されている。上記の一点鎖線で囲ま
れた区域CH１，CH２以外のＰ型ウエル領域10a
の表面には、厚いシリコン酸化膜６０が形成され
ている。
上記Ｐ型ウエル領域10aの表面には、シリコン
酸化膜を介して上記区域CH１，CH２を横切る
方向に、メモリセルのスイツチ用MISFETのゲ
ート電極とされかつ第１のワード線とされる複数
の多結晶シリコン層Ｗ１１，Ｗ２１，Ｗ３１，Ｗ
４１が配置されている。
酸化膜を介して上記区域CH１，CH２を横切る
方向に、メモリセルのスイツチ用MISFETのゲ
ート電極とされかつ第１のワード線とされる複数
の多結晶シリコン層Ｗ１１，Ｗ２１，Ｗ３１，Ｗ
４１が配置されている。
同様に、メモリセルのMNOSのゲート電極と
されかつ第２ワード線とされる複数の多結晶シリ
コン層Ｗ１２，Ｗ２２，Ｗ３２，Ｗ４２が配置さ
れている。
されかつ第２ワード線とされる複数の多結晶シリ
コン層Ｗ１２，Ｗ２２，Ｗ３２，Ｗ４２が配置さ
れている。
上記各多結晶シリコン層で覆われていない区域
CH１，CH２におけるＰ型ウエル領域10aの表面
には、前記の第１１図をもつて説明したような製
法によりｎ型不純物が導入され、MNOS及びス
イツチ用MISFETのソース及びドレイン領域と
するためのn+型領域が形成されている。
CH１，CH２におけるＰ型ウエル領域10aの表面
には、前記の第１１図をもつて説明したような製
法によりｎ型不純物が導入され、MNOS及びス
イツチ用MISFETのソース及びドレイン領域と
するためのn+型領域が形成されている。
区域CH１内において、n+型領域92a、多結晶
シリコン層Ｗ１１，Ｗ１２及びn+型領域９２ａ、
第１のメモリセルを構成する。すなわち、n+型
領域９２ａは、スイツチングMISFETのドレイ
ン領域を構成し、多結晶シリコン層Ｗ１１はその
ゲート電極を構成する。また、多結晶シリコン層
Ｗ１２MNOのＳゲート電極を構成し、n+型領域
９４ａはそのソース領域を構成する。
シリコン層Ｗ１１，Ｗ１２及びn+型領域９２ａ、
第１のメモリセルを構成する。すなわち、n+型
領域９２ａは、スイツチングMISFETのドレイ
ン領域を構成し、多結晶シリコン層Ｗ１１はその
ゲート電極を構成する。また、多結晶シリコン層
Ｗ１２MNOのＳゲート電極を構成し、n+型領域
９４ａはそのソース領域を構成する。
上記区域CH１内において、上記第１のメモリ
セルに隣接するn+型領域92b、多結晶シリコン層
Ｗ２１，Ｗ２２及びn+型領域94bは第２のメモリ
セルを構成する。すなわち、上記９２ｂ，Ｗ２
１，Ｗ２２及び９４ｂはそれぞれスイツチ用
MISFETのドレイ領域、そのゲート電極、
MNOSのゲート電極及びそのソース領域を構成
する。
セルに隣接するn+型領域92b、多結晶シリコン層
Ｗ２１，Ｗ２２及びn+型領域94bは第２のメモリ
セルを構成する。すなわち、上記９２ｂ，Ｗ２
１，Ｗ２２及び９４ｂはそれぞれスイツチ用
MISFETのドレイ領域、そのゲート電極、
MNOSのゲート電極及びそのソース領域を構成
する。
同様に、上記区域CH１内において、９４ｃ，
Ｗ３２，Ｗ３１，９２ｃは第３のメモリセルを構
成し、９２ｄ，Ｗ４１，Ｗ４２，９４ｄは第４の
メモリセルを構成している。
Ｗ３２，Ｗ３１，９２ｃは第３のメモリセルを構
成し、９２ｄ，Ｗ４１，Ｗ４２，９４ｄは第４の
メモリセルを構成している。
上記区域CH１の隣りの区域内においても記号
を付していないが第１ないし第４のメモリセルが
構成されている。
を付していないが第１ないし第４のメモリセルが
構成されている。
上記区域CH１内に形成された各メモリセル
は、第１のメモリセル列を構成し、同様に区域
CH２内に形成された各メモリセルは第２のメモ
リセル列を構成する。
は、第１のメモリセル列を構成し、同様に区域
CH２内に形成された各メモリセルは第２のメモ
リセル列を構成する。
第１ワード先としての多結晶シリコン層Ｗ１１
は、第１５図のように、厚いシリコ酸化膜６０上
において多結晶シリコン層Ｗ１２の下を横切つて
延びる延長部分Ｗ１１ａないしＷ１１ｃを持つて
いる。
は、第１５図のように、厚いシリコ酸化膜６０上
において多結晶シリコン層Ｗ１２の下を横切つて
延びる延長部分Ｗ１１ａないしＷ１１ｃを持つて
いる。
上記多結晶シリコン層Ｗ１２は、前記のように
第２ワード線を構成するので、記憶情報の書き込
み時に＋25Vのような高電圧を受けることにな
る。そのため、多結晶シリコン層Ｗ１２の下のＰ
型ウエル領域１０ａの表面に寄生チヤンネルが誘
起されることが有る。多結晶シリコン層Ｗ１１
は、第１ワード線を構成し、前記の＋5Vのよう
な低電圧系の信号を受ける。従つて、上記多結晶
シリコン層Ｗ１２の下のＰ型ウエル領域１０ａの
表面に誘起される上記寄生チヤンネルは、上記多
結晶シリコン層Ｗ１１の延長部Ｗ１１ａないしＷ
１１ｃ下においてそれぞれ遮断されることにな
る。
第２ワード線を構成するので、記憶情報の書き込
み時に＋25Vのような高電圧を受けることにな
る。そのため、多結晶シリコン層Ｗ１２の下のＰ
型ウエル領域１０ａの表面に寄生チヤンネルが誘
起されることが有る。多結晶シリコン層Ｗ１１
は、第１ワード線を構成し、前記の＋5Vのよう
な低電圧系の信号を受ける。従つて、上記多結晶
シリコン層Ｗ１２の下のＰ型ウエル領域１０ａの
表面に誘起される上記寄生チヤンネルは、上記多
結晶シリコン層Ｗ１１の延長部Ｗ１１ａないしＷ
１１ｃ下においてそれぞれ遮断されることにな
る。
その結果、区域CH１とCH２とにおけるメモ
リセル相互が、寄生チヤンネルによつて電気的に
結合し、その結果、選択すべきメモリセルに情報
の書き込みが行なわれなくなるというような望ま
しくない動作を防ぐことができる。
リセル相互が、寄生チヤンネルによつて電気的に
結合し、その結果、選択すべきメモリセルに情報
の書き込みが行なわれなくなるというような望ま
しくない動作を防ぐことができる。
上記第１５図のメモリアレイの表面に、前記第
１１図で説明した製法によりリンガラス層１２０
が形成され、次いでこのリンガラス層１２０及び
その下の酸化膜が選択的に除去され、上記n+型
領域を露出する開孔CNT１ないしＣ５（第６図
参照）が設けられる。
１１図で説明した製法によりリンガラス層１２０
が形成され、次いでこのリンガラス層１２０及び
その下の酸化膜が選択的に除去され、上記n+型
領域を露出する開孔CNT１ないしＣ５（第６図
参照）が設けられる。
次いでアルミニウムの蒸着及びその選択エツチ
ングが行なわれ、第１６図のように、アルミニウ
ム配線層ED１，ED２，Ｄ１及びＤ２が形成され
る。
ングが行なわれ、第１６図のように、アルミニウ
ム配線層ED１，ED２，Ｄ１及びＤ２が形成され
る。
上記配線層ED１は、それぞれ上記開孔CNT
１，CNT３及びCNT５において、第１ないし第
４のメモリセルにおけるMNOSのソース領域と
してのn+領域９４ａ、94b、94c及び94d（第１５
図参照）に接触する。従つて、この配線層ED１
は、メモリアレイの基準電位線を構成する。
１，CNT３及びCNT５において、第１ないし第
４のメモリセルにおけるMNOSのソース領域と
してのn+領域９４ａ、94b、94c及び94d（第１５
図参照）に接触する。従つて、この配線層ED１
は、メモリアレイの基準電位線を構成する。
配線層Ｄ１は、それぞれ上記開孔CNT２及び
CNT４において、第１ないし第４のメモリセル
におけるスイツチ用MISFETのドレイン領域と
してのn+型領域９２ａ，９２ｂ，９２ｃ及び９
２ｄに接触する。従つて、この配線Ｄ１は、メモ
リアレイのデイジツト線を構成する。
CNT４において、第１ないし第４のメモリセル
におけるスイツチ用MISFETのドレイン領域と
してのn+型領域９２ａ，９２ｂ，９２ｃ及び９
２ｄに接触する。従つて、この配線Ｄ１は、メモ
リアレイのデイジツト線を構成する。
同様に、配線層ED２，Ｃ２はそれぞれ他の基
準電位線、デイジツト線を構成する。
準電位線、デイジツト線を構成する。
上記のメモリアレイは、第１５図のように、同
一メモリ列内のメモリセルにおけるMNOSとス
イツチング用MISFETとの配列を交互に反転さ
せている。従つて、例えば９２ａと９２ｂ，９４
ｂと９４ｃのように隣り合うメモリセルのn+型
領域を共通化でき、それぞれのメモリセルのため
のn+型領域をそれぞれ独立に形成するような場
合に比べて列方向の寸法を小さくすることができ
る。
一メモリ列内のメモリセルにおけるMNOSとス
イツチング用MISFETとの配列を交互に反転さ
せている。従つて、例えば９２ａと９２ｂ，９４
ｂと９４ｃのように隣り合うメモリセルのn+型
領域を共通化でき、それぞれのメモリセルのため
のn+型領域をそれぞれ独立に形成するような場
合に比べて列方向の寸法を小さくすることができ
る。
また、第１６図のように、メモリセルを形成す
る区域CH１，CH２上も配線領域となるようア
ルミニウム配線層ED１，ED２，Ｄ１，Ｄ２を上
記区域CH１，CH２が延びる方向に対し傾斜さ
せているので、配線領域を上記区域に対して独立
に設定するような場合に比べて行方向、すなわ
ち、紙面の横方向の寸法を小さくすることができ
る。
る区域CH１，CH２上も配線領域となるようア
ルミニウム配線層ED１，ED２，Ｄ１，Ｄ２を上
記区域CH１，CH２が延びる方向に対し傾斜さ
せているので、配線領域を上記区域に対して独立
に設定するような場合に比べて行方向、すなわ
ち、紙面の横方向の寸法を小さくすることができ
る。
加えて、基準電位線及びデイジツト線として
n+型半導体配線領域などの半導体を使用するの
でなく図示のようにアルミニウム配線層を使用す
るので、その抵抗を充分小さくできる。配線抵抗
の減少により、上記のメモリアレイは高速度で動
作することができるようになる。
n+型半導体配線領域などの半導体を使用するの
でなく図示のようにアルミニウム配線層を使用す
るので、その抵抗を充分小さくできる。配線抵抗
の減少により、上記のメモリアレイは高速度で動
作することができるようになる。
第２０図は、リンガラス層を形成する前の単位
のＸデコーダのパターンを示しており、第２１図
は上記第２０図に対応した部分のアルミニウム配
線層を形成した後のパターンを示している。
のＸデコーダのパターンを示しており、第２１図
は上記第２０図に対応した部分のアルミニウム配
線層を形成した後のパターンを示している。
単位Ｘデコーダのそれぞれがメモリアレイのメ
モリセル行と対応して設けられるので、単位Ｘデ
コーダのそれぞれは、上記メモリセル行のピツチ
を増加させないように考慮される。そのために、
特に制限されないが、以下説明するように、第２
０図、第２１図においては、２つの単位Ｘデコー
ダの組合せが実質的に１つの単位とされる。
モリセル行と対応して設けられるので、単位Ｘデ
コーダのそれぞれは、上記メモリセル行のピツチ
を増加させないように考慮される。そのために、
特に制限されないが、以下説明するように、第２
０図、第２１図においては、２つの単位Ｘデコー
ダの組合せが実質的に１つの単位とされる。
第２０図において、Ｘデコーダは、ｎ型シリコ
ン基板１上に形成されたＰ型ウエル領域１１上に
形成される。各MISFETを形成するための領域
は、同図において一点鎖線で囲まれている。上記
領域以外のＰ型ウエル領域１１の表面は、前記と
同様に厚いシリコン酸化膜６０が形成されてい
る。
ン基板１上に形成されたＰ型ウエル領域１１上に
形成される。各MISFETを形成するための領域
は、同図において一点鎖線で囲まれている。上記
領域以外のＰ型ウエル領域１１の表面は、前記と
同様に厚いシリコン酸化膜６０が形成されてい
る。
上記シリコン酸化膜６０及び上記一点鎖線で囲
まれた領域上のゲート酸化膜上には、打点と実線
との組合せで示したようえなパターンの第１層目
の多結晶シリコン層Ｗ１１，Ｗ２１，ａ０，ａ
０′，ａ１，ａ１′が形成されている。上記一点鎖
線で囲まれた領域のうち、上記多結晶シリコン層
下以外において前記の第１１図の製法によりn+
型領域が形成されている。
まれた領域上のゲート酸化膜上には、打点と実線
との組合せで示したようえなパターンの第１層目
の多結晶シリコン層Ｗ１１，Ｗ２１，ａ０，ａ
０′，ａ１，ａ１′が形成されている。上記一点鎖
線で囲まれた領域のうち、上記多結晶シリコン層
下以外において前記の第１１図の製法によりn+
型領域が形成されている。
第２０図において、左下りの斜線の付けられた
部分の多結晶シリコン層の下には、エンハンスメ
ント型MISFETのチヤンネル領域が形成される
ことを意味しており、左下り及び右下りの２つの
斜線が組合されて付けられた部分の多結晶シリコ
ン層の下には、デイプレツシヨン型MISFETの
チヤンネル領域が形成されることを意味してい
る。
部分の多結晶シリコン層の下には、エンハンスメ
ント型MISFETのチヤンネル領域が形成される
ことを意味しており、左下り及び右下りの２つの
斜線が組合されて付けられた部分の多結晶シリコ
ン層の下には、デイプレツシヨン型MISFETの
チヤンネル領域が形成されることを意味してい
る。
第２０図の紙面の上半分の部分においてn+型
領域VCCaと多結晶シリコン層Ｗ１１とn+型領域
Ｗ１１ｂとによつてデイプレツシヨン型
MISFETQ３が構成され、n+型領域Ｗ１１ｃと多
結晶シリコン層ａ０′とn+型領域GNDaとによつ
てエンハンスメント型MISFETQ４が構成され、
n+型領域Ｗ１１ｃと多結晶シリコン層ａ１′とn+
型領域GNDbとによつてエンハンスメント型
MISFETQ５が構成されている。
領域VCCaと多結晶シリコン層Ｗ１１とn+型領域
Ｗ１１ｂとによつてデイプレツシヨン型
MISFETQ３が構成され、n+型領域Ｗ１１ｃと多
結晶シリコン層ａ０′とn+型領域GNDaとによつ
てエンハンスメント型MISFETQ４が構成され、
n+型領域Ｗ１１ｃと多結晶シリコン層ａ１′とn+
型領域GNDbとによつてエンハンスメント型
MISFETQ５が構成されている。
第２０図の紙面の下半分の部分において同様な
MISFETQ３′，Ｑ４′及びＱ５′が構成される。
MISFETQ３′，Ｑ４′及びＱ５′が構成される。
上記第２０図のデコーダの表面には第２１図の
ようにリンガラス層１２０が形成され、次いでこ
のリンガラス層及びその下の酸化膜に選択エツチ
ングにより開孔が設けられる。
ようにリンガラス層１２０が形成され、次いでこ
のリンガラス層及びその下の酸化膜に選択エツチ
ングにより開孔が設けられる。
アルミニウム蒸着及びその選択エツチングによ
り第２１図のように各種のアルミニウム配線層が
形成される。なお、図において、上記リンガラス
層及び酸化膜等の絶縁膜に設けられた開孔が×印
によつて示されている。従つて上記×印部分にお
いて上記各アルミニウム配線層はその下の多結晶
シリコン層もしくは半導体領域に接触する。
り第２１図のように各種のアルミニウム配線層が
形成される。なお、図において、上記リンガラス
層及び酸化膜等の絶縁膜に設けられた開孔が×印
によつて示されている。従つて上記×印部分にお
いて上記各アルミニウム配線層はその下の多結晶
シリコン層もしくは半導体領域に接触する。
第２１図において、配線層Ｗ１１ａは、短絡用
の配線層であり、MISFETQ３（第２０図参照）
のゲート電極としての多結晶シリコン層Ｗ１１と
そのソース領域及び前記MISFETQ４，Ｑ５の共
通のドレイン領域としてのn+型領域Ｗ１１ｂと
を短絡している。配線層VCCは電源用の配線層
であり、MISFETQ３及びＱ３′（第２０図参照）
の共通ドレイン領域としてのn+型領域VCCaに接
触している。配線層GNDは接地用の配線層であ
り、MISFETQ４，Ｑ４′の共通ソース領域とし
てのn+型領域GNDaに接触している。なお、第
２０図のように、MISFETQ５，Ｑ５′の共通ソ
ース領域としてのn+型領域GNDbは上記n+型領
域GNDaに連続している。
の配線層であり、MISFETQ３（第２０図参照）
のゲート電極としての多結晶シリコン層Ｗ１１と
そのソース領域及び前記MISFETQ４，Ｑ５の共
通のドレイン領域としてのn+型領域Ｗ１１ｂと
を短絡している。配線層VCCは電源用の配線層
であり、MISFETQ３及びＱ３′（第２０図参照）
の共通ドレイン領域としてのn+型領域VCCaに接
触している。配線層GNDは接地用の配線層であ
り、MISFETQ４，Ｑ４′の共通ソース領域とし
てのn+型領域GNDaに接触している。なお、第
２０図のように、MISFETQ５，Ｑ５′の共通ソ
ース領域としてのn+型領域GNDbは上記n+型領
域GNDaに連続している。
配線層ａ０と０は、互いに逆相のアドレス信
号を受ける対の配線層であり、そのうちの選択さ
れた一方、すなわち図示の場合ａ０が多結晶シリ
コン層ａ０′に接触し、またａ０″に接触してい
る。
号を受ける対の配線層であり、そのうちの選択さ
れた一方、すなわち図示の場合ａ０が多結晶シリ
コン層ａ０′に接触し、またａ０″に接触してい
る。
同様に、配線層ａ１とａ１は互いに逆相の他の
アドレス信号を受ける対の配線層である。図示の
場合、配線層ａ１が多結晶シリコン層ａ１′に接
触し、配線層１が多結晶シリコン層ａ１″に接
触している。
アドレス信号を受ける対の配線層である。図示の
場合、配線層ａ１が多結晶シリコン層ａ１′に接
触し、配線層１が多結晶シリコン層ａ１″に接
触している。
以上のように、第１２図の上半分に前記第１図
のＸデコーダXD１のような単位デコーダが構成
され、下半分においてXD２のような他の単位デ
コーダが構成されている。
のＸデコーダXD１のような単位デコーダが構成
され、下半分においてXD２のような他の単位デ
コーダが構成されている。
上記単位Ｘデコーダは、メモリセル行に対応し
て並べられる。従つて配線層VCC，GND，ａ
０，０，ａ１，１等は複数の単位Ｘデコーダ
に共通とされる。
て並べられる。従つて配線層VCC，GND，ａ
０，０，ａ１，１等は複数の単位Ｘデコーダ
に共通とされる。
第２２図Ａ及び第２２図Ｂは、リンガラス層を
形成する前の単位の書き込み回路のパターンを示
しており、第２３図Ａ及び第２３図Ｂはそれぞれ
上記第２２図Ａ、第２２図Ｂに対応した部分のア
ルミニウム配線層を形成した後のパターンを示し
ている。なお、パターンとしての第２２図Ａの右
端は第２２図Ｂの左端につながり、同様に第２３
図Ａの右端は第２３図Ｂの左端につながる。
形成する前の単位の書き込み回路のパターンを示
しており、第２３図Ａ及び第２３図Ｂはそれぞれ
上記第２２図Ａ、第２２図Ｂに対応した部分のア
ルミニウム配線層を形成した後のパターンを示し
ている。なお、パターンとしての第２２図Ａの右
端は第２２図Ｂの左端につながり、同様に第２３
図Ａの右端は第２３図Ｂの左端につながる。
上記第２２図Ａ，Ｂ、第２３図Ａ，Ｂのパター
ンは前記第２０図、第２１図と同じ標記法で示さ
れている。
ンは前記第２０図、第２１図と同じ標記法で示さ
れている。
単位の書き込み回路は、前記Ｘデコーダと同様
な理由により、その２つが実質的に１つの単位と
される。
な理由により、その２つが実質的に１つの単位と
される。
厚いシリコン酸化膜６０を介してメモリアレイ
を構成するための二点鎖線で示されたＰ型ウエル
領域１０ｂ上に延長されてきた第１ワード線とし
の多結晶シリコン層Ｗ１１，Ｗ２１は、それぞれ
アルミニウム配線層Ｗ１１Ｃ，Ｗ２１Ｃを介して
Ｐ型ウエル領域11に形成されたMISFETQ１５，
Ｑ１５′のドレイ領域Ｗ１１ｄ，Ｗ２１ｄに接触
する。
を構成するための二点鎖線で示されたＰ型ウエル
領域１０ｂ上に延長されてきた第１ワード線とし
の多結晶シリコン層Ｗ１１，Ｗ２１は、それぞれ
アルミニウム配線層Ｗ１１Ｃ，Ｗ２１Ｃを介して
Ｐ型ウエル領域11に形成されたMISFETQ１５，
Ｑ１５′のドレイ領域Ｗ１１ｄ，Ｗ２１ｄに接触
する。
なお、上記Ｐ型ウエル領域１０ｂには、図示の
ように消去回路（第１図参照）からの信号が加え
られるアルミニウム配線層ｅが接触する。
ように消去回路（第１図参照）からの信号が加え
られるアルミニウム配線層ｅが接触する。
上記MISFETQ１５，Ｑ１６のゲートとしての
多結晶シリコン層Weには、制御線We（第１図参
照）の信号が加えられる。
多結晶シリコン層Weには、制御線We（第１図参
照）の信号が加えられる。
第２ワード線としての多結晶シリコン層Ｗ１
２，Ｗ２２は、それぞれアルミニウム配線層Ｗ１
２ａ，Ｗ２２ａを介して、二点鎖線で示されてい
るＰ型ウエル領域１１に形成されたMISFETQ１
６とＱ１７の共通ドレイン領域Ｗ１２ｂ、
MISFETQ１６′とＱ１７′との共通ドレイン領域
Ｗ２２ｂに接触し、更に、それぞれ多結晶シリコ
ン層Ｗ１２ｃ，Ｗ２２ｃに接触している。
２，Ｗ２２は、それぞれアルミニウム配線層Ｗ１
２ａ，Ｗ２２ａを介して、二点鎖線で示されてい
るＰ型ウエル領域１１に形成されたMISFETQ１
６とＱ１７の共通ドレイン領域Ｗ１２ｂ、
MISFETQ１６′とＱ１７′との共通ドレイン領域
Ｗ２２ｂに接触し、更に、それぞれ多結晶シリコ
ン層Ｗ１２ｃ，Ｗ２２ｃに接触している。
上記MISFETQ１６，Ｑ１７，Ｑ１６′，Ｑ１
７′の共通ゲートとしての多結晶シリコン層VCC
には＋5Vの電源電圧が加えられる。
７′の共通ゲートとしての多結晶シリコン層VCC
には＋5Vの電源電圧が加えられる。
MISFETQ１８とＱ１８′との共通ドレイン領
域GNDaには、接地電位にされるアルミニウム配
線層GNDが接触している。
域GNDaには、接地電位にされるアルミニウム配
線層GNDが接触している。
多結晶シリコン層Ｗ１２ｃは、独立のＰ型ウエ
ル領域１１ｒに形成されたMISFETQ１９のゲー
ト電極とされており、アルミニウム配線層Ｗ１２
ｄによつて上記MISFETQ１９のソース領域Ｗ１
２ｅとＰ型ウエル領域１１ｒとに接触している。
ル領域１１ｒに形成されたMISFETQ１９のゲー
ト電極とされており、アルミニウム配線層Ｗ１２
ｄによつて上記MISFETQ１９のソース領域Ｗ１
２ｅとＰ型ウエル領域１１ｒとに接触している。
同様に、多結晶シリコン層Ｗ２２ｃは、他の独
立Ｐ型ウエル領域１１ｓに形成されたMISFETQ
１９′のゲート電極とされており、アルミニウム
配線層Ｗ２２ｄによつて上記MISFETQ１９′の
ソース領域Ｗ２２ｅとＰ型ウエル領域１１ｓとに
接触している。
立Ｐ型ウエル領域１１ｓに形成されたMISFETQ
１９′のゲート電極とされており、アルミニウム
配線層Ｗ２２ｄによつて上記MISFETQ１９′の
ソース領域Ｗ２２ｅとＰ型ウエル領域１１ｓとに
接触している。
上記MISFETQ１９とＱ１９′は前記第９図も
しくは第１１図で説明されたような構造とされて
いる。ｎ型シリコン基板１上に延長された上記
MISFETQ１９とＱ１９′との共通ドレイン領域
VPPaには、書き込み及び消去法の高電圧が加え
られるアルミニウム配線層VPPに接触している。
しくは第１１図で説明されたような構造とされて
いる。ｎ型シリコン基板１上に延長された上記
MISFETQ１９とＱ１９′との共通ドレイン領域
VPPaには、書き込み及び消去法の高電圧が加え
られるアルミニウム配線層VPPに接触している。
上記MISFETQ１５ないしＱ１９によつて、例
えば第１図の回路WA１が構成され、Ｑ１５′な
いしＱ１９′によつて他の回路WA２が構成され
る。
えば第１図の回路WA１が構成され、Ｑ１５′な
いしＱ１９′によつて他の回路WA２が構成され
る。
第２２図Ａ，Ｂ、第２３図Ａ，Ｂの単位の書き
込み回路は前記のＸデコーダと同様に、メモリセ
ル行と対応して並べられる。
込み回路は前記のＸデコーダと同様に、メモリセ
ル行と対応して並べられる。
第２４図は、リンガラス層を形成する前のＹゲ
ートのパターンを示しており、第２５図は、アル
ミニウム配線層を形成した後の上記第２４図に対
応した部分のパターンを示している。
ートのパターンを示しており、第２５図は、アル
ミニウム配線層を形成した後の上記第２４図に対
応した部分のパターンを示している。
共通デイジツト線としての多結晶シリコン層
CDには、単位ゲートを並列接続するためのアル
ミニウム配線層CDaが接触している。
CDには、単位ゲートを並列接続するためのアル
ミニウム配線層CDaが接触している。
上記アルミニウム配線層CDaは、MISFETQ１
１とＱ１３の共通ドレイン領域CDbに接触してい
る。上記MISFETQ１１，Ｑ１３のゲート電極と
しての多結晶シリコ層Ｙ１ａ，Ｙ２ａにはそれぞ
れＹデコーダYD１，YD２（第１図参照）の出
力を受けるアルミニウム配線層Ｙ１，Ｙ２が接触
している。
１とＱ１３の共通ドレイン領域CDbに接触してい
る。上記MISFETQ１１，Ｑ１３のゲート電極と
しての多結晶シリコ層Ｙ１ａ，Ｙ２ａにはそれぞ
れＹデコーダYD１，YD２（第１図参照）の出
力を受けるアルミニウム配線層Ｙ１，Ｙ２が接触
している。
MISFETQ１１のソース領域とＱ１２のドレイ
ン領域は共通のn+型領域Ｄ１ｂとされ、同様に
MISFETQ１３のソース領域とＱ１４のドレイン
領域が共通のn+型領域とされている。
ン領域は共通のn+型領域Ｄ１ｂとされ、同様に
MISFETQ１３のソース領域とＱ１４のドレイン
領域が共通のn+型領域とされている。
上記MISFETQ１２とＱ１４のゲート電極とし
ての多結晶シリコン層VCCには、＋5Vの電源電圧
が供給される。
ての多結晶シリコン層VCCには、＋5Vの電源電圧
が供給される。
MISFETQ１２のソース領域Ｄ１ａには、デイ
ジツト線としてのアルミニウム配線層Ｄ１が接触
し、同様にMISFENTQ１４のソース領域Ｄ２ａ
には、他のデイジツト線としてのアルミニウム配
線層が接触している。
ジツト線としてのアルミニウム配線層Ｄ１が接触
し、同様にMISFENTQ１４のソース領域Ｄ２ａ
には、他のデイジツト線としてのアルミニウム配
線層が接触している。
第２６図Ａ及び第２６図Ｂは、リンガラス層を
形成する前の書き込み禁止回路のパターンを示し
ており、第２７図Ａ及び第２７図Ｂは、アルミニ
ウム配線層が形成された後のそれぞれ上記第２６
図Ａ、第２６図Ｂに対応する部分のパターンを示
している。なお、パターンとして第２６図Ａの下
端が第２６図Ｂの上端につながり、同様に第２７
図Ａの下端が第２７図Ｂの上端につながる。
形成する前の書き込み禁止回路のパターンを示し
ており、第２７図Ａ及び第２７図Ｂは、アルミニ
ウム配線層が形成された後のそれぞれ上記第２６
図Ａ、第２６図Ｂに対応する部分のパターンを示
している。なお、パターンとして第２６図Ａの下
端が第２６図Ｂの上端につながり、同様に第２７
図Ａの下端が第２７図Ｂの上端につながる。
第６図のように、メモリアレイと書き込み禁止
回路との間に配線領域WIRが配置されるので、
特に制限されないが、第１５図、第１６図で説明
した基準電位線としてのアルミニウム配線層ED
１，ED２は、各MISFETの多結晶シリコン層と
同時に形成された多結晶シリコン層ED１ａ，ED
２ａにそれぞれ接触させられる。上記配線領域
WTRにおいては、上記多結晶シリコン層ED１
ａ，ED１ａ上に酸化膜及びリンガラス層を介し
て各種のアルミニウム配線層が形成される。
回路との間に配線領域WIRが配置されるので、
特に制限されないが、第１５図、第１６図で説明
した基準電位線としてのアルミニウム配線層ED
１，ED２は、各MISFETの多結晶シリコン層と
同時に形成された多結晶シリコン層ED１ａ，ED
２ａにそれぞれ接触させられる。上記配線領域
WTRにおいては、上記多結晶シリコン層ED１
ａ，ED１ａ上に酸化膜及びリンガラス層を介し
て各種のアルミニウム配線層が形成される。
なお、上記第２６図Ａ，Ｂ、第２７図Ａ，Ｂは
前記各図と同じ標記法に従つて示されている。従
つて、上記第２６図Ａ，Ｂ、第２７図Ａ，Ｂにお
ける書き込み禁止回路の構成については説明を省
略する。
前記各図と同じ標記法に従つて示されている。従
つて、上記第２６図Ａ，Ｂ、第２７図Ａ，Ｂにお
ける書き込み禁止回路の構成については説明を省
略する。
この発明に従うと、第６図のように、メモリア
レイをはさんでデコーダと書き込み回路を配置す
るので動作速度、特に読み出し動作速度を大きく
することができるようになる。これに対し、デコ
ーダと書き込み回路とをメモリアレイの片側に配
置する場合、例えばデコーダからメモリセルへの
配線が長くなり、また、メモリアレイの片側に複
数の回路を配置するので、半導体集積回路におい
て公知のような交差配線箇所が多くなつてくるこ
とになる。その結果、メモリアレイに信号を供給
する配線径路の信号伝送特性が劣化し、動作速度
が制限を受けることになる。
レイをはさんでデコーダと書き込み回路を配置す
るので動作速度、特に読み出し動作速度を大きく
することができるようになる。これに対し、デコ
ーダと書き込み回路とをメモリアレイの片側に配
置する場合、例えばデコーダからメモリセルへの
配線が長くなり、また、メモリアレイの片側に複
数の回路を配置するので、半導体集積回路におい
て公知のような交差配線箇所が多くなつてくるこ
とになる。その結果、メモリアレイに信号を供給
する配線径路の信号伝送特性が劣化し、動作速度
が制限を受けることになる。
上記のように、メモリアレイをはさんでデコー
ダと書き込み回路を配置する場合、単位のデコー
ダと書き込み回路のピツチを比較手小さくできる
ので、メモリアレイの大きさをこれらの回路で制
限しなくてもよいようになる。
ダと書き込み回路を配置する場合、単位のデコー
ダと書き込み回路のピツチを比較手小さくできる
ので、メモリアレイの大きさをこれらの回路で制
限しなくてもよいようになる。
またメモリアレイをはさんでゲートもしくはデ
コーダーと書き込み禁止回路を配置するので、上
記と同様な理由で高速動作とすることができるよ
うになる。
コーダーと書き込み禁止回路を配置するので、上
記と同様な理由で高速動作とすることができるよ
うになる。
上記のように、メモリアレイをはさんでデコー
ダと書き込み回路とを配置する構成もしくはメモ
リアレイをはさんでゲートもしくはデコーダと書
き込み回路を配置する構成は、書き込み回路もし
くは書き込み禁止回路を使用する他の種類の記憶
装置に適用することができる。
ダと書き込み回路とを配置する構成もしくはメモ
リアレイをはさんでゲートもしくはデコーダと書
き込み回路を配置する構成は、書き込み回路もし
くは書き込み禁止回路を使用する他の種類の記憶
装置に適用することができる。
この発明に従うと、前記のようにウエル領域を
使用し、このウエル領域を高耐圧回路のために有
効に使用することができる。
使用し、このウエル領域を高耐圧回路のために有
効に使用することができる。
前記第１図のエンハンスメント型MISFETQ３
７ないしＱ３９を直列接続した電圧分割回路にお
いて、MISFETQ３７のドレイに最も高い電圧が
加わるので、このMISFETQ３７が高電圧によつ
て破壊されると、この破壊されたMISFETQ３７
を介してＱ３８に高電圧が加わることになる。そ
の結果、直列接続のMISFETが次々と破壊する。
しかしながら、上記の最も高い電圧が加わる
MISFETQ３７を前記のようにウエル領域を利用
した構造にすることによつて高耐圧化すると、他
のMISFETQ３８ないしＱ３９を普通の構造とし
ても、上記のような破壊を防ぐことができる。上
記のような電圧分割回路は、実施例の記憶回路装
置以外の他の回路装置に使用することができる。
７ないしＱ３９を直列接続した電圧分割回路にお
いて、MISFETQ３７のドレイに最も高い電圧が
加わるので、このMISFETQ３７が高電圧によつ
て破壊されると、この破壊されたMISFETQ３７
を介してＱ３８に高電圧が加わることになる。そ
の結果、直列接続のMISFETが次々と破壊する。
しかしながら、上記の最も高い電圧が加わる
MISFETQ３７を前記のようにウエル領域を利用
した構造にすることによつて高耐圧化すると、他
のMISFETQ３８ないしＱ３９を普通の構造とし
ても、上記のような破壊を防ぐことができる。上
記のような電圧分割回路は、実施例の記憶回路装
置以外の他の回路装置に使用することができる。
同様に、第１図の消去回路、書き込み禁止電圧
発生回路のような回路は、他の用途に使用するこ
とができる。
発生回路のような回路は、他の用途に使用するこ
とができる。
第１図は半導体記憶回路の回路図、第２図、第
３図及び第４図は、第１図の回路の動作タイミン
グチヤート図、第５図は、半導体記憶回路のブロ
ツク図、第６図は、半導体記憶回路装置の平面
図、第７図は第６図の半導体記憶回路装置を形成
する半導体基板の平面図、第８図は第７図のＡ−
A′部分の断面図、第９図は、MISFETを形成し
た半導体基板の断面図、第１０図はバイポーラト
ランジスタを形成した半導体基板の断面図、第１
１図ＡないしＯは半導体記憶回路装置の各製造工
程における半導体基板の断面図、第１２図は、
MNOSの断面図、第１３図は第１２図のMNOS
の特性曲線図、第１４図はメモリセルの等価回路
図、第１５図は、リンガラス層を形成する前のメ
モリアレイの平面図、第１６図はアルミニウム配
線層を形成した後のメモリアレイの平面図、第１
７図、第１８図及び第１９図はそれぞれ第１６図
のＡ−A′部分、Ｂ−B′部分及びＣ−C′部分の断
面図、第２０図は、リンガラス層を形成する前の
Ｘデコーダの平面図、第２１図はアルミニウム配
線層を形成した後のＸデコーダの平面図、第２２
図Ａ及び第２２図Ｂはリンガラス層を形成する前
の書き込み回路の平面図、第２３図Ａ及び第２３
図Ｂはアルミニウム配線層を形成した後の書き込
み回路の平面図、第２４図は、リンガラス層を形
成する前のＹゲートの平面図、第２５図は、アル
ミニウム配線層を形成した後のＹゲートの平面
図、第２６図Ａ及び第２６図Ｂは、リンガラス層
を形成する前の書き込み禁止回路の平面図、第２
７図Ａ及び第２７図Ｂは、アルミニウム配線層を
形成した後の書き込み禁止回路の平面図、第２８
図及び第２９図はSi−SiO2界面における夫々リ
ン、ボロン不純物の濃度分布を示す状態図、第３
０図乃至第３３図及び第３４図乃至第３６図は
夫々半導体装置要部の製造工程毎の断面図であ
る。 MA……メモリアレイ、XD１，XD２……Ｘデ
コーダ、YG０……Ｙゲート、YD１，YD２……
Ｙデコーダ、WA１，WA２……書き込み回路、
IHA１……書き込み禁止回路、IHA２……書き
込み禁止電圧発生回路、ERS……消去回路、
CRL……制御回路、IOS……センス回路、IOR…
…出力バツフア回路、IOW……データ入力回路、
Ｂ０〜Ｂ１０……入力バツフア回路。
３図及び第４図は、第１図の回路の動作タイミン
グチヤート図、第５図は、半導体記憶回路のブロ
ツク図、第６図は、半導体記憶回路装置の平面
図、第７図は第６図の半導体記憶回路装置を形成
する半導体基板の平面図、第８図は第７図のＡ−
A′部分の断面図、第９図は、MISFETを形成し
た半導体基板の断面図、第１０図はバイポーラト
ランジスタを形成した半導体基板の断面図、第１
１図ＡないしＯは半導体記憶回路装置の各製造工
程における半導体基板の断面図、第１２図は、
MNOSの断面図、第１３図は第１２図のMNOS
の特性曲線図、第１４図はメモリセルの等価回路
図、第１５図は、リンガラス層を形成する前のメ
モリアレイの平面図、第１６図はアルミニウム配
線層を形成した後のメモリアレイの平面図、第１
７図、第１８図及び第１９図はそれぞれ第１６図
のＡ−A′部分、Ｂ−B′部分及びＣ−C′部分の断
面図、第２０図は、リンガラス層を形成する前の
Ｘデコーダの平面図、第２１図はアルミニウム配
線層を形成した後のＸデコーダの平面図、第２２
図Ａ及び第２２図Ｂはリンガラス層を形成する前
の書き込み回路の平面図、第２３図Ａ及び第２３
図Ｂはアルミニウム配線層を形成した後の書き込
み回路の平面図、第２４図は、リンガラス層を形
成する前のＹゲートの平面図、第２５図は、アル
ミニウム配線層を形成した後のＹゲートの平面
図、第２６図Ａ及び第２６図Ｂは、リンガラス層
を形成する前の書き込み禁止回路の平面図、第２
７図Ａ及び第２７図Ｂは、アルミニウム配線層を
形成した後の書き込み禁止回路の平面図、第２８
図及び第２９図はSi−SiO2界面における夫々リ
ン、ボロン不純物の濃度分布を示す状態図、第３
０図乃至第３３図及び第３４図乃至第３６図は
夫々半導体装置要部の製造工程毎の断面図であ
る。 MA……メモリアレイ、XD１，XD２……Ｘデ
コーダ、YG０……Ｙゲート、YD１，YD２……
Ｙデコーダ、WA１，WA２……書き込み回路、
IHA１……書き込み禁止回路、IHA２……書き
込み禁止電圧発生回路、ERS……消去回路、
CRL……制御回路、IOS……センス回路、IOR…
…出力バツフア回路、IOW……データ入力回路、
Ｂ０〜Ｂ１０……入力バツフア回路。
Claims (1)
- 【特許請求の範囲】 １ MNOS素子を具備する半導体装置の製造方
法であつて、半導体基板主表面を覆つて酸化物の
下層膜とシリコンナイトライドの上層膜とを形成
する工程と、前記上層膜上にゲート電極用半導体
層を形成する工程と、前記ゲート電極用半導体層
をマスクとして不純物を前記半導体基板主表面に
導入することによつてソースおよびドレインとな
るべき領域を前記半導体基板主表面に形成する工
程と、しかる後、前記シリコンナイトライド膜を
耐酸化マスクとして用いて前記ゲート電極用半導
体層の表面を酸化することによつて酸化膜を形成
する工程と、前記ゲート電極用半導体層の表面に
形成された前記酸化膜をエツチングマスクとして
前記ゲート電極用半導体層から露出した前記シリ
コンナイトライド膜を除去する工程とを具備する
ことを特徴とする半導体装置の製造方法。 ２ 前記シリコンナイトライド膜の除去工程の
後、前記ソースおよびドレイン領域表面を酸化す
ることを特徴とする特許請求の範囲第１項記載の
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63121705A JPH02371A (ja) | 1988-05-20 | 1988-05-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63121705A JPH02371A (ja) | 1988-05-20 | 1988-05-20 | 半導体装置の製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6394179A Division JPS55156370A (en) | 1979-05-25 | 1979-05-25 | Manufacture of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02371A JPH02371A (ja) | 1990-01-05 |
| JPH0368543B2 true JPH0368543B2 (ja) | 1991-10-28 |
Family
ID=14817842
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63121705A Granted JPH02371A (ja) | 1988-05-20 | 1988-05-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02371A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4506930B2 (ja) * | 2003-05-14 | 2010-07-21 | セイコーエプソン株式会社 | 不揮発性記憶装置を含む半導体装置 |
| JP5025703B2 (ja) * | 2009-09-25 | 2012-09-12 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JP4507023B2 (ja) * | 2009-12-07 | 2010-07-21 | セイコーエプソン株式会社 | 不揮発性記憶装置を含む半導体装置 |
-
1988
- 1988-05-20 JP JP63121705A patent/JPH02371A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02371A (ja) | 1990-01-05 |
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