JPH02371A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は、半導体記憶回路装置、特に記憶情報の゛書
き込み及び消去が可能な半導体不揮発性記憶素子を使用
した半導体記憶回路装置の如き半導体装置の製造方法に
関する。

半導体不揮発性記憶素子として、ゲート絶縁膜中のトラ
ップを利用する形式またはフローティングゲートを利用
する形式とされた絶縁グー・ト電界（以下余白） 効果トランジスタが公知である。この種の絶縁ゲート電
界効果トランジスタにおいては、トンネル効果により、
またはアバランシェ降伏によって生じたホット・キャリ
アにより上記ゲート絶縁膜中のトラップ又はフローテイ
ンググー）Ｋ電荷が注入されると、そのしきい値電圧が
一方の安定な値から他方の安定な値に変化する。上記の
一方のしきい値電圧となっている状態が例えば２進信号
のＯと対応させられ、他方のしきい値電圧となっている
状態が２進信号の１と対応させられる。

上記の電荷は適当な方法により除去する。ことが可能で
ある。

従って、上記の種類の絶縁ゲート型電界効果トランジス
タは記憶情報の書き込み及び消去が可能＼ な不揮発性記憶素子として使用できる利点を持りている
。

上記の半導体不揮発性記憶素子は、その複数個が例えば
半導体基板上罠規則的罠配置され、記憶情報の読み出し
もしくは書き込みのために選択される。

上記の半導体不揮発性記憶素子は、記憶情報の読み出し
に必要とされる信号レベルに対し、書き込み時に例えば
上記信号レベルの数倍にも達する高電圧の高レベル信号
を必要とする。

しかしながら、回路素子の特性によって信号レペｐが制
限を受けることが有るので、半導体記憶回路装置は上記
の高レベル信号のために＠に考慮された回路装置を必要
とする。

また、半導体記憶回路装置は、上記の高レベル信号を処
理する巨１路装置の使用によって全体の構成が複雑化す
るので、使用する半導体基板が大型化しないようにし、
かつ動作速度等の性能が害されないように考慮されなけ
ればならない。

また、一方、か力ぐる半導体回路装置は絶縁ゲート型電
界効果トランジスタを主体として実現されることが要求
されるが、０路構成及び機能向上のために一部バイボー
ラトランジスタを使用することも要求され、かかる半導
体回路装置を一枚の半導体基板に形成した所謂半導体集
積回路装置として実現することが要求される。そしてば
かがる半導体集積回路装置としては製造プロセスの効率
化を図る必要があり、従ってできる丈簡単な製造プロ七
スで上記電子回路ケ実現することが要求される。

従っ【、この発明の１つの目的は、牛導体不揮発性゛記
憶素子を使用した動作速度の速−い半導体記憶回路装置
を提供することにある。

この発明の他の目的は、半導体不揮発性記憶素子を使用
した小型化できる半導体記憶回路装置を提供することに
ある。

この発明の他の目的は、半導体基板上に、おい【個々の
回路装置が望ましい位置に配置された半導体記憶回路装
置を提供することにある。

この発明の他の目的は、ゲート絶縁膜のトラフ＼ ブな利用する絶縁ゲート電界効果トランジスタのよ５に
電気的に記憶情報の書き込み及び消去かできる半導体不
揮発性記憶素子を使用した新規な半導体記憶回路装置を
提供することにある。

この発明の他の目的は、電気的に記憶情報の書７き込み
及び消去ができる半導体不揮発性記憶素子に達する構造
とされた半導体記憶回路装置を提供することにある。

この発明の他の目的は、高電圧信号の処理に適する回路
装置を提供することにある。

この発明の他の目的は、破壊の起りＫくい回路装置゛を
提供することにある。

この発明の他の目的は、バイポーラトランジスタと絶縁
ゲート型電界効果トランジスタを含む新規な回路装置を
提供することにある。

この発明の更に他の目的はシ上記種々の電子回路装置を
実現するための半導体記憶回路装置の製造方法を提供す
ることにある。

以上述べた種々の本発明の目的及び構成は、以下の詳細
な説明及び添付図面より明らかとなるであろう。

以下、この発明を実施例に基づいて詳細に説明する。

特に制限されないが、以下の実施例においては、半導体
不揮発性記憶素子として、極めて薄いシリナイトライド された比較的厚いシリコン窒化膜（Ｎ１ｔｒ１ｄｅ）と
の２層病造のゲート絶縁膜を持つ絶縁ゲー）Ｋ弁効果ト
ランジスタ（以下ＭＮＯ８と称する）を開用する。この
ＭＮＯＳに対しては、記憶情報の書き込みだけでなく消
去も電気的に行なうことができる。

第１２図は、ＭＮＯＳの断面図を示している。

同図において、ｐ型シリーン領域１の表面に互いに隔て
られてｎｆｉソース領域２及びドレイン領域３が形成さ
れ、上記ソース・ドレイ／領域２，３間のｐ型シリコン
領域ｌの表面に、例えば厚さ２０Ｘのシリコン咳化廁４
と厚さ５００Ｘのシリコン窒化膜５とからなるゲート絶
縁膜を介してｎ型多結晶シリコンからなるゲート１１１
極が形成されている。上記ｐ′！Ｊ１シリコン領域ｌは
、ＭＮＯＳの基本ゲート領域を構成する。

消去状態もしくは記憶情報が省き込まれていない状態で
は、ＭＮＯＳのゲート電圧ＶＧ対ドレイン電流ＩＤ特性
は、例えは第１３図の曲線Ａのようになっており、その
しきいｆａｌｌを圧は４ポルトの負電圧（以下−４Ｖの
よ５に記する）になっている。

記憶情報の曹き込み又は消去のために、ゲート絶縁膜に
は、トンネル現象によりキャリヤの注入が生ずるような
高電界が作用させられる。

書き込み動作において、基体ゲート１には、例えばはｙ
回路の接地電位の０■が印加され、ゲート６には、例え
ば＋２５Ｖの高電圧が印加される。

ソース領域２及びドレイン領域３には、書き込むべき情
＠に応じてはＳ：ＯＶの低電圧又は＋２０Ｖのような高
電圧が印加される。

ソース領域２とドレイン領域３との間のシリコン領域１
表面には、上記ゲート６の正の高電圧に応じてチャンネ
ル７が誘導される。このチャンネル７の電位はソース領
域２及びドレイン領域３の電位と等しくなる。

ソース領域２及びドレイン領域３に上記のように０■の
電圧が印加されるとゲート絶Ｎｉ１ｌｌＫは上記ゲート
６の高電圧に応じた高電界が作用する。

その結果、ゲート絶縁膜にはトンネル現象によりチャン
ネル７から中ヤリアとしての電子が注入される。ＭＮＯ
ＳのＶＧ−ＩＤ特性は第１３図曲線人からＢＫ変化する
。しきい値電圧は前記の一４Ｖから例えば＋ＩＶに変化
する。

ソース領域２及びドレイン領域３に上記のように＋２０
Ｖが印加された場合、ゲート６とチャンネル７との間の
電位差が数Ｖに減少する。このような低電位差では、ト
ンネル現象による電子の注入を起させるには不充分とな
る。そのため、ＭＮＯＳの特性は第１３図の曲ｍＡから
変化しない。

半導体記憶回路装置におい【は、１つのデイジット劇に
複数のＭＮＯＳが結合される。上記の書き込み動作にお
いて、選択されるＭＮＯＳには上記のような電圧が印加
される。非選択とされるＭＮＯＳのゲートにははｙＯ■
の電圧が加えられるかもしくはソース領域及びドレイン
領域に前記の＋２０ｖのような高電圧が印加される。

記憶情報の消去は、ゲート絶縁膜に上記の沓き込みにお
ける電界に対し逆方向の高電界を作用させることにより
行なわれる。この逆方向の高電界によりトンネル現象が
生じ、ゲート絶縁膜にキャリヤとしての正孔が流入され
る。前記の書き込み時に注入された電子が上記の正孔に
よって中和され、その結果ＭＮＯ５の特性は第１３図の
曲＃Ｂから再び曲ａＡにもどされる。

この実施例に従うと、上記の消去のために、例えば基体
ゲート１に０■を加えながらゲート６に負の高電圧を加
える構成をとる代りに、後述からより明確になるように
ゲート６にＯＶを加えながら基体ゲート１に＋２５Ｖの
ような正の高電圧を加える構成とする。上記のように基
体ゲート１に正の高電圧を加える構成とすることによっ
て、ゲート６に高電圧を印加するための回路構成を単純
にすることができるようになる。また、書き込み及び消
去のために同一極性の高電圧を利用できるようになり、
その結果、半導体記憶（ロ）路装置の外部端子数及び半
導体記憶回路装置を駆動するための電源数を少なくでき
る。

ＭＮＯＳの特性が上記第１３図の曲ｍＡ又はＢのいずれ
か一万になるので、ＭＮＯＳの記憶情報の読み出しは、
例えばゲート電圧ＶＧがＯｖであるときのソース・ドレ
イン間の導通状態を検出することにより行なわれる。単
一極性の（１号により１つのデイジットｗに結合された
複数のＭＮＯＳの１つを選択できるようにするために、
単位の記憶ｇ累（以下メモリセルと称する）は、第１４
図に等価回路を示すように、ＭＮＯ８ＱＩとこれに直列
接続されたスイッチ用絶縁ゲート電界効果トランジスタ
（以下スイッチ用Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔと称する）Ｑ
２とから構成される。絖み出し時、ＭＮＯ８Ｑ１のゲー
ト電圧はＯｖに維持され、スイッチ用Ｍ　Ｉ　Ｓ　Ｆ　
Ｅ　Ｔのゲート電圧は、選択信号によってＯｖ又は＋５
ｖのような正電圧とされる。

第１図は、実施例の半導体記憶回路装置の回路を示して
いる。

この実施例の記憶回路は、Ｘデコーダ、Ｘデコーダ、制
御回路等の比較的低電圧の信号を形成する回路と、簀き
込み回路、消去回路等の比較的高電圧の信号を形成する
回路とを含んでいる。

特に制限されないが、上記の低電圧信号を形成する回路
のために電源端子ＶＣＣに、＋５ｖの低を源亀圧が供給
される。上記電源電圧に応じて、低電圧信号のハイレベ
ルは、はｒ＋ｓｖとされ、ロウレベルははｙ回路の接地
電位のＯｖとされる。

上記曹き込み回路、消去回路等の回路のために、回路装
置に高電圧端子ｖＰＰが設けられる。この高電圧端子ｖ
ＰＰには、回路装＊に書き込み動作をさせるとき及び消
去動作をさせるとき、はｙ＋２５Ｖのような高電圧が供
給される。上記の高電圧に応じて、高電圧毎号のハイレ
ベルははｙ＋２５Ｖもしくは＋２０Ｖとされ、ロウレベ
ルははＷＱＶとされる。

襖１図において、ＭＡはメモリアレイであり、マトリク
ス配置されたメモリセルＭＳｉｌないしＭＳ２２を含ん
でいる。

同一の行に配置されたメモリセルＭＳＩＩ、Ｍ８１２の
それぞれのスイッチ用ＭＩＳＦＥＴＱ２のゲートは、第
２ワード巌Ｗｌｌに共通接続され、ぞ詐ぞれのＭＮＯ８
ＱＩのゲートは、第２ワード線に共通接続され【いる、
同様に、他の同一の行に配置されたメモリセルＭＳ２１
．ＭＳ２２のスイッチ用Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ及びＭ
ＮＯＳのゲートはそれぞれ第１ワード巌Ｗ２１．第２ワ
ード巌Ｗ２２に共通接続されている。

同一の列に配着されたメモリセルＭＳＩＩ、ＭＳ２１の
スイッチ用ＭＩ　５ＦＥＴＱ２のドレインはデイツク）
線Ｄ１に共通接続され、ＭＮＯＳのソースは基準電位ｒ
Ｗ　Ｅ　Ｄ　１に共通接続されている。

同線に他の同一の列に配置されたメモリセルＭＳ１２、
ＭＳ２２のスイッチ用ＭＩＳＦＥＴのドレイン及びＭＮ
ＯＳのソースはそれぞれデイジット耐０２．基準電位〜
ＥＤ２に共通接続されている。

この実施例に従うと、ｉｋ体ゲートに正のｌＷＩ′Ｎ、
圧を印加することによってＭＮＯＳの記憶情報を消去す
る構成をとるので、メモリセルな形成する半導体領域は
、次に説明するＸデコーダ、Ｘデコーダ等の周辺回路を
形成する半導体領域と電気的に分断される。上記の半導
体領域は後で説明するように、例えばｎ型半導体基板表
面に形成されたｐ型つェル饋域からＭＨされる。

上記の消去のために、個々のメモリセルなそれぞれ独立
のウェル領域に形成したり、同じ行もしくは列に配置さ
れるメモリセルを共通のウェル領域に形成したりするこ
とができるが、この実施例では、メモリセルの全体すな
わちメモリアレイＭＡを１つの共通なウェル領域に形成
する。

掲１図において、練ＷＥＬＬは、メモリプレイＭＡの共
通の基体ゲートとしてのウェル領域Ｋｍ続される。

上記第１ワードｉｗ１１．Ｗ２１は、それぞれＸデコー
ダＭＤＩ、ＸＤ２の出力端子に接続され、第２ワード線
Ｗ１２．Ｗ２２は、誉き込み回路ＷＡｌ、ＷＡ２の出力
端子に接続されている。

ＸデコーダＸＤＩは、図示のように、電源■ＣＣと出力
端子との間に接続されゲート番ソース間が短絡されたデ
イプレッション型負荷ＭＩ　５ＦＥＴＱ３と、出力端子
とアース端子間に接続され、それぞれのゲートにアドレ
スバッフ７ＢＯないしＢ６からの非反転出力もしくは反
転出力を受けるエンハンスメントｍＭＩｓＦＥＴＱ４な
いしＱ６とからなり、夾質的にノア回路を構成している
。ＸデコーダＸＤＩは、選択されていないときアドレス
人力％ｌａＯないしａ６の少なくとも１つにおシする（
ｆｆ号のハイレベルにより、ワード線ＷｉｔにほぼＯＶ
のロウレベル信号を出力し、選択されたとき、アドレス
入力［ａＯないしａ６におけるすべての信号がロウレベ
ルとなり、はＸ５Ｖのハイレベル信号を出力する。

ＸデコーダＸＤ２は、接続するアドレス入力層が異なる
点を除いて上記ＸデコーダＭＤＩと同一構成にされる。

なお、第１図におい【、ＭＩＳＦＥＴＱ３のようなデイ
プレッション型ＭＩ　５ＦＥＴは、図示）ようにエンハ
ンスメント型ＭＩＳＦＥＴと異なった記号で襟自己され
ている。

舊き込み回路ＷＡＩは、第１ワード＋ｉｉＡ　Ｗ　１１
と出力端子（第２ワード解Ｗ１２）との間に直列接続さ
れたＭＩＳＦＥＴＱＩ５．Ｑ１６と、上記出力端子と書
き込み及び消去時に前記の＋２５Ｖの電圧が加えられる
″Ｉｌｆ源端子ＶＰＰとの間に接続されたＭＩ　５ＦＥ
ＴＱＩ　９と、上記出力端子と接地端子との間に直列接
続されたＭＩＳＦＥＴＱＩ７゜Ｑ１８とからナル、上記
ＭＩ　５ＦＥＴＱＩ　５（７）ゲートは書き込み制（財
）線Ｗｌに接続され、ＭＩＳＦＥＴＱＩ８のゲートは読
み出し及び消去制Ｎ線ｖｐＫ接続され、更にＭＩＳＦＥ
ＴＱＩ　６及びＱ１８のゲートは電源端子ＶＣＣＫ接続
され【いる。

後で説明する構成の制御回路ＣＲＬにより、誓き込み動
作以外において、上記書き込み制＃純Ｗｌの１ｇ号はは
ｙＯｖのロウレベルとされ、制御線ｖ下の信号ははＸ＋
５Ｖのハイレベルとされている。従ってＭＩＳＦＥＴＱ
Ｉ５はオフ状態にあり、これに対しＭＩＳＦＥＴＱＩ　
８はオン状態にある。出力端子（第２ワードｆｆＭＷ１
２）は、直列接続のＭＩＳＦＥＴ、Ｑ１７とＱ１８とを
介して回路の接地端子に接続され、・そのためはＸＯＶ
にされる。

書き込み動作において、ＩｔＭ端子ＶＰＰに＋２５Ｖの
高電圧が加えられ、書き込み制御−Ｗｌに、ＭＩＳＦＥ
ＴＱＩ５をオン状態にさせるようはｙ＋５Ｖのハイレベ
ル信号が加えられ、制御＃ｊｖｉ１１に、ＭＩ　５ＦＥ
ＴＱＩ　８をオフ状態にさせるよ５はｙＯｖのイ＝号が
加えられる。

上記のＭＩＳＦＥＴＱＩ５のオン状態とＭＩＳＦＥＴＱ
Ｉ８のオフ状態とによって、渠２ワード綜Ｗ１２の信号
レベルが第１ワード＃Ｗ１１の１ｇ号レベルに応じて決
められるようＫなる。

すなわち、第１ワード森Ｗｌｌを選択するよう、Ｘデコ
ーダＭＤＩの駆動用ＭＩＳＦＥＴＱ４ないしＱ　６　カ
すべてオフ状態にされているなら、ＭＩＳＦＥＴＱＩ６
．Ｑ１５及び上記駆動用ＭＩＳＦＥＴＱ４ないしＱ６の
電流経路は構成されない。

従って、第２ワード線Ｗ１２にはＭＩＳＦＥＴＱＩ９を
介してはＳ：電源端子ＶＰＰの＋２５Ｖが現われる。す
なわち、選択された第１ワード梅にはｙ＋５Ｖが加わる
ことに対応して、選択されたワード戯にはｒ＋２５Ｖの
電圧が加わることになる。

第１ワードｍｗｔｔが非逍択なら、すなわちＸデコーダ
ＸＤＩの駆動用ＭＩＳＦＥＴＱ４ないしＱ６の少なくと
も１つがオン状態とされているなら、ＭＩＳＦＥＴＱＩ
６．Ｑ１５及び上記駆動用ＭＩＳＦＥＴＱ４ないしＱ６
を介して出力端子（第２ワード絢Ｗ１２）を接電する電
流経路が形成される。その結果、上記出力端子ははｙｏ
ｖにされる。

上記書き込み回路＼■Ａ１において、ゲートに定常的Ｋ
［［圧Ｖ　ＣＣを受けるＭＩＳｆ’ＥＴＱ１６、Ｑ１７
は、第２ワード線Ｗ１２に加わる高電圧信号がＭＩＳＦ
ＥＴＱＩ　５又はＱ１８のブレークダクンによって制限
されてしまうことを防ぐために使用される。

すなわち、例えばＭＩＳＦＥＴＱ１７を省略した場合、
ＭＩ　８ＦＥＴＱ１８のドレインＤに第２ワード森Ｗ１
２の高電圧（＋２５Ｖ）が印加されることになる。上記
ＭＩＳＦＥＴＱ１８のゲートには、前記のように制御機
ｖｐからはｒｏｖの低電圧が加わっているので、このＭ
ＩＳＦＥＴＱｌＢのドレイン接合の囲りに広がるべき岳
乏層が、ゲートの近傍においてこのゲートの低電圧によ
りて制限されることになる。その結果、ＭＩＳＦＥＴＱ
１８のドレイン接合は、比較的低電圧でブレークダウン
するようになる。

図示のようにＭＩＳＦＥＴＱＩ７を設けると、ＭＩＳＦ
ＥＴＱＩ８のドレインに加わる電圧は、？ｌＩ電圧ＶＣ
ＣからＭＩＳＦＥＴＱＩ　ｌ）しきい値電圧だけ増加し
た値の電圧にクランプされる。

その結果、ＭＩＳＦＥＴＱＩ８のブレークダウンが防止
される０Ｍｌ８ＦＥＴＱ１７は、そのゲートが’ｉｌｌ
源ｖＣＣに接続されているので比較的高いドレイン耐圧
を持つことになる。

ＭＩ　８ＦＥＴＱ１６も上記ＭＩ　５ＦＥＴＱＩ　７と
ｒｆｆＪ　ｉな理由によって使用される。

この実施例を従うと、前記のようなウェル領域を使用す
る構成が有効に利用される。

曹き込み回路ＷＡＩにおける負荷ＭＩＳＦＥＴＱ１９は
、他のＭＩＳＦＥＴＱＩ５ないしＱ１８などのＭＩＳＦ
ＥＴを形成するウェル領域に対し独立したウェル領域に
形成される。すなわち、ＭＩ　５ＦＥＴＱＩ　９の基本
ゲートは、他のＭＩＳＦＥＴの基体ゲートから電気的に
分離される。

上記負荷ＭＩＳＦＥＴＱ１９は、図示のようにその基体
ゲートとソースとが短絡されており、基体ゲートからソ
ース・ドレインＩ！１０チャンネルに高電圧が作用しな
いようにされ【いる。

図示の接続に対し、基体ゲートが他のＭＩＳＦＥＴと同
様に接地端子に接続されている場合、出力端子（第２ワ
ード＃Ｗ１２）で必要とする電圧が大きいので、基板バ
イアス効果によるＭＩＳＦＥＴＱＩ９のしきい値電圧の
増加が他の低電圧を処理するためのＭＩＳＦＥＴに比べ
て着るしく大きくなる。その結果、上記の出力端子（ｍ
２ワ一ドｇＷ４２）で必要とする電圧に対し、誦電圧端
子ｖＰＰに供給する電圧を大幅に大きくしなければなら
なくなる。

これに対し、図示の接続の場合、基体ゲートの電圧がソ
ースの電圧と等しくなるので、基板バイアス効果による
Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　１９のしきい値電圧の増
加を＊＊的に無視できるようになる。その結果、高電圧
端子ＶＰＰに供給する高電圧を比較的小さくすることが
できるようになる。

上記のように、高電圧端子ｖＰＰに供給する電圧を低下
させても良い構成とすることにより、この高電圧端子Ｖ
ＰＰが接続される各１ｆｆｉのｐｎ接合の耐圧を異常に
高くすることが必要なくなるかもしくはｐｎ接合におけ
る各種の望ましくないリーク電流を減少させることがで
きる。さらに、高電圧端子ＶＰＰＫ接続する配線からの
電界によって半導体表面に望ましくない奇生チャンネル
が、Ｓ起され【しまうことを防ぐことができる。

メモリアレイＭＡの各基準電位ｍＥＤ１．ＥＤ２は、曹
き込み禁止回路ＩＨＡＩに接続されている。

書き込み焼土回路ＩＨＡ１において、基準電位＠ＥＤＩ
と接地端子との間に直列接続されたＭＩＳＦＥＴＱ２０
とＱ２１とが準位スイッチ回路を栴戚している。この単
位スイッチ回路におけるＭＩ　５ＦＥＴＱ２１は制御回
路ＣＲＬから制ｇｈｍｒを介して制御信号を受ける。上
記側（財）１６刃は、記ｔは情報の睨み出し動作のとき
上記ＭＩ　５ＦＥＴＱ２１をオン状態とするよう、＋５
ｖのレベルとされ、舊き込み動作及び消去動作のときオ
フ状態とするよう０■のレベルとされる。

従って、上記単位スイッチ回路は、絖み出し動作のとき
上記基準電位＋１ＥＤ１をはｙＯｖにする。

上記基４に電位線ＥＤＩと高電圧レベルＩＨＶとの間に
ＭＩＳＦＥＴＱ２２か法統されている。上記高電圧信号
縁ＩＨＶには、後述する書き込み禁止電圧発生回路ＩＨ
Ａ２から、書き込み動作及び消去動作の時はｒ十２０Ｖ
の高電圧レベルとされ、読み出し動作のときは５：Ｏｖ
とされる１１号が印加される。

従って、舊き込み動作及び消去動作において。

上記単位スイッチ回路のＭＩ　５ＦＥＴＱ２１がオフ状
態にされると、２ｉ！ｉ準電位ＭＥＤＩには、Ｍ　ｌ５
ＦＥＴＱ２２を介して上記高電圧イη号蕨ＩＨＶから高
′成圧が印加される。

基準電位＃ｌ’Ｄ２と接地端子との間にはＭＩＳＦＥＴ
Ｑ２３とＱ２４とからなる前記と同様な単位スイッチ回
路が接続され、基準電位＃ｊＥＤ２と高ｔｔＢ［Ｑｍ　
Ｉ　ｋｌ　Ｖ　ト（１）（ＶＪニハＭ　Ｉ　Ｓ　Ｆ　Ｅ
　ＴＱ２５が接続される。

上記蕾き込み素止回路ＩＨＡＩにおいて、ゲートに＋５
■の電源′逆圧ＶＣＣを受けるＭＩＳＦＥＴＱ２０．Ｑ
２３は、基準電位線ＥＤＩ、ＥＤ２に上記のような高電
圧が加えられるので、前記の省き込み回路ＷＡＩにおい
て設けたＭＩＳＦＥＴＱ１６．Ｑ１７と同様な理由で使
用される。

ＭＩＳＦＥＴＱ２２．Ｑ２５は、前記ＭＩＳＦＥＴＱ１
９と同様に、基板バイアス効果によるしきい値電圧の増
加を防ぎ、高電圧１Ｎ号樺ＩＨＶ。

高電圧に対し、基準電位ＭＩＥＤＩ、ＥＤ２の電圧が低
下しないようにするために、独立のウェル領域に形成さ
れる。

メモリプレイＭＡの各デイジット林ＤＩ、Ｄ２と共通デ
イクタ）　１ｍ　ＣＤとの間にＹグー１回路ＹＧＯが接
続される。

Ｙグー１回路ＹＧＯにおいて、デイジット森Ｄ１と共通
デイクタ）巌ＣＤとの間に直列４ＭＶｊｆ、されたＭＩ
ＳＦＥＴＱＩＩとＱ１２とは単位ゲート回路を構成し、
ＹデコーダＹＤＩの出力に応じて上記デイジット＃Ｄ１
と共通デイジット機ＣＤとを結合する。同様に、ＭＩＳ
ＦＥＴＱ１３とＱ１４とが池の単位ゲート回路を構成し
、この単位ゲート回路はＹデコーダＹＤ２の出力に応じ
てデイツクＨ！ｉ！Ｄ２と共通デイジット線を結合する
。

％き込み動作時及び消去動作時に各デイジット＋ｌＤ１
．Ｄ２に高電圧信号が現われるので、上記Ｙゲート回路
ＹＧＯにおける単位スイッチｌｉｌ！ｌＮＩは、図示の
ようにゲートに＋５ｖのｍｓｔ圧を受けるＭ　Ｉ　Ｓ　
Ｆ　Ｅ　Ｔ　Ｑ　１２　、　Ｑ　１４を使用する。

ＹデコーダＭＤＩ、ＹＤ２は、前記ＸデコーダＸＤＩ、
ＸＤ２と類似の構成とされ、アドレスパック７Ｂテない
しＢＩＯから出力するアドレス４８号Ａ７ないしＡＩＯ
の非反転信号ａ７ないしａｌＯ及び反転信号ａ７ないし
ａｌＯを選択的に受けることにより、それぞれの出力線
Ｙｌ、Ｙ２に１選択時に＋５ｖのハイレベルとなり、非
選択時に０■となるデコード信号を出力する。

Ｙグー１回路ＹＧＯに接続した共通デイジット＃ＣＤＫ
は、センス回路ＩＯ８及びデータ入力回路ＩＯＷが接続
される。

センス回路Ｉ０８は、図示のようにゲートソース間が接
続された負荷ＭＩＳＦＥＴＱ４７と、ゲートに制ｎｉ＃
ｒからの１と号を受けるスイッチＭＩＳＦＥＴＱ４８と
からなる。導み出し動作において、巌ｒにおける信号が
＋５■のハイレベルとされることによりて上記スイッチ
ＭＩＳＦＥＴＱ４８がオン状態とされる。

上記センス回路ＩＯ８の出力が、インバータ１１４．１
１５．ノア回路ＮＲ３，ＮＲ４及びＭＩＳＦＥＴＱ４９
．Ｑ５０からなる出力バッファ回路ＩＯＨに供給されろ
。

出力バツファＩａ路ＩＯＲにおいて、ノア回路ＮＲ３，
ＮＲ４のそれぞれの一方の入力端子は制御線Ｃ８１に接
続されている。上−己掴ｊ鐸廁Ｃ８ｌの１６号は、読み
出し動作時にＯｖのロウレベルとされ・４１キ込み及び
ｒ６去動作時に＋５Ｖのノ・イレペルとされる。上記ノ
ア回路ＮＲ３の他方の入力端子＋ｂインバータｌＮ１４
の出力端子に接続され。

Ｎ　Ｉｔ　４の他方の入力端子は上記インバータｌＮ１
４の出力を受けるインバータＩＮＩ　５の出力端子に接
続されている。

従って、上記ノア回路ＮＲ３とＮＲ４は、読み出し動作
時に、互いに逆相の信号を出力する。直列接続されたＭ
ＩＳＦＥＴＱ４９とＱ５０とは、上記ノア回路ＮＲ３と
Ｎ１（４とによってプッシュプル駆動される。

制＃ｌｌ１ＡＣ８１の信号が）１イレベルなら、上記ノ
ア回路ＮＲ３とＮＲ４が、いずれもＯｖのロウレベルイ
Ｒ号を出力し、ＭＩＳＦＥＴＱ４９及びＱ５０の両方が
オフ状態にされる。上記出力バラフッ回路ＩＯＲの出力
端子は、入出力亀子ＰＯに接続されている。上記のＭＩ
　５ＦＥＴＱ４９及びＱ５０の同時のオフ状態におい【
、出力バラフッ回路はその出力インピーダンスが着るし
く高くなり、従って入出力鴻子ＰＯに加わる入力信号を
制限しない。

上Ｈピ出力バッフ７Ｕ路ＩＯＨにおいて、ｔｌＬ源端子
ｖＣＣと出力端子との間に接続される上記Ｍ　ｌ５ＦＥ
ＴＱ４９は、他のＭＩＳＦＥＴのウェル領域とは独立の
ウェル領域に形成される。基体ゲートとしてのウェル領
域は、そのソースに接続される。その結果、基板バイア
ス効果によるしきい値電圧の壇加が実質的に無くなるの
で、出力バッファ回路ＩＯＲは、はｙ′ＲＬ源電圧ｖＣ
Ｃのハイレベル信号を出力できるようになる。

データ入力回路ＩＯＷは、図示のように入力バッファ回
路ｌＮ１６と、この人力バッファ回路の出力によってｌ
１ｉｌＪ　＃されるＭＩ　５ＦＥＴＱ５１と、このＭＩ
ＳＦＥＴＱ５１のドレインと共通デイジット＋１１ＣＤ
との閾に接続され、ゲートに側御巌Ｗｌからの信号を受
けるＭＩＳＦＥ’ｒＱ５２とから構成されている。

畳き込み糸上電圧発生回路ＩＨＡ２は、図示のようにＭ
ＩＳＦＥＴＱ２６ないしＱ３６から構成されている。上
記ＭＩＳＦＥＴＱ２６ないしＱ２８は、第１の高電圧イ
ンバータを構成し、制御；ポＷｌからの低電圧系の制御
信号を受けることにより、出力端子、すなわちＭＩＳＦ
ＢＴＱ２７のドレインに高電圧糸の１ぎ号を出力する。

図示の接続によりその出力信号レベルははｙＯｖからｖ
ＰＰまで変化する。ＭＩＳＦＥＴＱ２９ないしＱ３１は
＠２の高電圧インバータを構成し、上記第１の高電圧イ
ンバータと同じ信号を受けることによりＭＩＳＦＥＴＱ
３０のドレインに高電圧系の信号を出力する。その出力
信号レベルははｒ＋５Ｖ（ｖＣＣ）からＶＰＰｔ”ｆｆ
化する。ＭＩ　５ＦＥＴＱ３２ないしＱ３６は、高電圧
プッシュプル回路を構成している。上記′Ｍ１．第２の
高電圧インバータ及びプッシュプル出力回路において制
御信号を受けるＭＩＳＦＥＴＱ２Ｂ、Ｑ３１．Ｑ３６と
それぞれの出力端子との間に接続され、ゲートに＋ｓｖ
ノｘｔｉＡ電圧を受けるＭＩＳＦＥＴＱ２７゜Ｑ３０．
Ｑ３５は、前ｌ己のＭＩＳＦＥＴＱ１６゜Ｑ１７等と同
様に、回路の高出力電圧を保証するために使用される。

第１及び第２の高電圧インバータにおける負荷ＭＩＳＦ
ＥＴＱ２６．Ｑ２９は、図示のように、基体ゲートがそ
れぞれのソースに接続され、基板バイアス効果による出
力電圧の低下を無くシ、プッシュプル出力回路のＭＩ８
ＦＥＴＱ３３及びＱ３２．Ｑ３４を充分に駆動できるよ
うに構成されている。

上記プッシュプル出力回路におい−（、ＭＩＳＦＥＴＱ
３２は、第１の高電圧インバータの出力がはｘｏｖであ
るときにＭＩＳＦＢＴＱ３３の）’レインに加わる電圧
を制限するために菱用される。

すなわち、第１の高電圧インバータの出力がはｙＯｖで
あるとき、第２の高電圧インバータはその基準電位が＋
５ｖの低電圧とされているので、＋５ｖを出力する。そ
１７）　Ｍ　ｆｆｉ、Ｍ　Ｉ　Ｓ　Ｆ　ｇＴ　Ｑ　３２
のゲートに＋５ｖが印加され１Ｍｌ５ＦＥＴＱ３３のド
レイン電圧が制限されることになる０Ｍｌ５ＦＥＴＱ３
４は、第１．第２の高電圧インバータの出力が高電圧に
なったことにより出力線ＩＨＶが＋２０Ｖの高電圧にさ
れた後、上記第１゜ｇ２の高電圧インバータの出力かは
ｙｏｖのロウレベルになりたとき、出力ＭＩＨＶからＭ
ＩＳＦＥＴＱ３３のソースに加わる′高電圧を制限する
ために使用される。その結果、スイッチ動作させられる
ＭＩ　５ＦＥＴＱ３３のソース及びドレイン接合の不所
望なブレークダウンが防止される。

消去回路ＥＲ８は、ＭＩＳＦＥＴＱ４０ないしＱ４２か
らなる高電圧インバータと、ＭＩＳＦｇＴＱ４３ないし
Ｑ４６及びバイポーラトランジスタＱ４４とからなるプ
ッシュプル回路とによって構成されている。上記高電圧
インバータは、前記書き込み須止電圧発生回路ＩＨＡ２
と同様な構成とされている。

上記プッシュプル出力回路において、バイポーラトラン
ジスタＱ４４とＭＩＳＦＥＴＱ４３は並列接続され、上
記高電圧インバータの出力によって駆動される。メモリ
アレイを形成するウェル領域は、後で説明する回路装置
の構造から明らかなように、消去回路に対し、重い容量
性負荷を構成する。従り【、？＾去回路ＢＲ８は、高速
の消去動作を行なわせるために、充分低い出力インピー
ダンス特性を持つことが必要とされる。バイポーラトラ
ンジスタは、牛尋体系槓回路装置において、比較的小型
寸法（（ｍ積）で形成されてもＭＩ８ＦζＴに対し充分
低い動作抵抗特性を示す。従って。

図示のようにバイポーラトランジスタＱ４４を出力トラ
ンジスタとする消去回路ＥＲ８は、半導体果槓回路装置
に小Ｌ［Ｉｉ槓で形成されてもメモリアレイＭＡのウェ
ル領域を充分高速で駆動する。上記ＭＩＳＦＥＴととも
に同一半導体基板上に形成されるバイポーラトランジス
タの構造、製法は後で説明される。

上記消去回路ＥＲ８において、バイポーラトランジスタ
Ｑ４４のみを使用する場合、このバイポーラトランジス
タのしきい値′電圧（ベース・エミッタ間電圧）が、例
えば０．６ｖあるので、ＭＩＳＦＥＴＱ４０ないしＱ４
２からなる上記Ａ’ｌ！圧インバータがはＳ：ＱＥＩＩ
Ｊ電圧ｖＰＰの信号を出力しても出力ＩＮ　ｌに出力さ
れる電圧信号が上記トランジスタＱ４４のしきい値電圧
だけ低下する。

図示の消去回路ＥＲ８は、基体ゲートが上記高′電圧イ
ンバータの負荷ＭＩＳＦＥＴＱ４０の基体ゲートと一体
にされ、この基体ゲートとともにゲートが上記負荷ＭＩ
ＳＦｇＴＱ４０のソース、すなわち高電圧インバータの
出力端子に接続されたデイプレッション型ＭＩＳＦＥＴ
Ｑ４３を上記バイポーラトランジスタＱ４４と並列に接
続している。上記ＭＩ　５ＦＥＴＱ４３は、基体ゲート
の高電位がはｙ電源電圧ＶＰＰまで上昇するので、基板
バイアス効果によるしきい値電圧の増加が実質的にない
、従５”Ｃ１出力ｍｌＫ、おけるＩｗｉ′ＴｈＥ圧は、
上記ＭＩ　５ＦＥＴＱ４３によってはＳ：電源電圧ｖＰ
Ｐまで上昇させられるようＫなる。

上記ＭＩ　５ＦＥＴＱ４３の基体ゲートは、図示の接続
からそのソース、すなわち出力機１に接続され【も良い
、このようＫした場合でも基板バイアス効果による出力
ｍ！の出力レベルが低下し【しま５ことを防ぐことがで
きる。しかしながら、このようにすると、回路装置の構
造上、ＭＩ８ＦＥＴＱ４００基体ゲートとしてのウェル
領域とＱ４３の基体ゲートとしてのウェル領域とを共通
にできなく、互いに分離しなければならなくなる。

ウェル・領域の相互に所定の間隔が必要であるので、必
要とする半導体基板の面積を増加させなければならない
という不利益を生じる。

制御回路ＣＲＬは、インバータＩＮＩないし工Ｎ１２、
ナンド回路ＮＡＩないしＮＡ４、ノア回路ＮＲＩ、ＮＲ
２および直列接続のＭＩ　５ＦＥＴＱ３７ないしＱ３９
からなる。この制（至）回路ＯＲＬは、外部端子ＰＧＭ
、Ｃ８及びＶＰＰにそれぞれ導き込み制＃信号、チップ
選択１８号、舊き込み及び消去信号を受け、前記書き込
み糸上遡圧発生回路Ｉ　ＨＡ　２からの出力信号を受け
ることによりＡｊＪＣＳ　１．　　ｒ、　ＷＬ　Ｗｌ及
びｖｐに制岬債号を出力する。

上記端子ｖＰＰに供給される１１号は前記書き込み回路
ＷＡＩ、ＷＡ２、曹き込み糸上峨圧発生回路ＩＨＡ２及
び消去回路ＥＲ８に対する電源電圧として共用される＋
２５Ｖの高遡圧系の信号である。

側岬回ＭＣ’ＲＬは、上記端子ｖＰＰの信号が所定レベ
ル以上になりたときだけ＊１込み又は消去動作の制御を
行なうよう、上記のようなＭＩＳＦＢＴＱ３７ないしＱ
３９からなるレベルシフト回路を含んでいる。

上記第１図の＃Ｐ４体記憶回路の動作は第２図ないし第
４図のタイミングチャートを使用して次のように説明さ
れる。なお、第２図は読み出し動作のタイミングチャー
トを示し、第３図は消去動作のタイミングチャートを示
している。更に第４図は書き込み動作のタイミングチャ
ートを示している。

読み出し動作においズは、端子ＰＧＭにおける誉き込み
制ｎ信号がはＸＯＶのロウレベルとされている。また端
子ＶＰＰは、は％：０■にされるかもしくはフローティ
ングにされており、ゲートに＋５Ｖのｔ圧ＶＣＣをｆｆ
ｉけているＭＩ８ＦＥＴＱ３９のドレインにはｉｔ　ｙ
　ｏ　ｖの誉き込み及び消去制御信号が現われている。

上記端子ＶＰＰＫおけるロウレベルの書き込み制０４信
号及びＭＩ　５ＦＥＴＱ３９のドレインにおける口９レ
ベルの誓き込み及び消去信号により、制御１ｉｉ廟ｔｅ
Ｗｌ及びｖｐにおける信号は、ハイレベルになっており
、Ｗｌにおける信号はロウレベルになっている。

従って、メモリアレイＭＡの各基準電位ＷＥＤ１．ＥＤ
２は書き込み禁止回路Ｉｆ（Ａｌにより【は！１″Ｏｖ
にされ【おり、各第２ワード練Ｗ１２゜Ｗ２２も同様に
書き込み回路ＷＡＩ、ＷＡ２によりてはｒｏｖにされて
いる。

タイイングは特に制限されないが１例えば時刻１０にお
いて、アドレス入力端子ＡＯないしＡＩＯにおける信号
が選択するメモリセルに対応してセットされる６例えば
、選択するメモリセルがＭＳｌｌであるとすると、アド
レスバッファＢＯないしＢ６の出力によってＸデコーダ
ＸＤＩの出力がハイレベルとなり、またアドレスデコー
ダＢ７ないしＢＩＯの出力によってＹデコーダＭＤＩの
出力がハイレベルとなる。

その結果、メモリセルＭＳＩＩのＭＮＯ８ＱＩのドレイ
ンと共通デイジット＠ＣＤとの間にＭＩＳＦＥＴＱ　　
１．Ｑｔｏ、デイジット−ＤＩ及びスイッチ用ＭＩＳＦ
ｇＴＱ２を介する電流経路が形成される。また、制−線
ｒにおける信号の）為イレペルによって、共通デイジッ
ト婦ＣＤとセンス回路ＩＯ８の負荷ＭＩ　５ＦＥＴＱ４
７との間に電流経路が形成される。

メモリセルＭＳＩＩのＭＮＯＳ　Ｑ　１が第１３図Ａの
特性のようにオン状態となりているなら、センス回路Ｉ
Ｏ８の出力線は、上記電流経路とＭＮＯ８ＱＩを介して
接地されることなる。その結果、センス回路ＩＯ８の出
力線はロウレベルになる。

上記メモリセルＭａｉｌのＭＮＯ８ＱＩが第１３図Ｂ（
１０特性のようにオフ状態となり【いるなら、負荷ＭＩ
　５ＦＥＴＱ４７に対する電流経路が構成されず、その
結果、センス回路ＩＯ８の出力線はハイレベルとなる。

時刻ｔ１において、端子Ｃ８Ｋ、おけるチップ選択信号
がハイレベルからロウレベルにされることによりて、は
ｙ同時刻ｔ２におい【制御線Ｃ８ｌにおける信号がロウ
レベルになる。その結果、出力バッファ回路ＩＯＲは、
高出力インピーダンス状態から上記センス回路ＩＯ３の
出力レベルに応じたイ汀号を出力するようになる。例え
ばセンス回路ＩＯ８がハイレベル備考を出力しているな
ら出カバツ７ア回路ＩＯＲは、出力端子に）−イレベル
信号を出力する。

時刻ｔ３においてチップ選択信号がロウレベルからハイ
レベルにもどると、はｙ同時刻ｔ４において制御縁Ｃ８
１の信号がロウレベルから２１イレベルになり、これに
応じて、出力パラフッ回路工ＯＲは再び高出力インピー
ダンス状態になる。

消去動作のために、予め端子ｖＰＰに＋２５Ｖの書き込
み及び消去イ＃１号が加えられ、端子Ｃ８にＯｖのロウ
レベルのチップ選択信号が加えられる。

制＃＃ｖＰにおける信号は、上記レベルのチップ選択信
号によってハイレベルとなっ【おり、従って畳き込み回
路ＷＡＩ、ＷＡ２は第２ワード線Ｗ１２．Ｗ２２をは５
：ＯｖＫしている。

第３図のように、時刻ｔｌＯにおいてをき込み制御信号
がハイレベルにされると、これに応じてナンド回路ＮＡ
４の出力がロウレベルになる。上記ナンド回路ＮＡ４の
ロウレベル毎号によりて消去１ｇ１ＭＥＲ８は、そのＭ
Ｉ８ＦＥＴＱ４２及びＱ４６がオフ状態となるので、出
力Ｍｌに＋２５０高電圧を出力する。

前記のように第２ワード脚Ｗ１２．Ｗ２２における１ざ
号がＯｖにされているので、消去回路ＥＲ８の出力によ
りてウェル領域ＷＥＬＬが＋２５Ｖの高電圧とされると
メモリアレイのＭＮＯ８のゲ−）ｅｍｕに消去のための
高電圧が加えられることになる。

上記ウェル領域の正電圧は、メモリセルのＭＮＯ８ＱＩ
及びスイッチ用Ｍ１．ＳＦｇＴＱ２のソース接合及びド
レイン接合を順方向にバイアスする方向にある。従って
、基＄電位線ＥＤ１．ＥＤ２、デイツク）脳Ｄ１．Ｄ２
の少なくとも１つと回路の接地端子との間に％流経路が
形成されているとウェル領域に加えるべき電圧は低下し
てしまう。

図示の回路は、上記のウェル領域の電圧の低下を防ぐよ
う、次のように動作する。

制ｍａｒにおける信号は、上記時刻ｔｌｏとはｙ同じ時
刻ｔ１１において上記４Ｆき込み制御信号がハイレベル
になることに対応してロウレベルになる。

上記制御８線ｒにおける信号によって書き込み禁止回路
ＩＨＡＩのＭＩ８ＦＥＴＱ２１．Ｑ２４及び書き込み禁
止電圧発生回路ＩＨＡ２のＭＩＳＦＥＴＱ３６がオフ状
態とされる。その結果、メモリアレイの各基準電位線Ｅ
ＤＩ、ＥＤ２は実質的にフローティングされる。

制ＨｍＷｌにおける信号は、チップ選択信号のロウレベ
ルに応じ【ロウレベルになっている。従って共通デイジ
ット鞠ＣＤＫ接続するデータ入力回路ｌ０ＷＫおけるＭ
Ｉ　５ＦＥＴＱ５２はオフ状態にある。他方、上記共通
デイツク）ＭＯＤに接続するセンス回路ＩＯ８における
ＭＩＳＦＥＴＱ４８は、上記側ｍｓ！ｒにおける信号に
よりてオフ状態になる。

共通デイジット詠ＣＤのフローティングによって、Ｙゲ
ー）ＹＧＯの動作にかかわらずに、メモリアレイＭＡの
谷デイジット−ＤＩ、Ｄ２は７０−ティングになる。

時刻ｔｌｌにおい【、端子ＰＧＭにおける信号がロウレ
ベルにもどると、これに応じて、消去回路ＥＲ８の出力
もロウレベルにもどる。

消去動作が上記のように、チップ選択状態において行な
われるのに対し、曹き込み動作はチップ非選択状態、す
なわち端子Ｃ８の信号のロウレベルにおいて行なわれる
。書き込み動作のために、予め端子ＶＰＰに＋２５Ｖの
書き込み及び消去消号が加えられる。

時刻ｔ２０において例えばメモリセルＭＳｉｌを選択す
るようアドレスイキ号ａがセットされる。

すなわち、ＸデコーダＸＤＩによって第１７−ド締Ｗｔ
ｔがハイレベルとされ、ＹデコーダＹＤＩによりて脚Ｙ
１がハイレベルとされる。

時刻ｔ２１において、書き込むべき情報が端子ＰＯに加
えられる。書き込むべき情報がＯなら、端子ＰＯはＯｖ
にされ、これに応じてデータ入力回路ＩＯＷ１７）ＭＩ
８ＦＥＴＱ５１は、入力バク７ア回路ｌＮ１６から＋５
ｖのハイレベル信号を受け、オン状態となる。１１き込
む情報が１、すなわち例えば＋５ｖなら、上記ＭＩｓＦ
ｇＴＱ５１は入力バッファ回路ｌＮ１６から出力する０
■によりてオフ状態になる。

時刻ｔ２２において端子ＰＧＭの書き込み制御信号がハ
イレベルになると、制御回路ＣＲＬにおけるインバータ
ＩＮＩ、ＩＮ２及びノア回路ＮＲ２１Ｃよって生ずる若
干の遅延時間の後の時刻ｔ２３に制御ＮＹにおける１８
号がロウレベルになる。その結果、書き込み禁止回路Ｉ
ＨＡＩのＭＩＳＦＥＴＱ２１．Ｑ２４．書き込み涜止電
圧発生回路ＩＨＡ２のＭＩ　５ＦＥＴＱ３６及びセンス
回路ＩＯ８のＭＩＳＦＥＴＱ４ｓがオフ状態となる。

上記時刻ｔ２３から若干の遅延時間の後の時刻ｔ２４に
おいて、制御ｍＷ・の信号がロウレベルになる。上記制
御線Ｗ・の信号により、＃ぎ込み−Ｍ止ｇ圧発生ＩＤＪ
１６　Ｉ　ＨＡ　２は１ＩＨＶ＆ｃｌｌ？＋２０Ｖの高
電圧を出力するようになり、これに応じて、メモリアレ
イの各基準電位＃ＥＤ１．ＥＤ２は上記の＋２０Ｖにな
る。

上記時刻ｔ２４とはｙ同時刻において、制＃巌Ｗｅの信
号はハイレベルになる。これに応じて、データ入力回路
２０ＷのＭＩＳＦＥＴＱ５２がオン状態にされる。同じ
時刻において、書き込み回路ＷＡＩ、ＷＡ２のＭＩ　５
ＦＥＴＱＩ　５がオン状態にされる。

上記書き込み禁止電圧発生回路ＩＨＡ２の出力線Ｉ　Ｈ
Ｖの信号が充分に高電圧になると、この巌ＩＨＶの信号
を受ける制御回路ＣＲＬは、時刻ｔ２５において制御線
マＰにロウレベルの信号を出力する。上記の制御線マＰ
における信号は次＆Ｃ［明するよさに、書き込み開始信
号とされる。上記のように％１ｌｆｉＩＨＶの信号が充
分な曹き込み禁止レベルとなりた後に書き込み開始信号
を出力させる構成とすることにより、選択しないメモリ
セルに編りて情報が誓き込まれてしまうことを防止する
ことができる。

上記のように、制御迦マＰＩＣおける信号がロウレベル
になることによって、喪き込み回路ＷＡＩ。

ＷＡ２のＭＩＳＦＥＴＱ１８はオフ状態になる。

薔き込み回ＭＷＡＨ２，、嬉１ワード＃ＪＩＷｌｌが選
択されはＸ＋５Ｖとされているので、第２ワード憩Ｗ１
２にはｒ＋２５Ｖの高電圧を出力する。

豊き込み回路ＷＡ２は、＠ｌワード＋ｙｌＩＷ２１が非
選択でありほぼＯｖとされているのでこれに応じて第２
ワードｍＷ２２にほぼＯｖを出力する。

選択すべきメモリセルＭＳＩＩにおけるＭＮＯ８Ｑ１は
、スイッチ用ＭＩＳＦＥＴＱ２、デイジット崗Ｄ１、Ｙ
ゲートＹＧＯのＭＩ　８ＦＥＴＱ１２、Ｑｌｌ、共通デ
イジット庫ＣＤ及びＭＩＳＦｇＴＱ５２を介して入力バ
ッファ回路ＩＮＩ　６の出力を受けるＭＩＳＦＥＴＱ５
１に結合される。誓き込むべき１＃＃が１であるなら、
上記ＭＩ　５ＦＥＴＱ５１０オン状態によりて、メモリ
セルＭＳＩＩに８けるＭＮＯ８ＱＩは、そのドレイン及
びソースがほぼ０■となり、そのゲート（第２ワード峠
Ｗ２２）の高′成圧によってゲート絶碌誤中に電子が注
入される。書き込むべき情報がＯであるなら、上記ＭＩ
８ＦＥＴＱ５１のオフ状態によって上記メモリセルＭＳ
ＩＩにおけるＭＮＯ８ＱＩのソース及びドレインが前配
薔き込み禁止電圧発生回路ＩＨＡ２の＋２０Ｖにされる
。従って上記のような電子は注入されない、同一デイツ
ク）廟Ｄ　１に結合される他の行のメモリセルＭＳ２１
には、第２ワード麿Ｗ２２の信号が前記のようにほぼＯ
ｖとされるので、情報は書き込まれない。

他のデイツク）ｍＤ２は、対応するＹゲートＹＧＯにお
けるＭＩＳＦＥＴＱ１３がオフ状態であるので、書き込
み禁止電圧発生回路ＩＨＡ２の出力によって＋２０Ｖに
維持される。

端子ＰＧＭにおける書き込み制ＨＩＫ号が時刻ｔ２６に
おいてロウレベルになると、第３図に示すように、それ
ぞれ時刻ｔ２７．ｔ２８．ｔ２９において制御１４１臓
ｖ　Ｐ　、　ｗ・、ｒにおける信号がノーイレベルとな
る。それに応じて、第２ワード祿ｗ１２、基準電位＃Ｅ
Ｄ１の信号もほぼＯになる。

本発明の半導体記憶回路は、例えば１６にビットのよう
な比較的大容量にされ得る。

第５図は、第１図の回路を使用した半導体記憶回路のブ
ロック図を示し【いる。

第５１１において、メモリアレイＭＡは、例えば１２８
行×１２８列に配置された１６３８４個のメモリセルな
含んでいる。上記メモリアレイＭＡに対し、アドレスバ
ッファＢＯないしＢ６からの７ビツトのアドレス入力信
号を受けることにより１２８のメモリセル行を選択する
ＸデコーダＸＤが設けられる。また、メモリセル列の１
６＠ずつを選択する８個のＹゲートＹＧＯないしＹＯ２
が設けられ、これらのＹゲートは、アドレスバッファＢ
７ないしＢＩＯからの４ビツトのアドレス入力信号を受
けるＹデコーダＹＤによって制御される。上記Ｙゲー）
ＹＧＯないしＹＯ２に対応して、それぞれ第１図のよう
なセンス回路、出力バッファ回路及びデータ入力回路を
含む入出力回路工０ないしエフが設けられている。各メ
モリセル列のそれぞれに対応して第１図のようなＭＩＳ
ＦＥＴＱ２０ないしＱ２２を含み、かつ１個の誉き込み
禁止電圧発生回路を含む書き込み禁止回路ＩＨＡが設け
られ、メモリセル行に対応しＣ％き込み回路ＷＡが設け
られる。更に、制御囲路ＣＲＬ及び消去回路ＥＲ８が設
けられる。

従って、第５図の半導体記憶回路は、１１ビツトすなわ
ち２０４８個の番地に８ビツトの情報な記憶する。

上記のように、メモリセルをＭＮＯＳとスイッチ用ＭＩ
　５ＦＥＴとによっ′Ｃ構成し、Ｘデコーダと書き込み
回路とを相互において独立の回路とすることによって、
Ｘデコーダの？ｈ成を単純にすることができる。そのた
め、Ｘｆｌ−ダによるワード絢の選択を高速化すること
が容易になり、高速動作の記憶回路を提供することがで
きるようになる。

書き込み禁止回路におけるＭＩＳＦＥＴＱ２２ｊＱ２５
のソースは、第１図のように基準電位線ＥＤＩ、ＥＤ２
にｍ絖される代りにガえばデイジット＃Ｄ１、Ｄ２に接
続されても良い、上記のようにした場合でもメモリプレ
イに書き込み糸上電圧を供給することが可能である。し
かしながら、上記のようにすると、各デイジットＭＤＩ
、Ｄ２に上記ＭＩ８ＦＥＴＱ２２ｊＱ２５の接合容量、
配線８ｈ等の浮遊容りが結合することになり１、その結
果記憶ｔ＃報の読み出し時及び書き込み時に１各デイジ
ツト醒の１ｒ号変化速度が制限されるので注意が必要と
なる。第１図のようにＭＩ　５ＦＥＴＱ２２．Ｑ２５を
基準電位紗ＥＤＩ、ＥＤ２に接続する場合、デイツク［
１の毎号変化速度を大きくすることができる。

上記のような各回路は、半導体集積回路技術によって、
１つの半導体基板上に形成される。

この発明に従うと、上記のような各回路は、回路特性を
制限しないようにし、また使用する半導体基板の大きさ
を増加させないような配置におい【半導体基板上に形成
される。

Ｗ、６図は、シリコン基板１上に形成される各回路及び
配線のための領域のパターンを示している同図において
、ＸデコーダＸＤが基板１の表面の中央属配電されてい
る。メモリアレイは、ＭＡｌとＭＡ２０２つに分けられ
、その−万ＭＡＩは上記ＸデコーダＸＤの左側に配置さ
れ、他方ＭＡ２は右側に配置されて〜・る。

上記メモリアレイＭＡＩをはさんだ左側には誓き込み回
路ＷＡａが配置され、同様にメモリアレイＭＡ２をはさ
んだ右１１１１１　Ｋ臀き込み回路ＷＡ６が配置されて
いる。

メモリアレイＭＡＬの上方にはＹゲー）ＹＧａが配置さ
れ、同様にメモリアレイＭＡ２の上方にはＹゲー）　Ｙ
Ｇｂが配置されている。上記Ｙゲー）ＹＧａとＹＧｂと
の中間、すなわちＸデコーダＸＤの上方には、Ｙデコー
ダＹＤが配置されている。

上記メモリアレイ、Ｘデコーダ、ＩＦき込み回路。

Ｙゲート及びＹデコーダの周辺は打点で示したような配
線領域ＷＩＲとされている。

配線領域ＷＩＲをはさんで上記メモリアレイＭＡｔ、Ｍ
Ａ２のそれぞれの下方には、書き込み禁止回路ＩＨＡａ
、ＩＨＡｂが配置され【いる。

基板１０表面の周囲には、入出力回路ＩＯ，制側１回路
ＣＲＬＩ及びＣＲＬ２．入力２２７７回路Ａ１ないしＡ
１２が配置されている。また、上り己周囲には、％棟の
入力端子、出力端子を回路装置外の端子に接続するため
のボンディングバク）ＰｌないしＰ２８が配置されてい
る。

前記第５図の回路を構成するために、メモリアレイＭＡ
Ｉ及びＭＡ２は、それぞれ１２８行×６４行の大ぎさと
される。メモリアレイＭＡＩとＭＡ２の対応する第１ワ
ード祿は、ＸデコーダＸＤによっズ同時に選択されろよ
うにされる。上記ＸデコーダＸＤの入力縁は、配線領域
ＷＩＲの配線を介して、上記基板１の周囲に配置された
入力バッファ回路に接続される。

ＹゲートＹＧａとＹＧｂとは、ＹデコーダＹＤの出力に
よりて同時にそれぞれ対応するメモリアレイＭＡＩ、Ｍ
Ａ２のデイジット機を選択するようにされている。上記
ＹゲートＹＧａ、ＹＧｂは、配線領域ＷＩＲの配置を介
して入出力回路ＩＯに接続される。

書き込み禁止回路ＩＨＡａ及びＩＨＡｂは、それぞれ配
趣領域ＷＩＩｔの配線を介して対応するメモリアレイＭ
ＡＩ、ＭＡ２の基準電位＃に接続される。

前記のように、この発明の実施例では、メモリアレイ及
びその周辺回路のためにウェル領域を使用する。

第７図は、第６図の（ロ）路装置に対応して、シリコン
基板１０表面に形成されるウェル領域のパターンを示し
ている。第８図は、上記第７図のＡ−Ａ視断面図を示し
ている。

第７図、第８図において、メモリプレイを形成するため
に、３Ｍシリコン基板１の表面にそれぞれ独立したＰｍ
ウェル領Ｍ１０ａ、１０ｂが形成されている。

上Ｎｄクエル領域１０　ａ、　　１０　ｂの周囲には、
これと離され″ＣＸデコーダ、Ｙデコーダ、Ｙゲート。

誉き込み回路、書き込み禁止回路、入出力回路。

入力２７７７回路及び制御回路等の周辺回路を形成する
ためのｐｍウェル領域１１が形成されている。

第７図の上方には、紙面の都合上大きい大きさで示され
ているが、第１図の出力バッファ回路ｌ０ＲＫおけるＭ
Ｉ　５ＦＥＴＱ４９のようにソースと基体ゲートとを接
続するＭＩＳＦＥＴを形成するために、上記のＰｆｌウ
ェル領域１１から離されて独立したＰ凰つェル執域１１
＆ないしｌｌｂが形成されている。

上記Ｐ型ウェル領域１０ｍの左側及び１０ｂの右すｊに
は、同様に第１図の賽き込み回路ＷＡＩにおけるＱ１９
のようなＭＩＳＦＥＴを形成するために、それぞれ独立
したＰ型ウェル領域１１ｃないしｌｉｄ及びｌｉｅない
しｌｌｆが形成されている。爽に、第７図の紙面の下方
には、第１図の書き込み禁止回路ＩＨＡＩ、＃き込み禁
止復圧発生回路ＩＨＡ２等の同様な狸立な基体ゲートを
必要とするＭＩＳＦＥＴを形成するために、それぞれ他
のＰ型ウェル領域から独立したＰ型りエル領域１１ｇな
いしｌｌｈ及び１１１ないしｌｌｊが形成されている。

第７図及び第８囚では図示していないが、俊〒説明する
ＭＩＳＦＥＴを形成するために、Ｐ型つェル領域ｌｌ内
の所定部分にｎａ！！シリコン基板１が４出するようＫ
される。

この実施例に従うと、上記のようにｎＷシリコン基板１
上に各（ＭＯＰ戯クエり領域を形成する構成をとるので
、半導体記憶回路装置のための６檀の有効なトランジス
タ等の素子を形成することができる。

例えば、複数のＰ型りエル領域の相互１出のｎ型シリコ
ン基板１０表面に後述するように、不純物のイオン打込
み法等によって寄生チャンネルを防止するためのチャン
ネルストッパが形成されるのでこのチャンネルストッパ
が有効に利用される。

すなわち、例えば請９図は、高耐圧特性が得られるＭＩ
ＳＦＥＴの断面図を示し【いる、同図において、１１ｍ
はＰ型ウェル領域、２１は、上記ウェル領域１１ｍの一
部にまたがるようにして基板１０表面に形成されたｎｕ
チャンネルストッパ、９５．９６はｎ　型ソース領域、
ドレイン領域。

６３はシリコン酸化物からなるゲートＰ、ｍ膜、６０は
、ＭＩ　５ＦＥＴ等の素子を形成する領域以外の基ａ１
及びウェル領域の表面を覆う厚いシリコン酸化膜、８４
はｎ型多結晶シリコンからなるゲート電極、１２０は、
例えばリンシリケートガラスからなる絶縁ｇ、１２１，
１２２はそれぞれ例えば蒸着アルミニウムからなるドレ
インｉｔｔ　極、ソース電極である。

以下余白 第９図において、ＭＩ　５ＦＥＴの実質的なドレイン領
域は電極１２１を接触させるための領域９Ｓとチャンネ
ルストッパ２１とによって構成されている。上記チャン
ネルストッパ２１はｎ型基板１０表面に寄生チャンネル
が鋳起されないようにするためのものであり、比較的低
不純物濃度とされる。従って、Ｐ屋つェル領域１１ｍの
上Ｋまで延ばされた部分のチャンネルストッパ２１は、
電極１２１を接触させるための領域９５よりも充分に高
比抵抗になる。第９図のＭＩＳＦＥＴは、上記のように
チャンネルストッパをドレイン領域の一部としているの
で、大きいドレイン耐圧となる。

従って、実施例においては、ｎｆｆ１基板ｌを高電圧端
子ＶＰＰ　（第１図参照）に接続し、この高電圧端子ｖ
ＰＰにドレインが接続されているＭＩＳＦＥＴの上記第
９図の構造のＭＩＳＦＥＴとする。

すなわち、２ｇ１図の書き込み禁止電圧発生回路工ＨＡ
２におけるデイプレッジ嘗ン型ＭＩ８ＦＥＴＱ２６、Ｑ
２９、Ｑ３２、書き込み回路ＷＡＩ。

ＷＡ２におけるディブレツンツン型ＭＩＳＦＥＴＱ１９
、消去回路ＥＲ８におけるデイプレッション型ＭＩＳＦ
Ｅ’ｒＱ４０．Ｑ４３及び制御回路ＣＲＬ内のレベルシ
フト回路もしくは電圧分割回路（Ｑ３７〜Ｑ３９）にお
けるエンハンスメント型ＭＩＳＦＥＴＱ３７を上記第９
図の構造のＭＩＳＦＥＴとする。

なお、上記デイプレッション型ＭＩＳＦＥＴは、後の説
明からより明確になるように、ゲート電極８４の下のＰ
型ウェル領域１１ｍの表面にＰ型不純物、例えば硼素を
イオン打ち込みすることにより形成される。

第１θ図は、ｎｐｎ）ランジスタの断面図を示している
。同図において、ｎｍ基板ｌは、上記トランジスタのコ
レクタ領域とされ、Ｐ型ウェル領域１１ｎはベース領域
とされ、ｎ＋壓領領域９７エミッタ領域とされる。上記
ｎ＋型預領９７は、ＭＩ　５ＦＥＴのソース領域及びド
レイン領域とするための領域と同時に形成される。上記
ｎｐｎ）ランジスタは、第１図の消去回路ＥＲ８におい
て使用される。

上記のＭＮＯＳ及び各種のＭＩＳＦＥＴは、アルミニウ
ムゲートを持つような構造とされても良いが、前述した
ようなシリコンゲートな持つ構造とされる方が望ましい
。

従って、以下においてシリコンゲート技術によって上記
各回路を構成する素子及び配線の構造を詳細に説明する
に当り、理解をより容易にするために、先ず製造方法に
ついて説明する。

以下、第１１図（２）乃至◎に基づいて、−枚の半導体
基板上にＭＮＯ８素子、エンハンスメン）ＷＭＯ８素子
、デプリシッン型ＭＯ８素子及びバイポーラトランジス
タを形成する際の製造プロセスについて詳細に説明する
。

四　基板ウェハｌとして（１００）結晶面を有するｎ型
単結晶、抵抗率８〜１２Ω鋼（不純物濃度約５Ｘ１０１
４帰−島）のシリコン（Ｓｔ）ウェハを用いる。このウ
ェハの抵抗率は、低い不純物濃度のウェルを再現性よく
形成するためには、出来るだけ大きい（不純物濃度が小
さい）ものが好ましいが、ここで示すＥ　Ａ　ＲＯＭ　
（Ｅ　１ｅｃｔｒ　ＬｃａｌｌｙＡｌｔｅｒａｂｌｅ　
Ｒｅａｄ　０ｎｌｙ　Ｍｅｍｏｒｙ　：電気的に書換え
可能な読出し専用メモリ）の実施例では、ウェルの不純
物濃度を約３　Ｘ　ｌ　Ｏ”ｃｒｓ−”程度に設定した
ため、上記の程度の不純物濃度のシリコン（ｓｉ）ウェ
ハを用いる。

第１１図囚に示すようにこのシリコンウェハｌの表面を
適当な洗浄液（０，−Ｈ，８０４液あるいはＨＦ液）で
洗浄したのち、熱酸化法により約５０　ｎｍのシリコン
酸化膜（ＳｉＯ，）２を形成し、引き続きＣＶＤ　（Ｃ
ｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ：
化学蒸着）法により、シリコンナイトライド（Ｓ１ｓＮ
４）膜３を約１００〜１４０ｎｍの厚さに形成する。こ
の８１．Ｎ、膜形成法は、常圧縦諷ＣＶＤ装置、常圧横
型ＣＶＤ装置および低圧横溢ＣＶＤ装置などで比較を行
なったが特に大差は見られなかった。しかし、低圧ＣＶ
Ｄ装置で行なったものが最も膜厚の均一性がよく、ウェ
ハ内で±３％以内に入りており、微細加工上都合がよい
。堆積温度は、各法によって若干の差はあるがいずれも
７００〜１０００℃の温度範囲が適当である。

この結果は以下に用いたＳｔ、Ｎ、膜形成に対しても同
様である。

■　次にこのシリコンナイトライド膜３の上に写真食刻
法（ホトエツチング法）によりウェルな形成する領域以
外の部分（ウェルとウェルの間）にのみホトレジスト膜
４を形成する。つまり、ウェルな形成する領域の表面は
、ＳＮ、Ｎ４膜が露出している。この状態で、プラズマ
エツチング法により、露出している部分の８１．８．膜
を除去し、第１１図（ト）に示すように表面にＳｔＯ，
膜２を露出させる。この後、上記レジスト膜４をマスク
として。

レジスト膜のない部分のＳｋ基板中へ、表面に露出して
いるＳ　ＳＯ＊　ＭＡ　２を通して、ボロン（Ｂ）　イ
オンを、エネルギー７５ＫｅＶ、）−タルドーズ３　Ｘ
　１０　”ｅａｒ”で打込みＰ壓半導体領域５．６を形
成する。

（Ｑ　この後、上記レジスト膜４を除去した後、ドライ
（乾燥した）酸Ｘ（Ｏｓ）中で、ウェル拡散を行なう。

ボロンはＳｉ中でアクセプタ形の不純物となるためＰｍ
ウェルが形成される。１２００℃で１６時間拡散した結
果、形成されたＰ型ウェル（１０、１１）は、表面濃度
３Ｘ１０１１帰一３、拡散深さ約６μｍとなる。但し、
この値は、４探針法により表面シート抵抗を測定した結
果、およびスティンエツチング法により拡散深さを測定
した結果から、ウェルの不純物分布がガウス分布である
ことを仮定して求めた値である。ウェル拡散を酸素中で
行なうのは、低濃度で均一なウェルな形成するためであ
る。

ウェル拡散が終了した時点では、第１１図（Ｑに示すよ
うに、ウェル１０，１１表面上には約０．８５μｍのシ
リコン酸化膜（１２、１３）が形成されており、Ｓｔ、
Ｎ、［３表面にはｌＯμｍ程度の酸化膜が形成されてい
る。そこで、全面ＳｔＯ，エツチングで、約５０　ｎｍ
の８１０．膜を除去することにより、ウェル表面には、
約０．８μｍの厚いシリコン酸化膜１２．１３が残り、
ウェル間には、８１、Ｎ、膜３表面が露出する。

０　次にＳｉ、Ｎ、［３を例えば熱リン酸（Ｈ，ＰＯ，
）液などを用いてエツチング除去し、ウェル間Ｋ。

最初に形成した約５０　ｎｍの５ｉ０１膜（第１１図（
［）１４　、１５　、１６）を露出する。この状態では
、ウェル上に約０．８μｍ、ウェル間には約５０ｎｍの
ＳｔＯ，膜が形成されている。この状態で、全面にリン
（Ｐ）イオンの打込みをエネルギー１２５ＫｅＶ、　ド
ーズ量ｌＸｌ０”儒−２で行なう。この場合、ウェル上
の厚いＳＩＯ，ｔ［１２、１３力ｗスクの役目を果し、
ウェル領域の周辺部を除いてはウェル内へはリンのイオ
ン打込みはされず、シェル間には、リンのイオン打込み
がなされ、Ｎ型中導体領域２０，２１，２２が形成され
る。なお、上記ウェル拡散時にマスクとして用いた８１
．Ｎ４膜の端部から、横方向にもウェルが拡散時に拡が
り、約６μｍ１ｍの差がＳｌ、Ｎ４膜端部（つまり、ウ
ェル上の厚いＳ　ｆｏｇ膜端部）とウェル端部に存在す
る。つまり、上記のリンのイオン打込層はウェル端部か
らウェル内へ約６μｍの所まで形成されている。また、
このリンのイオン打込層は、最終的な熱工程を通した後
に測定すると、深さが約１μ工程度となっている。

このように、自己整合的にウェル間にリンイオン打込み
を行なうことＫより、ウェル（Ｐ型）間の導通な防止す
ることができるため、以下このリン打込層２０，２１．
２２をＳ　ＡＰ　（Ｓｅｌｆ　Ａｌｉ−ｇｎｅｄ　Ｐ　
ｃｈａｕｎｅｌ　ｆｉｅｌｄ　ｌｏｎ　１ｎｓｐｌａｕ
ｔａｔｌｏｎ）ｊ−と呼ぶ。

上述のように、ｐ型ウェル拡散領域を８１．Ｎ４膜をマ
スクとして酸化性雰囲気での加熱処理によって形成し、
ウェル表面に形成された厚い酸化膜をマスクとしてウェ
ル間のＮ２ｕ基板表面に各ウェルにまたがってＮ型不純
物を打込みウェル間チャネル発生防止用のＳＡＰ層を形
成するという方法を採用することによって、マスク枚数
を増や丁ことなくウェル間のイオン打込みができ、又ウ
ェル拡散領域とウェル間のイオン打込層とは自己整合的
に形成することができる。以下この技術をＳＡＰ法と称
す。

この後、Ｓｉ基板表面に形成されているＳｉｎ。

Ａ１１（１２，１３および１４．１５．１６）をすべて
除去する。この状態では、８１基板表面に、ｐ型ウェル
領域（１ｏ、１１）およびｎ型（基板ｎ型不純物濃度よ
りも大きい不純物濃度をもつ）領域（２０，２１，２２
）が形成され、さらに、この両者の境界には、約０．４
〜０．５μｍの凹凸１７（段差）が形成されている。こ
の段差を利用して、次のホトエツチング工程のマスク合
せを行なうことができる。

次に通常、いわゆるＬＯＣＯ８（Ｌｏｃａｌ　０ｘｉ−
ｃｌａｔｌｏｎ　ｏｆ　５ｉｌｉｃｏｎ　）酸化と呼ば
れている工程を行なう。

（ト）まず、上記したように、８１表面の８１０．膜を
すべて除去したのち、基板の全表面に約５０ｎｍのＳｌ
ｌ模膜４を熱酸化法により形成する。ひきつづきＣＶＤ
法により、このＳ１０．膜上に１００〜１４０ｎｍの８
１．Ｎ４膜を形成する。

次に写真食刻法（ホトエツチング法）により、活性素子
を形成する領域等の所定領域にのみホトレジスト膜を残
す（第１１図■の３５．３６，３７゜３Ｂ　、３９．４
０）。つまり、この状態では素子間分離をするため等で
厚い酸化膜を形成する必要がある部分の表面は、ホトレ
ジスト膜が除去され、８１．Ｎ、膜が露出している。こ
の状態でプラズマエツチングを行ない、露出している８
ｉｓＮ＋＃を除去し、表面に先に形成した約５０　ｎｍ
のＳｉｎ。

膜（２４）を露出させた。この後、上記レジスト膜をマ
スクとして、レジスト膜のない部分のＳｉ基板中へ、表
面に露出しているＳ五〇ＨＭ（２４）を通して、ボロン
（Ｂ）イオンをエネルギー７５ＫｅＶ　、）−１ｐｖド
ーズ量２　Ｘ　１０”３−１テ打込み、ｐ型半導体層４
１．４２，４３，４４，４５゜４６を形成する。この際
、高耐圧ＤＭＯ８を形成する必要のある部分はウェル端
部のＳＡＰインプラ層の中ＫｓｉａＮａ膜の端部がくる
ようにホトマスクを設計する。このようにすると、第１
１図■に示すよう罠、８ＡＰ層（２１）とウェルにまた
がってアクティブ領域が形成される。なお、このボロン
イオン打込みを以下フィールドインプランテーシ冒ン（
Ｆインプラ）と称す。

［Ｆ］　この後、上記レジスト膜を除去した後、ウェッ
ト（湿った）酸素（０，）中で、フィールド酸化を行な
う。この酸化処理を１０００℃で約４時間行なうことに
より、Ｓｉ、Ｎ４膜が除去されている部分の８ｉ基板表
面には、約０．９５μｍのＳＩＯ。

膜（６０）が形成される。この状態で、ウェル間に約０
，９５μｍの厚いフィールド酸化膜が形成されている部
分、例えば第１１図［Ｆ］２０のＳｔ衣表面はＳＡＰに
よるリンと、Ｆインプラによるボロンが混在しており、
しかもト°−ズ量では、リンがＩ　Ｘ　１０　”ｃｒｓ
−”、ボａｙが２Ｘ１０”ｃｍ−雪とホ。

ンの方が多量に打込まれ（いるが、フィールド酸化を行
なう際ＫＳｉＯ，中へ偏析する量がボロンの方が太きい
、つまり、８１中のボロンはＳＩＯ，との界面でデイプ
リート（枯渇）するが、Ｓｉ中のリンは５ｉＯ１との界
面でパイルアップ（蓄積）される（第２８図、第２９図
参照）ため、最終的には、ウェル間の表面は、リンの濃
度が大きく、チャネルストッパーとしての役目を十分果
たしている。このように前記ＳＡＰ法とＬＯＣＯＳプロ
セスを共用し上記の如くリンとボロンのＳｔＯ，界面で
の挙動の違いをうまく利用することにより、特にマスキ
ングの工程を用いずに出来るだけ低濃度のリン打込み（
これは、後程述べる、高耐圧デプリーシｗ　ｙ　Ｍ　Ｏ
Ｓ　Ｆ　Ｅ　Ｔ　Ｄ　Ｍ　ＯＳのドレインとして用いる
ために必要な事項）と、これ以上のドーズ量を必要とす
るボロン打込み（寄生ＭＯ８（フィールドＭＯ８）のし
きい電圧をある程度高く保つために必要な事項）を共存
させ、かつ、最終的にリン濃度を高くするプロセス技術
が可能となる。

かくして、第１１図■のｐ型イオン打込層４１〜４６に
対応して基板表面の厚い酸化膜下にｐ型半導体領域５１
〜５６が形成される。

さて、このフィールド酸化を行なった直後の状態は、第
１１図０に示すようにアクティブ領域上には、約５０　
ｎｍのＳ１０．膜２４上に約１００〜１４０　ｎｍの５
１ａＮａ膜（２５〜３０）、さらにその表面に約２０ｎ
ｍの酸化膜が形成されており、フィールド領域には、約
０，９５μｍのＳ１０．膜（６０）が形成されている。

０　この状態で、全面ｓｉｏ、エツチングを行ない約５
０　ｎｍのＳｔＯ，膜を除去すると、フィールド領域に
は、約０．９μｍの８１０．膜６０が残り、アクティブ
領域には５０　ｎｍのＳｔＯ，膜２４および１００〜１
４０ｎｍのＳｔ、Ｎ４膜２５〜３０が残存し、このＳｌ
、Ｎ４膜が露出している。そこで引きつづき、このＳｉ
、Ｎ４膜２５〜３０を、例えば、熱リン酸（ＨｓＰＯａ
）液などを用いて、除去する。

このようにすると、アクティブ領域には、先に形成した
約５０　ｎｍの８１０．膜２４が残存しており、この８
４０１膜２４をアクティブＭＩａＦＥＴゲート酸化膜と
して使用することも可能であるが、ＬＯＣＯ８端部に発
生する異常な領域（一般には、５ｔｓＮｔ　ＰＡではな
いかと考えられている）のために、ゲート耐圧の不良等
が生じやすいため、第１１図０に示すようにこの薄い酸
化膜２４及びその上のＳｌ、Ｎ、膜を一旦除去し、さら
に例えば４５　ｎｍのＳｔＯ，形成→除去を繰り返した
後、第１１図０に示すように実際にゲート絶縁膜として
使う約７５ｎｍのｓｔｏ、　Ｍ　（６２〜６７）を、例
えばドラ４０１９１０００℃１１０分で形成する。

０　、さらに、ＭＯＳ）ランジスタのうち、ＥＭＯＳ　
（Ｅｎｈａｕｃｅｍｅｎｔ　ｍｏｄａ　ＭＯＳ　：　Ｌ
／きい電圧が高くゲート電圧Ｏｖで電流が実用上０であ
るもの）のしきい電圧を設定するために、上記薄いゲー
ト絶縁［６２〜６７を通して全面にボロンイオンを打込
みエネルギー４０ＫｅＶ、）−タルドーズ２Ｘ１０”／
α重で打込む（第１１図０７１〜７６）。

当然のことながら、厚い酸化膜を有しているフィールド
領域には、このボロンは打込まれず、アクティブ領域の
約７５　ｎｍの８１０．膜が存在している部分の下のＳ
五基板表面に、ＳムＯ１膜を通して打込まれる。

（Ｉ）　　次に、この実施例で述べるＥＡＲＯＭは、周
辺回路なＥ／Ｄイ／バータを用い高速化しているため、
上に述べたＥＭＯ８以外ＫＤＭＯ８（Ｄｅ−ｐｌｅｔｉ
ｏｎ　ｍｏｄｅ　ＭＯＳ　：　Ｌきい電圧が低く、ゲー
ト電圧Ｏｖで電流が流れるもの）を形成する必要がある
。このＤＭＯ８を所定の部分に形成するため、Ｓ１０．
膜６０．６２〜６７上にホトレジスト膜な被着したのち
、ホトエツチング工程により、第１１図（Ｉ）に示すよ
うにＤＭＯ８を形成する必要のある領域上のホトレジス
ト膜を除去し、その他の部分はホトレジスト膜８０を残
し、これをマスクとして、所定の部分にのみリンのイオ
ン打込みを行ない（８１）、ＤＭＯ８のしきい電圧を設
定する。ここでは、例えば、エネルギー１００ＫｅＶ。

ドーズ量１．２　Ｘ　１０　’　”７ｃｍ”で打込んだ
。これは、高耐圧ＤＭＯ８の領域も同様である（第１１
図（Ｉ）８１）。このように、フェル間の自己整合的分
離法（ＳＡＰ）法によって作られたウェル周辺の境界部
表面にデプリシｌンＭＯ８ＦＥＴを形成することによっ
て以下の説明からも判るように同一チップ上にホトマス
クの増加なしに不揮発性メモリ素子ＭＮＯ８と高耐圧Ｄ
ＭＯ３を共存せしめることが可能となる。

（Ｊ）　　次に、上記のホトレジスト膜８０を除去した
後、Ｓ　ｔＯ，繰上にＣＶＤ法により多結晶シリコン（
ｐｏｌｙ　８１　）層を約ｏ、３５μｍｓ約５８０℃で
形成する。ｐｏｌｙ　８１形成法についても、常圧法と
低圧法を比較したが、膜厚の均一性が後者の方がすぐれ
ているという事実以外には、特に大きな特性上の差はな
かった。引き続き、ｐｏｌｙ　　Ｓｉに拡散法によりリ
ンをドーピングした。この場合の条件は、例えば、１０
００℃で、２０分ＰＯＣｚ、源からのＰをｐｏｌｙ　８
１表面に堆積、拡散し、さらに５分間の引きのばしを行
ない、　　ｐｏｌｙ　Ｓｉの抵抗を約１５Ω／口とした
。

この後、ｐｏｌｙｓ１表面に形成されているリンガラス
を例えばＨＦなどを含む液でエツチング除去したのち、
ホトエツチング法により、所定の部分のみホトレジスト
を残し、プラズマエツチング法によって、ホトレジスト
が残存している部分以外のｐｏｌｙｓｌを除去し、Ｓｉ
ｎ、膜上に第１層ｐｏｌｙＳｔによりゲート電極、およ
び配線を形成した（第１１図（Ｊ）８３．８４）。

次に、上記第１層ｐＯ監ｙＳｉ層（８３，８４）をマス
クとして、ゲート酸化膜６２を選択的にエツチングし第
１１因りに示すように基板表面を部分的に露出せしめる
。

■　この後、ウェットな雰囲気で８５０℃、２０分の酸
化を行ない、露出したＳｔ基板表面に約４０　ｎｍのＳ
ｉｎ、膜（第１１図頓８７）を、ｐｏｌｙＳ１表面上に
約２００　ｎｍの８１０．膜（８５，８６）を形成する
。この後、全面Ｓ　ｔＯ，膜エツチングを行ない約６０
　ｎｍのｓｔｏ、ｍを除去することにより、ｐｏｌｙ　
Ｓｌ上圧は約１４０　ｎｍのＳ１０．が残される。この
ようにｐｏｌｙ　８１の上に厚い酸化膜を形成し、Ｓｔ
基板表面には、十分薄い酸化膜を形成するためには、ｐ
ｏｌｙ　Ｓｉ中に少なくともリンを１０　”ｃｍ　”以
上含ませておき、酸化を６００〜１０００℃の範囲でウ
ェットな雰囲気で行なうことが重要である。

■　次に、ｐｏｌｙｓｌ上に残されたＳ　ｉｏ、膜８５
゜８６をマスクとして（つまり、この場合の５ｉＯ１が
高濃度にドープされた第１層ｐｏｌｙｓｉのエツチング
を防止している）、露出したＳｔ基板表面をＮＨ，−Ｈ
，Ｏ，およびＨＣＬ−Ｈ，Ｏ，を含むエツチング液で軽
くエツチングしたのち、約２ｎｍの薄い酸化！（第１１
図■８８）をＮ！希釈Ｏ１中で８５０℃、１２０分の酸
化により形成し、引き続いてＣＶＤ法により、約５０　
ｎｍの８１．Ｎ、膜（９０）を形成する。ここで、形成
したＳｉ、Ｎ４膜の形成法も前に触れたような各種の方
法で比較したが、最終的には、後で述べる高温のＨ，ア
ニールにより、いずれの場合も問題のない特性を得るこ
とができた。

この後、この８１．Ｎ、膜９０上にｐｏｌｙ　Ｓｉ　　
（第２層目）を約０．３μｍ堆積した後、ホトエツチン
グ法により加工し、第２層（第２の）　ｐｏｌｙ　Ｓｉ
ゲート（第１１図０９１）を形成する。引き続いて、第
１膚ｐｏｌｙＳ１　（９１）をマスクとし【、１Ｘ１０
１・ｔａｒ　”　＠　９０　ＫａＶ　”１１’　１７ン
イオンをシリコン基板内に打込みソース、ドレイン等の
Ｎ型半導体領域（９２〜１００）を形成し、同時に第２
層ｐｏｔＹ　ｓｔ　９１にもリンをドーピングした。こ
の際、第１層のｐｏｌｙｓｌ　（８３、８４）は、すで
にリンがドープされ、結晶粒が増大しているため、リン
イオンの打込みにより、第１１ｆ４　ｐｏｌｙ　Ｓｌ下
のＳｔ基板表面に、リンが打込まれる危険があるが、上
記したように、第１膚ｐｏｌｙＳ１上には、約１４０ｎ
ｍの８１０．膜８５．８６と、５０ｎｍのＳｌ、Ｎ。

膜９０が形成されているため、この危険性は除かれる。

−次に、第２層ｐｏｌｙ　Ｓｉ　９１の下に形成されて
いるＳｉ、Ｎ、膜（９０）をマスクとし【第２膚ｐｏｌ
ｙＳ１　　（９１，８４）をウェットな雰囲気で例えば
８５０℃１０分間選択酸化した後、この酸化膜（１０２
）をマスクとして、８ｉ、Ｎ、膜を選択的に除去する。

つまり、高濃度にドープされた第１膚ｐｏｌｙＳ１を上
の酸化膜でＳｌ、Ｎ、エツチング液から保ａしている。

この状態では、第１膚ｐｏｌｙＳｉゲートとソース又は
ドレイン間の耐圧（ゲート耐圧）が悪いため、この後、
８５０℃、３０分間ウェット雰囲気中で酸化処理を行な
い、第２層ｐｏｌｙｓｌゲートのゲート耐圧を向上させ
るとともに、第１膚ｐｏｌｙＳ１　（８３、８４）ゲー
トの端部の形状を改害し、耐圧を向上させている。この
状態では、第１１図（財）に示すように、第１膚ｐｏｌ
ｙＳ１層８３．８４上に、約０，３／ＪｆｆｌのＳｉｎ
、膜８５．８６が、第１膚ｐｏｌｙＳ１層９１およびソ
ース、ドレインｎ＋拡散層上には約０．２μｍの５ｉＯ
１膜（１０２，１０４〜１１２）が形成されている。

上記したように、ポリシリコンの如き高温に耐える材料
をゲート電極として第１１図（Ｊ）１０のようにＭＯ８
素子を形成したのち、低温酸化法によりこのゲート電極
に酸化膜を形成し、Ｓｌ基板（ウェル）上の薄いＳＩＯ
，膜を除去し、改めて基板上に８１０．膜を形成し、そ
の上＆Ｃ８ｌ＊Ｎａ膜を設は更にその上に部分的にポリ
Ｓｔのゲート電極を形成し、上記３１．Ｎ４Ｍをマスク
としてポリＳｔゲート表面を酸化して酸化膜を形成し、
この酸化膜をマスクとして８％、Ｎ４膜を除去して第１
１図特に示す如きＭＮ０８Ｘ子を形成するという方法を
採用することによって、ＭＯＳよりも後にＭＮＯ８素子
が形成されるためＭＮＯ８素子の特性の劣化が少なくな
る。又、選択酸化法を適用してＭＯＳ又はＭＮＯＳのゲ
ートを酸化膜で覆うため層間耐圧又は層間容量等で好ま
しい特性をもったものが得られる。

このようにしてＭＮＯ８素子が形成されるが、第１１図
■及び特に対応してＭＮＯ８素子形成部及びＭＯ８素子
形成部を拡大断面図を用いて描くと第３０図乃至第３３
図のようになる。即ち、第３０図のように、１０　ｎｍ
以下という極めて薄い３１０、膜８８の上に被着形成さ
れたＳｉ、Ｎ、膜９０上に部分的にポリシリコン層９１
が形成され、このポリシリコン層をマスクとして基板表
面内にソース・ドレイン形成用不純物が導入され、次い
で第３１図に示すように８１８Ｎ４１１ＪＩをマスクと
してこのポリシリコン層９１の表面が酸化されその表面
に比較的厚い酸化膜（Ｓｉｎ、）　　１０２が形成され
る。更に第３２図のように、この形成された酸化膜１０
２をマスクとしてＳｌ、Ｎ４膜９０が部分的にエツチン
グ除去される。この時薄いＳｔＯ。

１［８８も基板表面より除去されるが、第３３図に示す
ように酸化性雰囲気中で加熱処理して露出されたソース
・ドレイン領域の表面に酸化＠（８１０ｔ）１０４．１
０５を形成する。ゲート電極材料と８１、Ｎ、膜エツチ
ング液（又はガス）の組み合せによっＣは、ゲート電極
もエツチングされるおそれがあるが、上記のようにゲー
ト電極をパターニングした後Ｓｉ、Ｎ、膜をマスクとし
【酸化しゲート電極を酸化膜で覆いこの酸化膜をマスク
としてＳｌ、Ｎ、膜をエツチングするので、ゲート電極
材料がＳｉ３Ｎ４エツチング液によってエッチされる場
合にもこの方法で微細なゲート電極を保護することがで
きる。又、第３３図に示すようにポリシリコン層９１上
のｓｌｏ、膜１０２とシリコン基板（ウェル）表面に形
成されるＳ１０．膜１０４．１０５とで８１．Ｎ、膜９
０が完全に覆われるので、このように十分な酸化処理を
施こすことにより【、所謂プロテクテッドゲー）　（ｐ
ｒｏｔｅｃｔｅｄ　ｇａｔａ）の構造を自己整合的に形
成することができるので、ＭＮＯ８素子のゲート耐圧を
向上することができ、又、寄生容量を小さくすることが
できる等の効果がある。

また、第３０図乃至第３３図より通解されるように、同
一半導体基板上にＭＮＯ８素子とＭＯ８素子との画素子
を形成し、ＭＮＯ３素子のゲート下にのみＳｌ、Ｎ４膜
９０を残すことにより、上記の如＜ＭＮＯ８素子のゲー
ト耐圧を向上させるために行なう酸化処理で第３３図に
示すようにＭＯ８素子のゲート電極の端部も酸化され逆
ひさし構造とすることができＭＯ８素子のゲート耐圧を
も向上せしめることができるので、結果として両タイプ
の素子のゲート耐圧を向上できる。

四　次に、第１１図−の工程を終えたあとホトエツチン
グ法により、第１１図■のように上記の各酸化膜で、後
でその下のｎ＋層あるいはｐｏｌｙｓＬ層と電気的な接
続をとる必要がある場合、例えば（１０６，１１２）お
よび、ｐ型りエルとコンタクトをとる必要のある所定の
部分例えば（１１０゜１１１）の８１０．膜をエツチン
グ除去する。この場合、約０．３μｍの８１０．膜エツ
チングを行なうため、ｐ型ウェルとコンタクトをとる部
分の酸化膜は、一部エッチングされるだけで、約０．３
μｍのＳｉｎ、膜が残っている。

０　この後、上記工程で用いたホトレジスト膜を除去し
たのち、ＣＶＤ法により、Ｐ１０ｍ！１度約１モルのフ
ォスフオシリケードガラス（以下リンガラスと称す）２
０を堆積し、この後、Ｈ２雰囲気で、９００℃、２０分
の熱処理を行ない、リンガラスの緻密化、およびＭＮＯ
８素子の特性改善を行なう。

この後、上に記したようなｎ＋層、　ｐｏｌｙｓｉ層お
よびｐ型ウェル層などと、電気的な接続をとる必要があ
る領域上のリンガラスなホトエツチング法により除去す
る。この際、光にあけた酸化膜の穴（１１４〜１１Ｂ）
と、このリンガラスの穴が少なくとも１部の領域を共有
するようにし、その部分のＳｔ基板表面、あるいはｐｏ
ｌｙｓｉ表面を露出する。この状態では、ｐ型ウェルと
コンタクトをとろ部分（１１６，１１７，６０）には、
光のエツチング時のオーバーエツチングによりわずかに
膜厚が減少するものの、依然として、約０６２μｍ程度
のＳｔＯ，膜が残っているため、さらに、ホトエツチン
グ法により、先にあけたリンガラスの穴の内１１にホト
レジストの穴がくるようにして、残った約０．２μｍの
Ｓ　ｔＯ，膜をエツチング除去する。

リンガラスとＳＩＯ＊Ｊｌｌ［の二層膜にコンタクト用
の穴をあける場合、リンガラスのエツチング速度が早＜
ＳｔＯ，のエツチング速度が遅いため二層膜を一度に穴
あけを行なうと穴の寸法が大きくなったり、或いはホト
レジストとリンガラスの密着性が悪くなる等加工上の問
題があるが、上述の第１１図（へ）及び第１１図００説
明及び部分拡大図第３４図乃至第３６図より判るように
、先ず基板表面上のＳ　ｉｏ、膜（１０５）にコンタク
ト用マスクを用いてエツチングにより穴あけ（１１９）
を行ない、この後リンガラス（１２０）を堆積させ、次
に少なくとも上記コンタクト用穴１１９の一部を共有す
る形でリンガラス１１２０に穴あけを行ない孔部１２５
を設けるようＫすることによって、該穴あけが設計値に
対してより精度よく行なうことができる。なお、第３６
図ではリンガラスの穴部１２５がＳ　ｉｏ、膜の穴部１
１９より少しずれた形態を図示しているが、アルミニウ
ム等の金属配線の段切れを防止するためにはｓｈｏ、膜
の穴部１１９を全て更に望ましくは５１０１膜の端部表
面までも露出するようにリンガラスの穴部１２５を形成
した方が望ましい。

［Ｆ］　次に、上記で使用したホトレジストを除去した
のち、全面ＫＡＡ蒸着膜を約３００℃で形成する。膜厚
は約０．８μｍである。

次にホトエツチング法により、第１１図０に示すように
上記Ａｔ膜に配線パターンを形成してアルミニウム電極
又は配線部１２１，１２２，１２３゜１２４を形成し、
ホトレジストを除去したのち、上記人りとｎ　”　、　
ｐｏｌｙ　Ｓｉ　あるいはｐ型ウェルとのコンタクトを
確実にとるため、および表面準位を減少するため、Ｈ２
雰囲気で約４５０℃６０分の熱処理を行なう。

以上詳細に説明した（６）乃至［Ｆ］の工程を終ること
によって、第１１図０に示すように、ゲート電極９１を
有するＭＮＯ８素子、ゲート電極８３を有するエンハン
スメント型のＭＯ８素子、ゲート電極８４を有するデプ
リーション型のＭＯ８素子と共に、特別なホトマスクを
増加せずに半導体領域９７．１１．１からなるＮＰＮ型
バイポーラトランジスタを一枚の半導体基板１内及びそ
の上に形成することができる。なお、同図中１２１はＥ
Ｍ０Ｓ素子のソース又はドレイン電極を、１２２はバイ
ポーラトランジスタのエミッタ電極上、１２３は同トラ
ンジスタのベース電極及びｐ型りエル領域１１の電標を
、１２４は領域２２及び基板の電極を構成している。

第１５図は、リンガラス層を形成する前のメモリアレイ
の平面図を示し、第１６図は、アルミニウム配線を形成
した後のメモリアレイの平面図を示している。また第１
７図、第１８図及び第１９図は、それぞれ第１６図の平
面のＡ−Ａ視断面、Ｂ−Ｂ視断面及びＣ−Ｃ視断面を示
している。

メモリアレイは、ｎ型シリコン基板１上に形成されたＰ
型ツエル領域１０ａ上に形成されている。

ｇｌｓ図において、メモリセルのＭＮＯＳ及びスイッチ
用ＭＩＳＦＥＴのソース領域、ドレイン領域及びチャン
ネル領域とされる部分は一点＠線で区画されて示されて
いる。上記の一点鎖線で囲まれた区域ＣＨＩ　、ＣＨ２
以外のＰ型ウェル領域１０ａの表面には、厚いシリコン
酸化膜６０が形成されている。

上記Ｐｍウェル領域１０ａの表面には、シリコン酸化膜
を介して上記区域ＣＨＩ、ＣＨ２を横切る方向に、メモ
リセルのスイッチ用ＭＩＳＦＥＴのゲート電極とされか
つ第１のワード線とされる複数の多結晶シリコン層Ｗｌ
　１　、Ｗ２１　、ＷＢ２゜Ｗ４１が配置されている。

同様に、メモリセルのＭＮＯＳのゲート電極とされかつ
第２ワード線とされる複数の多結晶シリコン層Ｗｌ　２
　、Ｗ２２　、Ｗ３２　、Ｗ４２が配置されている。

上記各多結晶シリコン層で覆われていない区域ＣＨＩ　
、ＣＨ２におけるｐｉミラエル域１０ａの表面には、前
記の第１１図をもって説明したような製法によりｎｍ不
純物が導入され、ＭＮＯＳ及びスイッチ用ＭＩＳＦＥＴ
のソース及びドレイン領域とするためのｎ’ＪＭ領域が
形成されている。

区域ＣＨＩ内圧おいて、ｎ＋型領領域９２ａ多結晶シリ
コン層Ｗｌｌ、Ｗ１２及びｎ＋型領領域９２ａ、第１の
メモリセルを構成する。丁なわち、ｎ＋型領領域９２ａ
、スイッチングＭＩＳＦＥＴのドレイン領域を構成し、
多結晶シリコン層Ｗ１１はそのゲート電極を構成する。

また、多結晶シリコン層Ｗ１２はＭＮＯＳのゲート電極
を構成し、ｎ　型領域９４ａはそのソース領域を構成す
る。

上記区域ＣＨＩ内において、上記第１のメモリセルに隣
接するｎ＋型領領域９２ｂ多結晶シリコン層Ｗ２１．Ｗ
２２及びｎ＋型領領域９４ｂ第２のメモリセルな構成す
る。すなわち、上記９２ｂ。

Ｗ２１．Ｗ２２及び９４ｂはそれぞれスイッチ用ＭＩ８
ＦＥＴのドレイン領域、そのゲート電極、ＭＮＯＳのゲ
ート電極及びそのソース領域を構成する。

同様に、上記区域ＣＨ１内において、９４ｃ。

Ｗ３２．ＷＢ２，９２ｃは第３のメモリセルを構成し、
９２ｄ、Ｗ４１　、Ｗ４２，９４ｄは第４のメモリセル
を構成し曵いる。

上記区域ＣＨＩの隣りの区域内においても記号を付して
いないが第１ないし第４のメモリセルが構成されている
。

上記区域ＣＨＩ内く形成された各メモリセルは、第１の
メモリセル列を構成し、同様に区域ＣＨ２内に形成され
た各メモリセルは第２のメモリセル列を構成する。

第１ワード線としての多結晶シリコン層Ｗｌｌは、第１
５図のように、厚いシリコン酸化膜６０上において多結
晶シリコン層Ｗ１２の下を横切って延びる延長部分Ｗｌ
ｌａないしＷｌｌｃを持っていゐ。

上記多結晶シリコン層Ｗ１２は、前記のように第２ワー
ド線を構成するので、記憶情報の書き込み時に＋２５Ｖ
のような高電圧を受けることになる。そのため、多結晶
シリコン層Ｗ１２の下のＰ型ウェル領域１０ａの表面に
寄生チャンネルが誘起されることが有る。多結晶シリコ
ン層Ｗ１１は、第１ワード線を構成し、前記の＋５ｖの
ような低電圧系の信号を受ける。従って、上記多結晶シ
リコン層Ｗ１２の下のＰｍウェル領域１０ａの表面に誘
起される上記寄生チャンネルは、上記多結晶シリコン層
Ｗｌｌの延長部Ｗｌ１ｍないしＷ　１１　ｃ下において
それぞれ遮断されることになる。

その結果、区域ＣＨ１とＣＨ２とにおけるメモリセル相
互が、寄生チャンネルによって電気的に結合し、その結
果、選択すべ鎗メモリセルに情報の書き込みが行なわれ
なくなるというような望ましくない動作を防ぐことがで
きる。

上記第１５図のメモリアレイの表面に、前記第１１図で
説明した製法によりリンガラス層１２０が形成され、次
いでこのリンガラス層１２０及びその下の酸化膜が選択
的に除去され、上記ｎ＋型領領域露出する開孔ＣＮＴｌ
ないしＣ５（第６図参照）が設けられる。

次いでアルミニウムの蒸着及びその選択エツチングが行
なわれ、第１６図のように、アルミニウム配線層ＥＤＩ
　、ＥＤ２　、ＤＩ及びＤ２が形成される。

上記配線層ＥＤＩは、それぞれ上記開孔ＣＮＴ１、ＣＮ
Ｔ３及びＣＮＴ５において、第１ないし第４のメモリセ
ルにおけるＭＮＯＳのソース領域としてのｎ＋＋域９４
ａ、９４ｂ、９４ｃ及び９４ｄ（第１５図参照）Ｋ接触
する。従って、この配線層ＥＤＩは、メモリアレイの基
準電位線を構成する。

配線層Ｄ１は、それぞれ上記開孔ＣＮＴ２及びＣＮＴ４
において、第１ないし第４のメモリセルにおけるスイッ
チ用ＭＩＳＦＥＴのドレイン領域としてのｎ＋型領領域
９２ｍ９２ｂ、９２ｃ及び９２ｄに接触する。従って、
この配線Ｄ１は、メモリアレイのデイジット線を構成す
る。

同様に、配線層ＥＤ２，０２はそれぞれ他の基準電位線
、デイジット線を構成する。

上記のメモリアレイは、第１５図のように、同一メモリ
列内のメモリセルにおけるＭＮＯＳとスイッチング用Ｍ
ＩＳＦＥＴとの配列を交互に反転させている。従って、
例えば９２ａと９２ｂ。

９４ｂと９４ｃのように隣り合うメモリセルのｎ＋型領
領域共通化でき、それぞれのメモリセルのためのれ＋型
領域をそれぞれ独立に形成するような場合に比べて列方
向の寸法を小さくすることができる。

また、第１６図のように、メモリセルな形成する区域Ｃ
ＨＩ、ＣＨ２上も配線領域となるようアルミニウム配線
層ＥＤＩ、ＥＤ２．ＤＩ、Ｄ２を上記区域ＣＨＩ、ＣＨ
２が延びる方向に対し傾斜させているので、配線領域を
上記区域に対して独立に設定するような場合に比べて行
方向、すなわち、紙面の横方向の寸法を小さくすること
ができる。

加えて、基準電位線及びデイジット線としてｎ＋＋半導
体配線領域などの半導体を使用するのでなく図示のよう
にアルミニウム配線層を使用するので、その抵抗を充分
小さくできる。配線抵抗の減少により、上記のメモリア
レイは高速度で動作することができるようになる。

第２０図は、リンガラス層を形成する前の単位のＸデコ
ーダのパターンを示しており、第２１図は上記第２０図
に対応した部分のアルミニウム配線層を形成した後のパ
ターンを示している。

単位Ｘデコーダのそれぞれがメモリアレイのメモリセル
行と対応して設けられるので、単位Ｘデコーダのそれぞ
れは、上記メモリセル行のピッチを増加させないように
考慮される。そのために、特に制限されないが、以下説
明するように、第２０図、第２１図においては、２つの
単位Ｘデコーダの組合せが実質的に１つの単位とされる
。

第２０図において、Ｘデコーダは、ｎ型シリコン基板ｌ
上に形成されたＰ型ウェル領域１１上に形成される。各
ＭＩ８ＦＥＴを形成するための領域は、同図忙おいて一
点鎖線で囲まれている。上記領域以外のＰ型ウェル領域
１１の表面は、前記と同様に厚いシリコン酸化膜６０が
形成されている。

上記シリコン酸化膜６０及び上記−点鎖線で囲まれた領
域上のゲート酸化膜上には、打点と実線との組合せで示
したようなパターンの第１層目の多結晶シリコン層Ｗｌ
　１　、Ｗ２１　、　ａＯ、ａＯ’ａ１．ａｔ’が形成
されている。上記−点鎖線で囲まれた領域のうち、上記
多結晶シリコン層下以外において前記の第１１図の製法
によりｎ＋型領領域形成されている。

第２０図において、左下りの斜線の付けられたＳ分の多
結晶シリコン層の下には、エンハンスメント型ＭＩ８Ｆ
ＥＴのチャンネル領域が形成されることを意味しており
、左下り及び右下りの２つの斜線が組合されて付けられ
た部分の多結晶シリコン層の下には、デイプレッジ冒ン
型ＭＩＳＦＥＴのチャンネル領域が形成されることを意
味している。

第２０図の紙面の上半分の部分においてｎ＋型領域ＶＣ
Ｃａと多結晶シリコン層Ｗｌｌとｎ＋型領域Ｗｌｌｂと
によってデイプレッジ冒ン型ＭＩＳＦＥＴＱ３が構成さ
れ、ｎ＋型領域Ｗｌｌｃと多結晶シリコン層ａＯ’とｎ
＋型領域ＧＮＤａとによってエンハンスメントＷＭＩＳ
ＦＥＴＱ４が構成され、ｎ＋型領域Ｗ１１ｃと多結晶シ
リコン層ａｌ’とｎ＋型領域ＧＮＤｂとによってエンハ
ンスメント型ＭＩＳＦＥＴＱ５が構成されている。

第２０図の紙面の下半分の部分において同様なＭＩＳＦ
ＥＴＱ３’　、Ｑ４’及びＱ５’が構成される。

上記第２０図のデコーダの表面には第２１図のようにリ
ンガラス層１２０が形成され、次いでこのリンガラス層
及びその下の酸化膜に選択エツチングにより開孔が設け
られる。

アルミニウム蒸着及びその選択エツチングにより第２１
図のように各種のアルミニウム配線層が形成される。な
お二図において、上記リンガラス層及び酸化膜等の絶縁
膜に設けられた開孔がＸ印によって示されている。従っ
て上記Ｘ印部分において上記各アルミニウム配線層はそ
の下の多結晶シリコン層もしくは半導体領域に接触する
。

第２１図において、配線層Ｗｌｌａは、短絡用の配線層
であり、ＭＩＳＦＥＴＱ３　（第２０図参照）のゲート
電極としての多結晶シリコン層Ｗｌｌとそのソース領域
及び前記ＭＩＳＦＥＴＱ４．Ｑ５の共通のドレイン領域
としてのＣＩ領域ｗｉｘｂとを短絡している。配線層Ｖ
ＣＣは電源用の配線Ｈで゛あり、ＭＩ８ＦＥＴＱ３及び
Ｑ３′（第２０図参照）の共通ドレイン領域としてのｎ
＋星領域ＶＣＣａに接触している。配線層ＧＮＤは接地
用の配線層であり、ＭＩ　５ＦＥＴＱ４　、Ｑ４’の共
通ソース領域としてのｎ＋型領域ＧＮＤａに接触してい
る。なお、第２０図のように、ＭＩ　５ＦＥＴＱ５．Ｑ
５’の共通ソース領域としてのｎ＋ｆＪ領域ＧＮＤｂは
上記ｎ＋型領域ＧＮＤａＫ連続している。

配線）４ｔＡ　ａ　ＯとａＯは、互いに逆相のアドレス
信号を受ける対の配線層であり、そのうちの選択された
一方、すなわち図示の場合ａＯが多結晶シリコン層ａＯ
′に接触し、またａＯ“に接触している。

同様に、配線ｆ＠　ａ　１とａｌは互いに逆相の他のア
ドレス信号を受ける対の配ｆＲＮである。図示の場合、
配線層ａ１が多結晶シリコン層ａｌ’に接触し、配線層
ａ１が多結晶シリコン層８１″に接触している。

以上のように、第１２図の上半分に前記ｍ１図のＸデコ
ーダＸＤＩのような単位デコーダが構成され、下半分に
おいてＸＤ２のような他の単位デコーダが構成されてい
る。

上記単位Ｘデコーダは、メモリセル行に対Ｆｌ。

て並べられる。従って配線層ＶＣＣ、ＧＮＤ　。

ａＯ，ａｏ、ａｌ、ａｌ等は複数の単位Ｘデコーダに共
通とされる。

第２２図人及び第２２図Ｂは、リンガラス層を形成する
前の単位の書き込み回路のパターンを示しており、第２
３図人及び第２３図Ｂはそれぞれ上記第２２図人、第２
２図Ｂに対応した部分のアルミニウム配線層を形成した
後のパターンを示している。なお、パターンとしての第
２２図人の右端は第２２図Ｂの左端につながり、同様に
第２３図人の右端は第２３図Ｂの左端につながる。

上記第２２図Ａ、Ｂ、第２３図Ａ、Ｂ、のパターンは前
記第２０図、第２１図と同じ標記法で示されている。

単位の書き込み回路は、前記Ｘデコーダと同様な理由に
より、その２つが実質的に１つの単位とされる。

厚いシリコン酸化膜６０を介してメモリアレイを構成す
るための二点鎖線で示されたＰ型ウェル領域１０ｂ上に
延長されてきた第１ワード線としの多結晶シリコン層Ｗ
ｌｌ、Ｗ２１は、それぞれアルミニウム配線層ＷＩＩＣ
，Ｗ２ＩＣを介してＰ型ウェル領域１１に形成されたＭ
ＩＳＦＥＴＱｌ　５　、　Ｑｌ　５’のドレイン領域Ｗ
ｉｌｄ、Ｗ２１ｄに接触する。

なお、上記Ｐ型ウェル領域１０ｂには、図示のように消
去回路（第１図参照）からの信号が加えられるアルミニ
ウム配線層ｅが接触する。

上記ＭＩＳＦＥＴＱＩ　５　、Ｑｌ　６のゲートとして
の多結晶シリコン層Ｗｅには、制御線Ｗｅ（第１図参照
）の信号が加えられる。

第２ワード線としての多結晶シリコン層Ｗ１２゜Ｗ２２
は、それぞれアルミニウム配線層Ｗ１２ａ。

Ｗ２２ａを介して、二点鎖線で示されているＰ型ウェル
領域１１に形成されたＭＩ　５ＦＥＴＱＩ　６とＱｌ７
の共通ドレイン領域Ｗ１２ｂ、ＭＩＳＦＥＴＱ１６’と
Ｑ１７′との共通ドレイン領域Ｗ２２ｂに接触し、更に
、それぞれ多結晶シリコン層Ｗｌ　２ｃ　、Ｗ２２ｃ　
Ｋ接触している。

上記ＭＩＳＦＥＴＱ１６　、Ｑｌ７　、Ｑ１６’Ｑ１７
’の共通ゲートとしての多結晶シリコン層ＶＣＣには＋
５ｖの電源電圧が加えられる。

ＭＩ８ＦＥＴＱ１８とＱ１８′との共通ドレイン領域Ｇ
ＮＤａには、接地電位にされるアルミニウム配線層ＧＮ
Ｄが接触している。

多結晶シリコン層Ｗ１２ｃは、独立のＰ型ウェル領域１
１ｒに形成されたＭＩＳＦＥＴＱｌ　９のゲート電極と
されており、アルミニウム配線層Ｗｌ　２ｄによって上
記ＭＩＳＦＥＴＱＩ　９のソース領域Ｗ１２ｅとＰ型ウ
ェル領域１１ｒとに接触している。

同様に、多結晶シリコン層Ｗ２２ｃは、他の独立のＰ型
ウェル領域１１ｍに形成されたＭＩ　５ＦＥＴＱＩ　９
’のゲート電極とされており、アルミニウム配Ｍ膚Ｗ２
２ｄ　６’Ｃよって上記ＭＩＳＦＥＴＱ１９′のソース
領域Ｗ２２ｅとＰ型ウェル領域１１ａとに接触している
。

上記ＭＩＳＦＥＴＱＩ　９とＱ１９′は前記第９図もし
くは第１１図で説明されたような構造とされている。ｎ
型シリコン基板ｌ上に延長された上記ＭＩ　５ＦＥＴＱ
Ｉ　９とＱｌ　９’　との共通ドレイン領域ＶＰＰａに
は、書き込み及び消去法の高電圧が加えられるアルミニ
ウム配線層ＶＰＰに接触している。

上記ＭＩ　５ＦＥＴＱＩ　５ないしＱｌ９によって、例
えば第１図の回路ＷＡＩが構成され、Ｑ１５′ないしＱ
ｌ　９’によって他の回路ＷＡ２が構成される。

第２２図Ａ、Ｂ、第２３図Ａ、Ｂの単位の書き込み回路
は前記のＸデコーダと同様に、メモリセル行と対応して
並べられる。

第２４図は、リンガラス層を形成する前のＹゲートのパ
ターンを示しており、第２５図は、アルミニウム配線層
を形成した後の上記第２４図に対応した部分のパターン
を示している。

共通デイジット線としての多結晶シリコン層ＣＤには、
単位ゲートを並列接続するためのアルミニウム配線層Ｃ
Ｄａが接触している。

上記アルミニウム配線層ＣＤａは、ＭＩＳＦＥＴＱＩＩ
とＱｌ３の共通ドレイン領域ＣＤｂに接触している。上
記ＭＩ８ＦＥＴＱ１１　、Ｑｌ　３のゲート電極として
の多結晶シリコン層Ｙｌａ。

Ｙ２ａＫはそれぞれＹデコーダＭＤＩ　、ＹＤ２（第１
図参照）の出力を受けるアルミニウム配線層Ｙｌ、Ｙ２
が接触している。

ＭＩ　５ＦＥＴＱＩ　１のソース領域とＱｌ２のドレイ
ン領域は共通のｎ＋型領域Ｄｌｂとされ、同様にＭＩ８
ＦＥＴＱ１３のソース領域とＱｌ４のドレイン領域が共
進のｎ＋型領領域されている。

上記ＭＩＳＦＥＴＱＩ　２とＱｌ４のゲート電極として
の多結晶シリコン層ｖＣＣには、＋５Ｖの電源電圧が供
給される。

ＭＩ８ＦＥＴＱ１２のソース領域Ｄｌａには、デイジッ
トａとしてのアルミニウム配線層Ｄ１が接触し、同様に
ＭＩＳＦＥＴＱ１４のソース領域Ｄ２ａには、イ也のデ
イジット線とし℃のアルミニ９ム配線層が接触している
。

第２６図人及び第２６図Ｂは、リンガラス層を形成する
前の書き込み禁止回路のパターンを示しており、第２７
図人及び第２７図Ｂは、アルミニウム配線層が形成され
た後のそれぞれ上記第２６図人、第２６図Ｂに対応する
部分のパターンを示している。なお、パターンとして第
２６図人の下端が第２６図Ｂの上端につながり、同様に
第２７図人の下端が第２７図Ｂの上端につながる。

第６図のように、メモリアレイと書き込み禁止回路との
間に配線領域ＷＩＲが配置されるので、特に制限されな
いが、第１５図、第１６図で説明した基準電位線として
のアルミニウム配線層ＥＤ１、ＥＤ２は、各ＭＩＳＦＥ
Ｔの多結晶シリコン層と同時に形成された多結晶シリコ
ン／＃ＥＤ１ａ。

ＥＤ２ａ　Ｋそれぞれ接触させられる。上記配線領域Ｗ
ＴＲにおいては、上記多結晶シリコン層ＥＤｌａ　、Ｂ
Ｄｉａ上に酸化膜及びリンガラス層を介して各種のアル
ミニウム配線層が形成される。

なお、上記第２６図Ａ、Ｂ％第２７図人、Ｂは前記各図
と同じ標記法に従って示されている。従って、上記第２
６図Ａ、Ｂ、第２７図人、Ｂにおける書き込み禁止回路
の構成については説明を省略する。

この発明に従うと、第６図のように、メモリアレイをは
さんでデコーダと書き込み回路を配置するので動作速度
、特に読み出し動作速度を大きくすることがで會るよう
になる。これに対し、デコーダと書き込み回路とをメモ
リアレイの片側に配置する場合、例えばデコーダからメ
モリセルへの配線が長くなり、また、メモリプレイの片
側に複数の回路を配置するので、半導体集積回路におい
て公知のような交差配線箇所が多くなりてくることにな
る。その結果、メモリアレイに信号を供給する配線径路
の信号伝送特性が劣化し、動作速度が制限を受けること
になる。

上記のように、メモリアレイをはさんでデコーダと書き
込み回路を配置する場合、単位のデコーダと書き込み回
路のピッチを比較的小さくできるので、メモリアレイの
大きさをこれらの回路で制限しなくてもよいようになる
。

またメモリアレイなはさんでゲートもしくはデコーダー
と書き込み禁止回路を配置するので、上記と同様な理由
で高速動作とすることができるようになる。

上記のように、メモリアレイを−はさんでデコーダと書
き込み回路とを配置する構成もしくはメモリアレイをは
さんでゲートもしくはデコーダと書き込み回路を配置す
る構成は、書き込み回路もしくは書き込み禁止回路を使
用する他の種類の記憶装置に適用することができる。

この発明に従うと、前記のようにウェル領域を使用し、
このウェル領域を高耐圧回路のために有効に使用するこ
とができる。

前記第１図のエンハンスメントＷＭＩＳＦＥＴＱ３７な
いしＱ３９を直列接続した電圧分割回路において、ＭＩ
ＳＦＥＴＱ３７のドレインに最も高い電圧が加わるので
、このＭＩ　５ＦＥＴＱ３７が高電圧によりて破壊され
ると、この破壊されたＭＩＳＦＥＴＱ３７を介し”ＣＱ
３Ｂに高電圧が加わることになる。その結果、直列接続
のＭＩ　５ＦＥＴが次々と破壊する。しかしながら、上
記の最も高い電圧が加わるＭＩ　５ＦＥＴＱ３７を前記
のようにシェル領域を利用した構造にすることによって
高耐圧化すると、他のＭＩＳＦＥＴＱ３ＢないしＱ３９
を普通の構造としても、上記のような破壊を防ぐことが
できる。上記のような電圧分割回路は、実施例の記憶回
路装置以外の他の回路装置に使用することができる。

同様に、第１図の消去回路、書き込み禁止電圧発生回路
のような回路は、他の用途に使用することができる。

【図面の簡単な説明】

第１図は半導体記憶回路の回路図、第２図、第３図及び
第４図は、第１図の回路の動作タイミングチャート図、
第５図は、半導体記憶回路のブロック図、第６図は、半
導体記憶回路装置の平面図、第７図は第６図の半導体記
憶回路装置を形成する半導体基板の平面図、第８図は第
７図の人−Ａ１部分の断面図、第９図は、ＭＩＳＦＥＴ
を形成した半導体基板の断面図、第１０図はバイポーラ
トランジスタを形成した半導体基板の断面図、第１１図
ｒＡ）ないしく０）は半導体記憶回路装置の各製造工程
における半導体基板の断面図、第１２図は、ＭＮ　ＯＳ
　（ＩＦ）Ｍ面図、第１３図ｔｌＥ１２図のＭＮＯＳの
特性曲線図、第１４図はメモリセルの等価回路図、第１
５図は、リンガラス層を形成する前のメモリアレイの平
面図、第１６図はアルミニウム配線層を形成した後のメ
モリアレイの平面図、第１７図、第１８図及び第１９図
はそれぞれ８１６図１７）Ａ−Ａ’部分、Ｂ−Ｂ’部分
及びｃ−ｃ’　ｓ分の断面図、第２０図は、リンガラス
層を形成する前のＸデコーダの平面図、第２１図はアル
ミニウム配線層を形成した後のＸデコーダの平面図、第
２２図人及び第２２図Ｂはリンガラス層を形成する前の
書き込み回路の平面図、第２３図人及びｆｉ２３図Ｂは
アルミニウム配線ノーを形成した後の書き込み回路の平
面図、第２４図は、リンガラス層を形成する前のＹゲー
トの平面図、第２５図は、アルミニウム配線層を形成し
た後のＹゲートの平面図、第２６図人及び第２６図Ｂは
、リンガラスノーを形成する前の書き込み禁止回路の平
面図、第２７図人及び第２７図Ｂは、アルミニウム配線
層を形晟桓だ後の書き込み禁止回路の平面図、第２８図
及び第２９図は５ｔ−ｓｔｏ、界面における夫々リン、
ボロン不純物の濃度分布を示す状態図、第３０図乃至第
３３図及び第３４因乃至第３６図は夫々半導体装置要部
の製造工程毎の断面図である。 ＭＡ・・・メモリアレイ、ＸＤＩ、ＸＤ２・・・Ｘデコ
ーダ、ＹＧＯ・・・Ｙゲート、ＹＤＩ　、ＹＤ２・・・
Ｘデコーダ、ＷＡＩ、ＷＡ２・・・書き込み回路、ＩＨ
Ａｌ・・・書き込み禁止回路、ＩＨＡ２・・・書き込み
禁止電圧発生回路、ＥＲ８・・・消去回路、ＣＲＬ・・
・制御回路、ＩＯ８・・・センス回路、ＩＯＲ・・・出
力バッファ回路、ＩＯＷ・・・データ入力回路、ＢＯ〜
ＢＩＯ・・・入力バッファ回路。 第２図 第３ 図 τ／ｌ ・ζ１ 坐 図 第 図 第 図 第 図 第 図 第 図 第 図 第 図 第 図 第 図 第 図 第 図 第 ２２図Ｂ 第２３ 図８ 第 ２６図Ａ 籠２７ 図Ａ ヂＺ 第 ２゛８ 図 第２９ 図 第 図 ？３ 第 第３ 第 図 図 図

Claims (1)

1. 【特許請求の範囲】 １、ＭＮＯＳ素子を具備する半導体装置の製造方法であ
   って、半導体基板主表面を覆って酸化物の下層膜とシリ
   コンナイトライドの上層膜とを形成する工程と、前記上
   層膜上にゲート電極用半導体層を形成する工程と、前記
   ゲート電極用半導体層をマスクとして不純物を前記半導
   体基板主表面に導入することによってソースおよびドレ
   インとなるべき領域を前記半導体基板主表面に形成する
   工程と、しかる後、前記シリコンナイトライド膜を耐酸
   化マスクとして用いて前記ゲート電極用半導体層の表面
   を酸化することによって酸化膜を形成する工程と、前記
   ゲート電極用半導体層の表面に形成された前記酸化膜を
   エッチングマスクとして前記ゲート電極用半導体層から
   露出した前記シリコンナイトライド膜を除去する工程と
   を具備することを特徴とする半導体装置の製造方法。 ２、前記シリコンナイトライド膜の除去工程の後、前記
   ソースおよびドレイン領域表面を酸化することを特徴と
   する特許請求の範囲第１項記載の半導体装置の製造方法
   。