JPH0368634B2 - - Google Patents
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- JPH0368634B2 JPH0368634B2 JP58085957A JP8595783A JPH0368634B2 JP H0368634 B2 JPH0368634 B2 JP H0368634B2 JP 58085957 A JP58085957 A JP 58085957A JP 8595783 A JP8595783 A JP 8595783A JP H0368634 B2 JPH0368634 B2 JP H0368634B2
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- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
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- H02M7/42—Conversion of DC power input into AC power output without possibility of reversal
- H02M7/44—Conversion of DC power input into AC power output without possibility of reversal by static converters
- H02M7/48—Conversion of DC power input into AC power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
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Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、スイツチング素子として電界効果形
トランジスタを使用したインバータ装置などの電
力変換装置における電流検出装置に係り、特に、
電力変換装置の主電流通路に特別な装置を設ける
ことなく、その主電流通路に流れる電流の測定を
可能にした電流検出装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Application of the Invention] The present invention relates to a current detection device in a power conversion device such as an inverter device using a field effect transistor as a switching element.
The present invention relates to a current detection device that makes it possible to measure the current flowing through the main current path of a power conversion device without providing a special device to the main current path.
インバータ装置などの電力変換装置において
は、多様化する性能要求に対応して種々の制御特
性の付与が必要になり、このため、動作状態を常
時適確に検出するための各種の検出装置が必要に
なつてきたが、このような検出装置の一つに電流
検出装置がある。
Power conversion devices such as inverters need to be provided with various control characteristics in response to diversifying performance requirements, and for this reason, various detection devices are required to accurately detect the operating status at all times. One of such detection devices is a current detection device.
第１図に従来のインバータ装置における電流検
出装置を一例を示す。 FIG. 1 shows an example of a current detection device in a conventional inverter device.
この第１図において、Tr１ないしTr６はイン
バータ装置のスイツチング素子を構成するトラン
ジスタで、直流電源からの電力を三相交流に変換
して負荷となる三相誘導電動機IMに供給する。 In FIG. 1, Tr1 to Tr6 are transistors constituting switching elements of an inverter device, which convert power from a DC power source into three-phase AC power and supply it to a three-phase induction motor IM serving as a load.
CT1〜CT3はインバータ装置の三相の出力Ｕ，
Ｖ，Ｗにそれぞれ設けた変流器で、これらの変流
器CT1〜CT3の２次側電流を抵抗Ｒによつて電圧
に変換し、整流回路で電流信号Vcを得る。 CT 1 to CT 3 are the three-phase output U of the inverter device,
The secondary currents of these current transformers CT 1 to CT 3 are converted into voltage by the resistor R by current transformers provided at V and W, respectively, and a current signal Vc is obtained by a rectifier circuit.
また、これとは別に、分流抵抗SHを用い、こ
の抵抗SHに発生する電圧降下により電流を検出
する装置も用いられている。 Apart from this, a device is also used that uses a shunt resistor SH and detects the current based on the voltage drop that occurs across the resistor SH.
このように、従来は、測定すべき主回路中に接
続した変流器や分流抵抗を用いて電流の検出を行
なつていたため、コストアツプやスペースの増加
或いは余分な電力損失が発生するなどの欠点があ
つた。 Conventionally, current has been detected using a current transformer or shunt resistor connected to the main circuit to be measured, which has disadvantages such as increased cost, increased space, and extra power loss. It was hot.
本発明の目的は、上記した従来技術の欠点を除
き、変流器や分流抵抗など余分な装置を主回路中
に挿入することなく、正確に主回路電流を検出す
ることができる電流検出装置を提供するにある。
An object of the present invention is to provide a current detection device that can accurately detect the main circuit current without inserting extra devices such as a current transformer or a shunt resistor into the main circuit, while eliminating the drawbacks of the prior art described above. It is on offer.
この目的を達成するため、本発明は、スイツチ
ング素子として電界効果形トランジスタ（以下、
FETという）を用いた電力変換装置において、
そのFETがオン状態にあるとき、そのソース・
ドレイン間の電圧降下を測定し、この測定値から
主回路に流れる電流を検出するようにしたもの
で、オン状態にあるFETには主回路の電流が流
れ、しかも、オン状態にあるFETのソース・ド
レイン間の抵抗（以下これをオン抵抗という）が
第２図に示すように純抵抗特性を示すことを利用
した点を特徴とするものである。なお、第２図で
VDSはFETのソース・ドレイン間の電圧降下、ID
はドレイン電流を表わす。また、第３図は比較の
ために示したバイポーラトランジスタの特性で、
VECはコレクタ・エミツタ間電圧降下、ICはコレ
クタ電流である。
In order to achieve this object, the present invention uses a field effect transistor (hereinafter referred to as a field effect transistor) as a switching element.
In a power conversion device using FET),
When that FET is in the on state, its source
The voltage drop across the drain is measured and the current flowing to the main circuit is detected from this measurement value.The main circuit current flows through the FET in the on state, and the source - It is characterized by utilizing the fact that the resistance between the drains (hereinafter referred to as on-resistance) exhibits pure resistance characteristics as shown in FIG. In addition, in Figure 2
V DS is the voltage drop between the source and drain of the FET, I D
represents the drain current. Also, Figure 3 shows the characteristics of a bipolar transistor shown for comparison.
V EC is the collector-emitter voltage drop, and I C is the collector current.
以下、本発明による電流検出装置の実施例を図
面について説明する。
Embodiments of the current detection device according to the present invention will be described below with reference to the drawings.
第４図は本発明の一実施例で、１，２はMOS
形FET、１０は負荷、１１，１２は電圧検出回
路、１３，１４はアナログゲート、１５は反転回
路、１６，１７はダイオード、１８はアナログ加
算器である。なお、この第５図の実施例はスイツ
チング素子としてFETを用いたインバータ装置
の一部を示し、MOS形FET１，２はその１アー
ム分を示したものと考えればよい。 Figure 4 shows an embodiment of the present invention, 1 and 2 are MOS
10 is a load, 11 and 12 are voltage detection circuits, 13 and 14 are analog gates, 15 is an inverting circuit, 16 and 17 are diodes, and 18 is an analog adder. It should be noted that the embodiment shown in FIG. 5 shows a part of an inverter device using FETs as switching elements, and MOS type FETs 1 and 2 can be considered to show one arm of the inverter device.
MOS形FET１と２はそれぞれのオン状態が重
ならないようにしてオン・オフ制御され、直流電
圧Ｅをスイツチングして例えばIM（誘導電動機）
などの負荷１０に交流電力を供給する。 MOS type FETs 1 and 2 are controlled on/off so that their on states do not overlap, and the DC voltage E is switched to generate, for example, an IM (induction motor).
AC power is supplied to loads 10 such as the following.
Ａ電圧検出回路１１は正極側のFETのソー
ス・ドレイン間に並列に接続され、他方、Ｂ電圧
検出回路１２は負極側のFET２のソース・ドレ
イン間に接続され、それぞれFET１又は２のソ
ース・ドレイン間の電圧を検出し、検出信号ａ，
ｂを発生する働きをする。なお、FET１又は２
がオフ状態になつたときには、そのオフになつた
FETのソース・ドレイン間に電源電圧Ｅに近い
電圧を発生するので、これらの電圧検出回路１１
及び１２の入力にはツエナーダイオードなどを用
いた電圧制限回路が設けられている。 The A voltage detection circuit 11 is connected in parallel between the source and drain of the FET on the positive side, while the B voltage detection circuit 12 is connected between the source and drain of the FET 2 on the negative side, and is connected between the source and drain of FET 1 or 2, respectively. Detects the voltage between a,
It functions to generate b. In addition, FET1 or 2
when it goes off, the
Since a voltage close to the power supply voltage E is generated between the source and drain of the FET, these voltage detection circuits 11
A voltage limiting circuit using a Zener diode or the like is provided at the inputs of and 12.
アナグロゲート１３，１４はそれぞれFET１
又は２がオン状態に制御されたとき、それに合わ
せて同じタイミングで開くように制御される。 Analog gates 13 and 14 are each FET1
or 2 is controlled to be in the on state, it is controlled to open at the same timing accordingly.
反転回路１５は信号b′の極性を反転し、信号ｃ
を得る働きをする。 The inverting circuit 15 inverts the polarity of the signal b' and converts it into a signal c.
It works to obtain.
ダイオード１６，１７はアナグロゲート１４及
び１５の出力信号a′及びｃの正方向成分だけを抽
出する働きをする。 The diodes 16 and 17 function to extract only the positive direction components of the output signals a' and c of the analog gates 14 and 15.
アナログ加算器１８は信号a′，ｃの正方向成分
をそれぞれ加算して電流検出信号ｄを得る働きを
する。 The analog adder 18 functions to obtain a current detection signal d by adding the positive direction components of the signals a' and c, respectively.
次に、この実施例の動作を第５図の波形図によ
つて説明する。 Next, the operation of this embodiment will be explained with reference to the waveform diagram in FIG.
負荷１０がIMなどの誘導性負荷であつたとす
ると、FET１がオンしている期間TAにおいてア
ナログゲート１３の出力に現われる信号a′は第５
図のイに示すようになる。そして、この信号a′の
波形は、オン状態にあるFET１のソース・ドレ
イン間が第２図に示したように純抵抗特性を呈す
ることから、この期間TAにFET１のソース・ド
レイン間に流れた主電流の波形に正確に対応した
ものとなる。なお、この期間TAの一部で逆方向
の電圧が現われているのはFETのダイオード特
性の為で、このときの電圧はFET１のソース・
ドレイン間の電流波形とは一致しない。また、第
５図ロはアナログゲート１３のゲート信号AONを
示したものである。 If the load 10 is an inductive load such as IM, the signal a' appearing at the output of the analog gate 13 during the period T A when the FET 1 is on is the fifth
The result will be as shown in Figure A. Since the waveform of this signal a' exhibits pure resistance characteristics between the source and drain of FET1 in the on state as shown in Figure 2, the waveform of signal a' flows between the source and drain of FET1 during this period TA . This corresponds accurately to the waveform of the main current. Note that the reason that a reverse voltage appears in a part of this period T A is due to the diode characteristics of the FET, and the voltage at this time is the source voltage of FET1.
It does not match the current waveform between the drains. Further, FIG. 5B shows the gate signal A ON of the analog gate 13.
同様に、FET２がオンされたとき、アナログ
ゲート１４のゲート入力に第５図ニに示すゲート
信号BONを供給し、このゲート１４の出力に得ら
れる信号b′は第５図ハに示すようになり、これも
FET２がオン状態でそのソース・ドレイン間が
純抵抗を呈する状態になつているため、この信号
b′の波形もFET２のソース・ドレイン間を流れ
る主電流の波形に正確に対応している。なお、こ
の場合でも、信号b′の負極性部分はダイオード特
性のため、正確なものとはならない。このアナロ
グゲート１４の出力信号b′は反転回路１５で極性
反転され、第５図ホに示す信号ｃが得られる。 Similarly, when FET2 is turned on, the gate signal B ON shown in FIG. 5D is supplied to the gate input of the analog gate 14, and the signal b' obtained at the output of this gate 14 is as shown in FIG. 5C. and this also
Since FET2 is on and exhibits pure resistance between its source and drain, this signal
The waveform b' also corresponds accurately to the waveform of the main current flowing between the source and drain of FET2. Note that even in this case, the negative polarity portion of the signal b' has diode characteristics, so it will not be accurate. The polarity of the output signal b' of this analog gate 14 is inverted by an inverting circuit 15, and a signal c shown in FIG. 5E is obtained.
信号a′とｃはそれぞれダイオード１６，１７を
介して加算器１８に供給されることにより、これ
らの信号a′とｃのダイオード特性による部分が除
かれた上で加算され、第５図ヘに示すような交流
の検出信号ｄとなる。 The signals a' and c are supplied to the adder 18 via diodes 16 and 17, respectively, so that the parts of these signals a' and c due to the diode characteristics are removed and then added, as shown in FIG. An alternating current detection signal d as shown is obtained.
そして、このようなインバータ装置では、その
アームのスイツチング素子であるFET１と２と
は、正常な動作状態では必ず交互にオン状態に制
御され、同時にオン状態に制御されることは絶対
にないから、これらFET１，２に流れる電流は
負荷１０に流れる電流そのものであり、従つて、
検出信号ｄは負荷１０の電流に正確に対応したも
のとなり、この検出信号ｄの演算により負荷１０
の電流を測定することができる。 In such an inverter device, FETs 1 and 2, which are the switching elements of the arm, are always controlled to be turned on alternately under normal operating conditions, and are never controlled to be turned on at the same time. The current flowing through these FETs 1 and 2 is the current flowing through the load 10 itself, and therefore,
The detection signal d corresponds accurately to the current of the load 10, and by calculating the detection signal d, the current of the load 10
current can be measured.
従つて、この実施例によれば、変流器や分流抵
抗などの余分な装置を主電流通路に設けることな
く、負荷１０の流れる電流を充分正確に測定で
き、インバータ装置の制御に利用することができ
る。 Therefore, according to this embodiment, the current flowing through the load 10 can be measured with sufficient accuracy without providing extra devices such as a current transformer or a shunt resistor in the main current path, and it can be used to control the inverter device. I can do it.
次に、第６図は本発明を３層のインバータ装置
に適用した場合の一実施例で、５，６，７は
MOS形FET、２０，２１，２２は電圧検出回
路、２３，２４，２５はアナログゲート、２６，
２７，２８はダイオード、２９はアナログ加算器
であり、IMなどの負荷１０は第４図の実施例と
同じである。 Next, FIG. 6 shows an example in which the present invention is applied to a three-layer inverter device, and 5, 6, and 7 are
MOS type FET, 20, 21, 22 are voltage detection circuits, 23, 24, 25 are analog gates, 26,
27 and 28 are diodes, 29 is an analog adder, and the load 10 such as IM is the same as the embodiment shown in FIG.
FET５〜７は３相インバータ装置の各アーム
の負極側のスイツチング素子となるものである。 FETs 5 to 7 serve as switching elements on the negative side of each arm of the three-phase inverter device.
電圧検出回路２０〜２２は第４図の実施例にお
ける電圧検出回路１２と同じものである。 Voltage detection circuits 20-22 are the same as voltage detection circuit 12 in the embodiment of FIG.
アナログゲート２３〜２５とダイオード２６〜
２８も第４図の実施例におけるアナログゲート１
３，１４とダイオード１６，１７と同じものであ
る。 Analog gates 23-25 and diodes 26-
28 also represents analog gate 1 in the embodiment of FIG.
3 and 14 and diodes 16 and 17 are the same.
加算器２９は３入力加算形のものである。 The adder 29 is of a three-input addition type.
この第６図の実施例の動作は第６図の波形図に
示したとおりで、FET５がオンしているときに
は信号Ｂ１ONによりゲート２３が開くので、オン
状態にあるFET５のソース・エミツタ間の電圧
が電圧検出回路２０で検出され、ゲート２３の出
力に信号ｉとして供給される。 The operation of the embodiment of FIG. 6 is as shown in the waveform diagram of FIG. 6. When FET 5 is on, the gate 23 is opened by the signal B1 ON , so that the signal between the source and emitter of FET 5 in the on state is The voltage is detected by voltage detection circuit 20 and supplied to the output of gate 23 as signal i.
同じように、FET６がオンしたときには信号
Ｂ２ONによりゲート２４が開き、FET７がオンし
ているときには信号Ｂ３ONによりゲート２５が開
くため、それぞれのFET６又は７のソース・エ
ミツタ間の電圧が信号ｊ，ｋとして各ゲート２
４，２５の出力に得られる。 Similarly, when FET6 is on, the gate 24 is opened by the signal B2 ON , and when FET7 is on, the gate 25 is opened by the signal B3 ON , so the voltage between the source and emitter of each FET6 or 7 is equal to the signal j. , k for each gate 2
4.25 outputs are obtained.
これらの信号ｉ，ｊ，ｋには、第４図、第５図
の場合と同じで、FETなダイオード特性による
負方向電圧部分を含んでいるから、これをダイオ
ード２６〜２８で除き、加算器２９で加算するこ
とにより電流検出信号ｌが得られる。 These signals i, j, and k include negative voltage portions due to the FET diode characteristics, as in the case of FIGS. By adding in step 29, the current detection signal l is obtained.
この実施例の場合でも、負荷１０に流れる電流
はFET５〜７のいずれかを必ず通つて流れるか
ら、加算器２９から得られた電流検出信号ｌの演
算により負荷１０に供給される電流を正確に測定
することができる。 Even in the case of this embodiment, since the current flowing to the load 10 always flows through one of the FETs 5 to 7, the current supplied to the load 10 can be accurately calculated by calculating the current detection signal l obtained from the adder 29. can be measured.
なお、この第６図の実施例では、インバータ装
置の各アームのFETのうち負極側のFETから電
流を検出するようにしているが、正極側のFET
によつても同様な結果を得ることができる。 In the embodiment shown in Fig. 6, the current is detected from the negative side FET of each arm of the inverter device, but the current is detected from the positive side FET.
Similar results can be obtained by
ところで、以上の実施例でインバータ装置のス
イツチング素子として使用したMOS形FETのオ
ン抵抗には、僅かではあるが正の温度依存性があ
る。 Incidentally, the on-resistance of the MOS FET used as the switching element of the inverter device in the above embodiment has a slight but positive temperature dependence.
そこで、本発明による電流検出をさらに高精度
にするためには、温度補正要素を盛込んだ検出を
行なつてやればよい。 Therefore, in order to make the current detection according to the present invention even more accurate, it is sufficient to carry out detection incorporating a temperature correction element.
第８図はこのような高精度化のために使用する
補正回路の一例を示したもので、オペアンプ３０
と抵抗３１〜３３、それにサーミスタ３４からな
る負帰還増幅回路で補正回路を構成したものであ
る。 Figure 8 shows an example of a correction circuit used for such high precision.
A correction circuit is constituted by a negative feedback amplifier circuit consisting of resistors 31 to 33, and a thermistor 34.
抵抗３１は入力抵抗、抵抗３３とサーミスタ３
４が帰還抵抗を構成しているため、２の回路によ
つて得られるゲインlp／liは次式のようになる。 Resistor 31 is the input resistance, resistor 33 and thermistor 3
Since 4 constitutes a feedback resistor, the gain l p /l i obtained by the circuit 2 is as follows.
lp／li＝R34＋R33／R31…… (1)
ここで、liは入力電圧、lpは出力電圧、R31，
R33，R34はそれぞれ抵抗３１，３３、サーミス
タ３４の抵抗値である。 l p /l i = R 34 + R 33 / R 31 ... (1) Here, l i is the input voltage, l p is the output voltage, R 31 ,
R 33 and R 34 are the resistance values of the resistors 31 and 33 and thermistor 34, respectively.
そこで、サーミスタ３４をFET１，２，５〜
７のいずれかの冷却フインに埋込んで、これら
FETの温度とほぼ同じ温度になるようにしてお
けば、FETの温度が上昇してそのオン抵抗が増
加すると、それに応じてサーミスタ３４の抵抗が
減少し、補正回路のゲインが低下するようにでき
る。 Therefore, thermistor 34 is connected to FET1, 2, 5~
These can be embedded in any of the cooling fins of 7.
By setting the temperature to be approximately the same as the FET temperature, when the FET temperature rises and its on-resistance increases, the resistance of the thermistor 34 decreases accordingly, and the gain of the correction circuit decreases. .
従つて、FETのオン抵抗の温度特性に合わせ
てサーミスタ３４の温度特性を所定のものに選択
し、電流検出信号ｄ（第５図の実施例）又はｌ（第
６図の実施例）を入力電圧liとして補正回路に供
給してやれば、その出力電圧lpとして温度補償さ
れた正確な電流検出信号が得られ、さらに正確な
電流検出を行なうことができる。 Therefore, the temperature characteristics of the thermistor 34 are selected to match the temperature characteristics of the on-resistance of the FET, and the current detection signal d (example shown in FIG. 5) or l (example shown in FIG. 6) is input. If the voltage l i is supplied to the correction circuit, an accurate temperature-compensated current detection signal can be obtained as the output voltage l p , and even more accurate current detection can be performed.
次に、本発明による電流検出装置の応用例につ
いて説明する。 Next, an application example of the current detection device according to the present invention will be explained.
第９図は第４図の実施例と同じ構成の電流検出
回路４０をインバータ装置に適用し、モートルの
定電流加速制御を行なうようにした応用例で、イ
ンバータ部の電流検出信号ｄが規定値より小さい
ときにはインバータ出力周波数と電圧の増加を行
なわせ、モートルの負荷が重くて電流が多く流れ
たときには、検出信号ｄの増加によりインバータ
出力周波数と電圧の増加を止めるようにし、これ
によりモートルの定電流加速を行なわせるように
したものである。 FIG. 9 shows an application example in which a current detection circuit 40 having the same configuration as the embodiment shown in FIG. When the inverter output frequency and voltage are smaller, the inverter output frequency and voltage are increased, and when the load on the motor is heavy and a large amount of current flows, the increase in the inverter output frequency and voltage is stopped by increasing the detection signal d, thereby regulating the motor. It is designed to perform current acceleration.
次に第１０図はインバータ部のFETを過電流
から保護する装置に適用した例で、第６図の実施
例と同じ構成の電流検出回路５０を用いたもので
ある。 Next, FIG. 10 shows an example in which the present invention is applied to a device for protecting an FET in an inverter section from overcurrent, using a current detection circuit 50 having the same configuration as the embodiment shown in FIG.
インバータ部の電流が過大になり、電流検出回
路５０からの電流検出信号ｌが設定値を超えた
ら、その状態をラツチし、それ以後、インバータ
部に対するゲート信号の供給をしや断し、FET
を保護するようにしたものである。 When the current in the inverter section becomes excessive and the current detection signal l from the current detection circuit 50 exceeds the set value, this state is latched, and after that, the gate signal supply to the inverter section is stopped, and the FET
It is designed to protect.
なお、以上の説明では、インバータ装置の電流
検出について示したが、本発明はこれに限らず、
主電流のスイツチングをFETによつてう行なう
ようにした電力変換装置などのような装置にも適
用可能で、例えばスイツチング・レギユレータ装
置などに適用してもよい。 Note that although the above explanation has been about current detection of an inverter device, the present invention is not limited to this.
The present invention can also be applied to devices such as power converters in which main current switching is performed using FETs, and may be applied to, for example, switching regulator devices.
また、上記実施例では、いずれもMOS形FET
によるものについて説明したが、接合形FETに
対しても全く同様に適用可能なことはいうまでも
ない。 In addition, in the above embodiments, both MOS type FETs
Although the explanation has been given on the method according to the present invention, it goes without saying that it can be applied to a junction type FET in exactly the same way.
以上説明したように、本発明によれば、主回路
中に挿入されているFETがオン状態にあるとき
のソース・エミツタ間の電圧を取り出すだけで、
常に正確に主回路に流れる電流を測定することが
できるから、変流器や分流抵抗など主回路電流の
測定に必要な装置を主回路中に余分に設ける必要
がなくなり、従来技術の欠点を除き、従来、変流
器や分流抵抗を用いて行なつていた電力変換装置
の各種を制御、例えばインバータ装置の高効率制
御、ベクトル制御などをローコストでしも少ない
スペースで、その上、余分な電力損失を生じるこ
となく行なうことができる電流検出装置を提供す
ることができる。
As explained above, according to the present invention, by simply extracting the voltage between the source and emitter when the FET inserted in the main circuit is in the on state,
Since the current flowing in the main circuit can be measured accurately at all times, there is no need to install additional devices such as current transformers and shunt resistors in the main circuit, which are necessary for measuring the main circuit current, eliminating the drawbacks of the conventional technology. , controls various types of power conversion devices that were conventionally performed using current transformers and shunt resistors, such as high-efficiency control and vector control of inverter devices, at low cost and in a small space, and in addition, eliminates excess power. It is possible to provide a current detection device that can perform the detection without causing any loss.
第１図は従来の電流検出装置を備えたインバー
タ装置の一例を示す回路図、第２図は電界効果形
トランジスタの特性図、第３図はバイポーラトラ
ンジスタの特性図、第４図は本発明による電流検
出装置の一実施例を示すブロツク図、第５図イ，
ロ，ハ，ニ，ホ，ヘはその動作説明用の波形図、
第６図は本発明の他の一実施例を示すブロツク
図、第７図イ，ロ，ハ，ニ，ホ，ヘ，トはその動
作説明用の波形図、第８図は補正回路の一実施例
を示す回路図、第９図は本発明の応用例を示すブ
ロツク図、第１０図は本発明の他の応用例を示す
ブロツク図である。
１，２，５，６，７……MOS形FET、１１，
１２，２０，２１，２２……電圧検出回路、１
３，１４，２３，２４，２５……アナログゲー
ト、１６，１７，２６，２７，２８……ダイオー
ド、１８，２９……アナログ加算器。
Figure 1 is a circuit diagram showing an example of an inverter device equipped with a conventional current detection device, Figure 2 is a characteristic diagram of a field effect transistor, Figure 3 is a characteristic diagram of a bipolar transistor, and Figure 4 is a diagram according to the present invention. A block diagram showing one embodiment of the current detection device, Fig. 5A,
B, H, D, H, F are waveform diagrams for explaining the operation,
FIG. 6 is a block diagram showing another embodiment of the present invention, FIG. 7 is a waveform diagram for explaining its operation, and FIG. 8 is a diagram of a correction circuit. FIG. 9 is a block diagram showing an example of application of the present invention, and FIG. 10 is a block diagram showing another example of application of the present invention. 1, 2, 5, 6, 7...MOS type FET, 11,
12, 20, 21, 22...Voltage detection circuit, 1
3, 14, 23, 24, 25... Analog gate, 16, 17, 26, 27, 28... Diode, 18, 29... Analog adder.
Claims (1)
として使用した電力変換装置において、前記電界
効果形トランジスタのソース・ドレイン間の電圧
を検出する電圧検出手段と、この電圧検出手段の
出力信号を入力とし前記電界効果形トランジスタ
がオン状態に制御されたとき開くゲート手段とを
設け、前記電界効果形トランジスタのソース・ド
レイン間に現われる電圧のうち前記ゲート手段の
出力に取り出される電圧を電力変換装置の主回路
電流を表わす電流検出信号として検出するように
構成したことを特徴とする電力変換装置の電流検
出装置。 ２ 特許請求の範囲第１項において、前記電圧検
出手段から前記ゲート手段を経て前記電流検出信
号を検出するまでの信号経路に、前記電界効果形
トランジスタの温度に応じた補償特性が与えられ
るように構成したことを特徴とする電力変換装置
の電流検出装置。[Scope of Claims] 1. A power conversion device using a field effect transistor as a switching element, comprising voltage detection means for detecting a voltage between the source and drain of the field effect transistor, and an output signal of the voltage detection means. A power conversion device is provided with a gate means that opens when the field effect transistor is controlled to be in an on state as an input, and a voltage taken out as an output of the gate means out of the voltage appearing between the source and drain of the field effect transistor. 1. A current detection device for a power conversion device, characterized in that the current detection device is configured to detect a current detection signal representing a main circuit current of the power converter. 2. In claim 1, the signal path from the voltage detection means to the detection of the current detection signal via the gate means is provided with a compensation characteristic according to the temperature of the field effect transistor. 1. A current detection device for a power conversion device, characterized by comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58085957A JPS59213284A (en) | 1983-05-18 | 1983-05-18 | Current detection device for power conversion equipment |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58085957A JPS59213284A (en) | 1983-05-18 | 1983-05-18 | Current detection device for power conversion equipment |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59213284A JPS59213284A (en) | 1984-12-03 |
| JPH0368634B2 true JPH0368634B2 (en) | 1991-10-29 |
Family
ID=13873222
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58085957A Granted JPS59213284A (en) | 1983-05-18 | 1983-05-18 | Current detection device for power conversion equipment |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59213284A (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4338483B2 (en) * | 2003-09-09 | 2009-10-07 | 株式会社豊田中央研究所 | Inverter output current measuring device |
| JP5223521B2 (en) * | 2008-07-23 | 2013-06-26 | 株式会社デンソー | Power converter |
-
1983
- 1983-05-18 JP JP58085957A patent/JPS59213284A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59213284A (en) | 1984-12-03 |
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