JPH0368634B2 - - Google Patents
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- JPH0368634B2 JPH0368634B2 JP58085957A JP8595783A JPH0368634B2 JP H0368634 B2 JPH0368634 B2 JP H0368634B2 JP 58085957 A JP58085957 A JP 58085957A JP 8595783 A JP8595783 A JP 8595783A JP H0368634 B2 JPH0368634 B2 JP H0368634B2
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- 101100119059 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) ERG25 gene Proteins 0.000 description 2
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-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M7/00—Conversion of AC power input into DC power output; Conversion of DC power input into AC power output
- H02M7/42—Conversion of DC power input into AC power output without possibility of reversal
- H02M7/44—Conversion of DC power input into AC power output without possibility of reversal by static converters
- H02M7/48—Conversion of DC power input into AC power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
- H02M7/53—Conversion of DC power input into AC power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
- H02M7/537—Conversion of DC power input into AC power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Inverter Devices (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、スイツチング素子として電界効果形
トランジスタを使用したインバータ装置などの電
力変換装置における電流検出装置に係り、特に、
電力変換装置の主電流通路に特別な装置を設ける
ことなく、その主電流通路に流れる電流の測定を
可能にした電流検出装置に関する。
トランジスタを使用したインバータ装置などの電
力変換装置における電流検出装置に係り、特に、
電力変換装置の主電流通路に特別な装置を設ける
ことなく、その主電流通路に流れる電流の測定を
可能にした電流検出装置に関する。
インバータ装置などの電力変換装置において
は、多様化する性能要求に対応して種々の制御特
性の付与が必要になり、このため、動作状態を常
時適確に検出するための各種の検出装置が必要に
なつてきたが、このような検出装置の一つに電流
検出装置がある。
は、多様化する性能要求に対応して種々の制御特
性の付与が必要になり、このため、動作状態を常
時適確に検出するための各種の検出装置が必要に
なつてきたが、このような検出装置の一つに電流
検出装置がある。
第１図に従来のインバータ装置における電流検
出装置を一例を示す。
出装置を一例を示す。
この第１図において、Tr１ないしTr６はイン
バータ装置のスイツチング素子を構成するトラン
ジスタで、直流電源からの電力を三相交流に変換
して負荷となる三相誘導電動機IMに供給する。
バータ装置のスイツチング素子を構成するトラン
ジスタで、直流電源からの電力を三相交流に変換
して負荷となる三相誘導電動機IMに供給する。
CT1〜CT3はインバータ装置の三相の出力Ｕ，
Ｖ，Ｗにそれぞれ設けた変流器で、これらの変流
器CT1〜CT3の２次側電流を抵抗Ｒによつて電圧
に変換し、整流回路で電流信号Vcを得る。
Ｖ，Ｗにそれぞれ設けた変流器で、これらの変流
器CT1〜CT3の２次側電流を抵抗Ｒによつて電圧
に変換し、整流回路で電流信号Vcを得る。
また、これとは別に、分流抵抗SHを用い、こ
の抵抗SHに発生する電圧降下により電流を検出
する装置も用いられている。
の抵抗SHに発生する電圧降下により電流を検出
する装置も用いられている。
このように、従来は、測定すべき主回路中に接
続した変流器や分流抵抗を用いて電流の検出を行
なつていたため、コストアツプやスペースの増加
或いは余分な電力損失が発生するなどの欠点があ
つた。
続した変流器や分流抵抗を用いて電流の検出を行
なつていたため、コストアツプやスペースの増加
或いは余分な電力損失が発生するなどの欠点があ
つた。
本発明の目的は、上記した従来技術の欠点を除
き、変流器や分流抵抗など余分な装置を主回路中
に挿入することなく、正確に主回路電流を検出す
ることができる電流検出装置を提供するにある。
き、変流器や分流抵抗など余分な装置を主回路中
に挿入することなく、正確に主回路電流を検出す
ることができる電流検出装置を提供するにある。
この目的を達成するため、本発明は、スイツチ
ング素子として電界効果形トランジスタ（以下、
FETという）を用いた電力変換装置において、
そのFETがオン状態にあるとき、そのソース・
ドレイン間の電圧降下を測定し、この測定値から
主回路に流れる電流を検出するようにしたもの
で、オン状態にあるFETには主回路の電流が流
れ、しかも、オン状態にあるFETのソース・ド
レイン間の抵抗（以下これをオン抵抗という）が
第２図に示すように純抵抗特性を示すことを利用
した点を特徴とするものである。なお、第２図で
VDSはFETのソース・ドレイン間の電圧降下、ID
はドレイン電流を表わす。また、第３図は比較の
ために示したバイポーラトランジスタの特性で、
VECはコレクタ・エミツタ間電圧降下、ICはコレ
クタ電流である。
ング素子として電界効果形トランジスタ（以下、
FETという）を用いた電力変換装置において、
そのFETがオン状態にあるとき、そのソース・
ドレイン間の電圧降下を測定し、この測定値から
主回路に流れる電流を検出するようにしたもの
で、オン状態にあるFETには主回路の電流が流
れ、しかも、オン状態にあるFETのソース・ド
レイン間の抵抗（以下これをオン抵抗という）が
第２図に示すように純抵抗特性を示すことを利用
した点を特徴とするものである。なお、第２図で
VDSはFETのソース・ドレイン間の電圧降下、ID
はドレイン電流を表わす。また、第３図は比較の
ために示したバイポーラトランジスタの特性で、
VECはコレクタ・エミツタ間電圧降下、ICはコレ
クタ電流である。
以下、本発明による電流検出装置の実施例を図
面について説明する。
面について説明する。
第４図は本発明の一実施例で、１，２はMOS
形FET、１０は負荷、１１，１２は電圧検出回
路、１３，１４はアナログゲート、１５は反転回
路、１６，１７はダイオード、１８はアナログ加
算器である。なお、この第５図の実施例はスイツ
チング素子としてFETを用いたインバータ装置
の一部を示し、MOS形FET１，２はその１アー
ム分を示したものと考えればよい。
形FET、１０は負荷、１１，１２は電圧検出回
路、１３，１４はアナログゲート、１５は反転回
路、１６，１７はダイオード、１８はアナログ加
算器である。なお、この第５図の実施例はスイツ
チング素子としてFETを用いたインバータ装置
の一部を示し、MOS形FET１，２はその１アー
ム分を示したものと考えればよい。
MOS形FET１と２はそれぞれのオン状態が重
ならないようにしてオン・オフ制御され、直流電
圧Ｅをスイツチングして例えばIM（誘導電動機）
などの負荷１０に交流電力を供給する。
ならないようにしてオン・オフ制御され、直流電
圧Ｅをスイツチングして例えばIM（誘導電動機）
などの負荷１０に交流電力を供給する。
Ａ電圧検出回路１１は正極側のFETのソー
ス・ドレイン間に並列に接続され、他方、Ｂ電圧
検出回路１２は負極側のFET２のソース・ドレ
イン間に接続され、それぞれFET１又は２のソ
ース・ドレイン間の電圧を検出し、検出信号ａ，
ｂを発生する働きをする。なお、FET１又は２
がオフ状態になつたときには、そのオフになつた
FETのソース・ドレイン間に電源電圧Ｅに近い
電圧を発生するので、これらの電圧検出回路１１
及び１２の入力にはツエナーダイオードなどを用
いた電圧制限回路が設けられている。
ス・ドレイン間に並列に接続され、他方、Ｂ電圧
検出回路１２は負極側のFET２のソース・ドレ
イン間に接続され、それぞれFET１又は２のソ
ース・ドレイン間の電圧を検出し、検出信号ａ，
ｂを発生する働きをする。なお、FET１又は２
がオフ状態になつたときには、そのオフになつた
FETのソース・ドレイン間に電源電圧Ｅに近い
電圧を発生するので、これらの電圧検出回路１１
及び１２の入力にはツエナーダイオードなどを用
いた電圧制限回路が設けられている。
アナグロゲート１３，１４はそれぞれFET１
又は２がオン状態に制御されたとき、それに合わ
せて同じタイミングで開くように制御される。
又は２がオン状態に制御されたとき、それに合わ
せて同じタイミングで開くように制御される。
反転回路１５は信号b′の極性を反転し、信号ｃ
を得る働きをする。
を得る働きをする。
ダイオード１６，１７はアナグロゲート１４及
び１５の出力信号a′及びｃの正方向成分だけを抽
出する働きをする。
び１５の出力信号a′及びｃの正方向成分だけを抽
出する働きをする。
アナログ加算器１８は信号a′，ｃの正方向成分
をそれぞれ加算して電流検出信号ｄを得る働きを
する。
をそれぞれ加算して電流検出信号ｄを得る働きを
する。
次に、この実施例の動作を第５図の波形図によ
つて説明する。
つて説明する。
負荷１０がIMなどの誘導性負荷であつたとす
ると、FET１がオンしている期間TAにおいてア
ナログゲート１３の出力に現われる信号a′は第５
図のイに示すようになる。そして、この信号a′の
波形は、オン状態にあるFET１のソース・ドレ
イン間が第２図に示したように純抵抗特性を呈す
ることから、この期間TAにFET１のソース・ド
レイン間に流れた主電流の波形に正確に対応した
ものとなる。なお、この期間TAの一部で逆方向
の電圧が現われているのはFETのダイオード特
性の為で、このときの電圧はFET１のソース・
ドレイン間の電流波形とは一致しない。また、第
５図ロはアナログゲート１３のゲート信号AONを
示したものである。
ると、FET１がオンしている期間TAにおいてア
ナログゲート１３の出力に現われる信号a′は第５
図のイに示すようになる。そして、この信号a′の
波形は、オン状態にあるFET１のソース・ドレ
イン間が第２図に示したように純抵抗特性を呈す
ることから、この期間TAにFET１のソース・ド
レイン間に流れた主電流の波形に正確に対応した
ものとなる。なお、この期間TAの一部で逆方向
の電圧が現われているのはFETのダイオード特
性の為で、このときの電圧はFET１のソース・
ドレイン間の電流波形とは一致しない。また、第
５図ロはアナログゲート１３のゲート信号AONを
示したものである。
同様に、FET２がオンされたとき、アナログ
ゲート１４のゲート入力に第５図ニに示すゲート
信号BONを供給し、このゲート１４の出力に得ら
れる信号b′は第５図ハに示すようになり、これも
FET２がオン状態でそのソース・ドレイン間が
純抵抗を呈する状態になつているため、この信号
b′の波形もFET２のソース・ドレイン間を流れ
る主電流の波形に正確に対応している。なお、こ
の場合でも、信号b′の負極性部分はダイオード特
性のため、正確なものとはならない。このアナロ
グゲート１４の出力信号b′は反転回路１５で極性
反転され、第５図ホに示す信号ｃが得られる。
ゲート１４のゲート入力に第５図ニに示すゲート
信号BONを供給し、このゲート１４の出力に得ら
れる信号b′は第５図ハに示すようになり、これも
FET２がオン状態でそのソース・ドレイン間が
純抵抗を呈する状態になつているため、この信号
b′の波形もFET２のソース・ドレイン間を流れ
る主電流の波形に正確に対応している。なお、こ
の場合でも、信号b′の負極性部分はダイオード特
性のため、正確なものとはならない。このアナロ
グゲート１４の出力信号b′は反転回路１５で極性
反転され、第５図ホに示す信号ｃが得られる。
信号a′とｃはそれぞれダイオード１６，１７を
介して加算器１８に供給されることにより、これ
らの信号a′とｃのダイオード特性による部分が除
かれた上で加算され、第５図ヘに示すような交流
の検出信号ｄとなる。
介して加算器１８に供給されることにより、これ
らの信号a′とｃのダイオード特性による部分が除
かれた上で加算され、第５図ヘに示すような交流
の検出信号ｄとなる。
そして、このようなインバータ装置では、その
アームのスイツチング素子であるFET１と２と
は、正常な動作状態では必ず交互にオン状態に制
御され、同時にオン状態に制御されることは絶対
にないから、これらFET１，２に流れる電流は
負荷１０に流れる電流そのものであり、従つて、
検出信号ｄは負荷１０の電流に正確に対応したも
のとなり、この検出信号ｄの演算により負荷１０
の電流を測定することができる。
アームのスイツチング素子であるFET１と２と
は、正常な動作状態では必ず交互にオン状態に制
御され、同時にオン状態に制御されることは絶対
にないから、これらFET１，２に流れる電流は
負荷１０に流れる電流そのものであり、従つて、
検出信号ｄは負荷１０の電流に正確に対応したも
のとなり、この検出信号ｄの演算により負荷１０
の電流を測定することができる。
従つて、この実施例によれば、変流器や分流抵
抗などの余分な装置を主電流通路に設けることな
く、負荷１０の流れる電流を充分正確に測定で
き、インバータ装置の制御に利用することができ
る。
抗などの余分な装置を主電流通路に設けることな
く、負荷１０の流れる電流を充分正確に測定で
き、インバータ装置の制御に利用することができ
る。
次に、第６図は本発明を３層のインバータ装置
に適用した場合の一実施例で、５，６，７は
MOS形FET、２０，２１，２２は電圧検出回
路、２３，２４，２５はアナログゲート、２６，
２７，２８はダイオード、２９はアナログ加算器
であり、IMなどの負荷１０は第４図の実施例と
同じである。
に適用した場合の一実施例で、５，６，７は
MOS形FET、２０，２１，２２は電圧検出回
路、２３，２４，２５はアナログゲート、２６，
２７，２８はダイオード、２９はアナログ加算器
であり、IMなどの負荷１０は第４図の実施例と
同じである。
FET５〜７は３相インバータ装置の各アーム
の負極側のスイツチング素子となるものである。
の負極側のスイツチング素子となるものである。
電圧検出回路２０〜２２は第４図の実施例にお
ける電圧検出回路１２と同じものである。
ける電圧検出回路１２と同じものである。
アナログゲート２３〜２５とダイオード２６〜
２８も第４図の実施例におけるアナログゲート１
３，１４とダイオード１６，１７と同じものであ
る。
２８も第４図の実施例におけるアナログゲート１
３，１４とダイオード１６，１７と同じものであ
る。
加算器２９は３入力加算形のものである。
この第６図の実施例の動作は第６図の波形図に
示したとおりで、FET５がオンしているときに
は信号Ｂ１ONによりゲート２３が開くので、オン
状態にあるFET５のソース・エミツタ間の電圧
が電圧検出回路２０で検出され、ゲート２３の出
力に信号ｉとして供給される。
示したとおりで、FET５がオンしているときに
は信号Ｂ１ONによりゲート２３が開くので、オン
状態にあるFET５のソース・エミツタ間の電圧
が電圧検出回路２０で検出され、ゲート２３の出
力に信号ｉとして供給される。
同じように、FET６がオンしたときには信号
Ｂ２ONによりゲート２４が開き、FET７がオンし
ているときには信号Ｂ３ONによりゲート２５が開
くため、それぞれのFET６又は７のソース・エ
ミツタ間の電圧が信号ｊ，ｋとして各ゲート２
４，２５の出力に得られる。
Ｂ２ONによりゲート２４が開き、FET７がオンし
ているときには信号Ｂ３ONによりゲート２５が開
くため、それぞれのFET６又は７のソース・エ
ミツタ間の電圧が信号ｊ，ｋとして各ゲート２
４，２５の出力に得られる。
これらの信号ｉ，ｊ，ｋには、第４図、第５図
の場合と同じで、FETなダイオード特性による
負方向電圧部分を含んでいるから、これをダイオ
ード２６〜２８で除き、加算器２９で加算するこ
とにより電流検出信号ｌが得られる。
の場合と同じで、FETなダイオード特性による
負方向電圧部分を含んでいるから、これをダイオ
ード２６〜２８で除き、加算器２９で加算するこ
とにより電流検出信号ｌが得られる。
この実施例の場合でも、負荷１０に流れる電流
はFET５〜７のいずれかを必ず通つて流れるか
ら、加算器２９から得られた電流検出信号ｌの演
算により負荷１０に供給される電流を正確に測定
することができる。
はFET５〜７のいずれかを必ず通つて流れるか
ら、加算器２９から得られた電流検出信号ｌの演
算により負荷１０に供給される電流を正確に測定
することができる。
なお、この第６図の実施例では、インバータ装
置の各アームのFETのうち負極側のFETから電
流を検出するようにしているが、正極側のFET
によつても同様な結果を得ることができる。
置の各アームのFETのうち負極側のFETから電
流を検出するようにしているが、正極側のFET
によつても同様な結果を得ることができる。
ところで、以上の実施例でインバータ装置のス
イツチング素子として使用したMOS形FETのオ
ン抵抗には、僅かではあるが正の温度依存性があ
る。
イツチング素子として使用したMOS形FETのオ
ン抵抗には、僅かではあるが正の温度依存性があ
る。
そこで、本発明による電流検出をさらに高精度
にするためには、温度補正要素を盛込んだ検出を
行なつてやればよい。
にするためには、温度補正要素を盛込んだ検出を
行なつてやればよい。
第８図はこのような高精度化のために使用する
補正回路の一例を示したもので、オペアンプ３０
と抵抗３１〜３３、それにサーミスタ３４からな
る負帰還増幅回路で補正回路を構成したものであ
る。
補正回路の一例を示したもので、オペアンプ３０
と抵抗３１〜３３、それにサーミスタ３４からな
る負帰還増幅回路で補正回路を構成したものであ
る。
抵抗３１は入力抵抗、抵抗３３とサーミスタ３
４が帰還抵抗を構成しているため、２の回路によ
つて得られるゲインlp／liは次式のようになる。
４が帰還抵抗を構成しているため、２の回路によ
つて得られるゲインlp／liは次式のようになる。
lp／li＝R34＋R33／R31…… (1)
ここで、liは入力電圧、lpは出力電圧、R31，
R33，R34はそれぞれ抵抗３１，３３、サーミス
タ３４の抵抗値である。
R33，R34はそれぞれ抵抗３１，３３、サーミス
タ３４の抵抗値である。
そこで、サーミスタ３４をFET１，２，５〜
７のいずれかの冷却フインに埋込んで、これら
FETの温度とほぼ同じ温度になるようにしてお
けば、FETの温度が上昇してそのオン抵抗が増
加すると、それに応じてサーミスタ３４の抵抗が
減少し、補正回路のゲインが低下するようにでき
る。
７のいずれかの冷却フインに埋込んで、これら
FETの温度とほぼ同じ温度になるようにしてお
けば、FETの温度が上昇してそのオン抵抗が増
加すると、それに応じてサーミスタ３４の抵抗が
減少し、補正回路のゲインが低下するようにでき
る。
従つて、FETのオン抵抗の温度特性に合わせ
てサーミスタ３４の温度特性を所定のものに選択
し、電流検出信号ｄ（第５図の実施例）又はｌ（第
６図の実施例）を入力電圧liとして補正回路に供
給してやれば、その出力電圧lpとして温度補償さ
れた正確な電流検出信号が得られ、さらに正確な
電流検出を行なうことができる。
てサーミスタ３４の温度特性を所定のものに選択
し、電流検出信号ｄ（第５図の実施例）又はｌ（第
６図の実施例）を入力電圧liとして補正回路に供
給してやれば、その出力電圧lpとして温度補償さ
れた正確な電流検出信号が得られ、さらに正確な
電流検出を行なうことができる。
次に、本発明による電流検出装置の応用例につ
いて説明する。
いて説明する。
第９図は第４図の実施例と同じ構成の電流検出
回路４０をインバータ装置に適用し、モートルの
定電流加速制御を行なうようにした応用例で、イ
ンバータ部の電流検出信号ｄが規定値より小さい
ときにはインバータ出力周波数と電圧の増加を行
なわせ、モートルの負荷が重くて電流が多く流れ
たときには、検出信号ｄの増加によりインバータ
出力周波数と電圧の増加を止めるようにし、これ
によりモートルの定電流加速を行なわせるように
したものである。
回路４０をインバータ装置に適用し、モートルの
定電流加速制御を行なうようにした応用例で、イ
ンバータ部の電流検出信号ｄが規定値より小さい
ときにはインバータ出力周波数と電圧の増加を行
なわせ、モートルの負荷が重くて電流が多く流れ
たときには、検出信号ｄの増加によりインバータ
出力周波数と電圧の増加を止めるようにし、これ
によりモートルの定電流加速を行なわせるように
したものである。
次に第１０図はインバータ部のFETを過電流
から保護する装置に適用した例で、第６図の実施
例と同じ構成の電流検出回路５０を用いたもので
ある。
から保護する装置に適用した例で、第６図の実施
例と同じ構成の電流検出回路５０を用いたもので
ある。
インバータ部の電流が過大になり、電流検出回
路５０からの電流検出信号ｌが設定値を超えた
ら、その状態をラツチし、それ以後、インバータ
部に対するゲート信号の供給をしや断し、FET
を保護するようにしたものである。
路５０からの電流検出信号ｌが設定値を超えた
ら、その状態をラツチし、それ以後、インバータ
部に対するゲート信号の供給をしや断し、FET
を保護するようにしたものである。
なお、以上の説明では、インバータ装置の電流
検出について示したが、本発明はこれに限らず、
主電流のスイツチングをFETによつてう行なう
ようにした電力変換装置などのような装置にも適
用可能で、例えばスイツチング・レギユレータ装
置などに適用してもよい。
検出について示したが、本発明はこれに限らず、
主電流のスイツチングをFETによつてう行なう
ようにした電力変換装置などのような装置にも適
用可能で、例えばスイツチング・レギユレータ装
置などに適用してもよい。
また、上記実施例では、いずれもMOS形FET
によるものについて説明したが、接合形FETに
対しても全く同様に適用可能なことはいうまでも
ない。
によるものについて説明したが、接合形FETに
対しても全く同様に適用可能なことはいうまでも
ない。
以上説明したように、本発明によれば、主回路
中に挿入されているFETがオン状態にあるとき
のソース・エミツタ間の電圧を取り出すだけで、
常に正確に主回路に流れる電流を測定することが
できるから、変流器や分流抵抗など主回路電流の
測定に必要な装置を主回路中に余分に設ける必要
がなくなり、従来技術の欠点を除き、従来、変流
器や分流抵抗を用いて行なつていた電力変換装置
の各種を制御、例えばインバータ装置の高効率制
御、ベクトル制御などをローコストでしも少ない
スペースで、その上、余分な電力損失を生じるこ
となく行なうことができる電流検出装置を提供す
ることができる。
中に挿入されているFETがオン状態にあるとき
のソース・エミツタ間の電圧を取り出すだけで、
常に正確に主回路に流れる電流を測定することが
できるから、変流器や分流抵抗など主回路電流の
測定に必要な装置を主回路中に余分に設ける必要
がなくなり、従来技術の欠点を除き、従来、変流
器や分流抵抗を用いて行なつていた電力変換装置
の各種を制御、例えばインバータ装置の高効率制
御、ベクトル制御などをローコストでしも少ない
スペースで、その上、余分な電力損失を生じるこ
となく行なうことができる電流検出装置を提供す
ることができる。
第１図は従来の電流検出装置を備えたインバー
タ装置の一例を示す回路図、第２図は電界効果形
トランジスタの特性図、第３図はバイポーラトラ
ンジスタの特性図、第４図は本発明による電流検
出装置の一実施例を示すブロツク図、第５図イ，
ロ，ハ，ニ，ホ，ヘはその動作説明用の波形図、
第６図は本発明の他の一実施例を示すブロツク
図、第７図イ，ロ，ハ，ニ，ホ，ヘ，トはその動
作説明用の波形図、第８図は補正回路の一実施例
を示す回路図、第９図は本発明の応用例を示すブ
ロツク図、第１０図は本発明の他の応用例を示す
ブロツク図である。 １，２，５，６，７……MOS形FET、１１，
１２，２０，２１，２２……電圧検出回路、１
３，１４，２３，２４，２５……アナログゲー
ト、１６，１７，２６，２７，２８……ダイオー
ド、１８，２９……アナログ加算器。
タ装置の一例を示す回路図、第２図は電界効果形
トランジスタの特性図、第３図はバイポーラトラ
ンジスタの特性図、第４図は本発明による電流検
出装置の一実施例を示すブロツク図、第５図イ，
ロ，ハ，ニ，ホ，ヘはその動作説明用の波形図、
第６図は本発明の他の一実施例を示すブロツク
図、第７図イ，ロ，ハ，ニ，ホ，ヘ，トはその動
作説明用の波形図、第８図は補正回路の一実施例
を示す回路図、第９図は本発明の応用例を示すブ
ロツク図、第１０図は本発明の他の応用例を示す
ブロツク図である。 １，２，５，６，７……MOS形FET、１１，
１２，２０，２１，２２……電圧検出回路、１
３，１４，２３，２４，２５……アナログゲー
ト、１６，１７，２６，２７，２８……ダイオー
ド、１８，２９……アナログ加算器。
Claims (1)
- 【特許請求の範囲】 １ 電界効果形トランジスタをスイツチング素子
として使用した電力変換装置において、前記電界
効果形トランジスタのソース・ドレイン間の電圧
を検出する電圧検出手段と、この電圧検出手段の
出力信号を入力とし前記電界効果形トランジスタ
がオン状態に制御されたとき開くゲート手段とを
設け、前記電界効果形トランジスタのソース・ド
レイン間に現われる電圧のうち前記ゲート手段の
出力に取り出される電圧を電力変換装置の主回路
電流を表わす電流検出信号として検出するように
構成したことを特徴とする電力変換装置の電流検
出装置。 ２ 特許請求の範囲第１項において、前記電圧検
出手段から前記ゲート手段を経て前記電流検出信
号を検出するまでの信号経路に、前記電界効果形
トランジスタの温度に応じた補償特性が与えられ
るように構成したことを特徴とする電力変換装置
の電流検出装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58085957A JPS59213284A (ja) | 1983-05-18 | 1983-05-18 | 電力変換装置の電流検出装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58085957A JPS59213284A (ja) | 1983-05-18 | 1983-05-18 | 電力変換装置の電流検出装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59213284A JPS59213284A (ja) | 1984-12-03 |
| JPH0368634B2 true JPH0368634B2 (ja) | 1991-10-29 |
Family
ID=13873222
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58085957A Granted JPS59213284A (ja) | 1983-05-18 | 1983-05-18 | 電力変換装置の電流検出装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59213284A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4338483B2 (ja) * | 2003-09-09 | 2009-10-07 | 株式会社豊田中央研究所 | インバータ出力電流測定装置 |
| JP5223521B2 (ja) * | 2008-07-23 | 2013-06-26 | 株式会社デンソー | 電力変換装置 |
-
1983
- 1983-05-18 JP JP58085957A patent/JPS59213284A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59213284A (ja) | 1984-12-03 |
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