JPH0369155A - 半導体集積回路の入力保護装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　　　要〕 本発明は、電界効果型トランジスタを含んだ半導体集積
回路の入力保護装置に関し、小面積で大きな保護動作を
可能にし、かつ保護動作時における過剰キャリアの外部
への漏れによる内部回路の動作不良をなくすため、入力
端子に接続された半導体領域と、接地電位（又は電源電
位）に接続された半導体領域との間に、これらの半導体
領域よりも不純物濃度の低い半導体領域を設けた三次元
構造を有し、これらの半導体領域間に形成されるｐｎ接
合に基づくパンチスルーやブレークダウンを利用して過
電圧を接地電位（又は電源電位）に吸収するようにした
ものである。

〔産業上の利用分野〕

本発明は、入力信号を電界効果型トランジスタで受ける
構造を持つ半導体集積回路、例えばＭ○Ｓ集積回路やＢ
ｉＣＭＯ３集積回路等に使用される入力保護装置に関す
る。

〔従来の技術〕

第４図（ａ）は従来の入力保護装置（特開昭６３−５６
９５７号公報参照）の断面図であり、同図０））はその
等価回路を示す回路図である。

同図（ａ）において、ｎ−型の半導体基板１の表面部に
は、ｐ゛型半導体領域２が拡散猛威され、これが抵抗Ｒ
として使用される。また、これと隣合った領域にはｐ゛
型半導体領域３が拡散猛威され、二〇ｐ゛型半導体領域
３とこれに接触する上記ｎ型半導体基板１とで第１のダ
イオードＤ１を構成している。更に、その隣の領域には
、半導体基板１の上部から拡散猛威されたｐ型のウェル
領域４内の一領域にｎ゛型半導体領域５が拡散猛威され
、このｎ゛型半導体領域５とこれに接触する上記ｐ型ウ
ェル領域４とで第２のダイオードＤ２を構成している。

そして、入力端子ＩＮは、抵抗Ｒ（ｐ”型半導体領域１
３）を介して、第１のダイオードＤ１のアノード（ｐ’
型半導体領域３）と第２のダイオードＤ２のカソード（
ｎ”型半導体領域５）に接続されている。更に、第１の
ダイオードＤ１のカソード（ｎ−型半導体基板１）はコ
ンタクト用のｎ゛型半導体領域６を介して電源電位Ｖ［
ｌＤに接続され、また、第２のダイオードＤ２のアノー
ド（ｐ型ウェル領域４）はコンタクト用のｐ゛型半導体
領域７を介して接地電位ＧＮＤに接続されている。

上記構成からなる入力保護装置において、通常、入力端
子ＩＮから内部回路内へは所定レベルの信号が入力され
、この信号が入カバソファへそのまま導かれるが、入力
端子ＩＮにプラス又はマイナスの過電圧が印加された場
合は以下のようにして保護動作が行われる。すなわち、
入力端子ＩＮへのプラス側過電圧に対しては、第１のダ
イオードＤ＋がオンするか、或いは第２のダイオードＤ
２がブレークダウンすることにより保護動作をし、一方
、マイナス側過電圧に対しては、ダイオードＤｒ、Ｄｚ
のそれぞれの役割が上記と逆転することにより保護動作
をする。なお、上記第４図（ａ）において、各半導体領
域の導電型を逆転させ、電源電位■。、と接地電位ＧＮ
Ｄを入れ換えた場合であっても、同様な保護動作が行わ
れる。

次に、第５図（ａ）は従来の他の入力保護装置の断面図
であり、同図（ｂ）はその等価回路を示す回路図である
。

同図（ａ）において、ｐ型の半導体基板１１上にはポリ
シリコン又はシリサイド等所望の抵抗値を実現する配、
１１２が形成され、これが抵抗Ｒとして使用される。ま
た、ｐ型半導体基板１の表面部には、２つのｎ・型半導
体領域１３．１４が隣合って拡散猛威され、これらｎ゛
型半導体領域１３．１４と、その間に存在する上記ｐ型
半導体基板１．１１とでラテラル型トランジスタＴを構
成している。

そして、入力端子ＩＮは、抵抗Ｒ（配線１２）を介して
トランジスタＴのエミッタ又はコレクタ（ｎ”型半導体
領域１３）に接続されている。更に、トランジスタＴの
コレクタ又はエミッタ（ｎ”型半導体領域１４）は接地
電位ＧＮＤに接続され、また、トランジスタＴのベース
（ｐ型半導体基板１１）はコンタクト用のｐ゛型半導体
領域１５を介し、接地電位或いはこれよりも低い電位Ｖ
ＩＩＢに接続されている。

上記構成からなる入力保護装置において、プラス側過電
圧に対しては、ｎ゛型半導体領域１３とＰ型半導体基板
１１との接合のブレークダウンにより、或いはｎ゛型半
導体領域１３側からｐ型半導体基板ｌｌ中への空乏層の
伸長によるｎ゛型半導体領域１４とのバンチスルーによ
り保護動作をし、一方、マイナス側過電圧に対しては、
ｎ゛型半導体領域１３とｐ型半導体基板１１とが順バイ
アスとなり、更にトランジスタＴがオンすることにより
保護動作をする。

〔発明が解決しようとする課題］ 上記従来の入力保護装置では、いずれの場合も、入力動
作が働いた時に過剰なキャリアが基板やウェル領域内に
流れ出し、これが基板電位やウェル電位の変動を招く。

その結果、内部回路に存在するトランジスタの動作不良
、例えば闇値変動やラッチアップ等の原因となる。

また、基本的に一次元の構造を有していることから、面
積効率が悪いという問題もある。

本発明は、上記従来の問題点に鑑みてなされたものであ
り、その目的は、小面積で大きな保護動作を可能にし、
かつ保護動作時における外部へのキャリアの漏れによる
内部回路の動作不良をなくすことのできる半導体集積回
路の入力保護装置を提供することにある。

〔課題を解決するための手段〕

本発明の入力保護装置は、第１導電型の半導体基板と、
該半導体基板上又は該半導体基板上面より内部に設けら
れた第１又は第２導電型の第１の半導体領域と、底部が
前記半導体基板と接して該第１の半導体領域を囲むよう
に形成され、該第１の半導体領域よりも高不純物濃度で
あって該第１の半導体領域と反対導電型の第２の半導体
領域と、前記第１の半導体領域中の表面部に、前記半導
体基板及び前記第２の半導体領域とそれぞれ所定距離を
隔てて形成され、前記第１の半導体領域よりも高不純物
濃度である第１又は第２導電型の第３の半導体領域とを
有し、前記第２の半導体領域は接地電位又は電源電位に
接続され、前記第３の半導体領域は抵抗を介しく又は直
接に）入力端子に接続されていることを特徴とする。

なお、第１の半導体領域は、半導体基板上に形成された
エピタキシャル層の一部でもよく、或いは半導体基板表
面から不純物を導入して形成されたウェル領域であって
もよい。また、特にエピタキシャル層やウェル領域を形
成することなしに、半導体基板表面から不純物を深く導
入して形成された第２の半導体領域によって囲まれた半
導体基板の一部を第１の半導体領域としてもよい。

また、上記構成において、前記半導体基板と前記第１の
半導体領域との間に、前記第１の半導体領域よりも高不
純物濃度であって、前記第２の半導体領域と同一導電型
である第４の半導体領域を形成してもよい。

〔作　　　用〕

上記構成においては、第１又は第２導電型の第３の半導
体領域の側方及び下方が、不純物濃度の低い第１又は第
２導電型の第１の半導体領域で囲まれ、更にこの第１の
半導体領域の側方及び下方がこれと反対導電型の第２の
半導体領域及び半導体基板で囲まれてなる三次元の層構
造を有しており、その最も内側にある第３の半導体領域
に入力端子が接続され、最も外側にある第２の半導体領
域に接地電位（又は電源電位）が接続されている。

このような構成において、まず、第１の半導体領域の導
電型が、それを挟んだ第２の半導体領域及び第３の半導
体領域の導電型と反対である場合、すなわち第１と第２
の半導体領域間及び第１と第３の半導体領域間にそれぞ
れｐｎ接合を形成する場合につき、その入力保護動作を
説明する。

この場合、入力端子に過電圧が加わると、上記ｐｎ接合
のどちらか一方に大きな逆バイアスが加わることにより
、また、第１の半導体領域とこれよりも高濃度の第２又
は第３の半導体領域との濃度差により、第１の半導体′
？ｒ４域内に第２又は第３の半導体領域側から空乏層が
拡がる。この空乏層がどちらの領域から拡がるかは、各
領域の導電型がｐ型かｎ型かにより、また入力端子に加
わる過電圧がプラスかマイナスかにより異なる。ここで
、予め、所望のプラス又はマイナスの過電圧値で空乏層
が第２の半導体領域から第３の半導体領域へ（或いは第
３の半導体領域から第２の半導体領域へ）到達するよう
に各領域の間隔や不純物濃度等を設定しておけば、その
臨界となる過電圧が入力端子に印加された時、第２の半
導体領域から伸びた空乏層は第３の半導体領域に（或い
は第３の半導体領域から伸びた空乏層は第２の半導体領
域に）達し、すなわちパンチスルーを起こす。これによ
り、臨界値以上の過電圧は空乏層を介して接地電位（又
は電源電位）に抜かれ、よって入力端子には臨界値以上
の電圧値が印加されないで済む。

次に、第１の半導体領域の導電型が、それを挟んだ第２
及び第３の半導体領域のどちらか一方の導電型と反対で
ある場合、すなわち第１の半導体領域と第２、第３の半
導体領域のどちらか一方との間でｐｎ接合を形成する場
合につき、その入力保護動作を説明する。

この場合、入力端子に過電圧が加わり、上記Ｐｎ接合に
所定値以上の逆バイアスが加わると、上記ｐｎ接合がブ
レークダウンを起こす。よって、予め、所定の過電圧値
で上記ｐｎ接合がブレークダウンするように各領域の間
隔や不純物濃度等を設定しておけば、その臨界となる過
電圧が入力端子に印加された時、ブレークダウンにより
臨界値以上の過電圧が接地電位（又は電源電位）に抜か
れ、入力端子には臨界値以上の電圧値が印加されないで
済む。一方、過電圧印加により上記ｐｎ接合に順バイア
スが加わった場合は、ダイオードがオンするのと同様に
して過電圧が接地電位（又は電源電位）に吸収される。

また、半導体基板と第１の半導体領域との間に、第１の
半導体領域よりも高濃度であって、第２の半導体領域と
同一導電型の第４の半導体領域を設けた場合、バンチス
ルーを利用する構成では第１の半導体領域内を伸びる空
乏層はその伸び方が三次元方向に等方向となり、またブ
レークダウンを利用する構成ではそのブレークダウンす
るｐｎ接合が三次元構造となる。これにより、入力端子
に印加された過電圧の逃げ道が側方と下方の三次元方向
に及び、極めて効率のよい保護動作が可能となる。

本発明では、上述したような高効率の保護動作を三次元
の層構造で実現しているため、従来と比べて極めて小面
積であるにもかかわらず、大きな保護動作が可能になる
。

また、過電圧印加によって接地電位又は電源電位に流れ
るキャリアは、その全てが接地電位又は電源電位に吸い
取られる。従って、キャリアの漏れによる内部回路の動
作不良（例えばトランジスタの闇値変動やラッチアップ
等）は、確実に防止される。

〔実　　施　　例〕

以下、本発明の実施例について、図面を参照しながら説
明する。

第１図（ａ）は本発明の第１の実施例の断面図であり、
同図（ｂ）はその平面配置パターンを示す平面図である
。

同図（ａ）において、ｐ型の半導体基板２１上には、不
純物濃度の低いｎ−型のエピタキシャル層２２が堆積さ
れ、更にこのエピタキシャル層２２を島状に分離するよ
うに、エピタキシャル層２２よりも高濃度のｐ型の素子
分離Ｎ２５（第２の半導体領域）が拡散形成されている
。また、この素子分離層２３によって囲まれた島状のエ
ピタキシャルＮ２２（第１の半導体領域）の表面部には
、素子分離Ｎ２５及び半導体基板２１とそれぞれ所定の
距離２．．２２だけ隔てて、エピタキシャル層２２より
も高濃度のｐ°型の拡散層２４（第３の半導体領域）が
形成されている。そして、ｐ゛型型数散層２４配線層２
５を介して入力端子ＩＮに接続され、ｐ型素子分離層２
３は配線層２６を介して接地電位ＧＮＤに接続されてい
る。

なお、ｐ゛型型数散層２４側端とｐ型素子分離層２３と
の間の距離！！、１　は、ｐ゛型型数散層２４横方向拡
散と、ｐ型素子分離層２３の横方向拡散及び平面配置寸
法とにより任意に設定可能であり、また、ｐ゛型型数散
層２４下端とｐ型半導体基板２１との間の距離１２は、
ｎ−型エピタキシャル層２２の厚さと、ｐ°型型数散層
２４縦方向拡散距離とにより任意に設定可能である。こ
こでは、詳しくは後述するが、入力端子ＩＮに所定の過
電圧が印加された時に、島状のｎ”型エピタキシャル層
２２内に生じる空乏層によりｐ型素子分離層２３及びｐ
型半導体基板２１とｐ゛型型数散層２４が結ばれるよう
に設定しである。また、ｐ型素子分離層２３及びｐ゛型
型数散層２４不純物濃度がｎ−型エピタキシャル層２２
の不純物濃度よりも高く設定してあれば、これらの不純
物濃度は集積回路上の回路動作、耐圧等の諸条件を正常
に保つ範囲内で任意に設定可能であり、ここでは特に上
記の空乏層の拡がりをも考慮して設定されている。

上記構成からなる本実施例の入力保護装置において、信
号レベルが正常動作の範囲内では、入力保護回路は動作
せず、入力信号はそのまま内部回路へ送られる。ところ
が、入力端子ＩＮにプラス又はマイナスの過電圧が印加
された場合は、以下のようにして入力保護回路が動作す
る。

まず、入力端子ＩＮにプラス側の過電圧が印加された場
合、この電界はｐ゛型型数散層２４らｎ−型エピタキシ
ャル層２２を介して、ｎ−型エピタキシャル層２２とｐ
型素子分離層２３及びｐ型半導体基板２１との間に形成
されたｐｎ接合に逆バイアスとして加えられる。すると
、ｎ−型エビタキシャルＪ’ｉ２２とｐ型素子分離１２
３との濃度差により、ｎ−型エピタキシャルＮ２２内に
ｐ型素子分離層２３側から空乏層が伸びる。ここで、所
望の過電圧値で空乏層端がｐ型半導体基板２１とＰ゛型
型数散層２４到達するように上記の距離ｌ。

１２や各層の不純物濃度等を予め設定しておくことによ
り、その設定時に定めた臨界となるプラス側の過電圧が
入力端子ＩＮに印加された時、ｐ型素子分離層２３側か
ら伸びた空乏層はｐ型半導体基板２１とｐ゛型型数散層
２４達する。これにより、臨界値以上の過電圧は接地電
位ＧＮＤに抜かれ、入力端子ＩＮには臨界値以上の電圧
値が印加されないで済む。

一方、入力端子ＩＮにマイナス側の過電圧が印加された
場合、この電界はｐ°型型数散層２４ｎ型エピタキシャ
ル層２２との間に形成されているｐｎ接合に加えられ、
空乏層はｎ−型エピタキシャル層２２中をｐ゛型型数散
層２４側ら伸びる。

ここで、入力端子ＩＮに印加されたマイナス側過電圧が
、予め設定された臨界値に達すると、空乏層端はｐ型半
導体基板２１とｐ型素子分離Ｎ２３に到達する。これに
より、入力端子ＩＮは接地電位と導通し、入力端子ＩＮ
に印加されるマイナス側過電圧値は臨界値以上には下が
らない。

本実施例によれば、以上に述べたようにプラス側過電圧
とマイナス側過電圧の双方に対して、同一の接合距離に
よるパンチスルー効果で効率の良い保護動作が働く（従
来の保護動作は非対称な動作しかしない）。しかも、こ
のような高効率の保護動作を、第１図（ａ）に示したよ
うな三次元の層構造で実現しているため、従来の装置と
比べて極めて小面積であるにもかかわらず大きな保護動
作が可能になり、集積回路の集積度の向上に大きく寄与
することができる。

また、過電圧印加によって接地電位ＧＮＤに流れるキャ
リアは、その全てが接地電位ＧＮＤに吸い取られる。従
って、従来のようなキャリアの漏れによる内部回路の動
作不良（例えばトランジスタの闇値変動やラッチアップ
等）は確実に防止することができる。

しかも、デバイス構造（距離ＩＢ　、ｆｆ１ｚ等）や各
層の不純物濃度プロファイルを任意に選択することがで
きることから、所望の電圧値で接合をバンチスルーさせ
ることができ、よって所望の最適な入力回路保護動作を
得ることができる。

Ｉ９に、入力端子ＩＮに入力された信号を伝える配線層
２５は、入力保護回路のｐ゛型型数散層２４導かれてい
るが、この配線Ｍ２Ｓのうち内部回路からの分岐バス部
分２５ａの容量は無視できる程小さい。また、本実施例
の入力保護回路が上述したように三次元構造をしており
、過剰キャリアの逃げ道が三次元方向にあるため、保護
能力に対してｐ１型拡散層２４を小さく保つことが可能
であり、このことにより、Ｐ゛゛拡散Ｎ２４とｎ型エピ
タキシャル層２２との間の接合容量も小さく保つことが
できる。よって、入力保護回路を付加することによる入
力信号線の配線容量の増加は、はとんど無視できる。

なお、第１図の構成において、拡散層２４の導電型をｎ
４型とし、エピタキシャルＮ２２と同一導電型にしても
よい。この場合、ｐｎ接合はｎ型エピタキシャル層２２
とｐ型素子分離層２３及びｐ型半導体基板２工との間に
のみ形成され、入力端子ＩＮへのプラス側の過電圧印加
により上記ｐｎ接合に逆バイアスが加わると、成る過電
圧値以上で上記ｐｎ接合（特にｎ−型エピタキシャル層
２２とｐ型素子分離層２３との間のｐｎ接合）がブレー
クダウンを起こす。よって、予め、所定の過電圧値で上
記ｐｎ接合がブレークダウンするように各領域の不純物
濃度を設定しておくことにより、その臨界となる過電圧
が入力端子ＩＮに印加された時、ブレークダウンにより
臨界値以上の過電圧が接地電位ＧＮＤに抜かれ、入力端
子ＩＮには臨界値以上の電圧値が印加されないで済む。

一方、マイナス側過電圧の印加により上記ｐｎ接合に順
バイアスが加わった場合は、ダイオードがオンするのと
同様にして過電圧が接地電位ＧＮＤに吸収される。この
ような作用により、上記のようにバンチスルーを利用し
た場合と同様な効果が得られる。

また、素子分離層２３によって囲まれた島状のエピタキ
シャル層２２（第１の半導体領域）を、ウェル等の別工
程で形成した層にすることも可能である。こうすること
により、バンチスルー電圧やブレークダウン電圧の制御
を一層任意に行うことができる。

次に、第２図は本発明の第２の実施例の断面図であり、
その平面パターンは第１図（ロ）に示したものと同様で
ある。

本実施例は、第１図に示した構造において、ｐ型素子分
離層２３（第２の半導体領域）によって囲まれた島状の
ｎ−型エピタキシャル層２２（第１の半導体領域）とＰ
型半導体基板２１との間に、ｎ−型エピタキシャル層２
２よりも高濃度であってｐ型素子分離Ｎ２３と同一導電
型のｐ゛型埋込み層２７（第４の半導体領域）を有して
おり、その他の構成は第１図と同じである。

本実施例によれば、過電圧印加時にｎ−型エピタキシャ
ル層２２を伸びる空乏層は、その伸び方が側方及び下方
に等方向となり、ｐ型素子分離層２３の側面及びｐ°型
埋め込み層２７への空乏層の到達電位は同一となる。そ
のため、過電圧の逃げ道は側方と下方の三次元方向に及
び、極めて効率のよい保護動作が可能となる。なお、前
記第１の実施例で述べた効果は、全て本実施例でも得ら
れる。

なお、第２図の構成において、拡散層２４の導電型をｎ
゛型とし、エピタキシャル層２２と同一導電型にした場
合、過電圧印加時に、前述したブレークダウン動作がエ
ピタキシャル層２２と素子分離層２３との間のｐｎ接合
及びエピタキシャルＮ２２と埋め込み層２７との間のｐ
ｎ接合で行われるので、すなわちブレークダウンするｐ
ｎ接合が三次元構造になっているので、極めて効率の良
い保護動作が可能となる。また、この場合において、或
いは第２図の構成において、半導体基板２１の導電型を
埋め込み層２７と反対のｎ型としてもよく、このように
しても作用及び効果は変わらない。

次に、第３図は本発明の第３の実施例の断面図であり、
その平面パターンは第１図（ｔ））に示したものと同様
である。

第３図において、ｐ型の半導体基板３１の上部にｎ”型
のウェル領域３２（第１の半導体領域）が形成され、ま
た、このウェル領域３２を囲むように、ウェル領域３２
の側端に接するかオーバラップして（図では、オーバラ
ップした状態を示している）、半導体基板３１及びウェ
ル領域３２よりも高濃度のｐ型のシンク層３３（第２の
半導体領域）が形成されている。そして、シンク層３３
によって囲まれたウェル領域３２の表面部の中央に、ウ
ェル領域３２よりも高濃度のＰ゛型の拡散層３４（第３
の半導体領域）が形成されている。

更に、前記第１図と同様に、ｐ゛型型数散層３４配線層
２５を介して入力端子ＩＮに接続され、ｐ型シンク１Ｊ
３３は配線層２６を介して接地電位ＧＮＤに接続されて
いる。

このように構成した場合であっても、製造プロセスは異
なるが、構造自体は実質的に前記第１の実施例と同様に
半導体基板３１と第１〜第３の半導体領域（３２〜３４
）とで構成されており、よってバンチスルーによる同様
な作用及び効果を得ることができる。

なお、第３図の構成において、半導体基板３１の導電型
をウェル領域３２と同一のｎ型としてもよく、或いは特
にエピタキシャル層２２やウェル領域３２を形成するこ
となしに、半導体基板３１の表面から不純物を深く導入
して形成されたシンり層３３（第２の半導体領域）によ
って囲まれた半導体基板３１の一部を上記ウェル領域３
２の代わりに第１の半導体領域としてもよ（、このいず
れの場合であっても、パンチスルーによる同様な作用及
び効果を得ることができる。

また、第３図の構成において、拡散層３４の導電型をｎ
゛型とし、ウェル領域３２と同一導電型にした場合には
、前述したと同様にウェル領域３２とシンク１３３との
間のｐｎ接合に生じるブレークダウンにより、入力保護
動作が得られる。

なお、以上に述べた各実施例において、半導体基板及び
各半導体領域の導電型を全て反転した構造であっても、
電位関係等をも全て逆転させれば、同一の作用及び効果
を得ることができる。この場合、シンク層３３の電位は
、内部回路で使用される電源電位にとるようにするとよ
い。

更に、第３の半導体領域（拡散層２４．３４）と入力端
子ＩＮとの間は、上記各実施例のように直接に接続して
もよいが、成る抵抗（例えばポリシリコンやシリサイド
等の所望の抵抗値を実現する配線層、或いは不純物拡散
層等）を介して接続するようにしてもよい。

〔発明の効果〕

本発明によれば、高効率の保護動作を、第１〜第３（又
は第４）の半導体領域からなる三次元の層構造で実現し
ているため、面積効率が向上し、すなわち従来の装置と
比べて極めて小面積であるにもかかわらず大きな保護動
作が可能になり、集積回路の集積度の向上に大きく寄与
することができる。

また、過電圧印加によって接地電位に流れるキャリアは
、その全てが接地電位に吸い取られるので、従来のよう
なキャリアの漏れによる内部回路の動作不良（トランジ
スタの闇値変動やラッチアップ等）を確実に防止するこ
とができる。

しかも、デバイス構造やプロセス条件を任意に選択する
ことができることから、所望の電圧値で接合をパンチス
ルーさせたり、ブレークダウンさせたりすることができ
、よって所望の最適な入力保護動作を得ることができる
。

【図面の簡単な説明】

第１図（ａ）、（ｂ）はそれぞれ本発明の第１の実施例
の断面図とその平面配置パターンを示す平面図、第２図
は本発明の第２の実施例の断面図、第３図は本発明の第
３の実施例の断面図、第４図（ａ）、（ｂ）はそれぞれ
従来の入力保護装置の断面図とその等価回路を示す回路
図、 第５図（ａ）、ｂ）はそれぞれ従来の他の入力保護装置
の断面図とその等価回路を示す回路図である。 ２１・・・半導体基板、 ２２・・・エピタキシャルＮ（第１の 半導体領域）、 ２３・・・素子分離層（第２の半導体領域）、２４・・
・拡散Ｎ（第３の半導体領域）、２５．２６・・・配線
層、 ２７・・・埋め込み層（第４の半導体領域）、３１・・
・半導体基板、 ３２・・・ウェル領域（第１の半導体領域）、３３・・
・シンク層（第２の半導体領域）、３４・・・拡散層（
第３の半導体領域）、ＩＮ・・・入力端子、 ＧＮＤ・・・接地電位。

Claims (2)

【特許請求の範囲】
1. （１）第１導電型の半導体基板と、 該半導体基板上又は該半導体基板上面より内部に設けら
   れた第１又は第２導電型の第１の半導体領域と、 底部が前記半導体基板と接して、該第１の半導体領域を
   囲むように形成され、該第１の半導体領域よりも高不純
   物濃度であって該第１の半導体領域と反対導電型の第２
   の半導体領域と、 前記第１の半導体領域中の表面部に、前記半導体基板及
   び前記第２の半導体領域とそれぞれ所定距離を隔てて形
   成され、前記第１の半導体領域よりも高不純物濃度であ
   る第１又は第２導電型の第３の半導体領域とを有し、 前記第２の半導体領域は接地電位又は電源電位に接続さ
   れ、前記第３の半導体領域は抵抗を介し、又は直接に入
   力端子に接続されていることを特徴とする半導体集積回
   路の入力保護装置。
2. （２）請求項１記載の半導体集積回路の入力保護装置に
   おいて、前記半導体基板と前記第１の半導体領域との間
   に、前記第１の半導体領域よりも高不純物濃度であって
   、前記第２の半導体領域と同一導電型である第４の半導
   体領域を形成したことを特徴とする半導体集積回路の入
   力保護装置。