JPH0370255B2 - - Google Patents
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- JPH0370255B2 JPH0370255B2 JP4777281A JP4777281A JPH0370255B2 JP H0370255 B2 JPH0370255 B2 JP H0370255B2 JP 4777281 A JP4777281 A JP 4777281A JP 4777281 A JP4777281 A JP 4777281A JP H0370255 B2 JPH0370255 B2 JP H0370255B2
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
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- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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Description
【発明の詳細な説明】
本発明は、ベクトル・ユニツトを備える計算機
システムにおいて、ベクトル・ユニツトが主メモ
リの連続した大きなアドレス領域を毎サイクルに
わたつてアクセスすることが出来るようにしたメ
モリ制御方式に関するものである。
システムにおいて、ベクトル・ユニツトが主メモ
リの連続した大きなアドレス領域を毎サイクルに
わたつてアクセスすることが出来るようにしたメ
モリ制御方式に関するものである。
従来一般にデータ処理システムにおける主メモ
リは、例えば第１図に図示する如く、複数個のメ
モリ・ユニツト１−０，１−１，１−２，１−３
を具備し、かつ各メモリ・ユニツト１−０，１−
１，１−２，１−３は夫々複数個のメモリ・バン
ク２−０ないし２−３，２−４ないし２−７，２
−８ないし２−１１，２−１２ないし２−１５を
具備している。ここでメモリ・バンク２−０ない
し２−１５は全体として連続したアドレス空間を
形成するよう予めアドレス割り付けがなされてい
る。なお図中の符号３−０ないし３−３は夫々コ
ントロール部、４はメモリ・コントロール・ユニ
ツト、５はリクエスト・アドレス転送回路、６は
ストア・データ転送処理およびエラー・チエツ
ク・コード発生処理を行う回路、７はフエツチ・
データ受信処理、エラー・チエツク・コード・チ
エツク処理およびエラー訂正処理を行う回路を
夫々表わしている。
リは、例えば第１図に図示する如く、複数個のメ
モリ・ユニツト１−０，１−１，１−２，１−３
を具備し、かつ各メモリ・ユニツト１−０，１−
１，１−２，１−３は夫々複数個のメモリ・バン
ク２−０ないし２−３，２−４ないし２−７，２
−８ないし２−１１，２−１２ないし２−１５を
具備している。ここでメモリ・バンク２−０ない
し２−１５は全体として連続したアドレス空間を
形成するよう予めアドレス割り付けがなされてい
る。なお図中の符号３−０ないし３−３は夫々コ
ントロール部、４はメモリ・コントロール・ユニ
ツト、５はリクエスト・アドレス転送回路、６は
ストア・データ転送処理およびエラー・チエツ
ク・コード発生処理を行う回路、７はフエツチ・
データ受信処理、エラー・チエツク・コード・チ
エツク処理およびエラー訂正処理を行う回路を
夫々表わしている。
ところで、この種の主メモリおよびメモリ・コ
ントロール・ユニツト４を用いたデータ処理シス
テムにおいて、ベクトル・ユニツトを備えベクト
ル処理を行うものが知られている。このベクトル
処理は一般に、主メモリ上の比較的大きな連続し
たアドレス領域をアクセスしベクトル処理を行
う。ところが、第１図のような構成を採用する
と、連続した大きなアドレス領域を毎サイクルに
わたつてアクセスすることが出来ず、ベクトル・
ユニツトからの要求に応えることが出来ない。
ントロール・ユニツト４を用いたデータ処理シス
テムにおいて、ベクトル・ユニツトを備えベクト
ル処理を行うものが知られている。このベクトル
処理は一般に、主メモリ上の比較的大きな連続し
たアドレス領域をアクセスしベクトル処理を行
う。ところが、第１図のような構成を採用する
と、連続した大きなアドレス領域を毎サイクルに
わたつてアクセスすることが出来ず、ベクトル・
ユニツトからの要求に応えることが出来ない。
本発明は、上記の考察に基づくものであつて、
ベクトル・ユニツトを有する計算機システムにお
いて、ベクトル・ユニツトが大量のデータを毎サ
イクルにわたつてアクセスできるようにしたメモ
リ制御方式を提供することを目的としている。そ
してそのため、本発明のメモリ制御方式は、 複数のバンクを有する主メモリと、 該主メモリとアクセス要求源間のデータ転送を
制御するメモリ・コントロール・ユニツトと、 該メモリ・コントロール・ユニツトと接続され
たベクトル・ユニツトと を有する計算機システムにおいて、 上記主メモリを複数のバンクを有するメモリ・
ユニツトの複数個で構成し、 アドレス順に対応して付けられたバンク番号を
メモリ・ユニツト数で割つたときの余りが同じ値
をとるバンク番号をもつ複数のバンクを同一のメ
モリ・ユニツトに割付け、 各メモリ・ユニツトと上記メモリ・コントロー
ル・ユニツトをそれぞれ１組のバスで接続し、 上記ベクトル・ユニツトと上記メモリ・コント
ロール・ユニツトの間を複数組のバスで接続し、 上記複数のメモリ・ユニツトからデータを１サ
イクル内で同時に読み出し得ると共に複数のメモ
リ・ユニツトに１サイクル内で同時にデータを書
込み得るように構成した ことを特徴とするものである。以下、本発明を図
面を参照しつつ説明する。
ベクトル・ユニツトを有する計算機システムにお
いて、ベクトル・ユニツトが大量のデータを毎サ
イクルにわたつてアクセスできるようにしたメモ
リ制御方式を提供することを目的としている。そ
してそのため、本発明のメモリ制御方式は、 複数のバンクを有する主メモリと、 該主メモリとアクセス要求源間のデータ転送を
制御するメモリ・コントロール・ユニツトと、 該メモリ・コントロール・ユニツトと接続され
たベクトル・ユニツトと を有する計算機システムにおいて、 上記主メモリを複数のバンクを有するメモリ・
ユニツトの複数個で構成し、 アドレス順に対応して付けられたバンク番号を
メモリ・ユニツト数で割つたときの余りが同じ値
をとるバンク番号をもつ複数のバンクを同一のメ
モリ・ユニツトに割付け、 各メモリ・ユニツトと上記メモリ・コントロー
ル・ユニツトをそれぞれ１組のバスで接続し、 上記ベクトル・ユニツトと上記メモリ・コント
ロール・ユニツトの間を複数組のバスで接続し、 上記複数のメモリ・ユニツトからデータを１サ
イクル内で同時に読み出し得ると共に複数のメモ
リ・ユニツトに１サイクル内で同時にデータを書
込み得るように構成した ことを特徴とするものである。以下、本発明を図
面を参照しつつ説明する。
第２図は本発明の１実施例のシステム構成を示
すものであつて、１′−０ないし１′−３はメモ
リ・ユニツト、２−０ないし２−１５はメモリ・
バンク、３′−０ないし３′−３はコントロール
部、４′はメモリ・コントロール・ユニツト、
VUはベクトル・ユニツト、SUはスカラー・ユ
ニツト、CUはチヤネル・ユニツトをそれぞれ示
している。
すものであつて、１′−０ないし１′−３はメモ
リ・ユニツト、２−０ないし２−１５はメモリ・
バンク、３′−０ないし３′−３はコントロール
部、４′はメモリ・コントロール・ユニツト、
VUはベクトル・ユニツト、SUはスカラー・ユ
ニツト、CUはチヤネル・ユニツトをそれぞれ示
している。
メモリ・ユニツト１′−０ないし１′−３は全体
として主メモリを構成するものであり、主メモリ
はバンク２−０ないし２−１５から構成されてい
るものである。各メモリ・ユニツト１′−０，
１′−１，１′−２，１′−３のそれぞれは、メモ
リ・コントロール・ユニツト４′に１組のバスで
接続されている。ベクトル・ユニツトVUはベク
トル演算を行うものであり、メモリ・コントロー
ル・ユニツト４′との間に例えば４組のバスが張
られている。なお、第２図に示すようにメモリ・
ユニツト数（MSU＃０〜３）とMCU−MSU
（＃０〜３）間のバス本数は同数であるが、ベク
トル・ユニツトとMCU間のバスの本数はメモ
リ・ユニツト数（MSU＃０〜３）と必ずしも対
応する必要はない。但し、ベクトル・ユニツト
VUとMCU間のバスの本数よりもメモリ・ユニ
ツト数（MSU＃０〜３）の方が多いか又は同数
の必要がある。さもないと、ベクトル・ユニツト
VUとMCU間のバスのスループツトが確保でき
ないことになる。メモリ・ユニツト数がベクト
ル・ユニツトとMCU間のバスの本数よりも多い
場合は、ベクトル・ユニツトとMCU間のバス上
のリクエスト・アドレスに基づいて当該リクエス
トを送るメモリ・ユニツトを決定すれば良い。チ
ヤネル・ユニツトCUはチヤネルを制御するもの
であり、メモリ・コントロール・ユニツト４′と
の間には例えば１組のバスが張られている。スカ
ラー・ユニツトSUは通常の中央処理装置であり、
スカラー・ユニツトSUとメモリ・コントロー
ル・ユニツト４′との間には例えば１組のバスが
張られている。
として主メモリを構成するものであり、主メモリ
はバンク２−０ないし２−１５から構成されてい
るものである。各メモリ・ユニツト１′−０，
１′−１，１′−２，１′−３のそれぞれは、メモ
リ・コントロール・ユニツト４′に１組のバスで
接続されている。ベクトル・ユニツトVUはベク
トル演算を行うものであり、メモリ・コントロー
ル・ユニツト４′との間に例えば４組のバスが張
られている。なお、第２図に示すようにメモリ・
ユニツト数（MSU＃０〜３）とMCU−MSU
（＃０〜３）間のバス本数は同数であるが、ベク
トル・ユニツトとMCU間のバスの本数はメモ
リ・ユニツト数（MSU＃０〜３）と必ずしも対
応する必要はない。但し、ベクトル・ユニツト
VUとMCU間のバスの本数よりもメモリ・ユニ
ツト数（MSU＃０〜３）の方が多いか又は同数
の必要がある。さもないと、ベクトル・ユニツト
VUとMCU間のバスのスループツトが確保でき
ないことになる。メモリ・ユニツト数がベクト
ル・ユニツトとMCU間のバスの本数よりも多い
場合は、ベクトル・ユニツトとMCU間のバス上
のリクエスト・アドレスに基づいて当該リクエス
トを送るメモリ・ユニツトを決定すれば良い。チ
ヤネル・ユニツトCUはチヤネルを制御するもの
であり、メモリ・コントロール・ユニツト４′と
の間には例えば１組のバスが張られている。スカ
ラー・ユニツトSUは通常の中央処理装置であり、
スカラー・ユニツトSUとメモリ・コントロー
ル・ユニツト４′との間には例えば１組のバスが
張られている。
第３図はバンク番号と主メモリ・アドレスとの
対応を示すものであつて、例えばバンク２−０に
はアドレス128Nないし128N＋７が割付けられ、
バンク２−１にはアドレス128N＋８ないし128N
＋15が割付けられる。たゞし、Ｎは０を含む正の
整数である。バンク内のデータ幅を８バイトとし
たのは、１エレメントが８バイト又は８バイト単
位でECCコードを持つためであり、別に８バイ
ト幅に限られるわけではない。
対応を示すものであつて、例えばバンク２−０に
はアドレス128Nないし128N＋７が割付けられ、
バンク２−１にはアドレス128N＋８ないし128N
＋15が割付けられる。たゞし、Ｎは０を含む正の
整数である。バンク内のデータ幅を８バイトとし
たのは、１エレメントが８バイト又は８バイト単
位でECCコードを持つためであり、別に８バイ
ト幅に限られるわけではない。
第３図のようにバンク番号にアドレスを割付け
ると、連続したアドレスをアクセスするために
は、連続したアドレスに対応する各バンクがそれ
ぞれ異なるバスに接続される必要がある。例え
ば、アドレス０ないし31番地を持つバンク２−
０，２−１，２−２，２−３は異なるメモリ・ユ
ニツトに配置されなければならない。そのために
は、メモリ・ユニツト１′−０にはバンク番号4n
（ｎは０，１，２……）メモリ・ユニツト１′−１
にはバンク番号4n＋１、メモリ・ユニツト１′−
２には4n＋２、メモリ・ユニツト１′−３には4n
＋３を割付ければ良い。この場合の“４”はバス
の本数を示す。
ると、連続したアドレスをアクセスするために
は、連続したアドレスに対応する各バンクがそれ
ぞれ異なるバスに接続される必要がある。例え
ば、アドレス０ないし31番地を持つバンク２−
０，２−１，２−２，２−３は異なるメモリ・ユ
ニツトに配置されなければならない。そのために
は、メモリ・ユニツト１′−０にはバンク番号4n
（ｎは０，１，２……）メモリ・ユニツト１′−１
にはバンク番号4n＋１、メモリ・ユニツト１′−
２には4n＋２、メモリ・ユニツト１′−３には4n
＋３を割付ければ良い。この場合の“４”はバス
の本数を示す。
第４図はメモリ・コントロール・ユニツト４′
の詳細を示すものであつて、５−０ないし５−３
は夫々第１図図示のリクエスト・アドレス転送回
路に対応するもの、６−０ないし６−３は夫々第
１図図示の回路６に対応するもの、７−０ないし
７−３は夫々第１図図示の回路７に対応するも
の、８−０ないし８−３および８′−０ないし
８′−３は夫々転送バスを夫々表わしている。
の詳細を示すものであつて、５−０ないし５−３
は夫々第１図図示のリクエスト・アドレス転送回
路に対応するもの、６−０ないし６−３は夫々第
１図図示の回路６に対応するもの、７−０ないし
７−３は夫々第１図図示の回路７に対応するも
の、８−０ないし８−３および８′−０ないし
８′−３は夫々転送バスを夫々表わしている。
第４図から判るように、各メモリ・ユニツト
１′−０，１′−１，１′−２，１′−３のそれぞれ
に対して専用にリクエスト・アドレス転送回路、
ストア・データ転送回路、フエツチ・データ受信
回路等が設けられている。例えば、メモリ・ユニ
ツト１′−０に対しては、リクエスト・アドレス
転送回路５−０、ストア・データ転送回路６−
０、フエツク・データ受信回路７−０が設けら
れ、これらの回路５−０，６−０，７−０は専用
のバス８−０を介してメモリ・ユニツト１′−０
に接続され、また専用のバス８′−０を介してベ
クトル・ユニツトVUに接続されている。ベクト
ル・ユニツトVUは、０ないし31番地のデータを
フエツチする場合、バス８′−０に０ないし７番
地のデータをフエツチすること、バス８′−１に
８ないし15番地のデータをフエツチすること、バ
ス８′−２に16ないし23番地のデータをフエツチ
すること、バス８′−３に23ないし31番地のデー
タをフエツチすることを指令する信号を送出す
る。
１′−０，１′−１，１′−２，１′−３のそれぞれ
に対して専用にリクエスト・アドレス転送回路、
ストア・データ転送回路、フエツチ・データ受信
回路等が設けられている。例えば、メモリ・ユニ
ツト１′−０に対しては、リクエスト・アドレス
転送回路５−０、ストア・データ転送回路６−
０、フエツク・データ受信回路７−０が設けら
れ、これらの回路５−０，６−０，７−０は専用
のバス８−０を介してメモリ・ユニツト１′−０
に接続され、また専用のバス８′−０を介してベ
クトル・ユニツトVUに接続されている。ベクト
ル・ユニツトVUは、０ないし31番地のデータを
フエツチする場合、バス８′−０に０ないし７番
地のデータをフエツチすること、バス８′−１に
８ないし15番地のデータをフエツチすること、バ
ス８′−２に16ないし23番地のデータをフエツチ
すること、バス８′−３に23ないし31番地のデー
タをフエツチすることを指令する信号を送出す
る。
コントロール部３′−０は第５図に図示する如
く構成される。第５図における符号９−０はリク
エスト・アドレス受信レジスタ、１０−０はスト
ア・データ受信レジスタ、１１−０はフエツチ・
データ送信レジスタ、１２−０，１２−４，１２
−８および１２−１２は夫々メモリ・バンク２−
０，２−４，２−８および２−１２に応するアド
レス・レジスタ、１３−０，１３−４，１３−
８，１３−１２は夫々メモリ・バンク２−０，２
−４，２−８および２−１２に対応するストア・
レジスタ、１４−０，１４−４，１４−８および
１４−１２はフエツチ・データ・レジスタをそれ
ぞれ示している。
く構成される。第５図における符号９−０はリク
エスト・アドレス受信レジスタ、１０−０はスト
ア・データ受信レジスタ、１１−０はフエツチ・
データ送信レジスタ、１２−０，１２−４，１２
−８および１２−１２は夫々メモリ・バンク２−
０，２−４，２−８および２−１２に応するアド
レス・レジスタ、１３−０，１３−４，１３−
８，１３−１２は夫々メモリ・バンク２−０，２
−４，２−８および２−１２に対応するストア・
レジスタ、１４−０，１４−４，１４−８および
１４−１２はフエツチ・データ・レジスタをそれ
ぞれ示している。
フエツチ・アクセスを行う場合、リクエスト・
アドレスがリクエスト受信レジスタ９−０を介し
てアドレス・レジスタ１２−０，１２−４，１２
−８，１２−１２にセツトされ、リードが起動さ
れると、リクエスト・アドレスで定まるバンク２
−ｉ（ｉ＝０，４，８，12）からデータが読出さ
れ、フエツチ・データ・レジスタ１４−ｉおよび
フエツチ・データ送信レジスタ１１−０を介して
フエツチ・データ受信回路７−０に送られる。
アドレスがリクエスト受信レジスタ９−０を介し
てアドレス・レジスタ１２−０，１２−４，１２
−８，１２−１２にセツトされ、リードが起動さ
れると、リクエスト・アドレスで定まるバンク２
−ｉ（ｉ＝０，４，８，12）からデータが読出さ
れ、フエツチ・データ・レジスタ１４−ｉおよび
フエツチ・データ送信レジスタ１１−０を介して
フエツチ・データ受信回路７−０に送られる。
ストア・アクセスを行う場合、リクエスト・ア
ドレスがリクエスト・アドレス受信レジスタ９−
０を介してアドレス・レジスタ１２−０，１２−
４，１２−８にセツトされ、ストア・データがス
トア・データ受信レジスタ１０−０を介してスト
ア・レジスタ１４−０，１４−４，１４−８，１
４−１２にセツトされる。ライトが起動される
と、リクエスト・アドレスで定まるバンク２−ｉ
の該当する番地にデータが書込まれる。
ドレスがリクエスト・アドレス受信レジスタ９−
０を介してアドレス・レジスタ１２−０，１２−
４，１２−８にセツトされ、ストア・データがス
トア・データ受信レジスタ１０−０を介してスト
ア・レジスタ１４−０，１４−４，１４−８，１
４−１２にセツトされる。ライトが起動される
と、リクエスト・アドレスで定まるバンク２−ｉ
の該当する番地にデータが書込まれる。
なお上述した実施例においては、フエツチ・デ
ータ用転送バスとストア・データ用転送バスとを
別個に設けた構成を示したが、本発明はこれに限
定されるものではなく、双方向性転送バスを介し
てデータ転送を行うようにしてもよいことは言う
までもない。
ータ用転送バスとストア・データ用転送バスとを
別個に設けた構成を示したが、本発明はこれに限
定されるものではなく、双方向性転送バスを介し
てデータ転送を行うようにしてもよいことは言う
までもない。
第６図はベクトル・ユニツトの構成例を説明す
る図である。同図において、１５はアライン回
路、１６はロード／ストア・レジスタ・スタツ
ク、１７はベクトル・レジスタ、１８は加減算パ
イプライン、１９は乗算パイプライン、２０は除
算パイプライン、２１はアドレス発生回路、２２
はバツフア・ストレージ、２３はスカラ・レジス
タ、２４はスカラ演算器をそれぞれ示している。
る図である。同図において、１５はアライン回
路、１６はロード／ストア・レジスタ・スタツ
ク、１７はベクトル・レジスタ、１８は加減算パ
イプライン、１９は乗算パイプライン、２０は除
算パイプライン、２１はアドレス発生回路、２２
はバツフア・ストレージ、２３はスカラ・レジス
タ、２４はスカラ演算器をそれぞれ示している。
先ず、ベクトル命令の実行方法について説明す
る。
る。
ベクトル命令とは、１つの命令によつて複数の
データ（４バイト又は８バイトのデータ）を処理
する様に定義されている。例えば、ベクトル・ロ
ード命令は、１命令によつて複数のデータを主メ
モリから取り出し、ベクトル・レジスタに１７に
格納する命令である。このデータ数はプログラム
によつて指定されるが、数十個から数百個が通常
である。また、ベクトル・ストア命令は、複数の
データをベクトル・レジスタ１７から取り出し
て、主メモリに格納する命令である。ベクトル演
算命令は代表的なものとして加算、減算、乗算、
除算がある。例えば、加算を例にとると、ベクト
ル・レジスタから２組の複数個のデータが順に取
り出され（一方の組のデータをA1，A2，…，Ao
とし、他方の組のデータをB1，B2，…，Boとす
る）、加減算パイプライン１８にA1とB1，A2と
B2，…，AoとBoの順でデータが入力され、A1＋
B1，A2＋B2，…，Ao＋Boの順で加算結果が加減
算パイプライン１８から出力され、ベクトル・レ
ジスタ１７に格納される。
データ（４バイト又は８バイトのデータ）を処理
する様に定義されている。例えば、ベクトル・ロ
ード命令は、１命令によつて複数のデータを主メ
モリから取り出し、ベクトル・レジスタに１７に
格納する命令である。このデータ数はプログラム
によつて指定されるが、数十個から数百個が通常
である。また、ベクトル・ストア命令は、複数の
データをベクトル・レジスタ１７から取り出し
て、主メモリに格納する命令である。ベクトル演
算命令は代表的なものとして加算、減算、乗算、
除算がある。例えば、加算を例にとると、ベクト
ル・レジスタから２組の複数個のデータが順に取
り出され（一方の組のデータをA1，A2，…，Ao
とし、他方の組のデータをB1，B2，…，Boとす
る）、加減算パイプライン１８にA1とB1，A2と
B2，…，AoとBoの順でデータが入力され、A1＋
B1，A2＋B2，…，Ao＋Boの順で加算結果が加減
算パイプライン１８から出力され、ベクトル・レ
ジスタ１７に格納される。
同様に、ベクトル乗算命令は乗算パイプライン
１９で処理され、ベクトル除算命令は除算パイプ
ライン２０で処理される。
１９で処理され、ベクトル除算命令は除算パイプ
ライン２０で処理される。
一般的なプログラムでは、ベクトル・ロード命
令によつて主メモリからデータが取り出されてベ
クトル・レジスタ１７に格納され、ベクトル演算
（加減乗除）命令によつて、ベクトル・レジスタ
１７のデータが演算パイプラインにて実行されて
演算結果ベクトル・レジスタ１７に格納され、ベ
クトル・ストア命令にてベクトル・レジスタ１７
の中の演算結果データが主メモリにストアされ
る。
令によつて主メモリからデータが取り出されてベ
クトル・レジスタ１７に格納され、ベクトル演算
（加減乗除）命令によつて、ベクトル・レジスタ
１７のデータが演算パイプラインにて実行されて
演算結果ベクトル・レジスタ１７に格納され、ベ
クトル・ストア命令にてベクトル・レジスタ１７
の中の演算結果データが主メモリにストアされ
る。
次に、ベクトル・ロード／ストア命令について
詳しく説明する。
詳しく説明する。
ベクトル・ロード命令は、複数のデータ（D1，
D2，…，Do）を１命令で指定された主メモリ内
の番地（A1，A2，…，Aoとする）から読み出し
てベクトル・レジスタ１７に格納する命令であ
る。この主メモリのアドレスは命令によつて指定
されるが、或る指定されたアドレスから連続した
番地に割り付けられていたり、指定先頭アドレス
から一定の距離をあけて順に指定されていたり
種々のケースがある。ベクトル・ロード命令はア
ドレス発生器２１によつて解読され、A1，A2，
…，Aoのアドレスが発生させられ、アドレスバ
スAB0ないしAB3を介して主メモリに送られる。
これらのアドレス・バスAB（ｉは０，１，２，
３）は、転送バス８′−ｉ（第４図参照）のREQ
ADRSに接続されている。主メモリより読み出さ
れたデータは、転送バス８′−０ないし８′−４の
Fetch Dataからデータ・バスDB0ないしDB3を
通つてアライン回路１５に送られる。
D2，…，Do）を１命令で指定された主メモリ内
の番地（A1，A2，…，Aoとする）から読み出し
てベクトル・レジスタ１７に格納する命令であ
る。この主メモリのアドレスは命令によつて指定
されるが、或る指定されたアドレスから連続した
番地に割り付けられていたり、指定先頭アドレス
から一定の距離をあけて順に指定されていたり
種々のケースがある。ベクトル・ロード命令はア
ドレス発生器２１によつて解読され、A1，A2，
…，Aoのアドレスが発生させられ、アドレスバ
スAB0ないしAB3を介して主メモリに送られる。
これらのアドレス・バスAB（ｉは０，１，２，
３）は、転送バス８′−ｉ（第４図参照）のREQ
ADRSに接続されている。主メモリより読み出さ
れたデータは、転送バス８′−０ないし８′−４の
Fetch Dataからデータ・バスDB0ないしDB3を
通つてアライン回路１５に送られる。
アライン回路１５は、メモリ・ユニツト１−０
ないし１−３から送られて来たデータ（メモリ・
ユニツト番号によつて送られて来るバスが定まつ
ている）をD1，D2，…，Doのデータ順に並び替
えるマルチプレクサ回路である。アライン回路１
５で並び替えられたデータは、ロード／ストア・
レジスタ・スタツフ１６にバツフアリングされつ
つ４個揃つた順にベクトル・レジスタ１７に書き
込まれる。ｎ個の全てが書き込まれて命令は完了
する。なお、複数個のエレメント・データを同時
にアクセスできるベクトル・ユニツトにおいて
は、アライン回路は当然に必要である。アライン
回路自体は、言うまでもなく公知である。
ないし１−３から送られて来たデータ（メモリ・
ユニツト番号によつて送られて来るバスが定まつ
ている）をD1，D2，…，Doのデータ順に並び替
えるマルチプレクサ回路である。アライン回路１
５で並び替えられたデータは、ロード／ストア・
レジスタ・スタツフ１６にバツフアリングされつ
つ４個揃つた順にベクトル・レジスタ１７に書き
込まれる。ｎ個の全てが書き込まれて命令は完了
する。なお、複数個のエレメント・データを同時
にアクセスできるベクトル・ユニツトにおいて
は、アライン回路は当然に必要である。アライン
回路自体は、言うまでもなく公知である。
ベクトル・ストア命令では、ベクトル・ロード
命令と逆のフローとなり、ベクトル・レジスタ内
の複数個のデータ（D1，D2，…，Do）が主メモ
リのアドレス（A1，A2，…，Ao）にストアされ
る。
命令と逆のフローとなり、ベクトル・レジスタ内
の複数個のデータ（D1，D2，…，Do）が主メモ
リのアドレス（A1，A2，…，Ao）にストアされ
る。
ベクトル・レジスタ１７のデータ（D1，D2，
…，Do）はロード／ストア・レジスタ・スタツ
ク１６に読み出され、アライン回路１５を通して
メモリ・コントロール・ユニツト４′に送られる。
また、同時にアドレス発生器２１によつてA1，
A2，…，Aoのアドレスが発生され、メモリ・コ
ントロール・ユニツト４′に送られる。
…，Do）はロード／ストア・レジスタ・スタツ
ク１６に読み出され、アライン回路１５を通して
メモリ・コントロール・ユニツト４′に送られる。
また、同時にアドレス発生器２１によつてA1，
A2，…，Aoのアドレスが発生され、メモリ・コ
ントロール・ユニツト４′に送られる。
スカラ・ユニツトSUは、バツフア・ストレー
ジ２２、スカラ・レジスタ２３、スカラ演算器２
４等を有している。バツフア・ストレージ２２
は、キヤツシユ・メモリとも言われるものであ
り、主メモリのデータのコピーを保持する。スカ
ラ・レジスタ２３は、スカラ・ユニツトのデータ
を格納するレジスタであり、汎用レジスタや浮動
小数点レジスタの総称である。スカラ演算器２４
は、スカラ・データの加減乗除を行う。
ジ２２、スカラ・レジスタ２３、スカラ演算器２
４等を有している。バツフア・ストレージ２２
は、キヤツシユ・メモリとも言われるものであ
り、主メモリのデータのコピーを保持する。スカ
ラ・レジスタ２３は、スカラ・ユニツトのデータ
を格納するレジスタであり、汎用レジスタや浮動
小数点レジスタの総称である。スカラ演算器２４
は、スカラ・データの加減乗除を行う。
以上の説明から明らかなように、本発明によれ
ば、主メモリの連続したアドレス領域に毎サイク
ルにわたつて大量のデータを書込み得ると共に、
主メモリの連続したアドレス領域から毎サイクル
にわたつて大量のデータを読出すことが出来る。
ば、主メモリの連続したアドレス領域に毎サイク
ルにわたつて大量のデータを書込み得ると共に、
主メモリの連続したアドレス領域から毎サイクル
にわたつて大量のデータを読出すことが出来る。
第１図は従来のメモリ制御方式を示す図、第２
図は本発明の１実施例のシステム構成を示す図、
第３図はバンク番号と主メモリ・アドレスの対応
を示す図、第４図はメモリ・コントロール・ユニ
ツトの１実施例構成を示す図、第５図はメモリ・
ユニツトのコントロール部の１実施例構成を示す
図、第６図はベクトル・ユニツトの構成例を説明
する図である。 図中、１′−０ないし１′−３は夫々メモリ・ユ
ニツトであり主メモリの構成要素となるもの、２
−０ないし２−１５は夫々メモリ・バンク、４′
はメモリ・コントロール・ユニツト、８−０ない
し８−３は夫々転送バスを夫々表わす。
図は本発明の１実施例のシステム構成を示す図、
第３図はバンク番号と主メモリ・アドレスの対応
を示す図、第４図はメモリ・コントロール・ユニ
ツトの１実施例構成を示す図、第５図はメモリ・
ユニツトのコントロール部の１実施例構成を示す
図、第６図はベクトル・ユニツトの構成例を説明
する図である。 図中、１′−０ないし１′−３は夫々メモリ・ユ
ニツトであり主メモリの構成要素となるもの、２
−０ないし２−１５は夫々メモリ・バンク、４′
はメモリ・コントロール・ユニツト、８−０ない
し８−３は夫々転送バスを夫々表わす。
Claims (1)
- 【特許請求の範囲】 １ 複数のバンクを有する主メモリと、 該主メモリとアクセス要求源間のデータ転送を
制御するメモリ・コントロール・ユニツトと、 該メモリ・コントロール・ユニツトと接続され
たベクトル・ユニツトと を有する計算機システムにおいて、 上記主メモリを複数のバンクを有するメモリ・
ユニツトの複数個で構成し、 アドレス順に対応して付けられたバンク番号を
メモリ・ユニツト数で割つたときの余りが同じ値
をとるバンク番号をもつ複数のバンクを同一のメ
モリ・ユニツトに割付け、 各メモリ・ユニツトと上記メモリ・コントロー
ル・ユニツトをそれぞれ１組のバスで接続し、 上記ベクトル・ユニツトと上記メモリ・コント
ロール・ユニツトの間を複数組のバスで接続し、 上記複数のメモリ・ユニツトからデータを１サ
イクル内で同時に読み出し得ると共に複数のメモ
リ・ユニツトに１サイクル内で同時にデータを書
込み得るように構成した ことを特徴とするメモリ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4777281A JPS57161955A (en) | 1981-03-30 | 1981-03-30 | Memory control system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4777281A JPS57161955A (en) | 1981-03-30 | 1981-03-30 | Memory control system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57161955A JPS57161955A (en) | 1982-10-05 |
| JPH0370255B2 true JPH0370255B2 (ja) | 1991-11-07 |
Family
ID=12784665
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4777281A Granted JPS57161955A (en) | 1981-03-30 | 1981-03-30 | Memory control system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57161955A (ja) |
-
1981
- 1981-03-30 JP JP4777281A patent/JPS57161955A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57161955A (en) | 1982-10-05 |
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