JPH0370879B2 - - Google Patents
Info
- Publication number
- JPH0370879B2 JPH0370879B2 JP56073246A JP7324681A JPH0370879B2 JP H0370879 B2 JPH0370879 B2 JP H0370879B2 JP 56073246 A JP56073246 A JP 56073246A JP 7324681 A JP7324681 A JP 7324681A JP H0370879 B2 JPH0370879 B2 JP H0370879B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- gate electrode
- floating gate
- memory
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0416—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and no select transistor, e.g. UV EPROM
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】
本発明は、不揮発性半導体メモリ集積回路に関
する。
する。
半導体メモリは、磁気メモリ等に比べ小型で、
しかも情報を高速に書込み・読み出しができると
いう利点をもつている。磁気メモリ等のメモリに
比べ少なかつた記憶情報量も、最近のめざましい
半導体技術により急激に増加している。不揮発性
半導体メモリにおいても、記憶情報量（以下、半
導体メモリに関しては集積度と呼ぶ）は、同様に
増加している。しかし、電気的に再書込み可能な
不揮発性半導体メモリは、他の半導体メモリに比
べ一般に使用電圧が高いために、耐圧を高くする
必要があり、その結果、あまり集積度を高くでき
ないという欠点を有している。不揮発性半導体メ
モリの使用電圧が高い原因は、情報を記憶するた
めに必要なプログラム電圧が高いからである。そ
こで、不揮発性半導体メモリの高集積化を実現す
るために、低プログラム電圧の不揮発性半導体メ
モリの開発が望まれている。
しかも情報を高速に書込み・読み出しができると
いう利点をもつている。磁気メモリ等のメモリに
比べ少なかつた記憶情報量も、最近のめざましい
半導体技術により急激に増加している。不揮発性
半導体メモリにおいても、記憶情報量（以下、半
導体メモリに関しては集積度と呼ぶ）は、同様に
増加している。しかし、電気的に再書込み可能な
不揮発性半導体メモリは、他の半導体メモリに比
べ一般に使用電圧が高いために、耐圧を高くする
必要があり、その結果、あまり集積度を高くでき
ないという欠点を有している。不揮発性半導体メ
モリの使用電圧が高い原因は、情報を記憶するた
めに必要なプログラム電圧が高いからである。そ
こで、不揮発性半導体メモリの高集積化を実現す
るために、低プログラム電圧の不揮発性半導体メ
モリの開発が望まれている。
第１図は、従来の不揮発性半導体メモリデバイ
スの一実施例の断面図である。動作原理をメモリ
トランジスタがＮ型MOSFET（Metal−Oxide−
Semiconductor Field−Effect−Transistor）の
場合について説明する。Ｐ型の半導体基板１にＮ
型のソース領域２及びドレイン領域３が設けられ
て、ソース領域２とドレイン領域３の間の半導体
基板１の表面に第１のゲート絶縁膜４を介して浮
遊ゲート電極６を設け、浮遊ゲート電極６の上
に、第２のゲート絶縁膜８を介して制御ゲート電
極７を設けたものである。また、ドレイン領域３
と浮遊ゲート電極６との間には、一部薄い膜厚が
toxである絶縁膜５が設けられている。浮遊ゲー
ト電極６は、前記第１、第２のゲート絶縁膜４，
８、薄い絶縁膜５を含む絶縁膜によりすべておお
われている。制御ゲート電極７は、他の領域（ソ
ース領域２、ドレイン領域３、基板１）に比べ、
第２のゲート絶縁膜により強く浮遊ゲート電極６
と容量結合している。即ち、制御ゲート電極７
は、浮遊ゲート電極６の電位を制御する電極にな
つている。
スの一実施例の断面図である。動作原理をメモリ
トランジスタがＮ型MOSFET（Metal−Oxide−
Semiconductor Field−Effect−Transistor）の
場合について説明する。Ｐ型の半導体基板１にＮ
型のソース領域２及びドレイン領域３が設けられ
て、ソース領域２とドレイン領域３の間の半導体
基板１の表面に第１のゲート絶縁膜４を介して浮
遊ゲート電極６を設け、浮遊ゲート電極６の上
に、第２のゲート絶縁膜８を介して制御ゲート電
極７を設けたものである。また、ドレイン領域３
と浮遊ゲート電極６との間には、一部薄い膜厚が
toxである絶縁膜５が設けられている。浮遊ゲー
ト電極６は、前記第１、第２のゲート絶縁膜４，
８、薄い絶縁膜５を含む絶縁膜によりすべておお
われている。制御ゲート電極７は、他の領域（ソ
ース領域２、ドレイン領域３、基板１）に比べ、
第２のゲート絶縁膜により強く浮遊ゲート電極６
と容量結合している。即ち、制御ゲート電極７
は、浮遊ゲート電極６の電位を制御する電極にな
つている。
第１図に示した不揮発性メモリデバイスの記憶
の読み出し・書込み（電子を基板１から浮遊ゲー
ト電極６へ注入すること）及び消去（電子を浮遊
ゲート電極６から基板１へ流出すること）の原理
について説明する。
の読み出し・書込み（電子を基板１から浮遊ゲー
ト電極６へ注入すること）及び消去（電子を浮遊
ゲート電極６から基板１へ流出すること）の原理
について説明する。
まず、読み出し方法について説明する。第２図
は、読み出し方法の原理を示す回路図の一例であ
る。第２図のＮ型MOSFETが、第１図のメモリ
デバイスに対応している。メモリデバイスは、抵
抗R1と直列にドレイン領域３を介して接続され
ている。制御ゲート電圧をVCGとして、制御ゲー
ト電極７に基板１及びソース領域２に対して正の
電源電圧VDDを印加すると、第１図に示すメモリ
デバイスの第１のゲート絶縁膜４の下の半導体基
板１の表面（以下、チヤネルと呼ぶ）は、反転し
やすくなる。浮遊ゲート電極６に電子が多数入つ
ていると、チヤネルは低コンダクタンスとなる。
逆に、浮遊ゲート電極６に電子がわずかしか入つ
ていないと、チヤネルは高コンダクタンスにな
る。従つて、メモリデバイスが書込まれている
と、読み出し出力電極となるドレイン領域３の電
圧Vputは、ほぼ抵抗R1に印加されている電源電圧
VDDとなり、またメモリデバイスが消去されてい
ると、ドレイン領域３の電圧Vputは、ほぼソース
領域２と同電位になる。即ち、浮遊ゲート電極６
の電子密度に依存して、Vputが“０”あるいは
“１”となることから、メモリデバイスの記憶を
読み出すことができる。
は、読み出し方法の原理を示す回路図の一例であ
る。第２図のＮ型MOSFETが、第１図のメモリ
デバイスに対応している。メモリデバイスは、抵
抗R1と直列にドレイン領域３を介して接続され
ている。制御ゲート電圧をVCGとして、制御ゲー
ト電極７に基板１及びソース領域２に対して正の
電源電圧VDDを印加すると、第１図に示すメモリ
デバイスの第１のゲート絶縁膜４の下の半導体基
板１の表面（以下、チヤネルと呼ぶ）は、反転し
やすくなる。浮遊ゲート電極６に電子が多数入つ
ていると、チヤネルは低コンダクタンスとなる。
逆に、浮遊ゲート電極６に電子がわずかしか入つ
ていないと、チヤネルは高コンダクタンスにな
る。従つて、メモリデバイスが書込まれている
と、読み出し出力電極となるドレイン領域３の電
圧Vputは、ほぼ抵抗R1に印加されている電源電圧
VDDとなり、またメモリデバイスが消去されてい
ると、ドレイン領域３の電圧Vputは、ほぼソース
領域２と同電位になる。即ち、浮遊ゲート電極６
の電子密度に依存して、Vputが“０”あるいは
“１”となることから、メモリデバイスの記憶を
読み出すことができる。
次に、メモリデバイスの書込みについて説明す
る。ドレイン領域３に対して正の電圧である書込
み電圧VWを制御ゲート電極７に印加すると、ド
レイン領域３上の薄い絶縁膜５に強電界が加わ
り、電子がドレイン領域３から浮遊ゲート電極６
へ注入される（以下、トンネル注入と呼ぶ）。第
３図は、薄い絶縁膜５が二酸化シリコン、ドレイ
ン領域３を含む基板１がシリコンの場合の、トン
ネル電流の薄い酸化膜の膜厚依存性を示すグラフ
である。トンネル電流Ｉは、電界とともに指数関
数的に増加する。
る。ドレイン領域３に対して正の電圧である書込
み電圧VWを制御ゲート電極７に印加すると、ド
レイン領域３上の薄い絶縁膜５に強電界が加わ
り、電子がドレイン領域３から浮遊ゲート電極６
へ注入される（以下、トンネル注入と呼ぶ）。第
３図は、薄い絶縁膜５が二酸化シリコン、ドレイ
ン領域３を含む基板１がシリコンの場合の、トン
ネル電流の薄い酸化膜の膜厚依存性を示すグラフ
である。トンネル電流Ｉは、電界とともに指数関
数的に増加する。
次に消去については、書込みと逆で、制御ゲー
ト電極７に対し、プログラム電極となるドレイン
領域３に正の電圧Veを印加することにより、書
込み同様、薄い絶縁膜５に強電界を加えてトンネ
ル電流を流し、浮遊ゲート電極６中の電荷をプロ
グラム電極となるドレイン領域３へ流出する。
ト電極７に対し、プログラム電極となるドレイン
領域３に正の電圧Veを印加することにより、書
込み同様、薄い絶縁膜５に強電界を加えてトンネ
ル電流を流し、浮遊ゲート電極６中の電荷をプロ
グラム電極となるドレイン領域３へ流出する。
以上説明したように、第１図のように不揮発性
半導体メモリの書込み・消去電圧（一般的にプロ
グラム電圧と呼ぶ）は、薄い絶縁膜５の種類と膜
厚toxに大きく依存する。一般的に、現在使用さ
れている絶縁膜は、二酸化シリコン膜である。第
４図は、第１図のメモリデバイスにおけるプログ
ラム電圧Vpの酸化膜厚toxの依存性を示すグラフ
である。基板１はシリコン、酸化膜５は二酸化シ
リコン膜である。第４図に示す如く、膜厚toxを
薄くすることにより、プログラム電圧Vpは低く
することができる。しかし、プログラム電圧Vp
が低くなると、読み出し時においてもドレイン領
域３に最高電源電圧VDDが印加されるので、わず
かではあるが、書込みあるいは消去が行なわれ、
記憶の保持特性が悪くなる。その結果、プログラ
ム電圧を低くできなかつた。
半導体メモリの書込み・消去電圧（一般的にプロ
グラム電圧と呼ぶ）は、薄い絶縁膜５の種類と膜
厚toxに大きく依存する。一般的に、現在使用さ
れている絶縁膜は、二酸化シリコン膜である。第
４図は、第１図のメモリデバイスにおけるプログ
ラム電圧Vpの酸化膜厚toxの依存性を示すグラフ
である。基板１はシリコン、酸化膜５は二酸化シ
リコン膜である。第４図に示す如く、膜厚toxを
薄くすることにより、プログラム電圧Vpは低く
することができる。しかし、プログラム電圧Vp
が低くなると、読み出し時においてもドレイン領
域３に最高電源電圧VDDが印加されるので、わず
かではあるが、書込みあるいは消去が行なわれ、
記憶の保持特性が悪くなる。その結果、プログラ
ム電圧を低くできなかつた。
本発明は、上記のような従来の問題点を克服す
るためになされたものであり、保持特性にすぐれ
た高集積化に適する低プログラム電圧の浮遊ゲー
ト型不揮発性半導体メモリ集積回路を提供するも
のである。
るためになされたものであり、保持特性にすぐれ
た高集積化に適する低プログラム電圧の浮遊ゲー
ト型不揮発性半導体メモリ集積回路を提供するも
のである。
第５図は、本発明の不揮発性半導体集積回路の
読み出し時における一実施例の回路図である。例
えば、第１図のような構造のメモリデバイスと直
列に抵抗R2を介して、定電圧回路１０を接続す
る。ここで、ドレイン領域３の電圧Vputをメモリ
の記憶に対する出力電圧とする。読み出し時に
は、制御ゲート電極７の電圧VCGを、一定電圧
（一般的には、電源電圧）に固定し、浮遊ゲート
電極６の中の電子密度に対して変化するチヤネル
コンダクタンスを検出することにより記憶を判別
する。抵抗R2には、電源電圧VDDにより動作する
定電圧回路１０の出力である定電圧VR（第１の電
圧）が印加される。従つて、メモリデバイスが書
き込まれている場合には、Vput＝VRであり、逆
に、消去されている場合には、Vput＝０である。
ここで、本発明における第１の電圧である定電圧
出力VRは、少なくとも次の関係を満足している。
読み出し時における一実施例の回路図である。例
えば、第１図のような構造のメモリデバイスと直
列に抵抗R2を介して、定電圧回路１０を接続す
る。ここで、ドレイン領域３の電圧Vputをメモリ
の記憶に対する出力電圧とする。読み出し時に
は、制御ゲート電極７の電圧VCGを、一定電圧
（一般的には、電源電圧）に固定し、浮遊ゲート
電極６の中の電子密度に対して変化するチヤネル
コンダクタンスを検出することにより記憶を判別
する。抵抗R2には、電源電圧VDDにより動作する
定電圧回路１０の出力である定電圧VR（第１の電
圧）が印加される。従つて、メモリデバイスが書
き込まれている場合には、Vput＝VRであり、逆
に、消去されている場合には、Vput＝０である。
ここで、本発明における第１の電圧である定電圧
出力VRは、少なくとも次の関係を満足している。
VR＜VDD ……(1)
第６図は、本発明に実施可能な一般的定電圧回
路の一実施例の回路図であり、抵抗R3、R4とオ
フセツト電圧をもつ演算増幅器１１とからなる。
本発明に適用できる定電圧回路は、第６図に示し
た実施例に限られない。電源電圧VDDに対して定
電圧性が良く、さらには、温度特性が少なく、集
積化可能な消費電力の少ない定電圧回路であれば
最適である。第５図から明らかなように、本発明
によれば、読み出し時においては、読み出し出力
電極であるドレイン領域３には、(1)式より明らか
なように最大VRの電圧しか印加されない。従つ
て、第１図のような、プログラム電極と読み出し
出力電極とを兼ねた第２の半導体領域を備えた構
造のメモリデバイスにおいても、本発明を適用す
ることにより（定電圧回路を接続する）、読み出
し時の誤書込み及び誤消去というトラブルが防止
できる。
路の一実施例の回路図であり、抵抗R3、R4とオ
フセツト電圧をもつ演算増幅器１１とからなる。
本発明に適用できる定電圧回路は、第６図に示し
た実施例に限られない。電源電圧VDDに対して定
電圧性が良く、さらには、温度特性が少なく、集
積化可能な消費電力の少ない定電圧回路であれば
最適である。第５図から明らかなように、本発明
によれば、読み出し時においては、読み出し出力
電極であるドレイン領域３には、(1)式より明らか
なように最大VRの電圧しか印加されない。従つ
て、第１図のような、プログラム電極と読み出し
出力電極とを兼ねた第２の半導体領域を備えた構
造のメモリデバイスにおいても、本発明を適用す
ることにより（定電圧回路を接続する）、読み出
し時の誤書込み及び誤消去というトラブルが防止
できる。
第７図は、本発明の不揮発性半導体メモリ集積
回路の一実施例の回路ブロツク図である。回路ブ
ロツク２１は、従来の不揮発性半導体メモリ集積
回路に対応する回路であり、各メモリセルと、そ
のメモリセルを選択・読み出し、さらにはプログ
ラムする機能を有する。回路ブロツク２０は、本
発明において初めて設けられたものであり、各メ
モリセルの読み出し時に、各メモリセルの読み出
し出力電極（プログラム電極を兼ねており、記憶
をプログラムするときには、プログラム電圧が印
加される）に印加する定電圧VRを与える。定電
圧回路２０とメモリ回路２１とも同一チツプ内に
形成されている。
回路の一実施例の回路ブロツク図である。回路ブ
ロツク２１は、従来の不揮発性半導体メモリ集積
回路に対応する回路であり、各メモリセルと、そ
のメモリセルを選択・読み出し、さらにはプログ
ラムする機能を有する。回路ブロツク２０は、本
発明において初めて設けられたものであり、各メ
モリセルの読み出し時に、各メモリセルの読み出
し出力電極（プログラム電極を兼ねており、記憶
をプログラムするときには、プログラム電圧が印
加される）に印加する定電圧VRを与える。定電
圧回路２０とメモリ回路２１とも同一チツプ内に
形成されている。
第８図は、本発明を実施した場合のメモリデバ
イスの保持特性を示す例のグラフである。横軸は
保持時間、縦軸は浮遊ゲート電極６の中の電子密
度の関数である。閾値電圧VTを表わしている。
閾値電圧VTは、メモリデバイスのチヤネルコン
ダクタンスが低→高へ変化するときの制御ゲート
電圧VCGである。第８図から明らかなように、定
電圧VRを小さくすればする程、保持特性は良く
なる。このグラフは、プログラム電極の薄い酸化
膜（第１図のメモリデバイスにおいては、プログ
ラム電極はドレイン領域３であり、薄い酸化膜は
絶縁膜５に対応している）が二酸化シリコンで、
その膜厚が約60Åのメモリデバイスの場合であ
る。第４図のグラフより、tox＝60ÅのときVp＝
6Vである。従つて、本発明によれば、プログラ
ム電圧が6V、読み出し電圧VRが0.5Vのとき、す
なわち、読み出し電圧VRとプログラム電圧VPの
比であるVR／VPが1/12以下のとき、保持時間が
10年以上の不揮発性メモリ集積回路が実現でき
る。
イスの保持特性を示す例のグラフである。横軸は
保持時間、縦軸は浮遊ゲート電極６の中の電子密
度の関数である。閾値電圧VTを表わしている。
閾値電圧VTは、メモリデバイスのチヤネルコン
ダクタンスが低→高へ変化するときの制御ゲート
電圧VCGである。第８図から明らかなように、定
電圧VRを小さくすればする程、保持特性は良く
なる。このグラフは、プログラム電極の薄い酸化
膜（第１図のメモリデバイスにおいては、プログ
ラム電極はドレイン領域３であり、薄い酸化膜は
絶縁膜５に対応している）が二酸化シリコンで、
その膜厚が約60Åのメモリデバイスの場合であ
る。第４図のグラフより、tox＝60ÅのときVp＝
6Vである。従つて、本発明によれば、プログラ
ム電圧が6V、読み出し電圧VRが0.5Vのとき、す
なわち、読み出し電圧VRとプログラム電圧VPの
比であるVR／VPが1/12以下のとき、保持時間が
10年以上の不揮発性メモリ集積回路が実現でき
る。
本発明に使われるメモリは、第１図に示した不
揮発性メモリデバイスに限つたものではない。読
み出し出力電極とプログラム電極を兼ね備えた
（第２の半導体領域に該当する）不揮発性半導体
メモリデバイスであれば適用できる。
揮発性メモリデバイスに限つたものではない。読
み出し出力電極とプログラム電極を兼ね備えた
（第２の半導体領域に該当する）不揮発性半導体
メモリデバイスであれば適用できる。
第９図のそれぞれａ〜ｃは、本発明をさらに有
効に実施できる不揮発性メモリデバイスの一例を
示す。第９図ａは平面図、第９図ｂは第９図ａの
Ａ−A′線に沿つた断面図、第９図ｃは、第９図
ａのＢ−B′線に沿つた断面図である。浮遊ゲー
ト電極３５への書込みは、破線ａ内の領域で行な
われ、ラツキー・エレクトロン注入が利用され
る。例えば、基板３１がＰ型の場合、浮遊ゲート
電極３５と絶縁膜３８と介して強く容量結合した
Ｎ型の制御ゲート領域７に、逆バイアスVW（書込
み電圧に該当する）電圧を印加すると、絶縁膜３
８の下の基板３１の表面は空乏あるいは反転す
る。さらに、その空乏あるいは反転した基板表面
から少し離れて設けられたＮ型の電子インジエク
タ領域３６より、第９図ｂの矢印Ｄの如く順方向
電流を基板３１に注入すると、その電流の一部
は、前記空乏あるいは反転している浮遊ゲート電
極３５の下の基板表面で加速され、浮遊ゲート電
極３５に入る。このような、注入をラツキー・エ
レクトロン注入と呼んでいる。次に、消去は、浮
遊ゲート電極３５をゲート電極とするメモリ
MOSFET（第９図ａの破線ｂ内）のドレイン領
域３３より行なわれる。即ち、浮遊ゲート電極３
５とドレイン領域３３との間に薄い絶縁膜領域４
５を設け、制御ゲート領域３７に対し正の電圧
Ve（消去電圧に該当する）を印加すると、薄い絶
縁膜４５にトンネル電流が流れ、浮遊ゲート電極
３５中の電子がドレイン領域３３へと流出する。
即ち、消去は、トンネル注入により行なわれる。
読み出しは、制御ゲート領域３７に一定電圧（一
般には電源電圧）を印加し、その時、浮遊ゲート
電極３５中の電子密度に依存して流れるソース・
ドレイン領域間の電流によつて行なわれる。本発
明の実施により、読み出し時においては、(1)式よ
り明らかなようにドレイン領域３３に高々定電圧
VRしか印加されない。従つて、第９図ａ〜ｃの
ようなメモリデバイスにおいても、読み出し時の
誤書込み・誤消去は防止され、保持時間も長く改
善される。特に、第９図のメモリデバイスは、ラ
ツキー・エレクトロン注入を用いた書込み方法を
用いているので、書込み電圧VWは低くできる。
さらに、本発明の定電圧回路を備えたメモリ集積
回路により、薄い酸化膜４５の膜厚を薄くして
Veを低くすることができる。従つて、書込み電
圧VW、消去電圧Veとも低い電気的書込み・消去
可能な不揮発性メモリ集積回路が実現できる。
効に実施できる不揮発性メモリデバイスの一例を
示す。第９図ａは平面図、第９図ｂは第９図ａの
Ａ−A′線に沿つた断面図、第９図ｃは、第９図
ａのＢ−B′線に沿つた断面図である。浮遊ゲー
ト電極３５への書込みは、破線ａ内の領域で行な
われ、ラツキー・エレクトロン注入が利用され
る。例えば、基板３１がＰ型の場合、浮遊ゲート
電極３５と絶縁膜３８と介して強く容量結合した
Ｎ型の制御ゲート領域７に、逆バイアスVW（書込
み電圧に該当する）電圧を印加すると、絶縁膜３
８の下の基板３１の表面は空乏あるいは反転す
る。さらに、その空乏あるいは反転した基板表面
から少し離れて設けられたＮ型の電子インジエク
タ領域３６より、第９図ｂの矢印Ｄの如く順方向
電流を基板３１に注入すると、その電流の一部
は、前記空乏あるいは反転している浮遊ゲート電
極３５の下の基板表面で加速され、浮遊ゲート電
極３５に入る。このような、注入をラツキー・エ
レクトロン注入と呼んでいる。次に、消去は、浮
遊ゲート電極３５をゲート電極とするメモリ
MOSFET（第９図ａの破線ｂ内）のドレイン領
域３３より行なわれる。即ち、浮遊ゲート電極３
５とドレイン領域３３との間に薄い絶縁膜領域４
５を設け、制御ゲート領域３７に対し正の電圧
Ve（消去電圧に該当する）を印加すると、薄い絶
縁膜４５にトンネル電流が流れ、浮遊ゲート電極
３５中の電子がドレイン領域３３へと流出する。
即ち、消去は、トンネル注入により行なわれる。
読み出しは、制御ゲート領域３７に一定電圧（一
般には電源電圧）を印加し、その時、浮遊ゲート
電極３５中の電子密度に依存して流れるソース・
ドレイン領域間の電流によつて行なわれる。本発
明の実施により、読み出し時においては、(1)式よ
り明らかなようにドレイン領域３３に高々定電圧
VRしか印加されない。従つて、第９図ａ〜ｃの
ようなメモリデバイスにおいても、読み出し時の
誤書込み・誤消去は防止され、保持時間も長く改
善される。特に、第９図のメモリデバイスは、ラ
ツキー・エレクトロン注入を用いた書込み方法を
用いているので、書込み電圧VWは低くできる。
さらに、本発明の定電圧回路を備えたメモリ集積
回路により、薄い酸化膜４５の膜厚を薄くして
Veを低くすることができる。従つて、書込み電
圧VW、消去電圧Veとも低い電気的書込み・消去
可能な不揮発性メモリ集積回路が実現できる。
以上説明したように、本発明によれば、浮遊ゲ
ート電極と薄い絶縁膜を介して設けられている読
み出し出力電極兼プログラム電極（第２の半導体
領域に該当する）に、記憶読み出し時において、
電源電圧より低く、かつ、プログラム電圧の1/12
以下の電圧で、かつ、出力電圧が検出できる範囲
の定電圧を、同一メモリ集積回路内の定電圧回路
より印加することにより、各々の不揮発性メモリ
デバイスの保持特性を悪くせずに、低プログラム
電圧化を実現できる。その結果、メモリセルの設
計上考慮する必要のある耐圧は小さくなり、不揮
発性メモリの微細化技術による高集積化が可能と
なる。
ート電極と薄い絶縁膜を介して設けられている読
み出し出力電極兼プログラム電極（第２の半導体
領域に該当する）に、記憶読み出し時において、
電源電圧より低く、かつ、プログラム電圧の1/12
以下の電圧で、かつ、出力電圧が検出できる範囲
の定電圧を、同一メモリ集積回路内の定電圧回路
より印加することにより、各々の不揮発性メモリ
デバイスの保持特性を悪くせずに、低プログラム
電圧化を実現できる。その結果、メモリセルの設
計上考慮する必要のある耐圧は小さくなり、不揮
発性メモリの微細化技術による高集積化が可能と
なる。
前記第１の電圧は、上記説明の定電圧VRに対
応し、第２の電圧は、プログラム電圧VP（消去電
圧Ve、書込み電圧VW）に対応する。また、本発
明の実施例第５図の抵抗R2は、負荷であればよ
く、抵抗に限るものではない。
応し、第２の電圧は、プログラム電圧VP（消去電
圧Ve、書込み電圧VW）に対応する。また、本発
明の実施例第５図の抵抗R2は、負荷であればよ
く、抵抗に限るものではない。
第１図は、一般的な従来の不揮発性半導体メモ
リデバイスの一実施例の断面図であり、第２図
は、その記憶読み出し時における従来の簡単な読
み出し回路図であり、第３図は、第１図のメモリ
デバイスの薄い酸化膜の電気特性を示すグラフ図
である。第４図は、第１図のメモリデバイスの薄
い酸化膜厚とプログラム電圧の関係を示すグラフ
図である。第５図は、本発明の記憶読み出し時に
おける簡単な読み出し回路図であり、第６図は、
第５図中の一般的な定電圧回路の一例を示す回路
図であり、第７図は、本発明の不揮発性半導体メ
モリ集積回路の回路ブロツク図であり、第８図
は、本発明の実施結果を示すグラフ図である。第
９図ａ〜ｃは、それぞれ本発明を実施するのに可
能な不揮発性半導体メモリの他の実施例であり、
第９図ａは平面図、第９図ｂは第９図ａのＡ−
A′線に沿つた断面図、第９図ｃは第９図ａのＢ
−B′線に沿つた断面図である。 １，３１……Ｐ型半導体基板、２，３２……Ｎ
型ソース領域、３，３３……Ｎ型ドレイン領域、
４，３４……メモリトランジスタのゲート絶縁
膜、５，４５……薄い絶縁膜、６，３５……浮遊
ゲート電極、７……制御ゲート電極、３７……Ｎ
型制御ゲート領域、３６……Ｎ型電子インジエク
タ領域、９，３９……フイールド酸化膜、４１…
…パラシベーシヨン膜、２ａ，３ａ，３２ａ，３
３ａ，３６ａ，３７ａ……アルミ電極、１０，２
０……定電圧回路、１１……オフセツト電圧をも
つ演算増幅器、２１……メモリ集積回路領域。
リデバイスの一実施例の断面図であり、第２図
は、その記憶読み出し時における従来の簡単な読
み出し回路図であり、第３図は、第１図のメモリ
デバイスの薄い酸化膜の電気特性を示すグラフ図
である。第４図は、第１図のメモリデバイスの薄
い酸化膜厚とプログラム電圧の関係を示すグラフ
図である。第５図は、本発明の記憶読み出し時に
おける簡単な読み出し回路図であり、第６図は、
第５図中の一般的な定電圧回路の一例を示す回路
図であり、第７図は、本発明の不揮発性半導体メ
モリ集積回路の回路ブロツク図であり、第８図
は、本発明の実施結果を示すグラフ図である。第
９図ａ〜ｃは、それぞれ本発明を実施するのに可
能な不揮発性半導体メモリの他の実施例であり、
第９図ａは平面図、第９図ｂは第９図ａのＡ−
A′線に沿つた断面図、第９図ｃは第９図ａのＢ
−B′線に沿つた断面図である。 １，３１……Ｐ型半導体基板、２，３２……Ｎ
型ソース領域、３，３３……Ｎ型ドレイン領域、
４，３４……メモリトランジスタのゲート絶縁
膜、５，４５……薄い絶縁膜、６，３５……浮遊
ゲート電極、７……制御ゲート電極、３７……Ｎ
型制御ゲート領域、３６……Ｎ型電子インジエク
タ領域、９，３９……フイールド酸化膜、４１…
…パラシベーシヨン膜、２ａ，３ａ，３２ａ，３
３ａ，３６ａ，３７ａ……アルミ電極、１０，２
０……定電圧回路、１１……オフセツト電圧をも
つ演算増幅器、２１……メモリ集積回路領域。
Claims (1)
- 【特許請求の範囲】 １ 第１導電型からなる第１の半導体領域の表面
部分に間隔をおいて設けられ、かつ、前記第１導
電型と異なる第２導電型からなる第２及び第３の
半導体領域と、前記第２及び第３の半導体領域間
上に絶縁膜を介して設けられ、かつ、第３の半導
体領域上に延在する浮遊ゲート電極と、前記第３
の半導体領域と前記浮遊ゲート電極との間に形成
された薄いトンネル絶縁膜とから構成される不揮
発性半導体メモリセルにあつて、 前記第１の半導体領域を基準にして電源電圧よ
り低く、かつ、プログラム電圧の1/12以下の電圧
で、かつ、出力電圧が検出できる範囲の定電圧
を、読み出し時に前記第３の半導体領域に負荷を
介して印加する読み出し用定電圧回路を有するこ
とを特徴とする不揮発性半導体メモリ集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7324681A JPS57189391A (en) | 1981-05-15 | 1981-05-15 | Nonvolatile semiconductor memory integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7324681A JPS57189391A (en) | 1981-05-15 | 1981-05-15 | Nonvolatile semiconductor memory integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57189391A JPS57189391A (en) | 1982-11-20 |
| JPH0370879B2 true JPH0370879B2 (ja) | 1991-11-11 |
Family
ID=13512628
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7324681A Granted JPS57189391A (en) | 1981-05-15 | 1981-05-15 | Nonvolatile semiconductor memory integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57189391A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6045999A (ja) * | 1983-08-24 | 1985-03-12 | Hitachi Ltd | 半導体不揮発性記憶装置 |
| US5511021A (en) * | 1995-02-22 | 1996-04-23 | National Semiconductor Corporation | Method for programming a single EPROM or flash memory cell to store multiple levels of data that utilizes a forward-biased source-to-substrate junction |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5536937A (en) * | 1978-09-04 | 1980-03-14 | Nec Corp | Nonvolatile semiconductor storage unit |
-
1981
- 1981-05-15 JP JP7324681A patent/JPS57189391A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57189391A (en) | 1982-11-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6172905B1 (en) | Method of operating a semiconductor device | |
| US5457652A (en) | Low voltage EEPROM | |
| EP0284724B1 (en) | Nonvolatile semiconductor memory device | |
| US4907198A (en) | Semiconductor memory device | |
| US6768681B2 (en) | Non-volatile memory device | |
| US5065201A (en) | Semiconductor memory device | |
| US5559735A (en) | Flash memory having select transistors | |
| JPH07120720B2 (ja) | 不揮発性半導体記憶装置 | |
| RU2216819C2 (ru) | Полупроводниковое запоминающее устройство | |
| US5999453A (en) | Nonvolatile semiconductor memory | |
| JPS63188896A (ja) | 不揮発性半導体メモリ | |
| KR960012250B1 (ko) | 반도체 비휘발성 ram | |
| JPS6322626B2 (ja) | ||
| JPH0370879B2 (ja) | ||
| JPH09260611A (ja) | 電子デバイス | |
| KR960011187B1 (ko) | 불휘발성 반도체메모리 | |
| KR960010959B1 (ko) | 불휘발성 반도체 기억장치 | |
| JP3186209B2 (ja) | 半導体装置の使用方法 | |
| JP3069358B2 (ja) | 半導体集積回路装置 | |
| JP3095918B2 (ja) | 不揮発性半導体メモリ | |
| JP2667099B2 (ja) | 不揮発性半導体記憶装置 | |
| JPS6318864B2 (ja) | ||
| JPS5839067A (ja) | 不揮発性半導体メモリ | |
| JP3104978B2 (ja) | 不揮発性半導体記憶装置の制御方法 | |
| JP2648099B2 (ja) | 不揮発性半導体メモリ装置およびそのデータ消去方法 |