JPH0371362A - 論理シミュレーション用並列計算機 - Google Patents
論理シミュレーション用並列計算機Info
- Publication number
- JPH0371362A JPH0371362A JP1208231A JP20823189A JPH0371362A JP H0371362 A JPH0371362 A JP H0371362A JP 1208231 A JP1208231 A JP 1208231A JP 20823189 A JP20823189 A JP 20823189A JP H0371362 A JPH0371362 A JP H0371362A
- Authority
- JP
- Japan
- Prior art keywords
- simulation
- processor
- circuit data
- data
- processors
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は論理シミュレーション装置に関し、特にマルチ
プロセッサ方式の論理シミュレーション用並列計算機に
関する。
プロセッサ方式の論理シミュレーション用並列計算機に
関する。
近年のＶＬＳＩ技術の進歩による集積回路の大規模化・
高密度化に伴い、開発期間の短縮・コストの低減等への
要求が高まり、実際の集積回路を製造する前の論理タイ
ミングの検証作業が必要不可決になりつつある。
高密度化に伴い、開発期間の短縮・コストの低減等への
要求が高まり、実際の集積回路を製造する前の論理タイ
ミングの検証作業が必要不可決になりつつある。
初期の論理シミュレーションは、ソフトウェアにより実
現していたが、被検証回路の大規模化。
現していたが、被検証回路の大規模化。
高機能化に伴いハードウェアで論理シミュレーションを
実行する専用エンジンが開発され、一部実用化されてい
る。
実行する専用エンジンが開発され、一部実用化されてい
る。
一般に専用エンジンは、汎用の８〜３２ｂｉｔマイクロ
プロセツサを複数個用いたマルチプロセッサ方式を採用
しており、被検証回路を複数の部分回路に分割してシミ
ュレーションを実行し処理速度を向上させている。しか
し従来の専用エンジンはシミュレーション結果の正当性
を保証するため、各シミュレーション時刻毎に全てのプ
ロセッサの同期をとっている。
プロセツサを複数個用いたマルチプロセッサ方式を採用
しており、被検証回路を複数の部分回路に分割してシミ
ュレーションを実行し処理速度を向上させている。しか
し従来の専用エンジンはシミュレーション結果の正当性
を保証するため、各シミュレーション時刻毎に全てのプ
ロセッサの同期をとっている。
上述した従来の専用エンジンは、各シミュレーション時
刻毎に全てのプロセッサが同期をとらなければならず、
回路データの各プロセッサへの割りつけ方によってはプ
ロセッサの処理時間に大きな差が生じ、負荷の軽いプロ
セッサの待ち時間が増加し、システムの稼働率が低下し
、シミュレーション速度が低下するという欠点があった
。
刻毎に全てのプロセッサが同期をとらなければならず、
回路データの各プロセッサへの割りつけ方によってはプ
ロセッサの処理時間に大きな差が生じ、負荷の軽いプロ
セッサの待ち時間が増加し、システムの稼働率が低下し
、シミュレーション速度が低下するという欠点があった
。
本発明の論理シミュレーション用並列計算機は、被検証
回路の回路データと入力パタンデータとをホストコンピ
ュータから入力し、論理シミュレーション実行前に前記
回路データを構成する有遅延素子の出力端から切断し、
複数の部分回路データ群に分割して他のプロセッサに割
りあてシミュレーション実行中は前記部分回路データの
１つをシミュレートするマスタプロセッサと、前記マス
タプロセッサから前記部分回路データ及び前記入力パタ
ンデータを受けとり、シミュレートするシミュレーショ
ンプロセッサ群と、前記マスタプロセッサと前記シミュ
レーションプロセッサ群とを結合するバスと、前記マス
タプロセッサと前記シミュレーションプロセッサ毎に前
記回路データ上の接続の有無を示すフラグ及び処理時刻
を示すデータを格納する同期処理メモリとを備えて構成
される。
回路の回路データと入力パタンデータとをホストコンピ
ュータから入力し、論理シミュレーション実行前に前記
回路データを構成する有遅延素子の出力端から切断し、
複数の部分回路データ群に分割して他のプロセッサに割
りあてシミュレーション実行中は前記部分回路データの
１つをシミュレートするマスタプロセッサと、前記マス
タプロセッサから前記部分回路データ及び前記入力パタ
ンデータを受けとり、シミュレートするシミュレーショ
ンプロセッサ群と、前記マスタプロセッサと前記シミュ
レーションプロセッサ群とを結合するバスと、前記マス
タプロセッサと前記シミュレーションプロセッサ毎に前
記回路データ上の接続の有無を示すフラグ及び処理時刻
を示すデータを格納する同期処理メモリとを備えて構成
される。
次に、本発明の実施例について、図面を参照して詳細に
説明する。
説明する。
第１図は、本発明の一実施例を示す論理シミュレーショ
ン用並列計算機のブＯ−）り図である。Ａはマスタプロ
セッサ ンプロセッサ群、Ｂはバス、Ｃは同期処理メモリである
。マスタープロセッサＡは、被検証回路の回路データと
入力パタンデータをホストコンピュータから入力し、論
理シミュレーション実行前に、回路データを構成する有
遅延素子の出力端りあて、シミュレーション実行中は部
分回路の１つをシミュレートする。シミュレーションプ
ロセッサ群１φｎは、マスタープロセッサＡより部分回
路データ及び入力パタンデータを入力し、シミュレート
する。バス３は、マスタープロセッサＡとシミュレーシ
ョンプルセッサ群１−ｎ及びシミュレーションプロセッ
サ群間の通信経路であり、回路データ、入力パタンデー
タ、出力変化情報等を伝搬する。同期処理メモリ４は、
マスタープロセッサＡとシミュレーションプロセ、す群
が同期をとるためのフラグを格納する。
ン用並列計算機のブＯ−）り図である。Ａはマスタプロ
セッサ ンプロセッサ群、Ｂはバス、Ｃは同期処理メモリである
。マスタープロセッサＡは、被検証回路の回路データと
入力パタンデータをホストコンピュータから入力し、論
理シミュレーション実行前に、回路データを構成する有
遅延素子の出力端りあて、シミュレーション実行中は部
分回路の１つをシミュレートする。シミュレーションプ
ロセッサ群１φｎは、マスタープロセッサＡより部分回
路データ及び入力パタンデータを入力し、シミュレート
する。バス３は、マスタープロセッサＡとシミュレーシ
ョンプルセッサ群１−ｎ及びシミュレーションプロセッ
サ群間の通信経路であり、回路データ、入力パタンデー
タ、出力変化情報等を伝搬する。同期処理メモリ４は、
マスタープロセッサＡとシミュレーションプロセ、す群
が同期をとるためのフラグを格納する。
第２図は第１図に示す同期処理メモリＣの一実施例を示
す構成図である。接続フラグ２１は各シミュレーション
プロセッサ毎に、マスタープロセッサや他のシミュレー
ションプロセッサ群との回路データ上の接続情報を格納
する。例えば、シミュレーションプロセッサＡは、マス
タープロセッサ及ヒシミュレーションプロセッサ２゜３
、・・・、ｎの回路データ上の接続情報を格納し、接続
があるプロセッサのみフラグを１にする。同様に、シミ
ュレーションプロセッサｍ（２≦ｍ≦ｎ−１）の場合は
、マスタープロセッサと自プロセッサ以外のシミュレー
ションプロセッサ（１゜２、・・・、ｍ−１，ｍ＋１．
・・・、ｎ）との回路接続情報を格納する。この処理は
、シミュレーション実行前にマスタープロセッサが行う
処理時刻レジスタ２２は、各シミュレーションプロセッ
サ毎にシミュレーション時刻情報２３と、シミュレーシ
ョン時刻情報２３で示されるシミュレーション時刻にお
けるプロセッサ間通信処理が終了したか否かを示すプロ
セッサ間通信処理終了フラグ２４とにより構成される。
す構成図である。接続フラグ２１は各シミュレーション
プロセッサ毎に、マスタープロセッサや他のシミュレー
ションプロセッサ群との回路データ上の接続情報を格納
する。例えば、シミュレーションプロセッサＡは、マス
タープロセッサ及ヒシミュレーションプロセッサ２゜３
、・・・、ｎの回路データ上の接続情報を格納し、接続
があるプロセッサのみフラグを１にする。同様に、シミ
ュレーションプロセッサｍ（２≦ｍ≦ｎ−１）の場合は
、マスタープロセッサと自プロセッサ以外のシミュレー
ションプロセッサ（１゜２、・・・、ｍ−１，ｍ＋１．
・・・、ｎ）との回路接続情報を格納する。この処理は
、シミュレーション実行前にマスタープロセッサが行う
処理時刻レジスタ２２は、各シミュレーションプロセッ
サ毎にシミュレーション時刻情報２３と、シミュレーシ
ョン時刻情報２３で示されるシミュレーション時刻にお
けるプロセッサ間通信処理が終了したか否かを示すプロ
セッサ間通信処理終了フラグ２４とにより構成される。
この同期処理メモリを使用したシミュレーションプロセ
ッサにおける処理は、以下の通りである。接続フラグ２
１は回路データ上の接続があるプロセッサ間のみ、マス
タープロセッサによりあらかじめセットされる。シミュ
レーション実行中は、各シミュレーションプロセッサ毎
にシミュレーション時刻２３を処理時刻レジスタ２２に
格納する。各シミュレーションプロセッサは、シミュレ
ーション時刻２３で示される時刻におけるプロセッサ間
通信が終了した場合、プロセッサ間通信処理終了フラグ
２４をセットし、自プロセッサと回路データ上の接続が
あるプロセッサを接続フラグ２１によりチエツクし、こ
れらのプロセッサのシミュレーション時刻情報２３とプ
ロセッサ間通信処理終了フラグ２４とをチエツクする。
ッサにおける処理は、以下の通りである。接続フラグ２
１は回路データ上の接続があるプロセッサ間のみ、マス
タープロセッサによりあらかじめセットされる。シミュ
レーション実行中は、各シミュレーションプロセッサ毎
にシミュレーション時刻２３を処理時刻レジスタ２２に
格納する。各シミュレーションプロセッサは、シミュレ
ーション時刻２３で示される時刻におけるプロセッサ間
通信が終了した場合、プロセッサ間通信処理終了フラグ
２４をセットし、自プロセッサと回路データ上の接続が
あるプロセッサを接続フラグ２１によりチエツクし、こ
れらのプロセッサのシミュレーション時刻情報２３とプ
ロセッサ間通信処理終了フラグ２４とをチエツクする。
これらのプロセッサのシミュレーション時刻情報２３が
自プロセッサのシミュレーション時刻２３と全て等しく
、かつプロセッサ間通信処理終了フラグ２４が全てセッ
トされていたときのみ、次の時刻の処理へ移行し、シミ
ュレーション時刻情報を更新し、プロセッサ間通信処理
終了フラグ２４をリセットする。これをシミュレーショ
ン終了時刻まで繰り返す。
自プロセッサのシミュレーション時刻２３と全て等しく
、かつプロセッサ間通信処理終了フラグ２４が全てセッ
トされていたときのみ、次の時刻の処理へ移行し、シミ
ュレーション時刻情報を更新し、プロセッサ間通信処理
終了フラグ２４をリセットする。これをシミュレーショ
ン終了時刻まで繰り返す。
本発明の論理シミュレーション用並列計算機は、被検証
回路の回路データと入力パタンデータとをホストコンピ
ュータから入力し、論理シミュレーション実行前に前記
回路データを構成する有遅延し−ション実行中は前記部
分回路データの１つをシミュレートするマスタプロセッ
サと、前記マスタプロセッサから前記部分回路データ及
び前記入力パタンデータを受けとり、シミュレートする
シミュレーションプロセ、す群と、前記マスタプロセッ
サと前記シミュレーションプロセッサ群とを結合するバ
スと、前記マスタプロセッサ、前記シミュレーションプ
ロセッサ毎に他の前記回路データ上の接続の有無のフラ
グ及び処理時刻を示すデータを格納する同期処理メモリ
を含んでいるので、各シミュレーション時刻毎に同期を
とるのは回路データ上の接続があるプロセッサのみであ
るので、全てのプロセッサが一斉に同期をとる必要がな
く２回路データの各プロセッサの割りつけ方に不均衡が
生じても、システムの稼働率は低下せず、高いスルーブ
ツトが得られるという効果がある。
回路の回路データと入力パタンデータとをホストコンピ
ュータから入力し、論理シミュレーション実行前に前記
回路データを構成する有遅延し−ション実行中は前記部
分回路データの１つをシミュレートするマスタプロセッ
サと、前記マスタプロセッサから前記部分回路データ及
び前記入力パタンデータを受けとり、シミュレートする
シミュレーションプロセ、す群と、前記マスタプロセッ
サと前記シミュレーションプロセッサ群とを結合するバ
スと、前記マスタプロセッサ、前記シミュレーションプ
ロセッサ毎に他の前記回路データ上の接続の有無のフラ
グ及び処理時刻を示すデータを格納する同期処理メモリ
を含んでいるので、各シミュレーション時刻毎に同期を
とるのは回路データ上の接続があるプロセッサのみであ
るので、全てのプロセッサが一斉に同期をとる必要がな
く２回路データの各プロセッサの割りつけ方に不均衡が
生じても、システムの稼働率は低下せず、高いスルーブ
ツトが得られるという効果がある。
第１図は本発明の一実施例の構成を示す論理シミュレー
ション用並列計算機のブロック図、第２図は第１図に示
す同期処理メモリの割付例を示す構成図である。 Ａ・・・・・・マスタープロセッサ、１＋ｎ・・・・・
・シミュレーションプロセッサ群、Ｂ・・・・・・バス
、Ｃ・・・・・・同期処理メモリ、２１・・・・・・接
続フラグ、２２・・・・・・処理時刻を示すデータ、２
３・・・・・・シミュレーション時刻情報、２４・・・
・・・プロセッサ間通信終了フラグ。
ション用並列計算機のブロック図、第２図は第１図に示
す同期処理メモリの割付例を示す構成図である。 Ａ・・・・・・マスタープロセッサ、１＋ｎ・・・・・
・シミュレーションプロセッサ群、Ｂ・・・・・・バス
、Ｃ・・・・・・同期処理メモリ、２１・・・・・・接
続フラグ、２２・・・・・・処理時刻を示すデータ、２
３・・・・・・シミュレーション時刻情報、２４・・・
・・・プロセッサ間通信終了フラグ。
Claims (1)
- 被検証回路の回路データと入力パタンデータとをホスト
コンピュータから入力し、論理シミュレーション実行前
に前記回路データを構成する有遅延素子の出力端から切
断し、複数の部分回路データ群に分割して他のプロセッ
サに割りあてシミュレーション実行中は前記部分回路デ
ータの１つをシミュレートするマスタプロセッサと、前
記マスタプロセッサから前記部分回路データ及び前記入
力パタンデータを受けとり、シミュレートするシミュレ
ーションプロセッサ群と、前記マスタプロセッサと前記
シミュレーションプロセッサ群とを結合するバスと、前
記マスタプロセッサと前記シミュレーションプロセッサ
毎に前記回路データ上の接続の有無を示すフラグ及び処
理時刻を示すデータを格納する同期処理メモリとを備え
て成ることを特徴とする論理シミュレーション用並列計
算機。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1208231A JPH0371362A (ja) | 1989-08-11 | 1989-08-11 | 論理シミュレーション用並列計算機 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1208231A JPH0371362A (ja) | 1989-08-11 | 1989-08-11 | 論理シミュレーション用並列計算機 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0371362A true JPH0371362A (ja) | 1991-03-27 |
Family
ID=16552829
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1208231A Pending JPH0371362A (ja) | 1989-08-11 | 1989-08-11 | 論理シミュレーション用並列計算機 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0371362A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007311984A (ja) * | 2006-05-17 | 2007-11-29 | Ricoh Co Ltd | ファクシミリ装置 |
-
1989
- 1989-08-11 JP JP1208231A patent/JPH0371362A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007311984A (ja) * | 2006-05-17 | 2007-11-29 | Ricoh Co Ltd | ファクシミリ装置 |
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