JPH0371625A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0371625A JPH0371625A JP1207267A JP20726789A JPH0371625A JP H0371625 A JPH0371625 A JP H0371625A JP 1207267 A JP1207267 A JP 1207267A JP 20726789 A JP20726789 A JP 20726789A JP H0371625 A JPH0371625 A JP H0371625A
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- Japan
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- ion
- transistor
- ion implantation
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- resist
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
〔概 要〕
本発明はＣＭＯ３型ＩＣＯ形成に於けるイオン注入工程
に関し、 イオン注入処理中のゲート絶縁膜の破壊を避けると共に
ポリＳｔゲートへの接続抵抗の増加を抑止することを目
的とし、 ２種のＭＯＳＦＥＴのＳ／Ｄ領域を形成する２回のイオ
ン注入に於いて、最小限必要なレジスト・マスクの他に
ポリＳｉ層のゲート接続電極形成部にもレジスト・マス
クを設けて注入を行う構成とする。
に関し、 イオン注入処理中のゲート絶縁膜の破壊を避けると共に
ポリＳｔゲートへの接続抵抗の増加を抑止することを目
的とし、 ２種のＭＯＳＦＥＴのＳ／Ｄ領域を形成する２回のイオ
ン注入に於いて、最小限必要なレジスト・マスクの他に
ポリＳｉ層のゲート接続電極形成部にもレジスト・マス
クを設けて注入を行う構成とする。
本発明はＭＯ３型集積回路の形成に関わり、特にゲート
絶縁膜の絶縁破壊を伴うことのないイオン注入処理に関
わる。
絶縁膜の絶縁破壊を伴うことのないイオン注入処理に関
わる。
半導体集積回路の高集積化に伴い、それを構成する素子
の微細化が進められている。トランジスタのような能動
素子の微細化の基本的な手法は、素子の全ての寸法を一
定比率で縮小する方法であって、スケール則と呼ばれて
いるものである。
の微細化が進められている。トランジスタのような能動
素子の微細化の基本的な手法は、素子の全ての寸法を一
定比率で縮小する方法であって、スケール則と呼ばれて
いるものである。
絶縁ゲート型電界効果トランジスタ（以下、ＭＯＳ Ｆ
ＥＴ）にスケール則を適用する場合、平面的に示され
る寸法を変更するだけでなく、垂直断面で示される寸法
も同様に変更されるので、ゲート絶縁膜の厚さも２００
人程程度薄いものとなり、絶縁耐圧の余裕が乏しい状況
が生じている。
ＥＴ）にスケール則を適用する場合、平面的に示され
る寸法を変更するだけでなく、垂直断面で示される寸法
も同様に変更されるので、ゲート絶縁膜の厚さも２００
人程程度薄いものとなり、絶縁耐圧の余裕が乏しい状況
が生じている。
今日では、プロセス技術の進歩によってゲート絶縁膜の
特性が向上し、通常の動作時に絶縁破壊の生じることは
殆ど無くなったが、集積回路（以下、ＩＣ）の製造工程
中、イオン注入処理に於いてゲート絶縁膜が破壊される
問題が、該皮膜の薄化に伴って生じている。この種の故
障は、当初の動作試験で正常であっても、使用中に経時
的に発生することが多く、良品／不良品の判別が困難で
ある。
特性が向上し、通常の動作時に絶縁破壊の生じることは
殆ど無くなったが、集積回路（以下、ＩＣ）の製造工程
中、イオン注入処理に於いてゲート絶縁膜が破壊される
問題が、該皮膜の薄化に伴って生じている。この種の故
障は、当初の動作試験で正常であっても、使用中に経時
的に発生することが多く、良品／不良品の判別が困難で
ある。
ＭＯ３型ＩＣの中、ｎチャネルとｐチャネルの両種のＭ
ＯＳＦＥＴを備えるＣＭＯ３型Ｏ３の製造では、ポリ５
ｉＦＪのゲート電極が形成された後、２回のイオン注入
によってトランジスタのＳ／Ｄ領域が形成される。この
イオン注入工程が第３図（ａ） 、 （ｂ）に示されて
おり、同図面を参照しながら該工程を説明する。
ＯＳＦＥＴを備えるＣＭＯ３型Ｏ３の製造では、ポリ５
ｉＦＪのゲート電極が形成された後、２回のイオン注入
によってトランジスタのＳ／Ｄ領域が形成される。この
イオン注入工程が第３図（ａ） 、 （ｂ）に示されて
おり、同図面を参照しながら該工程を説明する。
該図面はＳｉ基板ｌの垂直断面を示す模式図であるが、
基板はｐ型で、ｎ型ウェル２とポリＳｉのゲート電極３
が形成済であり、これに図示の如くイオン注入が行われ
てＭＯＳ Ｆ ＥＴが形成される。５はフィールド酸化
膜である。
基板はｐ型で、ｎ型ウェル２とポリＳｉのゲート電極３
が形成済であり、これに図示の如くイオン注入が行われ
てＭＯＳ Ｆ ＥＴが形成される。５はフィールド酸化
膜である。
最初、ｎ型ウェル領域がフォトレジスト７（以下、レジ
スト）でマスクされ、例えば加速電圧６０ＫｅＶでドー
ズ量Ｉ ＸＩＯ”ｃｍ−”程度にＡｓ”がイオン注入さ
れる。ゲート電極とフィールド酸化膜がマスクとなり、
ｎ″のＳ ／ Ｄ ＳＩ域６ａが形成される。この状態
が第３図（ａ）に示されている。なお、注入されたイオ
ンの押し込みと活性化のための熱処理も当然行われるが
、煩瑣にわたるのを避けるため、以下、この種の熱処理
工程の説明は省略する。
スト）でマスクされ、例えば加速電圧６０ＫｅＶでドー
ズ量Ｉ ＸＩＯ”ｃｍ−”程度にＡｓ”がイオン注入さ
れる。ゲート電極とフィールド酸化膜がマスクとなり、
ｎ″のＳ ／ Ｄ ＳＩ域６ａが形成される。この状態
が第３図（ａ）に示されている。なお、注入されたイオ
ンの押し込みと活性化のための熱処理も当然行われるが
、煩瑣にわたるのを避けるため、以下、この種の熱処理
工程の説明は省略する。
次に同図（１））のように、形成済のｎチャネル・トラ
ンジスタ領域をレジスト７でマスクして例えばＢ４をイ
オン注入すると、ｎ型ウェルにｐ゛のＳ／ Ｄ Ｓｆｆ
域６ｂが形成されてｐチャネル・トランジスタが出来上
がる。この注入条件は、例えば加速電圧１２ＫｅＶ程度
、ドーズ量Ｉ ＸＩＯｌｓｃｍ−”程度である。なお、
Ｂ゛注入代えてＢＦ＋或いはＢＦ、”を注入することも
行われるが、その場合の注入条件もＢｏに換算して上記
の程度になるよう設定される。
ンジスタ領域をレジスト７でマスクして例えばＢ４をイ
オン注入すると、ｎ型ウェルにｐ゛のＳ／ Ｄ Ｓｆｆ
域６ｂが形成されてｐチャネル・トランジスタが出来上
がる。この注入条件は、例えば加速電圧１２ＫｅＶ程度
、ドーズ量Ｉ ＸＩＯｌｓｃｍ−”程度である。なお、
Ｂ゛注入代えてＢＦ＋或いはＢＦ、”を注入することも
行われるが、その場合の注入条件もＢｏに換算して上記
の程度になるよう設定される。
これ等のイオン注入工程では高濃度イオン注入が行われ
るが、その際の静電気による悪影響が問題となっている
。即ち、レジストのような高誘電率皮膜にイオン線照射
されると、電荷の蓄積（チャージアップ）が生じ、蓄積
された電荷が近くの導電体に向けて放電されることが起
こるのである。
るが、その際の静電気による悪影響が問題となっている
。即ち、レジストのような高誘電率皮膜にイオン線照射
されると、電荷の蓄積（チャージアップ）が生じ、蓄積
された電荷が近くの導電体に向けて放電されることが起
こるのである。
放電を受ける導電体がポリＳｔゲート電極或いはその延
長部であると、ゲート絶縁膜に高電界が印加されて絶縁
破壊が生じる。
長部であると、ゲート絶縁膜に高電界が印加されて絶縁
破壊が生じる。
かかる事態の発生を抑制するため、レジストに被覆され
る面積を可能な限り減少させ、レジスト膜上の蓄積電荷
量を減らすことが行われている。
る面積を可能な限り減少させ、レジスト膜上の蓄積電荷
量を減らすことが行われている。
第３図の例では、反対導電型の素子が形成される領域だ
けをレジスト膜で覆ってイオン注入を行っている。
けをレジスト膜で覆ってイオン注入を行っている。
第３図の工程の如く、反対導電型素子領域のみをマスク
してイオン注入を行うと、ポリＳｔゲート電極を金属配
線に接続するためのゲート・コンタクト形成部４には、
ｎ型及びｐ型の両種のイオンが注入されることになる。
してイオン注入を行うと、ポリＳｔゲート電極を金属配
線に接続するためのゲート・コンタクト形成部４には、
ｎ型及びｐ型の両種のイオンが注入されることになる。
第２図はＣＭＯ３の素子形状を例示する平面図であるが
、該図に示されるようにポリＳｉのゲート電極３は素子
領域外に延長され、該延長部に設けられたコンタクト形
成部４で金属配線に接続される。
、該図に示されるようにポリＳｉのゲート電極３は素子
領域外に延長され、該延長部に設けられたコンタクト形
成部４で金属配線に接続される。
上記工程に於ける２回のイオン注入のドーズ量が近似し
ているため、両種の不純物がポリＳｔ内で補償し合って
その比抵抗を高くし、金属配線への接続抵抗を増加させ
る。そのためＩＣの特性が不安定になり、不良品の発生
をもたらす。
ているため、両種の不純物がポリＳｔ内で補償し合って
その比抵抗を高くし、金属配線への接続抵抗を増加させ
る。そのためＩＣの特性が不安定になり、不良品の発生
をもたらす。
本発明の目的は、同一基板に２種のＭＯＳＦＥＴを形成
するためのイオン注入よってポリＳｉのコンタクト抵抗
を高めることのないＣＭＯ３型Ｏ３の製造方法を提供す
ることである。
するためのイオン注入よってポリＳｉのコンタクト抵抗
を高めることのないＣＭＯ３型Ｏ３の製造方法を提供す
ることである。
上記の目的を達成するため、本発明の半導体装置の製造
方法では 半導体基板に絶縁ゲート型電界効果トランジスタを形成
する工程の中、 前記トランジスタ形成領域の一部をマスクして第１の導
電型の不純物をイオン注入する工程または前記トランジ
スタ形成領域の他の一部をマスクして第２の導電型の不
純物をイオン注入する工程の少なくも一方に於いて、 前記トランジスタのポリＳｉゲート電極の配線金属層に
接続する部分には前記イオン注入が行われないように処
理される。
方法では 半導体基板に絶縁ゲート型電界効果トランジスタを形成
する工程の中、 前記トランジスタ形成領域の一部をマスクして第１の導
電型の不純物をイオン注入する工程または前記トランジ
スタ形成領域の他の一部をマスクして第２の導電型の不
純物をイオン注入する工程の少なくも一方に於いて、 前記トランジスタのポリＳｉゲート電極の配線金属層に
接続する部分には前記イオン注入が行われないように処
理される。
ポリＳｉ層のゲート・コンタクト形成部にイオンを注入
しないためには、例えば該部分をレジストで被覆するこ
とが行われる。少なくも一方のイオン注入が行われなけ
れば、補償による高抵抗化は生じない。また、コンタク
ト形成部のような微小領域だけレジスト面積が増加して
も、ゲート酸化膜の絶縁破壊が有意な程度に増えること
はない。
しないためには、例えば該部分をレジストで被覆するこ
とが行われる。少なくも一方のイオン注入が行われなけ
れば、補償による高抵抗化は生じない。また、コンタク
ト形成部のような微小領域だけレジスト面積が増加して
も、ゲート酸化膜の絶縁破壊が有意な程度に増えること
はない。
第１図は本発明実施例の工程を模式的に示す図であって
、同図（ａ）及びい）は該工程の第１段階を示す平面図
及び断面図、同図（Ｃ）は同工程の第２段階を示す断面
図である。以下、これ等の図面を参照しながら実施例の
工程を説明する。なお、第１図に付された各部分の符号
が意味するところは、断りの無い限り第３図と同じであ
る。
、同図（ａ）及びい）は該工程の第１段階を示す平面図
及び断面図、同図（Ｃ）は同工程の第２段階を示す断面
図である。以下、これ等の図面を参照しながら実施例の
工程を説明する。なお、第１図に付された各部分の符号
が意味するところは、断りの無い限り第３図と同じであ
る。
同図（ａ）及び（ｂ）の工程は、従来技術を示す第３図
（ａ）の工程に対応する。ｐ型Ｓｔ基板１にはｎ型ウェ
ル２とフィールド酸化膜５が準備されており、ポリＳｉ
層がパターニングされてゲート電極３と該電極のコンタ
クト形成部４が作られている。
（ａ）の工程に対応する。ｐ型Ｓｔ基板１にはｎ型ウェ
ル２とフィールド酸化膜５が準備されており、ポリＳｉ
層がパターニングされてゲート電極３と該電極のコンタ
クト形成部４が作られている。
該工程でもｎ型ウェル領域をレジスト７ａでマスクして
Ａｓ”のイオン注入が行われているが、従来技術との相
違点は、実施例ではウェル領域の他にコンタクト形成部
もレジスト７ａでマスクされていることである。
Ａｓ”のイオン注入が行われているが、従来技術との相
違点は、実施例ではウェル領域の他にコンタクト形成部
もレジスト７ａでマスクされていることである。
続く同図（ｂ）の工程でも同様に、コンタクト形成部４
がレジスト７ｂでマスクされて、Ｂ“のイオン注入が行
われる。以上２度のイオン注入に於けるドーズ量は従来
技術と同じである。
がレジスト７ｂでマスクされて、Ｂ“のイオン注入が行
われる。以上２度のイオン注入に於けるドーズ量は従来
技術と同じである。
ポリＳｉゲート電極の不純物ドープは、ＣＶＤ法によっ
てポリＳｉ層を形成する時に、原料ガスに不純物原料を
添加して行うのが通常であり、上記実施例ではコンタク
ト形成部は何れのイオン注入でもマスクされているが、
本来含有されている不純物とは反対導電型のイオンの注
入だけを防止すればよいのであるから、該当するイオン
注入工程だけコンタクト形成部のマスクを設けてもよい
。
てポリＳｉ層を形成する時に、原料ガスに不純物原料を
添加して行うのが通常であり、上記実施例ではコンタク
ト形成部は何れのイオン注入でもマスクされているが、
本来含有されている不純物とは反対導電型のイオンの注
入だけを防止すればよいのであるから、該当するイオン
注入工程だけコンタクト形成部のマスクを設けてもよい
。
従来技術の如く、ポリＳｉ層に多種のイオンが注入され
る場合、例えば２μｍφの接続電極の平均的なコンタク
ト抵抗の値が約２００Ωであるのに比べ、本発明ではそ
れが約５０Ωに抑えられる。
る場合、例えば２μｍφの接続電極の平均的なコンタク
ト抵抗の値が約２００Ωであるのに比べ、本発明ではそ
れが約５０Ωに抑えられる。
このように本発明によれば、ポリＳｉ層と金属配線の接
続抵抗の増加を抑制することができるので、ＣＭＯ３型
Ｏ３の不良発生率が低減することになる。
続抵抗の増加を抑制することができるので、ＣＭＯ３型
Ｏ３の不良発生率が低減することになる。
第１図は実施例の工程を示す模式図、
第２図はＣＭＯ３の素子を例示する平面図、第３図は従
来技術の工程を示す模式図 であって、図に於いて １はＳｉ基板、 ２はｎ型ウェル、 ３はゲート電極、 ４はゲート電極のコンタクト形成部、 ５はフィールド酸化膜、 ６．６ａ、６ｂはＳ ／ Ｄ Ｏｆｆ域、７、７ａ、
７ｂはレジスト である。 実施例の工程を示す模式図 ＣＭＯＳの素子形状を例示する図 第 図 従来技術の工程を示す模式図
来技術の工程を示す模式図 であって、図に於いて １はＳｉ基板、 ２はｎ型ウェル、 ３はゲート電極、 ４はゲート電極のコンタクト形成部、 ５はフィールド酸化膜、 ６．６ａ、６ｂはＳ ／ Ｄ Ｏｆｆ域、７、７ａ、
７ｂはレジスト である。 実施例の工程を示す模式図 ＣＭＯＳの素子形状を例示する図 第 図 従来技術の工程を示す模式図
Claims (1)
- 【特許請求の範囲】 半導体基板に絶縁ゲート型電界効果トランジスタを形成
する工程の中、 前記トランジスタ形成領域の一部をマスクして第１の導
電型の不純物をイオン注入する工程または前記トランジ
スタ形成領域の他の一部をマスクして第２の導電型の不
純物をイオン注入する工程の少なくも一方に於いて、 前記トランジスタのポリＳｉゲート電極の配線金属層に
接続する部分には前記イオン注入を行わないことを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1207267A JP2805875B2 (ja) | 1989-08-10 | 1989-08-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1207267A JP2805875B2 (ja) | 1989-08-10 | 1989-08-10 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0371625A true JPH0371625A (ja) | 1991-03-27 |
| JP2805875B2 JP2805875B2 (ja) | 1998-09-30 |
Family
ID=16536966
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1207267A Expired - Fee Related JP2805875B2 (ja) | 1989-08-10 | 1989-08-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2805875B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0589159A3 (en) * | 1992-09-24 | 1994-11-09 | Motorola Inc | Contacting method for a semiconductor device. |
| JP2005322730A (ja) * | 2004-05-07 | 2005-11-17 | Renesas Technology Corp | 半導体装置及びその製造方法 |
| JP2009524221A (ja) * | 2006-01-17 | 2009-06-25 | インターナショナル・ビジネス・マシーンズ・コーポレーション | Ｍｏｓｆｅｔゲート電極のランディング・パッドのための構造および方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61207073A (ja) * | 1985-03-12 | 1986-09-13 | Seiko Epson Corp | アクテイブマトリクス基板の製造方法 |
| JPH01165114A (ja) * | 1987-12-21 | 1989-06-29 | Nec Corp | 半導体装置 |
| JPH02164061A (ja) * | 1988-12-19 | 1990-06-25 | Mitsubishi Electric Corp | 半導体装置 |
-
1989
- 1989-08-10 JP JP1207267A patent/JP2805875B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61207073A (ja) * | 1985-03-12 | 1986-09-13 | Seiko Epson Corp | アクテイブマトリクス基板の製造方法 |
| JPH01165114A (ja) * | 1987-12-21 | 1989-06-29 | Nec Corp | 半導体装置 |
| JPH02164061A (ja) * | 1988-12-19 | 1990-06-25 | Mitsubishi Electric Corp | 半導体装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0589159A3 (en) * | 1992-09-24 | 1994-11-09 | Motorola Inc | Contacting method for a semiconductor device. |
| JP2005322730A (ja) * | 2004-05-07 | 2005-11-17 | Renesas Technology Corp | 半導体装置及びその製造方法 |
| JP2009524221A (ja) * | 2006-01-17 | 2009-06-25 | インターナショナル・ビジネス・マシーンズ・コーポレーション | Ｍｏｓｆｅｔゲート電極のランディング・パッドのための構造および方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2805875B2 (ja) | 1998-09-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |