JPH0372669A - 半導体集積回路装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、半導体集積回路装置およびその製造方法に係
り、特にＭＯＳトランジスタを具備する半導体集積回路
装置およびその製造方法に関する。

（従来の技術） 半導体集積回路は、電界効果トランジスタ（Ｆｉｅｌｄ
　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ　：　　Ｆ　Ｅ
　Ｔ）型とノくイポーラ型に大別することができる。前
者は特に大規模集積回路（Ｌａｒｇｅ　５ｃａｌｅ　Ｉ
ｎｔｅｇｌａｔｅｄ　Ｃ１ｒｃｕｉｔ　：ＬＳ　Ｉ）に
適したもので、近年になって急激な発展を遂げ超高密度
化されている。ＦＥＴと総称されるトランジスタは、絶
縁ゲート型（ＭｅｔａｌＯｘｉｄｅ　Ｓｅｍ１ｃｏｎｄ
ｕｃｔｏｒ　：　Ｍ　ＯＳ　）　Ｆ　Ｅ　Ｔと接合型Ｆ
ＥＴに二分される。ＭＯＳトランジスタについてさらに
細かく分類すると、Ｎチャネル型とＰチャネル型とに分
けられ、これらは、さらに、エンハンスメント型（ある
いはノーマリ・オフ型）とデプレッション型とに分けら
れる。

第６図は、ＭＯＳトランジスタの電圧−電流特性の一例
を示す。ここに示したＭＯＳトランジスタはエンハンス
メント・モードあるいはノーマリ・オフ・モードと呼ば
れ、Ｎチャネル型では正、Ｐチャネル型では負の閾値電
圧（以下、閾値電圧の絶対値をｖｔｈと記す。）を持つ
ことが特徴である。ここでＶｇｓはソース・ゲート間電
圧、Ｖｄｓはソース・ドレイン間電圧、Ｉ　ｄ　ｓソー
ス・ドレイン間電流である。

第６図のＶｇｓ−１ｄｓ特性図は、Ｖｇｓとｖｔｈの大
小関係によりＩｄｓが流れない領域（カット・オフ領域
）と流れる領域に区分され、さらにＩｄｓは同図のＶｄ
ｓ　−Ｉｄｓ特性図に見られるように、Ｖｄｓの増加に
伴なって電流が増加する領域（非飽和領域）と、Ｖｄｓ
が増加しでもそれ程電流が増加しない領域（飽和領域）
に分けられる。非飽和領域と飽和領域の境界はＶｇｓ−
Ｖｔｈｌと１Ｖｄｓｌ（７）大小関係によって区分され
る。それぞれの領域でのＩｄｓの表式はＮチャネル型、
Ｐチャネル型ともに近似的に次のように表わされる。（
但し、電流の方向はソースからドレインに向かう方向を
正とし、復号はＮ型が−を、Ｐ型が十をとる。） ■カット・オフ領域：　ｌ　Ｖｇｓｌ　≦Ｉ　Ｖｔｈｌ
Ｉｄｓ−０〜（１−１＾） ＠非飽和領域：　　　　Ｉ　Ｖｇｓ−Ｖ　ｔｈ　Ｉ　＞
　ｌ　Ｖｄｓ　１〜（１−２Ａ） ＠飽和Ｗ４ｋＡ　：　　　　　　ｌ　Ｖｇｓ　−Ｖｔｈ
ｌ　≦Ｉ　Ｖｄ５ｌここで、βは利得係数と呼ばれ次式
のように定義される。

なお、Ｗはチャネル幅、Ｌはチャネル長、μはキャリア
の易動度、εｏｘは５ｉ０２の比誘電率、ε。は真空の
誘電率、Ｔｏｘはゲート酸化膜の膜厚である。

■■より、Ｉｄｓの表式は非飽和領域、飽和領域ともに
次のような型をしている。

Ｉｄｓ−利得係数β×［印加電圧条件］　〜（１−５Ａ
）従って、印加電圧条件が決まってしまえば、Ｉｄｓは
利得係数βに正比例すると言える。印加電圧条件を決定
するためにはｖｔｈが決定していることが必要である。

このｖｔｈの一般的な表式は以下の通りである。

Ｖ　ｔｈ＝　Ｖ　ｏｘ　　［ゲート酸化膜（Ｓ１０２）
にかかる電圧］ ＋ＶＰＢ　　［フラットバンド電圧］ ＋２φｐ　［反転層が生じるときの表面のバンドの曲が
りコ ＋２φＰ　　　　　　　　　　　　　　〜（１−８Ａ）
但し、ｖｓｕｂはトランジスタのソースを電位の基準に
とったときの基板の電位、 Ｘはゲート電極の下端を基準とし、半導体基板表面に向
かう方向を正とする。

各パラメータの意味とＮチャネルトランジスタの場合の
代表的な数値の例を以下に示す。

基板表面の不純物濃度　：　Ｎ　ｓ　−１０”ｃ＋ｎ−
’フェルミ・ポテンシャル：φｐ　＝０．３５ｅ　Ｖゲ
ート電極材料と半導体基板との仕事関数差：φＭｓ””
　　０．９ｅＶ 半導体基板−ゲート酸化膜界面の表面準位密度：Ｎ　ｓ
ｓ＝　１０”　ｃ＋ｎ　−２ ゲート酸化膜の比誘電率：ε。ｘ＝４ 真空の誘電率：εｏ　−８，８６Ｘ　１０−”　Ｐ／ａ
ｍゲート酸化膜の膜厚　　：　Ｔｏｘ”　４００λ電荷
素量：　ｑ　−１，Ｂ　Ｘ　１Ｏ−１９ｃｏｕｌｏｉｂ
ρｏｘはゲート酸化膜内の固定電荷の分布を表わす関数
であり、ゲート酸化膜の膜質に依存するが、近年、ゲー
ト酸化膜には混入不純物や構造的欠陥の少ない高品質の
ＳｉＯ２を使用するようになったので、このρ。８の項
は計算上は無視しても太きな誤差にはならない。

また、ε０とｑを除く上記のパラメータは、ＬＳＩの製
造工程中に作り込まれる。

ここで、これらのパラメータがＬＳＩ製造工程の内のど
の工程で支配的に決定されるのがを製造工程の概略とと
もに説明する。

第７図は、素子分離用ＳｉＯ２膜の形成工程が終了した
時点から配線用メタル層形成前までの製造工程の内、Ｎ
チャネルＭＯＳトランジスタに関わる部分を抜き出し、
その要所の素子断面図を時系列的に配置したものである
。図中のＰＥＰとは写真蝕刻法、即ち、Ｐｈｏｔｏ　　
Ｅｎｇｒａｖｉｎｇ　　Ｐｒｏｃｅｓｓの省略表記で次
工程で行なわれる不純物注入やエツチング処理のための
バターンニングを行なう工程である。ＰＥＰ工程にはフ
ォト・レジストと呼ばれる感光性ブロッキング材料の塗
布、パターンニングの原版であるマスクの位置合せ、マ
スクパターンをフォト・レジスト表面に焼き付けるため
の感光、および光が当たって脆くなったフォト・レジス
トの部分を取り去る工程が含まれる。なお、フォト・レ
ジストの種類には光が当たった部分が重合反応を起こし
て硬化するものもある。前者をポジ・レジスト、後者を
ネガ・レジストと呼ぶ。素子分離用ＳｉＯ２膜形成工程
の終了後、ＭＯＳトランジスタのｖｔｈを最適化する目
的で、素子領域の基板表面の不純物濃度を制御するため
の不純物注入を行なう。最適な基板表面の不純物濃度は
Ｐチャネル、Ｎチャネルそれぞれで異なるので不純物注
入工程の前にはＰチャネル、Ｎチャネル領域を区別する
ためのＰＥＰ工程が必要である。この時点で基板表面の
不純物濃度Ｎｓとフェルミ・ポテンシャルφ、がほぼ決
定される。次に、ゲートと基板表面を絶縁するためのゲ
ート酸化膜が形成される。この工程で半導体基板−ゲー
ト酸化膜界面の表面準位密度ＰＪｓｓ、ゲート酸化膜の
比誘電率ε。８およびゲート酸化膜の膜厚Ｔｏｘが決定
される。次に、ゲート電極層（第７図の例ではポリ・シ
リコン層を使用している。）の形成と、ポリ・シリコン
層のパターンニングのためのＰＥＰ、さらにエツチング
によ０ るパターンニングが行なわれる。ゲート電極層の形成時
点でゲート電極材料と半導体基板との仕事関数差φＭＳ
が決定される。この後、ソース／ドレイン不純物層の形
成工程が続く。ソース／ドレイン不純物層の形成は、同
時にＭＯＳトランジスタのチャネル長りを決定する工程
でもある。ソース／ドレイン不純物層は通常、熱拡散あ
るいは不純物イオン注入によって形成される。第７図の
例では、ソース／ドレイン不純物層形成、即ちチャネル
領域形成は先に形成されたゲート電極層であるポリ・シ
リコン層をマスクにして不純物イオン注入を行なってい
る。ソース／ドレイン不純物層形成の他の方法として、
ゲート電極層を形成する前の段階でフォト・レジスト膜
をマスクにして不純物イオン注入を行なうこともある。

さらにこの後、配線工程が続く。

このように、ＭＯＳｌ−ランジスタのｖｔｈを与えるパ
ラメータは製造工程で決定付けられる。

Ｖｓｕｂ−ＯＶの条件で上に例示したパラメータ値を（
１−６Ａ）式に代入すると、ｖｔｈユ０．６３１ Ｖとなる。

上述したようにＭＯＳトランジスタのｖｔｈは製造工程
において作り込まれる。ｖｔｈが決定することにより（
１−５Ａ）式の印加電圧成分はゲート、ソース及びドレ
インに供給する電位により一義的に決まることになる。

通常の論理回路の場合、ゲート、ソース及びドレインに
供給される電位は電源電位あるいは接地電位のどちらか
であるから、印加電圧成分を設計段階で任意の値に設定
することは困難である。従って、回路設計段階でのトラ
ンジスタの電流供給能力の制御はトランジスタのチャネ
ル寸法、すなわちチャネル幅Ｗとチャネル長りの設定に
よって行なっている。具体的に、トランジスタの電流供
給能力を小さくする場合はチャネル幅とチャネル長の比
Ｗ／Ｌの値が小さくなるように設計段階で素子寸法を設
定する。

電流供給能力を大きくする場合は、Ｗ／Ｌの値が大きく
なる□ように素子寸法を設定する。

ここで、電流供給能力の低い、いわば高抵抗ＭＯＳトラ
ンジスタが必要になる具体例を挙げて２ おく。

第８図に従来の水晶発振回路Ｏ８Ｃの一例を示している
。以下、Ｐ型半導体基板を用いた場合を例にとって説明
を進める。従って、Ｎチャネルトランジスタは、Ｐ型半
導体基板上に直接形成され、Ｐチャネルトランジスタは
Ｐ型半導体基板上に所定の深さをもって形成されたＮ型
ウェル領域の上に形成される。また、上記Ｐ型半導体基
板には接地電位（以下、ＧＮＤと記す）が与えられ、上
記Ｎ型ウェル領域にはＧＮＤに対して正のＶＤＤ電源電
位（以下、ＶＤＤと記す）が与えられているものとする
。

ＴＲは、ゲートがＧＮＤに接続されたＰチャネルトラン
ジスタＰ１のソースあるいはドレインの一方と、ゲート
がＶＤＤに接続されたＮチャネルトランジスタＮｌのソ
ースあるいはドレインの一方が入力端子Ｘｉｎに接続さ
れ、かつ、上記ＰチャネルトランジスタＰ１のソースあ
るいはドレインの他方と、上記Ｎチャネルトランジスタ
Ｎ１のソースあるいはドレインの他方が出力端子３ Ｘｏｕｔに接続されているＭＯＳトランスミッション・
ゲート（以下、トランスミッション◆ゲートと記す）で
ある。また、ｌｖｌは、ソースがＶＤＤに接続されたＰ
チャネルトランジスタＰ２と、ソースがＧＮＤに接続さ
れたＮチャネルトランジスタＮ２とのゲート相互が接続
されて入力端子Ｘｉｎに接続され、かつ、ドレイン相互
が接続されて出力端子Ｘｏｕｔに接続されている相補性
ＭＯＳ　（ＣＭＯＳ）インバータ（以下、インバータと
記す）である。ＩＶ２およびＩＶ３は、上記ＩＶＩと同
様な構造を持ったインバータであり、ＩＶ３の出力ＯＵ
Ｔはこの水晶発振回路Ｏ８Ｃの出力信号である。さらに
、入力端子ＸＬｎには入力容量Ｃｉｎが、出力端子Ｘｏ
ｕｔには出力容量Ｃｏｕｔがそれぞれ接続され、入力端
子Ｘｉｎと出力端子Ｘｏｕｔとの間には水晶振動子Ｘ′
ｔａｌが接続されている。なお、これまでに記述した構
成要素のうち、Ｘ’ｔａｌを除く全てが原理的には半導
体集積回路装置に内蔵することが可能である。

　４ ここで、上記トランスミッション・ゲートＴＲについて
は、第９図に示すように、「トランスミッション・ゲー
トの導通時の抵抗値が入力電圧の変化に対して近似的な
直線性を示すこと」、およびｒＭＯｓトランジスタＰ１
およびＮ１が上記のような接続になっているため、いず
れのトランジスタも常時導通状態になっていること」か
ら、回路の動作を考える上では単に抵抗素子として取り
扱うことができることを明らかにしておく。従って、ト
ランスミッション・ゲートＴＲの近似的な抵抗値・を今
後Ｒｆｂと記すことにする。

次に、トランスミッション・ゲートＴＲとインバータＩ
ＶＩの関係について触れておく。第８図中の点線内の回
路は自己バイアス法を用いた単純な反転増幅回路である
。このバイアス方式では、インバータＩＶＩの出力電圧
がＲｆｂなる抵抗によってインバータＩＶＩの入力に帰
還されるため、インバータＩＶＩの出力電圧と入力電圧
が等しくなった点がこの増幅回路の動作点になる。

この反転増幅回路の伝達特性と動作点を第１０５ 図に示す。この自己バイアス法では、帰還抵抗Ｒｆｂを
インバータＩＶＩの出力抵抗Ｒｏより十分大きくすると
共に、入力容量Ｃｉｎと帰還抵抗Ｒｆｂの積の逆数１／
（Ｃｉｎ・Ｒｆｂ）を発振周波数より十分小さくするこ
とが必要である。

インバータＩＶ１の出力抵抗ＲＯは、このインバータＩ
ＶＩの利得の大きさＡｖ　（Ａｖ＞０）と共に水晶発振
回路Ｏ２０の発振条件に関係するパラメータである。こ
こで、ＲＯｌ　Ａ　Ｖ　ｓ　Ｃｉｎ　５Ｃｏｕｔ等のパ
ラメータを、ひいては帰還抵抗Ｒｆｂを規定する条件を
明らかにするため、水晶発振回路Ｏ２０の発振条件を簡
単に考察してみる。

第１１図は、第８図の水晶発振回路Ｏ２０の等倍回路図
である。帰還抵抗Ｒｆｂについては、第１１図中の反転
増幅回路の動作点をインバータＩＶ１の回路閾値電圧（
本例ではＶＤＤ／２になっているとする）に固定する、
即ち、反転増幅回路の非反転側（＋）入力端子をＶＤＤ
／２なる電位に固定するという所望の効果のみを残して
図中に表記することを省略した。ここで、第１１図に６ 示す発振回路Ｏ８Ｃのループゲインを求めるため、図示
の反転増幅回路の反転側（−）入力端子■−出力端子■
の経路とその逆の経路■→■の二つに分けて考える。

最初に■−■の経路を考える。入力端子■の電圧をＶ■
、出力端子■の電圧をＶ■、帰還率を８１水晶振動子Ｘ
’ｔａｌ、人力容量Ｃｉｎ、出力容量Ｃｏｕｔの各イン
ピーダンスをＺｘ、Ｚｉｎ。

Ｚｏｕ　ｔとすると、Ｖ■−ＢＶ■より、Ｂ−Ｚ　ｉ　
ｎ／　（Ｚｘ十Ｚ　ｉ　ｎ）　　　　〜（１−１）次に
■−■の経路を考える。Ｖ■−ＡＶのとすると、Ａはこ
の経路の利得である。ここで、Ｖｏ＝−ＡｖＶ■　　　
　　　　　　〜（１−２）（１−２）（１−３）式より
、 ■→■→■の経路をひと廻りすることにより、Ｖ■はＡ
・８倍される。Ａ・Ｂはこの回路のループゲインと呼ば
れ、（１−１）（１−４）式より次式のように表わされ
る。

Ｚｉｎ＝１／　ｊ　ωＣＩｎ５　Ｚｏｕｔ　　−１／　
ｊ　　ωｃｏｕｔ　　。

Ｚｘ−Ｒ＋ｊＸと置くと、（１−５）式は次式のように
変形される。

Ａ◆Ｂ＝−Ａｖ／　（Ｒｅ　＋ｊＸａ）　　〜（１−８
）ここで、 Ｒａ　＝　１−ωｃｉｎＸ−（ＩＪ２Ｃ１ｎＣｏｕｔ　
ＲＲｏ　　　　　　　　〜（１−７）Ｎ６−ωｌ（Ｒ＋
Ｒｏ）ＣＩｎ＋（１−ωｃｉｎＸ）　Ｃｏｕｔ　Ｒｏｌ
　　　　　〜（１−８）この回路で発振が起こり、かつ
継続するためには、この回路が正帰還回路であり、且つ
、ループゲインＡ−Ｂが１以上であることが必要である
。

この条件を数式化すると、 Ｉ　ｍｇ　（Ａ　・Ｂ）　−０〜（１−９）、Ａ−Ｂ≧
１　　　　　　　　　　　〜（１−１０）　７ ８ （１−８）（１−９）式より、Ｘ、−。

（１−１１）式を（１−７）式に代入し、さらに（１−
１０）式の条件を適用すると、 となる。

ここで、発振周波数付近ではＲ＝ｒであり（詳細は後述
する）、かつ、一般に、ｒ＜Ｒｏであることから、 となり、ｒ　Ａ　ｖ　／　Ｒｏの値が大きいほど発振し
易い」ということができる。

直観的理解を助けるために、インバータＩＶＩを構成す
るＮチャネルトランジスタＮ２とＰチャネルトランジス
タＰ２とについて、それぞれの閾値電圧Ｖｔｈｎと閾値
電圧Ｖｔ　ｈｐの絶対値との関係、それぞれの利得係数
βｎとβｐとの関係、１　つ それぞれのチャネル変 調停数λｎとλｐとの関係が、 Ｖｔｈｎ−ＩＶｔｈｐｌ−Ｖｔｈ　　（閾値電圧）〜（
１−１４） βｎ−βｐ−β　　（トランジスタ利得係数）〜（１−
１５） λｎ−λｐ−λ　　（チャネル変調係数）〜（１−１６
） と仮定して、ＡＤＳＲｏおよびＡＤ／ＲＯを求めてみる
。入力端子Ｘｉｎの電位をＶｉｎ、出力端子Ｘｏｕｔの
電位をＶｏｕｔとする。（１−１４）〜（１−１６）式
により、反転増幅回路の動作点電圧はＶＤＤ／２であり
、インバータＩＶＩのトランジスタＮ２、Ｐ２はともに
飽和動作状態にある。これより、このトランジスタＮ２
、Ｐ２の各ドレイン電流Ｉｄｓｎ、Ｉｄｓｐはそれぞれ
次のようになる。

　０ 利得の大きさＡｖは、Ａｖ− ＩｄｓｎｍＩｄｓｐから、 ｄ　Ｖ　ｏｕｔ／ｄ　Ｖ　ｉｎ　Ｉ　　、出力抵抗Ｒｏ
は、Ｒｏ−Ｒｎ−Ｒｐ／　（Ｒｎ＋Ｒｐ）　、１／Ｒｎ
＝ｄ　（Ｉ　ｄｓｎ）／ｄＶｏｕ４゜−１／Ｒｐ−ｄ　
（Ｉｄｓｐ）／ｄＶｏｕｔから、内蔵する場合、その製
品の仕様からＶＤＤはある範囲をもって既に決定されて
いることが多く、また、一般に閾値電圧ｖｔｈの値を設
計の段階で任意に設定することは不可能である。従って
、ＬＳＩに内蔵した水晶発振回路ｏｓｃの発振動作を起
り易くするためには、トランジスタ利得係数β、あるい
はチャネル変調係数λを大きくすれば良いということに
なる。

ここで、トランジスタ利得係数βの定義は、〜（１−２
０） となる。従って、ＡＤ／ＲＯは、 〜（１−２１） となる。この式から、ＡＤ／ＲＯの値を大きくする、即
ち、発振動作を起り易くするためには、β、ＶＤＤ、λ
を大きくするか、ｖ’ｔｈを小さくすれば良いことが分
かる。

ところで、水晶発振回路Ｏ２０をＬＳＩ製品に１ ［μはキャリアの易動度、Ｗはチャネル幅、Ｌはチャネ
ル長、ε８１０２は５ｉ０２の誘電率、Ｔ　ＯＡＴ。

はゲート酸化膜厚］　　　　　　　　　〜（１−２２）
また、λを含んだドレイン電流の補正係数（１＋λＶｄ
　ｓ）の物理的意味は、 ［Ｌ’　はチャネルのピンチ・オフ点からドレインまで
の距離コ 　２ ただし、 ［Ｖｄｓはトランジスタのドレイン・ソース間電圧、Ｖ
ｇｓはトランジスタのゲート・ソース間電圧、ｑは電荷
素置、Ｎは基板の不純物濃度コであるから、チャネル長
りを小さくすることによりトランジスタ利得係数βおよ
びチャネル変調係数λを大きくできることが分かる。し
かしながら、チャネル長りについてはＬＳＩ製造プロセ
スからくる制限により、実現可能な最小値が予め決まっ
ているため、発振動作をより起り易くするためには、チ
ャネル長りを最小値に設定し、チャネル変調係数λを電
圧の関数に定めた上で、さらにチャネル幅Ｗを大きくし
、トランジスタ利得係数βを大きくするという設計手段
をとることになる。換言すれば、出力抵抗Ｒｏが小さく
なるような設計を行なうということである。

通常、ＬＳＩ製品の仕様の中には、内蔵した水晶発振回
路Ｏ２０の“発振し易さ”を規定する３ Ｖｓｔａ（発振開始電源電圧）　、Ｔ　ｓ　ｔ　ａ　（
発振開始時間）、および、“如何に低い電源電圧で継続
して安定した発振を持続できるか”を規定するＶｈｏｌ
ｄがあるが、一方では、水晶発振回路Ｏ２０の動作時の
ＬＳＩの消費電流Ｉｏｓｃも同時に規定されていること
が多い。上述の説明から分かるように、発振開始電源電
圧Ｖｓｔａ、発振開始時間Ｔｓｔａ、発振持続電源電圧
Ｖｈｏｌｄは出力抵抗Ｒｏを小さくすることを要求する
が、消費電流１ｏｓｃの仕様はこれに反し、出力抵抗Ｒ
ｏを大きくすることを要求する。

通常、時計や電卓などに使用される数十ｋＨｚ程度の発
振周波数の水晶発１振回路Ｏ８Ｃを内蔵したＬＳＩでは
、消費電流１ｏｓｃは数μＡ程度であることが要求され
るので、出力抵抗Ｒｏの値はＭΩオーダーであることが
必要である。従って、実際のＬＳＩの回路設計段階では
、出力抵抗Ｒｏの値を数ＭΩに保ちつつ、発振開始電源
電圧Ｖｓｔａｓ発振開始時間Ｔｓｔａおよび発振持続電
源電圧Ｖｈｏｌｄの仕様を満足するように反転４ 増幅回路の素子寸法を設定する。

以上の考察に加え、前述の「帰還抵抗Ｒｆｂをインバー
タＩｖ１の出力抵抗Ｒｏより十分大きくする」という帰
還抵抗Ｒｆｂの条件を思い出せば、通常、時計や電卓な
どに使用されるＬＳＩでは、帰還抵抗Ｒｆｂの値は数十
ＭΩ程度が必要になることが分かる。

なお、帰還抵抗Ｒｆｂを規定する第２の条件である「人
力容量Ｃｉｎと帰還抵抗Ｒｆｂの積の逆数１／（Ｃｉｎ
−Ｒｆｂ）を発振周波数より十分小さくする」について
は、発振周波数に応じて適当な入力容量Ｃｉｎを選ぶこ
とで対応が可能である。

これまでの説明は、帰還抵抗Ｒｆｂ−囚を仮定して進め
たが、実際のＬＳＩに内蔵した水晶発振回路Ｏ２０でも
、帰還抵抗Ｒｆｂに関しては上記の２つの条件を満足し
ていれば、特にその値が発振特性に敏感に影響するよう
なことはない。

しかし、上述したような従来の水晶発振回路ｏ’ｓｃに
は、以下に述べるような問題がある。即５ ち、数十ｋＨｚ程度の比較的低い発振周波数で動作する
水晶発振回路Ｏ２０の帰還抵抗Ｒｆｂには数十ＭΩ程度
の高抵抗が必要である。ＬＳＩチップ内で、この高抵抗
素子が占める面積を極力小さくするため、抵抗の材質に
は抵抗率のより高いものを選ぶことになるが、通常のＣ
ＭＯ８−ＬＳＩでは、金属配線層はもとより、ゲート電
極材料に使用される導電性多結晶シリコン層や高抵抗不
純物層をもってしても単位正方肘当たり高々数にΩの抵
抗率しか得ることができない。そこで、ＭＯＳトランジ
スタの比較的高いチャネル抵抗に着目し、トランスミッ
ション・ゲートで帰還抵抗を構成したのが第８図に示し
た水晶発振回路Ｏ２０である。ここで、トランジスタＮ
１、Ｐｌのチャネル・コンダクタンスをそれぞれｇｎｌ
ｇｐとすると、トランスミッション−ゲートＴＲの導通
抵抗（即ち、帰還抵抗Ｒｆｂ）は、と表される。チャネ
ル・コンダクタンスｇ　（−６ ｇｎ、ｇｐ）の定義は、 また、トランスミッションゲートＴＲの両端子間の電位
差をδＶ　（−Ｖｏ　ｕ　ｔ−Ｖ　ｉ　ｎａｐ）とする
。トランジスタＮ１、Ｐｌはいずれも非飽和動作で、（
１−１４〜１８）式と同様の仮定をすれば、〜（２−３
） ｇｎ−ｇｐ−（ＶＤＤ−２Ｖｔｈ）　　　　〜（２−５
）となる。従って、導通抵抗（帰還抵抗）Ｒｆｂは、と
なる。（１−２２）式を参照して電流利得βを書き下し
て整理すると、帰還抵抗Ｒｆｂは次式のようになる。

Ｒｆ’ｄ−ρＣ・−〜（２−７） 〜（２−４） （但し、カット・オフの条件により、ｖｔｈ≦Ｖｉｎ≦
ＶＤＤ−Ｖｔｈ） であるから、反転増幅回路の動作点、即ち、Ｖｉｎ−Ｖ
ｏｕ　ｔ　−ＶＤＤ／２　（ＶＤＤが極端に低くなけれ
ば、Ｖｔ　ｈ≦ＶＤＤ／２≦ＶＤＤ−Ｖ　ｔ　ｈは満足
する）でのチャネル・コンダクタンスｇｎ１ｇｐは〜 　７ ここで、ρＣはチャネルの単位正方形当たりの抵抗率と
考えることができる。また、Ｌ／Ｗは、トランジスタＮ
１とＰｌの並列接続を表わす合成素子寸法要素である。

一般に、素子寸法がＷＩ／ＬｌとＷ　２　／　Ｌ　２の
並列接続の場合、Ｌ／Ｗは次のようになる。

Ｌ　　　　　　Ｌ、　　・　Ｌ２ Ｗ　　Ｌ　ｒ　Ｗ　２　＋　Ｌ　２　Ｗ　ｓ　　　　〜
（２−９）また、通常の０ＭＯ３−ＬＳ　Ｉ製造プロセ
ス８ では、ゲート酸化膜厚ＴＧＡＴＲは数百λ、μは数百ａ
ｍ２／Ｖ　５ｅａｓ　ｇ　８１０２は１Ｏ−ＩＩＦｌｃ
Ｉ１１オーダーの値に作り込まれる。また、トランスミ
ッションゲートＴＲを構成するトランジスタＮ１　Ｐｉ
には反転増幅回路の動作点電圧、即ち、ＩＶＤＤ／２＋
の基板バイアスが加わるため、閾値電圧ｖｔｈは１Ｖ前
後の値になることが見込まれる（詳細は後述する）。

従ッテ、（２−８）式より、ＶＤＤ−３ＶのＬＳＩでは
、抵抗率ρＣの値は数十〜百にΩ程度になり、帰還抵抗
Ｒｆｂとして必要となる数十ＭΩ程度の抵抗値を得るた
めにはＬ／Ｗの値は数百〜数千にもなる。トランジスタ
の最小チャネル幅および最小チャネル長が２μｍである
ような製造プロセスを用いた場合で、ＬＳＩ基板上にＬ
／Ｗの値が２０００になるようなトランスミッション・
ゲートＴＲを実現する例を試算してみると、トランジス
タＮ１およびＰｌのチャネル長はいずＲれも８０００μ
”必要とパう″′！″′。な６・″０値　ｊ＞は通常の
論理回路を構成するトランジスタの素子９ 寸法（Ｗ−数十μｍ、Ｌ〜数μｍ）と比べて極端に大き
く、最小素子寸法で構成するインバータ回路ならば優に
５００段以上並ぶ面積を占める計算になる。

次に、前記じたように発振周波数付近では水晶振動子Ｘ
’ｔａｌのインピーダンスＺｘの抵抗成分ＲがＲ＝ｒで
あることを詳述する。第１２図（ａ）は水晶振動子Ｘ’
ｔａｌの等価回路である。

発振周波数３２ＫＨｚの水晶振動子Ｘ’ｔａｌでは、抵
抗ｒ−３０にΩ、インダクタンスＬ−１１０００Ｈ，キ
ャパシタンスＣ−０，００２１ｐＦ、キャパシタンスＣ
ｏ−０，９ｐＦ程度の数値になる。この等価回路図より
、水晶振動子Ｘ。

ｔａｌのインピーダンスＺｘは次のように書き下すこと
ができる。

Ｚｘ−Ｒ＋　ｊ　Ｘ　　　　　　　　　　〜（１−１）
０ ここで、抵抗成分Ｒが無視できると考えると、水晶振動
子Ｘ’ｔａｌは周波数に依存した純粋なりアクタンスズ
であると考えられる。（３−３）式を変形して次のよう
に表わすことができる。

ここで、ωＳは直列共振角周波数、ωｐは並列共振角周
波数であり、角周波数ω−ωＳのときｊＸ−０、ω−ω
ｐのときｊＸ−■となる。

第１２図（ｂ）は、水晶振動子Ｘ’ｔａｌのりアクタン
スズを角周波数ωの関数として示す。第１１図に示した
発振回路Ｏ８Ｃは、コルピッツ発振回路と呼ばれ、水晶
振動子Ｘ’ｔａｌのインピーダンスＺｘが誘導性リアク
タンスであるような周波数、即ち、ωｓくω〈ωｐのと
きに発振動作をする。

１ 通常の水晶振動子Ｘ’ｔａｌでは、Ｃｏ　＞　Ｃである
から直列共振角周波数ωＳと並列共振角周波数ωｐはほ
ぼ等しく、上記の３２ｋＨｚ水晶振動子Ｘ’ｔａｌでは
、並列共振角周波数ωｐは直列共振角周波数ωＳに較べ
て０．１２％大きいに過ぎない。従って、第１１図の水
晶発振回路Ｏ２０は、発振周波数偏差の非常に小さい回
路であると言える。

第１１図に示した水晶発振回路Ｏ２０が、直列共振角周
波数ωＳで発振しているとすると、その時の抵抗成分Ｒ
は、（３−２）式、（３−５）式より、次のようになる
。

〜（３−７） 次に、前記したようにトランスミッション・ゲートＴＲ
を構成するトランジスタＮ１、Ｐｌの閾値電圧ｖｔｈが
１Ｖ前後の値になることが見込ま　２ れることを詳述する。通常の論理回路で使用されるトラ
ンジスタでは、基板電位Ｖｓｕｂ＝ＯＶと考えて良＜、
（１−６Ａ）式に各パラメータの値を代入することによ
り、Ｖｔｈ＝０．６３Ｖとなる。これに対して前記トラ
ンスミッション・ゲートＴＲのように、１Ｖｓｕｂｌ＝
１．５Ｖになるときは、（１−６Ａ）式より、ｖｔｈユ
１．４１Ｖとなる。

なお、通常の半導体集積回路装置の製造工程に数段階の
工程を追加することによって、同一のＬＳＩ上に通常の
ＭＯＳトランジスタと通常のものより電流供給能力の低
いＭＯＳトランジスタの両方を共存させることは、原理
的には可能である。

即ち、前述したように基板表面の不純物濃度を制御する
ためのチャネル不純物注入の工程を増設することにより
、通常のＭＯＳトランジスタの素子領域と高抵抗ＭＯＳ
トランジスタの素子領域の基板表面の不純物濃度を選択
的に最適化すれば良いが、このような工程数の増加は結
果的にはＬＳＩチップのコストを増大することになって
しまって３ 望ましい方法ではない。

（発明が解決しようとする課題） 上記したように従来のＬＳＩは、内蔵する発振回路の増
幅回路部分を構成する帰還抵抗のトランスミッション・
ゲートの抵抗値として数十ＭΩ程度の高抵抗値を実現し
ようとすると、このトランスミッション・ゲートがＬＳ
Ｉチップ内に占める面積が著しく大きくなってしまうと
いう問題がある。

また、同一のＬＳＩ上に通常のＭＯＳトランジスタと通
常のものより電流供給能力の低いＭＯＳトランジスタの
両方を共存させるために、基板表面の不純物濃度を制御
するためのチャネル不純物注入の工程を増設することに
より、通常のＭＯＳトランジスタの素子領域と高抵抗Ｍ
ＯＳトランジスタの素子領域の基板表面の不純物濃度を
選択的に最適化する方法は、通常のＬＳＩの製造工程に
数段階の工程を追加することになり、結果的にはＬＳＩ
チップのコストを増大することになってしまうので望ま
しい方法ではない。

４ 本発明は、上記問題点を解決すべくなされたもので、そ
の目的は、半導体集積回路装置の製造工程をなんら複雑
にすることなく、ＬＳＩチップ上の通常のＭＯＳトラン
ジスタよりも潜在的に電流供給能′力の低いＭＯＳトラ
ンジスタを有する半導体集積回路装置およびその製造方
法を提供することにある。

また、本発明の他の目的は、発振特性に何ら悪影響を及
ぼすこと無く、発振回路の増幅回路部分を構成する帰還
抵抗のトランスミッション・ゲートがＬＳＩチップ内に
占める面積を著しく小さくし得る発振回路を有する半導
体集積回路装置を提供することにある。

［発明の構成］ （課題を解決するための手段） 本発明の半導体集積回路装置は、半導体基板上に形成さ
れるＮチャネル型のＭＯＳトランジスタ群とＰチャネル
型のＭＯＳトランジスタ群のいずれか一方あるいは両方
を具備し、上記ＭＯＳトランジスタ群内の特定のＭＯＳ
トランジスタのゲ５ −ト電極材料として、その他のＭＯＳトランジスタ用の
ゲート電極材料形成工程後の層間絶縁膜形成工程を経た
後の工程で形成される金属配線層が使用されていること
を特徴とする。

また、本発明の半導体集積回路゛装置の製造方法は、上
記半導体集積回路装置のＭＯＳトランジスタの製造に際
して、特定のＭＯＳトランジスタ以外のＭＯＳトランジ
スタのゲート電極を形成した後、層間絶縁膜形成工程を
経た後における金属配線層形成工程時に同時に上記特定
のＭＯＳトランジスタのゲート電極を形成することを特
徴とする。

（作　用） 特定のＭＯＳトランジスタのゲート電極材料として、そ
の他のＭＯＳトランジスタ用のゲート電極材料形成工程
後の層間絶縁膜形成工程を経た後の工程で形成される金
属配線層が使用されていることにより、通常のＭＯＳト
ランジスタに較べて実効的なゲート絶縁膜厚Ｔ’ｏｘを
厚くすることが可能になる。ＭＯＳトランジスタの電流
供給能力はＴ’ｏｘの増加に伴なって減少する。従って
、その　６ 他のＭＯＳトランジスタよりも潜在的に電流供給能力の
低い、つまり、その他のＭＯＳトランジスタと同一サイ
ズであればそれよりも電流供給能力の低い特定のＭＯＳ
トランジスタが得られる。換言すれば、所望の低い電流
供給能力を得るためのＭＯＳトランジスタのＬ／Ｗの値
が小さくて済むことになる。

また、上記したような特定のＭＯＳトランジスタが発振
回路の反転論理回路に接続される帰還抵抗用のＭＯＳト
ランスミッション・ゲートに用いられると、そのチャネ
ル・コンダクタンスｇはゲート絶縁膜厚ＴＧＡＴ８の増
加に伴なって減少するので、チャネル抵抗が所定の高抵
抗となり、帰還抵抗Ｒｆｂの値が大きくなる。換言すれ
ば、この帰還抵抗用のＭＯＳトランジスタは、所望の抵
抗値を得るため−のＬ／Ｗの値が小さくて済むようにな
るので、トランスミッション・ゲートがＬＳＩチップ内
に占める面積を著しく小さくすることが可能になり、し
かも、このことによって発振特性に何ら悪影響を及ぼす
ことは無い。

７ （実施例） 以下、図面を参照して本発明の一実施例を詳細に説明す
る。

第１図は、ＬＳＩ内に設けられた発振回路Ｏ２０“およ
び発振入力端子Ｘｉｎおよび発振出力端子Ｘｏｕｔと、
この集積回路外部に接続された水晶振動子Ｘ’ｔａｌお
よび入力容量Ｃｉｎおよび出力容量Ｃｏｕｔを示してい
る。この水晶振動子Ｘ’ｔａｌは、上記発振入力端子Ｘ
ｉｎと発振出力端子Ｘｏｕｔとの間に接続され、上記入
力容量Ｃｉｎおよび出力容量Ｃｏｕ　ｔは、それぞれ発
振入力端子ＸｉｎとＧＮＤとの間、および発振出力端子
ＸｏｕｔとＧＮＤとの間に接続されているが、ＬＳＩ内
に形成される場合もある。

上記発振回路Ｏ２０”は、第８図を参照して前述した従
来の発振回路Ｏ２０と比べて、トランスミッション・ゲ
ー）ＴＲ’に用いられるトランジスタＮ１“およびＰｌ
”の一方あるいは両方（本例では両方）が、そのチャネ
ル抵抗が所定の高抵抗となるように、そのゲート絶縁膜
（例えば酸化８ 膜）が、同一半導体集積回路装置内に存在するその他の
トランジスタのゲート絶縁膜よりも厚く形成されている
点が異なり、その他は同じであるので従来の発振回路Ｏ
２０と同一符号を付している。

なお、上記トランジスタＮ１”およびＰｌ”は、そのゲ
ート電極材料が他のトランジスタのゲート電極材料とは
異なることを回路図上に表現するために、他のトランジ
スタと異なる特別な回路記号を用いた。

第２図（ａ）は、第１図中の発振回路Ｏ２０”部分の素
子の平面パターンを、第２図（ｂ）は第２図（ａ）中の
Ｂ−Ｂ線に沿ったトランスミッション・ゲートＴＲ“部
の断面構造を、第２図（ｃ）は第２図（ａ）中のＣ−Ｃ
線に沿った反転論理回路部ＩＶＩの断面構造を示してい
る。ここで、２０はＰ型半導体基板、２１はゲート酸化
膜、２２は例えば多結晶シリコン層、２３は層間絶縁膜
、２４は金属配線層、２５はＮウェル、２６はＮチャネ
ルトランジスタのソースあるいはドレイン領域となるＮ
＋不純物層、２７はＰチャホルト３つ ランジスタのソースあるいはドレイン領域となるＰ＋不
純物層、２８はコンタクト領域である。

この発振回路ｏｓｃ”は、同−ＬＳＩ内のトランジスタ
のうちで選択的にトランスミッション◆ゲートＴＲ’用
のトランジスタＮ１″およびＰ１″のゲート絶縁膜が厚
くなるように、このトランジスタＮ１”およびＰｌ”は
、それぞれのゲート絶縁膜として、同−ＬＳＩ内に存在
するその他のトランジスタと同様のゲート酸化膜２１お
よびその上の層間絶縁膜２３の”一部２３″が用いられ
、それぞれのゲート電極として、上記層間絶縁膜２３上
に形成される金属配線層２４の一部２４”が用いられて
いる。換言すれば、このトランジスタＮ１”およびＰｌ
”のゲート電極２４″材料は、同　ＬｓＩ内のその他の
トランジスタのゲート電極２２材料とは異なる金属配線
層（本例ではアルミニウム）が使用されている。ここで
、ゲート酸化膜２１と層間絶縁膜２３とは、例えば同じ
材質（例えば５ｉｎ２膜）が用いられているが、形成工
程が異なる。

０ 即ち、上記したような発振回路Ｏ２０“を有するＬＳＩ
の製造に際しては、トランスミッション・ゲートＴＲ”
用のトランジスタＮ１”およびＰ１″以外のＭＯＳトラ
ンジスタのゲート電極形成工程時には上記特定のトラン
ジスタＮ１”およびＰｌ”のゲート電極が形成されない
ようなパターンのマスクを使用し、このゲート電極材料
形成工程後の層間絶縁膜形成工程を経た後における金属
配線層形成工程時に上記特定のトランジスタＮ１”およ
びＰｌ”のゲート電極を同時に形成している。

第２図（ｂ）と第２図（Ｃ）の素子の構造上の相違点は
、半導体基板表面からゲート電極までの絶縁膜の厚さで
ある。通常の０ＭＯ３−ＬＳＩ製造工程を使用した場合
は、反転論理回路ＩＶＩ部のトランジスタＮ２およびＰ
２のゲート酸化膜厚ＴｏＡＴＥは従来と同様に数百穴に
なるが、トランスミッション・ゲートＴＲ’部のトラン
ジスタＮ１″およびＰｌ”のゲート電極２３”の下には
、ゲート酸化膜（膜厚：　ＴＧＡＴＥ）　２１に加え、
層間絶縁１ 膜（膜厚：Ｔ＋５ｏ）２３”が積層されるため、酸化膜
厚の総和Ｔ　ＧＡＴＥ’　　（−Ｔ　ＧＡＴＥ＋Ｔ　Ｉ
ｓｏ　）は数千〜１万人にもなる。この場合、層間絶縁
膜２３“は、他のトランジスタのゲート電極２２となる
多結晶シリコン層と上層のアルミ配線層２４を絶縁する
ために、多結晶シリコン層形成後に基板表面のほぼ全面
に形成される層間絶縁膜２３と同時に形成される。しか
も、上記トランジスタＮ１”およびＰｌ”のゲート電極
２４“は、同−ＬＳＩ内に存在するその他のトランジス
タの例えばドレイン配線のために形成される金属配線層
２４と同時に形成されるので、上記トランジスタＮ１”
およびＰｌ”を形成することに伴ってプロセスが複雑に
なることはない。なお、上記実施例では、トランスミッ
ション・ゲートＴＲ“用のトランジスタＮ１″およびＰ
ｌ“のソース／ドレイン不純物層の形成、即ちチャネル
領域の形成は、フォト・レジスト膜をマスクにして不純
物イオン注入で行なっている。

即ち、上記実施例の発振回路Ｏ２０”によれば、２ トランスミッション◆ゲートＴＲ”部のトランジスタＮ
１″およびＰｌ″のゲート酸化膜厚を、見かけ上、従来
の数十倍にすることが可能である。

従って、（１−２２）式から分かるように、このトラン
ジスタＮ１”およびＰｌ”の電流増幅率βは数十分の１
になる。

また、（１−６Ａ）式から分かるように、ＭＯＳトラン
ジスタのゲート酸化膜厚の変化は閾値電圧にも影響を与
える。この閾値電圧に与える影響については、次のよう
に考えることができる。

（１−６Ａ）式の中でゲート酸化膜厚Ｔ６ＡＴ８に関す
る項を纏めてみると、 と書ける。（）内の第１項はＶＳ１０２によって半導体
表面に現れる空間電荷の電荷密度、第２項はゲート酸化
膜と半導体基板表面の界面に存在する３ 表面準位に捕獲された電荷密度、第３項はゲート酸化膜
および層間絶縁膜内に分布する固定電荷の電荷密度であ
る（但し、半導体基板表面から遠ざかるにつれて閾値電
圧ｖｔｈに対する寄与が小さくなることをＸ／″Ｔ’０
ＡＴＢによって表現しである）。

前述したように、この第３項は計算上省略しても閾値電
圧ｖｔｈの値に大きな誤差はきたさない。

また、前述した製造パラメータの代表値を使用して第１
項および第２項を計算してみると、次のようになる。

第１項一−８、９Ｘ　１０−’ｅｏｕｌｏＩｌｂ／ａｍ
　２（ただし、１Ｖｓｕｂｌ＝ＯＶの場合）第２項一　
＋　１　、６　Ｘ　１０−８ｃｏｕｌｏｍｂ／ａｍ　２
第１項の値の絶対値は基板バイアス効果を考えると更に
大きい値になる。一方、第２項はゲート酸化膜の形成工
程に依存した量で、工程の改善によりＮ８５が小さくな
りこそすれ、これ以上大きくはほぼなり得ないと考えら
れる。これより　１　）内は負の値になると考えられる
。以上の議論からＴ６ＡＴＥの増加は閾値電圧ｖｔｈの
増加をもたらす４ ことが分かる。この傾向は多くの一般的な事実に反する
ものではない。本発明を適用した場合でも、半導体基板
の直上の５ｉｎ２は従来と同じゲート酸化膜になるので
、上記のＮｓｓの項には変化がないし、層間絶縁膜内に
分布する固定電荷の影響も半導体基板表面から遠くなる
につれて小さくなることから、（）内の値は従来例と比
べてさほど変化しないと考えられる。

以上のことより、（１−６Ａ）式の中でゲート酸化膜厚
ＴＧＡＴＨに関する項は概ねＴＧ＾１８に比例し、比例
定数は正の値になると考えてよいので、トランスミッシ
ョン・ゲートＴＲ”部のトランジスタＮ１”およびＰｌ
”は従来より高い閾値電圧ｖｔｈ’が作り込まれると考
えられる。

これまでの考察から、本発明を適用することにより、 ■トランジスタＮ１’　　Ｐｉ”の電流増幅率βはＴ　
ＧＡＴＲ／　Ｔ　ＧＡＴＥ’　に比例して小さくなる。

■トランジスタＮ１″　Ｐ１″の閾値電圧ｖｔｈはＴ　
０ＡＴＥ−Ｔ　ＧＡＴＩＩ”　につれて大きくなる。

　５ という効果が見込める。従って、（２−５）式に示すチ
ャネル・コンダクタンスｇｎＳｇｐおよび（１−２）式
、（１−３）式に示すソースルドレイン間電流１ｄｓは
、Ｔ　ＧＡＴＩＩ／　Ｔ　ａＡｒｇ”の比率以上に小さ
くなる。

（２−１）式の帰還抵抗Ｒｆｂの定義より、所望の帰還
抵抗ＲｆｂをＬＳＩチップ上に実現するために必要とな
る面積は、上記実施例では、従来の数十分の１に抑える
ことが可能になる。

第３図（ａ）は、トランスミッション・ゲートＴＲ”部
のトランジスタＮ１″およびＰｌ”の他の実施例に係る
平面パターンを、第３図（ｂ）は第３図（ａ）中のＢ−
Ｂ線に沿った断面構造を示している。この第３図（ａ）
および（ｂ）に示す実施例は、前記第２図（ａ）および
（ｂ）に示した実施例と比べて、アルミ配線層を用いた
ゲート電極２４”の下に層間絶縁膜２３”を隔てて多結
晶シリコン層２２°が電気的にフローティングの状態で
存在する点が異なり、その他は同じであるので同一符号
を付している。なお、この実施例で６ は、トランスミッション・ゲートＴＲ”部のトランジス
タＮ１”およびＰｌ”のソース／ドレイン不純物層の形
成、即ちチャネル領域の形成は、多結晶シリコン層２２
″をマスクにして不純物イオン注入で行なっている。

今１ε５１０２／　Ｔ　ＧＡＴＥＩ’　　＝　ＣＧＡＴ
Ｉ！’　　とおくと１このＣＧＡＴＥ’　は第２図に示
した実施例に対応した単位面積当たりのＭＯ８容量であ
る。一方、第３図（ｂ）では、このＣＧＡＴＥ’　に対
応する単位面積当たりのＭＯ８容量ＣＧＡＴＥ″は、ア
ルミ配線層を用いたゲート電極２４”と電気的にフロー
ティングの状態の多結晶シリコン層２２”との間に層間
絶縁膜２３“を誘電体として形成される単位面積当たり
のＭＯ３容量Ｃｌ５Ｏと、上記多結晶シリコン層２２”
と半導体基板２０との間にゲート酸化膜２１を誘電体と
して形成される単位面積当たりのＭＯ９Ｏ９容量ＧＡＴ
Ｅの直列接続の合成ＭＯ８容量と考えることができる。

ここで、第２図の実施例と第３図の実施例の層間絶縁膜
厚が等しく、Ｔ＋ｓ。

で表わされるとすると、以下に示すようにＣＧＡＴＥ　
７ −ＣＧＡＴｇ　　となるＯ ε８１０２ ＴＧＡＴＥ＋Ｔｌｓ。

（１−２２）（２−６）および（１−６Ａ）式により、
第２図と第３図に示す実施例は、電流増幅率β、閾値電
圧ｖｔｈ、ソース〜ドレイン間電流Ｉｄｓ、帰還抵抗Ｒ
ｆｂに与える効果は同等であると考えてよい。

また、発振制御信号により前記反転論理回路Ｉｖｌの反
転動作の可否を制御するように構成してもよく、その具
体例を第４図（ａ）および（ｂ）に示している。

即ち、第４図（ａ）は、発振入力信号Ｖｉｎと発振制御
信号ＥＮとのナンド動作を行うナンド回路であり、Ｐチ
ャネルトランジスタＰ２、Ｐ３が並列に設けられ、Ｎチ
ャネルトランジスタＮ２、８ Ｎ３が直列に設けられ、発振入力信号ＶｉｎがＰチャネ
ルトランジスタＰ２およびＮチャネルトランジスタＮ２
の各ゲートに人力し、発振制御信号ＥＮがＰチャネルト
ランジスタＰ３およびＮチャネルトランジスタＮ３の各
ゲートに入力している。

これにより、発振制御信号ＥＮが活性状態（ここでは高
レベル′″Ｈ″）の時に反転動作が可能になるので発振
動作が可能になり、発振制御信号ＥＮが非活性状態（こ
こでは低レベル“Ｌ”）の時に反転動作が不可能になっ
て出力が“Ｈ”レベルになるので、発振動作が停止する
。

第４図（ｂ）は、発振入力信号Ｖｉｎと発振制御信号Ｅ
Ｎとのノア動作を行うノア回路であり、Ｐチャネルトラ
ンジスタＰ２、Ｐ３が直列に設けられ、Ｎチャネルトラ
ンジスタＮ２、Ｎ３が並列に設けられ、発振入力信号Ｖ
ｉｎがＰチャネルトランジスタＰ２およびＮチャネルト
ランジスタＮ２の各ゲートに入力し、発振制御信号ＥＮ
がＰチャネルトランジスタＰ３およびＮチャネルトラン
ジスタＮ３の各ゲートに入力している。これに９ より、発振制御信号ＥＮが活性状態（ここでは低レベル
“Ｌ″）の時に反転動作が可能になるので発振動作が可
能になり、発振制御信号ＥＮが非活性状態（ここでは高
レベル“Ｈ”）の時に反転動作が不可能になって出力が
“Ｌ″レベルなるので、発振動作が停止する。

また、発振制御信号により前記トランスミッション・ゲ
ートＴＲ”のトランジスタＮ１”とＰｌ”とのゲート電
位を変化させ、同時にそれぞれ導通状態あるいはそれぞ
れ非導通状態に制御するように構成してもよく、その具
体例を第５図に示している。即ち、第５図において、ト
ランジスタＮ１”のゲートには発振制御信号ＥＮが与え
られ、トランジスタＮ１”のゲートに・は発振制御信号
ＥＮがインバータＩＶ４により反転された反転制御信号
ＥＮが与えられ、トランスミッション・ゲートＴＲ”の
一端側（前記反転論理回路ＩＶｌの入力端側）とＧＮＤ
との間にプルダウン用のＮチャネルトランジスタＮ４が
接続され、このプルダウン用のトランジスタＮ４のゲー
トには発振制御信号０ ＥＮが与えられている。これにより、発振制御信号ＥＮ
が非活性状態（ここでは低レベル“Ｌ”）の時にトラン
スミッション・ゲートＴＲ”が導通状態になるので発振
動作が可能になり、発振制御信号ＥＮが活性状！！（こ
こでは高レベル“Ｈ”）の時にトランスミッション・ゲ
ートＴＲ″が非導通状態になるので、発振動作が停止す
る。なお、この非導通状態の時、プルダウン用のトラン
ジスタＮ４が導通状態になるので、トランスミッション
・ゲー）ＴＲ”の一端側（前記反転論理回路■ｖ１の入
力端側）の電位がＧＮＤにプルダウンされる。

また、上記実施例では、トランスミッション・ゲートＴ
Ｒ”のＮチャネルトランジスタＮ１”を導通させるため
にそのゲート電極に電位が高い方の電源電圧を与えたが
、この電源電圧に限らず、ＮチャネルトランジスタＮ１
＃を導通状態にし得る範囲内で所定の第１の電位を与え
ればよい。同様に、トランスミッション・ゲートＴＲ”
のＰチャネルトランジスタＰ１”を導通させるためにそ
１ のゲート電極に電位が低い方の電源電圧を与えたが、こ
の電源電圧に限らず、ＰチャネルトランジスタＰ１”を
導通状態にし得る範囲内で所定の第２の電位を与えれば
よい。

また、上記実施例では、水晶振動子Ｘ″ｔａｌを接続し
た場合を示したが、これに限らず、セラミック振動子な
どを接続した場合にも上記実施例と同様の効果が得られ
るものであり、要するに圧電音叉型の振動子を使用する
ことができる。

なお、上記実施例は、特定のＭＯＳトランジスタを高抵
抗素子として使用する例を示したが、これに限らず、例
えばデジタル／アナログ変換回路の分解能を高めるため
に微小な単位電流を供給するための電流源として特定の
ＭＯＳトランジスタを使用することも可能である。

［発明の効果コ 上述したように本発明によれば、半導体集積回路の製造
工程をなんら複雑にすることなく、ＬＳＩチップ上の通
常のＭＯＳトランジスタよりも潜在的に電流供給能力の
低い高抵抗ＭＯＳ）ランジ２ スタを有する半導体集積回路装置およびその製造方法を
実現することができる。

また、本発明によれば、発振特性には何等影響を与える
ことなく、帰還抵抗を構成するトランスミッション・ゲ
ートがＬＳＩチップ内に占める面積を著しく小さくし得
る発振回路を有する半導体集積回路装置を実現すること
かで・きる。

また、本発明によれば、トランスミッション・ゲートに
用いられるトランジスタのゲート絶縁膜およびゲート電
極として、同一半導体集積回路装置内に存在するその他
のトランジスタのゲート電極材料上の層間絶縁膜および
この上に形成される金属配線層を用いることによ５す、
簡単なプロセスでゲート酸化膜を□選択的に厚くするこ
色が可能になる。

【図面の簡単な説明】

第１図は本発明の一実施例に係る半導体集積回路装置の
発振回路を示す回路図、第２図（ａ）は第１図中の発振
回路部分の素子の平面パターンの一例を示す図、第２図
（ｂ）は同（ａ）中のＢ−３ Ｂ線に沿った断面図、第２図（ｃ）は同ＣＢ＞中のＣ−
Ｃ線に沿った断面図、第３図（ａ）は第１図中の発振回
路部分の素子の平面パターンの他の例を示す図、第３．
図（ｂ）は同（ａ）中のＢ−Ｂ線に沿った断面図、第４
図（ａ）および（ｂ）はそれぞれ第１図中の発振回路部
分の反転論理回路の相異なる例を示す回路図、第５図は
第１図中の発振回路部分の他の例を示す回路図、第６図
はＭＯＳトランジスタの電圧−電流特性図の、−例を示
す図、第７図は通常のＭＯＳトランジスタの製造工程と
その要所のＮチャネル型ＭＯＳトランジスタの断面とＭ
ＯＳトランジスタの電圧−電流特性に影響を与える物理
パラメータが製造工程中のどこで決定付けられるかを説
明するために示す図、第８図は一般的な水晶発振回路を
示す回路図、第９図は第８図中のトランスミッション・
ゲートの導通状態における抵抗特性を示す図、第１０図
は第８図中の反・転増幅回路の伝達特性と動作点を示す
図、第１１図は第８図の等価回路図、第１２図Ｃ１１）
は水晶振動子の等価回路図、第１２図４ （ｂ）は水晶振動子のりアクタンス特性を示す図である
。 Ｏ８Ｃ″・・・発振回路、ＩＶＩ〜ＩＶ４・・・インバ
ータ、ＴＲ″・・・トランスミッション・ゲート、Ｐ１
″　Ｐ２、Ｐ３・・・Ｐチャネルトランジスタ、Ｎｌ”
　　Ｎ２〜Ｎ４・・・Ｎチャネルトランジスタ、Ｘｉｎ
・・・発振入力端子、Ｘｏｕｔ・・・発振出力端子、Ｘ
″ｔａｌ・・・水晶振動子、２０・・・Ｐ型半導体基板
、２１・・・ゲート酸化膜、２２・・・多結晶シリコン
層、２３・・・層間絶縁膜、２３“・・・ゲート酸化膜
、２４・・・金属配線層、２４”・・・ゲート電極、２
５・・・Ｎウェル、２６・・・Ｎ＋不純物層、２７・・
・Ｐ＋不純物層。

Claims (7)

【特許請求の範囲】
1. （１）半導体基板上に形成されるＮチャネ ル型のＭＯＳトランジスタ群とＰチャネル型のＭＯＳト
   ランジスタ群のいずれか一方あるいは両方を具備し、 上記ＭＯＳトランジスタ群内の特定のＭＯＳトランジス
   タのゲート電極材料として、その他のＭＯＳトランジス
   タ用のゲート電極材料形成工程後の層間絶縁膜形成工程
   を経た後の工程で形成される金属配線層が使用されてい
   る ことを特徴とする半導体集積回路装置。
2. （２）前記特定のＭＯＳトランジスタは、高抵抗素子と
   して使用されることを特徴とする請求項１記載の半導体
   集積回路装置。
3. （３）前記特定のＭＯＳトランジスタは、増幅回路を構
   成する帰還抵抗に用いられるＭＯＳトランスミッション
   ・ゲートとして使用されることを特徴とする請求項２記
   載の半導体集積回路装置。
4. （４）前記半導体集積回路装置は、集積回路外部の音叉
   型の振動子を接続するための発振入力端子および発振出
   力端子と、上記振動子から前記発振入力端子に供給され
   た信号を入力とし、前記発振出力端子に出力信号を供給
   する反転論理回路と、ソースまたはドレイン電極のどち
   らか一方が前記発振入力端子に、他方が前記発振出力端
   子に接続され、ゲート電極に所定の第１の電位が与えら
   れることによって導通状態になるＮ型ＭＯＳトランジス
   タと、ソースまたはドレイン電極のどちらか一方が前記
   発振入力端子に、他方が前記発振出力端子に接続され、
   ゲート電極に所定の第２の電位が与えられることによっ
   て導通状態になるＰ型ＭＯＳトランジスタとからなる発
   振回路を具備し、 前記Ｎ型ＭＯＳトランジスタとＰ型ＭＯＳトランジスタ
   のどちらか一方あるいは両方が、前記特定のＭＯＳトラ
   ンジスタであることを特徴とする請求項３記載の半導体
   集積回路装置。
5. （５）前記反転論理回路は発振制御信号により反転動作
   の可否が制御されるように構成され、または、前記Ｎ型
   ＭＯＳトランジスタとＰ型ＭＯＳトランジスタとは発振
   制御信号によりゲート電位が制御され、同時にそれぞれ
   導通状態あるいはそれぞれ非導通状態になることを特徴
   とする請求項４記載の半導体集積回路装置。
6. （６）前記特定のＭＯＳトランジスタは、単位電流を供
   給するための電流源として使用されることを特徴とする
   請求項１記載の半導体集積回路装置。
7. （７）請求項１記載の半導体集積回路装置のＭＯＳトラ
   ンジスタの製造に際して、 前記特定のＭＯＳトランジスタ以外のＭＯＳトランジス
   タのゲート電極を形成した後、層間絶縁膜形成工程を経
   た後における金属配線層形成工程時に同時に上記特定の
   ＭＯＳトランジスタのゲート電極を形成する ことを特徴とする半導体集積回路装置の製造方法。