JPH0373018A - ４値加算回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は４値加算回路に関し、特に４進法に基付く演算
において、１桁の４進数を加算する４値加算回路に関す
る。

〔従来の技術〕

従来、かかる加算演算を含む論理回路はｒＯＪと「１」
によって表現される２進法に基付いて構成されている。

例えば、Ｃ−ＭＯＳ型論理回路を例にとって説明すると
、Ｃ−ＭＯＳ型論理回路は「１」を高電源電圧値（一般
には約５Ｖ）で表現し、「０」を低電源電圧値（一般に
はＯＶ）で表現している。

〔発明が解決しようとする課題〕

上述した従来の二進法に基づく論理回路は、大きな値の
数値演算を行う際、回路規模や桁数が極端に大きくなる
という問題がある。

例えば、十進数のＣ６７８＋９２２）なる加算を行う場
合、 ６７８＝２’＋２’＋２’＋２”＋２’＝１０１０１０
０１１０９２２＝２’＋２’＋２’＋２’＋２”＋２’
＝１１１００１１０１０と表わせるので、これらの加算
値は、 １０１０１００１１０ １１００１００００００ 要するに、 ６７８＋９２２＝１６００＝１１００１．００００００
すなわち、十進数なら４桁で表現可能な数値であっても
、二進数で表現すると、１１桁を必要とする。これは結
果として素子数の増大と、信号伝送路の増加および演算
速度の低下を招くという欠点がある。

本発明の目的は、かかる回路素子数の減少と信号伝送路
の増加および演算速度の低下を抑制することのできる４
値加算回路を提供することにある。

〔課題を解決するための手段〕

本発明の４値加算回路は、４進法に基付き数値を４段階
の離散的な電流値で表わし、電流値の加算によって４進
法の加算を実現する手段と、１組以上の比較器を形成し
、１桁内のオーバーフローを検出して繰り上りを示すた
めの電流信号を出力する手段とを有して構成される。

すなわち、本発明の４値加算回路は、信号入力が４段階
に離散的に変化する４値加算回路において、２個の独立
した電流入力端子と、前記電流入力端子から流入する入
力電流を加算し且つ加算された電流値と一対一に対応す
る反転電流を生ずるカレン）・ミラ一対と、前記加算さ
れた電流値によって制御される可変直流バイアス回路と
、前記入力電流に無関係に一定電圧を発生させる固定直
流バイアス回路と、前記各々の直流バイアス回路にベー
スがそれぞれ接続され且つ比較器を形成する差動トラン
ジスタ対と、前記差動トランジスタ対のエミッタに接続
され且つ前記カレントミラー対の電流値に一対一に対応
する電流を発生する電流源と、前記比較器を形成する差
動トランジスタ対の反転に同期して繰り上りを電流とし
て外部に出力する手段と、下位の桁の演算結果を電流と
して出力する手段とを有し、前記二組の直流バイアス回
路は入力電流の和を４進法で定めた繰り上りを生じさせ
る数値に相当する電流値に前記比較器を形成する差動ト
ランジスタ対のしきい値が一致するように設定した点を
特徴としている。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の第一の実施例を示す４値加算回路図で
ある。

第１図に示すように、本実施例は加算される数値を表わ
す電流信号の入力端子１および２から流入する信号をそ
れぞれＩ、、Ｉ２と定めておく。差動トランジスタ対２
０．２１と、差動トランジスタ対１．７．１８とは比較
器を構成し、入力信号工、とＬとの和、すなわち４進法
で定める所の“４”相当の電流が抵抗３とトランジスタ
４から成る可変バイアス回路に流れた時に発生するバイ
アス電圧Ｖ、□をしきい値としている。また、電流値Ｉ
６なる定電流源６．抵抗７と８及びトランジスタ９とで
前記差動トランジスタ対からなる比較器の基準電圧を発
生する。更に、トランジスタ４とトランジスタ５から戒
るカレントミラー対は入力電流値Ｉｌｌ　Ｉ２の和に比
例した電流工。を発生し、比較器を形成する差動トラン
ジスタ対１７．１８および２０，２１のコレクタ電流を
決定する。

一方、１０は繰り上りの信号出力端子、１１゜１３．１
５はカレントミラー対をなすトランジスタ、１２，１４
．１６はかかるカレントミラー対の電流比を決定する抵
抗、１９は定電流源、２２は電流入力・ベース接地増幅
器として動作するトランジスタ、２３，２４は演算結果
を電流値として出力するカレントミラー対、２５は演算
出力端子、２６は電源である。

尚、ここで入力信号工、と工、は、Ｏ，Ｉｕ、２・Ｉｕ
、３・Ｉｕと離散的に変化するものとする。

以下、本実施例の動作をわかりやすく説明するために、
次に示す３通りの場合を第２図乃至第４図を参照して説
明する。

第２図は第１図に示す加算回路の第一の動作状態（Ｌ＋
Ｉｚ≧３・Ｉｕの場合）を説明するための回路図である
。

第２図に示すように、この状態ではトランジスタ２１と
２０のベース電圧を各々■３□１．■３□。と定め、ｖ
Ｂ□１〉ｖ３□。の関係にある。また、あらかじめ抵抗
３，８の値Ｒ３、Ｒｓを ３　・Ｉ　ｕ　ＸＲ３＋■Ｂｇ＋ ＜　Ｉ　ａ　Ｘ　Ｒａ＋ＶＢ＊＜　４　・Ｉ　ｕ　Ｘ　
Ｒｓ＋Ｖｗｍ４・・・・・・（１） なる関係を満す様に設定する。

この場合、前述したようにＩｌ＋Ｉ２≧３・Ｉｕの関係
よりトランジスタ５によって作られる電流Ｉｃｅ＝Ｋ・
　（Ｉｌ＋Ｉ２）は全てトランジスタ２１．２２．２３
に流れる。尚、Ｋは比例定数であり、トランジスタ９と
５の形状や大きさが等しければに＝４である。本例では
簡単のために、以下に＝１で話を進める。

すなわち、第２図の場合にはトランジスタ２３゜２４か
ら成るカレントミラー対によって工、と工２の和が演算
出力端子２５より演算の結果として出力される。この状
態ではトランジスタ１８，１５゜１３．１１は遮断状態
であり、繰り上りを示す繰り上り信号出力端子ＩＯの出
力電流は零である。

第３図は第１図に示す加算回路の第二の動作状態（Ｉ、
＋ｌ２＝４・Ｉｕの場合）を説明するための回路図であ
る。

第３図に示すように、前述した（１）式よりＶ　Ｂ　２
０＞ＶＢ２＋となり、トランジスタ４，５から成るカレ
ントミラー対の電流は全てトランジスタ１３．２０に流
れる。ところで、トランジスタ１７．１８と電流値１１
９なる定電流源１９から成るもう一組の比較器に注目す
ると、Ｉ　ｒ＋　Ｉ　２＝、４　Ｉ　ｕなる条件下では
電流源１９の電流は全てトランジスタ１５．１８に流れ
ることになる。トランジスタ１５．１３はカレントミラ
ー対をなしているので、トランジスタ１３のコレクタ電
流Ｉｃ、、は、Ｘｃ１３＝Ｍ・１１９　　→　（Ｍ：比
例定数）となる。

ここで、抵抗１６．１４の相対比をＩｃ、＝Ｉｃｅ：４
・Ｉｕなる関係を満すように設定すると、トランジスタ
２０のコレクタから流入する電流とエミッタから流出す
る電流とが平衡し、トランジスタ２２のエミッタ電流は
ほぼ零になる。

よって、トランジスタ２３．２４から成るカレントミラ
ー対は遮断状態となり、演算出力端子２５の電流出力は
零になる。

一方、トランジスタ１３と同様にトランジスタ１１もト
ランジスタ１５とカレントミラー対をなしているので、
トランジスタ１１のコレクタ電流をＩｃ、、とすると、
Ｉ　Ｃｎ＝Ｎ　’　Ｉ　ｎ　（Ｎは比例定数）なる関係
が成立する。ここでも、抵抗１２と１６の相対比をＩＣ
ｎ＝Ｉｕの関係を成立せしむるように適当な値を定める
と、繰り上り信号端子１０から繰り上りを示す電流信号
が出力されることになる。この状態ではトランジスタ１
７゜２１．２２，２３．２４が遮断状態である。

また、第４図は第１図に示す加算回路の第三の動作状態
（Ｉｌ＋Ｉ２＞４・Ｉｕ）を説明するための回路図であ
る。

第４図に示すように、２組の差動トランジスタ対１７．
１８と、２０．２１からなる各比較器の状態は前述した
第二の場合と同じである。従って、トランジスタ１３は
４Ｉｕなる電流をトランジスタ２０のコレクタに流し込
み、トランジスタ５のコレクタ電流Ｉｃｓは全てトラン
ジスタ２０に流れる。

しかるに、この場合はＩｃｓ＞４・Ｉｕなる関係が成立
しているので、左辺と右辺の差分（Ｉｃ。

４・Ｉｕ）なる電流はトランジスタ２２を介してトラン
ジスタ２０のコレクタに流入し、トランジスタ２０のコ
レクタにおけるキルヒホッフの電流法則を満足している
。このトランジスタ２２を介して流れる電流は、トラン
ジスタ２３．２４から成るカレントミラー対を遮断状態
から導通状態に導くので、演算出力端子２５よりＩｃｓ
−４Ｉｕなる電流が出力される。

以上、第２図乃至第４図で説明した三つの動作状態を電
流値についてまとめると、次の第１表の第５図は本発明
の第二の実施例を示す４値加算回路図である。

第５図に示すように、本実施例は前述した第一の実施例
に用いられていたＰＮＰ型トランジスタ及びＮＰＮ型ト
ランジスタの種類を入れ換たものであり、本発明がＰＮ
Ｐ、ＮＰＮの別無〈実施可能なことを示すものである。

尚、第１図と同じ素子には同じ番号を付している。

また、動作についても前述の第一の実施例と同様である
。

すなわち、第一動作状態（Ｉ＋＋工２≦３・Ｉｕ）の場
合、トランジスタ２９，３２．３３が導通している。ま
た、トランジスタ３９，３４．３５が遮断されるので、
トランジスタ３１も遮断される。

従って、１．十りはトランジスタ２７．２８から成るカ
レントミラー対を介し、全てトランジスタ２９，３２．
３３に流れ込み、トランジスタ３３．３６からなるカレ
ントミラー対を介して、そのまま端子２５より演算結果
として出力される。

また、トランジスタ３９が遮断されているので、トラン
ジスタ３７も遮断される。従って、繰り上りはＯとなる
ので、繰り上り信号出力端子１０からの出力は零である
。

また、第二の動作状態（Ｉ＋＋ｌ２＝４・Ｉｕ）の場合
、トランジスタ２９．３０から成る比較器と、トランジ
スタ３４．３５から成る比較器は共に反転し、トランジ
スタ３０，３１，３４，３９゜３７が導通する。従って
、トランジスタ２８から供給される電流とトランジスタ
３９．３１から成るカレントミラー対の電流とが相殺し
、演算出力端子２５からの出力は零になり、繰り上り信
号出力端子１０からばくり上りの「１」が出力される。

更に、第三の動作状態（Ｉ　＋　＋　Ｉ　２＞　４　・
Ｉ　ｕ、）の場合、トランジスタ２８より供給される電
流と、トランジスタ３９．３１で構成されるカレントミ
ラー対より供給される電流の差分がトランジスタ３２の
エミッタとコレクタ導通路を介してトランジスタ３３に
流れ込む。従って、（１，＋Ｉ２−４・Ｉｕ）なる電流
が演算出力端子２５より出力される。

第６図は本発明の第三の実施例を示す４値加算回路図で
ある。

第６図に示すように、本実施例は前述した第一の実施例
に示す加算回路を複数個組合せて４桁の４進数同志のた
し算回路を実現した例である。ここでの計算は、ＡｌＡ
２Ａ３Ａ４　（４進数）　＋　Ｂ　１Ｂ　２Ｂ　ｓＢ　
４　（４進数）　＝　Ｄ　ｃ　Ｄ　＋　Ｄ　２　Ｄ　ｓ
　Ｄ　ｔを行うものとする。尚、Ｄａは繰り上り桁であ
る。

第６図において、ＡＤＤは第１図の加算回路と等価であ
り、１．２は入力端子、２５は演算結果出力、１０は繰
り上りの信号出力端子である。この第三の実施例におい
ては、最大２５５＋２５５＝５１０までの計算を「４桁
」＋「ｌケタ」で扱うことができる。

第７図は第６図に示す加算回路を二進法に基付く論理回
路で実現した回路図である。

第７図に示すように、この回路は前述した第三の実施例
と同じ演算回路を二進法に基付く論理回路で実現したも
のであり、このようにＡＮＤゲート３９およびＸ−０Ｒ
ゲート４０を用いて構成すると、多大の素子数を必要と
する。

この計算は、 １１１１１１１１ ２５５＋２５５ミ＋Σヨユ±とＬ菖− １１１１１１１１０ となる。これからも明らかなように、入力には８桁、出
力には９桁を必要とすることがわかる。尚、Ｅｌ、Ｆ＋
、ＣＬは最上位ビット、Ｅａ、Ｆｓ、Ｑａは最下位ビッ
ト、Ｑｃは繰り上りビットを表わす。

〔発明の効果〕

以上説明したように、本発明の４値加算回路は、４進法
に基付く加算を採用することにより、回路規模を小さく
し、必要桁数のみで信号伝送路の増加および演算速度の
低下を抑制することができるという効果がある。

この効果は扱う数値が大きくなるほど顕著である。すな
わち、２進法で１６ビツトの加算を行う場合、扱える数
値の最大値はｌＯ進数で８５５３５＋６５５３５であり
、この出力桁数は１７桁になる。これが本発明に基付く
加算回路を用いると、入力は８桁で表わすことができ、
出力は９桁で済む。

【図面の簡単な説明】

第１図は本発明の第一の実施例を示す４値加算回路図、
第２図乃至第４図はそれぞれ第１図に示す加算回路の動
作状態を説明するための回路図、第５図は本発明の第二
の実施例を示す４値加算回路図、第６図は本発明の第三
の実施例を示す４値加算回路のブロック図、第７図は第
６図に示す加算回路を二進法に基付く論理回路で実現し
た回路図である。 １．２・・・・・・加算信号入力端子、３・・・・・・
バイアス抵抗、４，５・・・・・・カレントミラー対、
６．１９・・・・・・定電流源、７，８・・・・・・抵
抗、９・・・・・・トランジスタ、１０・・・・・・繰
り上り信号出力端子、１１，１３．１５・・・・・・カ
レントミラー対を威すトランジスタ、１２゜１４．１６
・・・・・・電流比決定抵抗、１７．１８・・・・・・
第一の比較器用トランジスタ、２０．２１・・・・・・
第二の比較器用トランジスタ、２２・・・・・・電流入
力・ベース接地増幅トランジスタ、２３，２４・・・・
・・カレントミラー対、２５・・・・・・演算出力端子
、２６・・・・・・電源、２７．２８・・・・・・カレ
ントミラー対、２９゜３０・・・・・・比較器用トラン
ジスタ、３１，３７．３９・・・・・・カレントミラー
対を威すトランジスタ、３２・・・・・・ベース接地増
幅用トランジスタ、３３．３６・・・・・・カレントミ
ラー対、３４．３５・・・・・・比較器用トランジスタ
、３８・・・・・・基準電圧作成用トランジスタ、３９
・・・・・・ＡＮＤゲート、４０・・・・・・Ｘ−０Ｒ
ゲート。

Claims (1)

【特許請求の範囲】
1. 信号入力が４段階に離散的に変化する４値加算回路にお
   いて、２個の独立した電流入力端子と、前記電流入力端
   子から流入する入力電流を加算し且つ加算された電流値
   と一対一に対応する反転電流を生ずるカレントミラー対
   と、前記加算された電流値によって制御される可変直流
   バイアス回路と、前記入力電流に無関係に一定電圧を発
   生させる固定直流バイアス回路と、前記各々の直流バイ
   アス回路にベースがそれぞれ接続され且つ比較器を形成
   する差動トランジスタ対と、前記差動トランジスタ対の
   エミッタに接続され且つ前記カレントミラー対の電流値
   に一対−に対応する電流を発生する電流源と、前記比較
   器を形成する差動トランジスタ対の反転に同期して繰り
   上りを電流として外部に出力する手段と、下位の桁の演
   算結果を電流として出力する手段とを有し、前記二組の
   直流バイアス回路は入力電流の和を４進法で定めた繰り
   上りを生じさせる数値に相当する電流値に前記比較器を
   形成する差動トランジスタ対のしきい値が一致するよう
   に設定したことを特徴とする４値加算回路。