JPH0373486A

JPH0373486A - 入力通路と出力通路との間のセルをスイッチングする装置及び方法

Info

Publication number: JPH0373486A
Application number: JP2155004A
Authority: JP
Inventors: Jean Picandet; ジャン　ピカンド
Original assignee: JS Telecom
Current assignee: JS Telecom
Priority date: 1989-06-13
Filing date: 1990-06-13
Publication date: 1991-03-28
Also published as: FR2648298B1; FR2648298A1; EP0403361A1; CA2018822A1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】発明の背景（１）　　産業上の利用分野本発明は、非同期時間スイッチングを応用したセル　ス
イッチングに関するものである。

非同期時間スイッチングにおいては、データは、セルと
称する一定長さのパケットの形で伝達される。

セルは、どのような順序でも、接続された高いデータ率
の通路に沿ってセル・スイッチング節に運ばれる。各節
には、セルを節に運ぶ多数の−入力通路と、これらのセ
ルをスイッチング節から他の節へ、またはそれらが送ら
れるときの局所到着点に運ぶ出力通路がある。

入力通路と、節に接続された出力通路との間の通信リン
クの組立は、使用者に接続された入力通路に沿う信号セ
ルの送信で始まる。

セルは、その通路が取付けられている通信システムによ
り認められ、その通信に対する−入力通路と出力通路と
の間の永久リンクを確立する発令テ−フ゛ルを新しくす
る役目をする。

さらに、システムは、問題となっている通信に対する各
入力セルに、永久−入力実効回路６Ｉ　ＩＥ器ＩＣＶＩ
を、各出力セルに、永久出力実効回路確認器ＯＶＣＩを
帰属させている。

従って各セルは、これに（ｌ属させられた実効回路の番
号を含むヘッダを持っている。

−入力通路に対するＩＶＣＩ確認器出力通路に対する０ＶＣＩｌ１１１認２Ｌ発令は、対応
する出力セルに加入させられるべき新しい出力実効回路
確認器（ＯＶＣりと一緒に使用されるように出力回路を
指示する発令テーブノ闘こより、各−入力通路の実効回
路確認器（ＩνＣ１）を分析した後に実行される。

（２）従来技術公知のセル・スイッチング　システムは、ＦＩＦＯ（ｆ
ｉｒｓｔ−４ｎ　ｆｉｒｓｔ−ｏｕｔ）の形のキュー制
御回路を有している。これらのＦＩＦＯは、−入力通路
と出力通路との両方に沿って配置され、セル　スイッチ
ング装置が、順次に、各−入力セルを適当な出力通路に
処理することを可能にしている。

一般に、セル　スイッチング装置は、−度に１つのバイ
ト、または群としてバイトを各セルに運ぶ並列バスであ
る。しかしながら、バスの寸法は、運ばれるべきデータ
の量が多いと、禁止的になる。

他の公知のスイッチング　システムは、特許Ｆ　Ｒ−Ａ
−２５３８９７６に記載されている。この場合に、セル
　スイッチング装置は、それぞれ−入力および出力通路
に到着する交差結合に対する２つのシステムの間に置か
れた中間格納メモリを有している。格納メモリは、最後
に固定されたま＼でいるべきパケットの長さに適合させ
られる。僅かの入力と出力とだけを持つスイッチング　
システトにおいては、このメモリは、可成りの固定され
た限定成分を構成する。

上記のスイッチング　システムの他の１つの共通な欠点
は、それらが、データ分配にたやすく適合できないこと
にある。分配は、１つの−入力通路から発生した１つの
単一セルから対応する出力通路へ、多数のセルが作られ
るという処理である。

バスを基底とするスイッチング　システムにおいては、
分配により関係させる出力通路の数だけの伝達をバスに
より行う必要があり、そのため番こバスの使用は効率が
悪い。

特許Ｆ　Ｒ−Ａ−２５３８９７６に示されている中間格
納システムにおいては、へンダの変形が中間格納の前に
行われる。従って、分離されたヘッダによる分配に対す
る可能性は明らかでない。

特許Ｆ　Ｒ−２６０６５６７は、特許Ｆ　Ｒ−２５３８
９７６のヘッダに基き、また低いデータ率で多数の出力
通路へ−入力通路から来る分配通信量に対する付加装置
を設けられたスイッチング　システムを示してはいるが
、その成果は、さらに複雑な構造と、通常の分配に反し
て非多重化を使用するデータ率の減少という犠牲におい
て達成されている。

最後に、空間−時間マトリクスを使用するスイッチング
　システムは公知であり、これにより入力通路を出力通
路に混ぜ合わせることが達成される。しかしながら、そ
のようなシステムは、マトリクスの各節において待ちリ
ストを制御するためにＦＩＦＯを使用している。後者が
大きくなると直に、ＦＩＦＯ回路の数は禁示的になる。

発明の概要本発明の１つの目的は、公知のシステムに比較して経済
的な設備で、待ちキューの制御が達成され、信頼度の大
きいセル　スイッチング方法と装置とを提供することで
ある。

本発明の他の１つの目的は、簡単なやり方で分配機能を
行うセル　スイッチング方法と装置とを提供することで
ある。

これらの目的には、本発明によれば、入力通路と出力通
路とに相当する水平接続と、直立接続とを持つ接続マト
リクスにより、入力通路と出力通路との間のセルをスイ
ッチングする方法により達成され、この場合に、入力通
路に到着する各入力セルが検出され、検出されている前
記セルに応じて、前記セルは、前記入力通路が接続され
ている入力回路のメモリに記録され、前記入力セルが伝
達されるべき各出力通路は、予め記録されたデータによ
り定められる。各セルが少なくとも１つの出力通路に伝
達される入力セルの伝達のために選択されるべき前記マ
トリクスの水平リンクと、直立リンクとの占をに対する
保留は、伝達期間の定められた数の各１つに対して、占
有テーブルに記録されるが、前記水平および直立リンク
の各々は各伝達期間の間に１回だけ選択可能であり：新
しい各−入力セルに対しては：前記−入力セルの伝達を
保証するために選択されるべき前記水平リンクおよび各
直立リンクが前記占有テーブル内で自由である伝達期間
が選択され、前記リンクの前記占有が、選択された伝達
期間に対して前記占有テーブルにマークされ、新しい入
力セルの伝達を起させる時間変位が定められ：各所しい
伝達期間におい°Ｃは：前記占有テーブルが変位させら
れ、前記の新しい期間の間占有が保留されていた選択さ
れた水平および直立リンクがあり、伝達がその期間の間
に行われるべきそれらのセルは、前記入力回路メモリか
ら読取られ、セルの読取りは、前記セルに対して定めら
れた前記時間変位に相当する量により、前記セルの記録
に関して遅延させられる。

−入力実効回路指示器の形のヘッダを持つ各入力セルに
対しては、相当する出力実効回路指示器があるが、この
指示器は、入力実効回路指示器と、入力セルが発生した
入力ｉｌ路とにより判定されたアドレスにおけるメモリ
から読取られ、読取りは、−入力セルが格納される瞬間
に相対的に、定められた時間変位に相当する雪だけ遅延
させられ、読まれた出力実効回路指示器は、その出力端
におけるセル　ヘッダとして置かれる。

本発明の１つの特徴は、定められた数の伝達期間に亘っ
て、セルの伝達、すなわち、スイッチングを行うために
選ばれることを必要とする接続マトリクス　リンクの占
有状態に対する占有テーブルの使用である。各折しいセ
ルに対して、占有テーブルは、セルを伝達するために必
要とされるマトリクスの水平および直立リンクが自由で
ある伝達期間、なるべくは最も先きの期間を選択する手
段を与える。水平リンクは、セルが到着した入力回路に
相当するリンクであり、直立リンクは、接続テーブルに
帰属し、またセルがスイッチされるか、分配される出力
通路に相当する。これらのリンクは、そのとき、問題と
なっている伝達期間の間保留され、セルの検出と、セル
が伝達される期間との間の時間変位を判定される。到着
した入力回路のメモリに格納されているセルを適当な時
に読取ることと、そのセルの伝達に対して必要とされる
接続マトリクスの水平および直立リンクを、適当な時に
選択することとに使用されるのは、この変位値である。

有利なことには、優先権を持つセルが検出されると、セ
ルを１つまたは多数の出力通路へ伝達するために必要と
される水平および直立リンクは、来るべき第１の伝達期
間の間選択され、占有テーブルにおける時間変位は、そ
の期間の間、禁止される。

本発明は、第１の優先権レベルを持つ第１のセルと、第
１より低い第２の優先権レベルを持つセルとのスイッチ
ングに利用されることができ、すなわち、第１のセルは
同期チャンネルを運ぶが、第２のセルは非同期チャンネ
ルを運び、両セルは共通のフレーム中に運搬される。

上述の場合には、２つの占有テーブルが設けられる。第
１のセルに対するものと、第２のセルに対するものとで
ある。占有テーブルは、−入力セルの型の機能として装
荷される。しかしながら、第２の占有テーブルの変位は
、第１のテーブルが空であるときには、すべて禁止され
る。

本発明は、上述の方法を施行するための装置にも関係し
ている。

実施例動作原理第１図は、本発明によるセル　スイッチングシステムの
動作原理を示すダイヤグラムである。

スイッチされるべきセルは、入力リンク１１゜１２、・
・・１ｉ、・・・Ｉｎにより装置に運ばれる。装置は、
新しいヘッダを出力通路中の発令に相当するこれらのセ
ルに置いた後に、これらのセルの各々を１つまたは幾つ
かの出力リンクＣ１ｌ。

０２、・・・Ｏｊ・・・Ｏｐの方に通じさせる。

各入力リンクＩ　１．　＋　２．・・・＋Ｉｌ＋・・・
Ｉｎから発生するセルは、−時的に、入力回路ＩＣＩ、
ｌＣ２，・−−、ＩＣｉ、＝　・−ＩＣｎのメモリの中
に格納され、各入力セルの入力実効回路ヘッダ（Ｉ　Ｖ
ＣＩ）は、セルが到着すると直に、制御ユニットＣＵに
伝達される。

各入力回路ＩＣＩ、ＩＣ２、・・・、Ｉｃｉ・・・、Ｉ
Ｃｎの出力端は、空間・時間接続マトリクスＳ／Ｔの対
応する水平リンクＨ１，Ｈ２゜・・・、Ｈｉ、　　・・
・、Ｈｎに接続する。このマトリクスの直立リンクＶｌ
、Ｖ２．・・・、ｖｊ。

・・・Ｖｐは、それぞれＦＩＦＯＯ形のキュー回路を含
む対応する出力回路ｏｃｔ、ｏｃ２．・・・ＱＣｊ、　
　・・・、ＯＣｐに接続されている。これらのＦＩＦＯ
回路は、Ｓ／Ｔマトリクスと、出力通路０１．０２．　
　・・・、Ｏｊ、　　・・・Ｏｐとの間のセルの伝達速
度に適合させることを可能にする。

入力回路メモリから来るセルは、水平リンクを越えてＳ
／Ｔマトリクスに伝達され、相当する直立リンクを水平
リンクに接続することにより、１つまたは幾つかの出力
回路に伝達される。

出力通路を越える伝達速度は、−入力通路を越える伝達
速度と異なっていてもよい。

各出力セルの実効回路のＯＶＣＩヘッダは、セルが対応
する出力回路のＦＩＦＯ回路に入る前に、制御ユニット
ＣＵにより置かれる。

Ｓ／Ｔマトリクスを制御し、出力セル　ヘッダとして置
くためのＯＶＣＩを判定するには、制御ユニットＣＵは
、信号データを、−入力および出力通路を越えて接続さ
れている外界と交換する。

信号データは、−入力および出力通路により運ばれる信
号セルによりデータされてもよい。

入力信号セルは、それらのヘッダにより検出され、制御
ユニットＣＵには接続されているが、どの出力通路にも
接続されていない特定の出力回路ＯＣＯに１ｆｉｌして
いるＳ／Ｔマトリクスの特定な直立リンクｖＯにより、
制御ユニットＣＵに伝達される。制御エニン１−ＣＵは
、−入力通路に接続されていない特定の入力回路ＩＣＯ
を使用し、Ｓ／Ｔマトリクスの特定の水平リンクＨＯヘ
アセスを与えることにより、出力通路を越えて信号セル
を送ることができる。

受信された信号データは、発令テーブルを新しくするた
めに使われ、特に、各入力セルに対して、それらデータ
が通される出力回路を供給することを可能にする。

スイノチング　システムは、若し最大伝達時間′ｒの間
に、すべての入力回路と、すべての出力路とにより、同
時にＳ／Ｔマトリクスにアクセスを与えることを可能に
するなら、阻止を生しないであろうが、この最大伝達時
間は、入力および出力通路を越えてセルが送られる間の
最大時間として定義され°ζいる。換言すれば、時間期
間Ｔに亘って、Ｓ／Ｔマトリクスは（ｎ＋ｐ−１）アク
セスを与えねばならない。

しかしながら、キュー制御回路の存在は、Ｔより少ない
時間、すなわちＴ／２とＴとの間の時間期間において、
どの入力回路のメモリから、どの出力回路のＦｌ、ＦＯ
へも、マトリクスを通って１つのセルの伝達を行うこと
を可能にする。伝達速度は、このようにして、−入力お
よび出力通路を越える伝達速度を２倍までにすることが
できる。

伝達中のセルは、相互同期して伝達される。

各入力セルに対して、制御ユニットＣＩＪは、使用する
べきＳ／Ｔマトリクスの水平リンクおよび直立リンクを
定めて、どんな場合にも簡単な伝達または分配を得られ
ようにする。この目的で、各時間期間ｔに対して、制御
ユニットは、Ｓ／Ｔマトリクスの水平および直立リンク
に対する占有テーブルを新しくする。伝達に対する請求
が、１つの水平リンクと、１つまたは幾つかの直立リン
クとを要求するなら、制御ユニットは、要求されたリン
クが同時に自由である第１の期間ｔを追求し、問題とな
っている期間の間、他のどの請求へのこれらのリンクの
使用を禁止するように相当する占有を保留する。

伝達を持つセルは、入力メモリ中に格納されたま＼でい
る。

回路は、優先権を持つセルの遅延のない伝達を可能にす
る。優先権を持つセルが入力通路からシステムに着くと
、それは制御ユニソトＣＵにより認識されるが、この制
御ユニットは、従って、第１の期間にアクセスが来るこ
とを可能にする。優先権を持たないセルの伝達は、その
とき、時間ｔの間、　−まとめに”遅らされる。

優先権の２つのレベルを制ｉｌｌするためのこの装置は
、時間保持データの分配のための最小伝達時間を必要と
するデータを持つセルを運ぶように意図されている。

次に上述の原理によって動作するスイッチングシステム
の特定の例を述べろ。

第１の実施例一般ブロノク図（第２図）次の例においては、入力通路の数は１５に選ばれ、また
出力通路にも同様に選ばれている（Ω−ｐ＝１５）。

スイッチング　システムは、期間ｔのクロック信号と、
期間がｔの約数（ｔ／２′″、　Ｎは異なる整数値）で
ある信号を供給する時間ベースＴＢで同期して動作する
ようにされている。

Ｓ／］゛マトリクスの水平リンクＨＯＩ−１１゜・・、
Ｈｉ、　　・・・、Ｈｌ、と、直立リンク■０゜Ｖｌ、
・・・、ＶＪ、　　・・・＋ＶＩ５との間の接続節は、
ゲー）Ｇ　ｉ／ｊ（ＧＯｌｏ、−Ｇ　１５／１５）によ
り作られる。水平リンクＨｉから直立リンクｖｊへのセ
ルの通路は、ケートＧｉ／ｊを、デコーダ回路ＩＣ３Ｅ
Ｌから来る水平選択信号と、デコーダ０ＣＳＥＬから来
る直立接続信号との組合わされた制御により、時間りに
亘って可能にすることにより作られる。可能にされるべ
き接続節に関する情報は、入力回路番号または出力回路
番号に関するデータを伝達するバス５ＥＬ−Ｂｕｓと、
Ｉｃ５ＥＬデコーダまたは０Ｃ３ＥＬデコーダを可能に
するための２進データが伝達されるＩＣｌｏＣ選択ワイ
ヤとを経て、制御ユニットＣｔＪにより、デコーダ回路
Ｉ　Ｃ５ＥＬおよびＯＣＳ　Ｅ　ｌ−に供給される。

制御ユニットＣＵは、指令プロセッサＰＲＯＣを有する
が、プロセッサのバスＰＲＯ−ＢＵＳは特定の−入力、
および出力回路１０ＣおよびＱＣＯに接続されている。

このようにして、指令プロセッサは、ＯＣＤのリンクと
、ハスＰＲＯＣ−Ｂｕｓとを経て−入力通路から来る信
号セルを受ける。セルは、入力通路と出力通路との間を
確立する接続を決定する役目をする。信号セルは、ＰＲ
Ｏ−Ｂ　１．Ｊ　Ｓ、ハスを経て指令プロセッサ、回路
ＩＣ０１および水平リンクＨＯにより出力通路へ伝達さ
れる。

受信された信号セルは、指令プロセッサＰＲＯＣにより
使用されて、発令テーブルを新しくする。プロセッサは
、ＰＲＯ（、−Ｂｕｓに接続されたｌＪＡＭ型メモツメ
モリしていて、次のものを有している。

各入力セルに対して、それらが通じさせられる出力回路
を供給する接続テーブルＣＸ−ＴＡＢ、接続テーブルＣ
Ｘ−ＴＡＢの各位置に向合って置かれて、優先権、の下
に通過させられるべきセルに相当するビットを有する擾
先権テーブルＰＲＩＯ−ＴＡＢ。

−入力セルが通じさせられるべき出力回路に対する出力
実効回路１認器○ＶＣＩ、若し分配の場合のようなとき
には幾つかのｏｃｖ　ｉを供給する出力実効回路確認テ
ーブル０ＶＣＩ−ＴＡＢ、若しＯＶＣ＋が幾つかあると
きは、同しＩＶＣＩに相当するＯＶＣＩは０ＶＣＩ　−
ＴＡＢテ・−ブ／Ｌ／（７）連続する位置に格納される
（本例においては１つの＋ｖｃｙ当りに１５０ＶＣ＋ま
であ、ツテもよイ）。

−０ＶＣＩ−ＴＡＢテーブルに関連して、各ＯＶＣＩに
相当する出力回路番号を供給する選択テーブル５ＥＬ−
ＴＡＢ。

−同じＩＶＣＩに相当する最後のＯＶＣｌの格納部分を
伴うＯＶＣＩ　−ＴＡＢテーブルにおける位置を指示す
るためのポインタ　テーブルＩＣＴＡＢ。

カウンタＩ　Ｃ−ＣＲとして示されているモジュロ１６
カウンタは、時間ベースＴＢから時間期間ｔ／ｌ　６を
持つ信号を受ける。カウンタＩＣ／ＣＲは、このように
して、期間を毎にＯから１５へ増加する。

カウンタＩ　Ｃ−ＣＲの出力は、入力回路ＩＣｌ−ＩＣ
１５において、有効なセルの到着を検出するための捜査
回路ＩＣ３ＣＡＮを駆動する。検出されている有効セル
に応動し、走査回路ＩＣ３ＣＡＮは、関係させられた入
力回路の番号を示すカウンタ値が、並列バスＢｕｓ−Ｎ
’　　ＩＣを経て回路ＩＣＮ’−ＦＩＦＯに記憶される
ように命令する。同時に、関係する入力回路は、並列バ
スＩ　ＶＣＩ−Ｂｕｓを越えて、検出された実効入力セ
ルに相当して、実効回！Ｒ確認器ｒｖｃｒを供給する。

、ＪＩＶＣＩ値は、ＦＩＦＯ型の回路１ｖｃｉＦｉ　Ｆ
　Ｏに格納され、またカウンタＣＲ−Ｉ　Ｃの値に関連
させられて、テーブルＣＸ−ＴＡＢとＰＲＩＯ−ＴＡＢ
に対するポインタを与えるやこれら２つのテーブルは、
それぞれ、−入力セルに通しさせることを必要とする出
力回路の番号、およびこの指令の優先権に関するデータ
を与える。

既に説明したように、テーブルＣＸ−ＴＡＢとＰＲＩＯ
−ＴＡＢとを新しくすることは、予め受信された信号セ
ルにより運ばれるデータに基いて、予め行われる。ＩＶ
ＣＩにより第１認されているこれらの信号セルは、自動
的に、それらが受信された入力回路には関係なく、リン
ク■Ｏを経てＯＣＯ回路に通じさせられるが、接続テー
ブルＣＸ−ＴＡＢはその作用のための予めプログラム化
されている。これらの信号データは、ＰＲＯＣＢＵＳバ
スを経て、指令プロセッサＰＲＯＣにより受信される。

指令プロセッサＰＲＯＣは、同じＰＲＯＣ−ＢＵＳを使
用して、ＣＸ−ＴＡＢおよびＰＲＩＯ−ＴＡＢテーブル
、従ってテーブルＯＶＣＩ−ＴＡＢ、、５ＥＬ−ＴＡＢ
およびＩＣＴＡＢを負荷する。

出力回路番号と優先権とに関するデータは、テーブルＣ
Ｘ−ＴＡＢとＰＲＩＯ−ＴＡＢから、実効−入力セルを
受信することに応じ、またこのセルのＩＶＣＩの機能お
よび受信された入力回路の番号として読まれる。これら
のデータは、そのとき、占有および優先権テーブルＯＣ
ＣおよびＰＲＩＯＴＡＢに並列に伝達される。出力回路
は、特にＩＣ−ＢＵＳバスから得られる入力信号回路番
号に基いて、またＳ／Ｔマトリクス節の優先権と占有と
の状態の関数として、Ｓ／Ｔマトリクスを使用する所望
の出力回路へセルが伝達され得る時間期間ｔを示す変位
信号を作る。

若しＰＲＩＯ信号がＰＲＩＯ−ＴＡＢテーブルにあれば
、第１の時間間＠１は、優先権を持つセルを伝達するた
めにささげられねばならない。

若し、ＰＲＩＯ信号がなければ、変位データは、遂行さ
れるように残っている接続に対するＳ／Ｔマトリクス　
リンクの占有状態を見て伝達が行われる前に、期間ｔの
数に相当して、テーブルＯＣＣ＆ＰＲ１Ｏ−ＴＡＢによ
り作られる。優先権データＰＲＩＯまたは５ＨＩＦＴデ
ータは、１”　ｌ　Ｆ　Ｏ型口路ＳＨＩ　ＦＴ−Ｆ　Ｉ
　ＦＯに格納される。実際に、ＰＲＩＯデータは、零Ｓ
ＨＩ　ＦＴデータに相当する。

最後に、走査回路ＩＣ−３ＣＡＮにより示されている入
力回路は、並列バスＷＰ−Ｂｕｓを越えて、入力回路メ
モリにおける問題となっている−入力セルのデータ　フ
ィールドを格納するためのポ・インク値を利用する。こ
の値は、ＦＩＦＯ型回路ＷＰ−Ｆ１０）ｉ’０に格納さ
れている。

回路のグループ、ＩＣＮ”−ＦＩＦＯ［ＣＶＩ−ＦＩＦＯ，ＷＰ−ＦＩＦＯおよびＳＨＩ　Ｆ
Ｔ−Ｆ　Ｉ　ＦＯは、時間期間ｔに相当する−入力セル
に関するすべてのデータを含んでいる。

３つの回路は、テーブルＳ　Ｅ　Ｌ−ＴＡ　Ｂと’ｒ　
ｃＴＡＢとの組合せになって、デコーダＩＣ−ＳＥＬと
０（、−５ＥＬへ伝達される選択データを与え、また可
能にされるべきＳ／Ｔマトリクス節を確認するように動
作する。

前記の例においては、伝達期間（の間に、Ｓ／Ｔマトリ
クスの各水平リンクと、各直立リンクとは、■回だけ使
用することができ、デコーダは、このようにして、その
期間毎の間に最も多くて１６の選択信号を利用するとい
うことが注目されるであろう、従って、１つの期間ｔに
亘って、並列バス５ＥＬ−Ｂｕｓを越えて順次に伝達さ
れる最大３２項目の選択データがある。これらの選択デ
ータは、可能にされるべきＳ／Ｔマトリクスの水平また
は直立リンクの２進番号を含んでいる。

付加的選択ワイヤＩＣ／ＱＣは、ＩＣ／ＱＣワイヤによ
り運ばれた２進データが１または０であるかに依存して
、デコーダ＋　（、−３ＥＬまたは０Ｃ５ＥＬを可能に
することができる。

さらに、時間期間ｔの３２回を越えては、伝達の不可能
によるセルを損失する可能性は極めて少ないと准定され
る。時間ｔの３２の連続する期間の間のセル　スイッチ
ング動作に亘る監視能力を保持するためには、従って、
これらの３２期間に亘って、５ＥＬ−ＢｕｓおよびＩＣ
ｌｏＣを越えて伝達されるべき選択データを格納するこ
とが必要であろう。

この目的で、選択メモリＳ　Ｅ　Ｌ−ＭＥＭが設けられ
て、その中には、これから来る３２回の期間ｔの間にデ
コーダ［Ｃ−３ＥＬおよびＱＣ−５ＥＬにより確立する
１０２４の可能な接続に相当して３２Ｘ３２＝１０２４
項の選択データが伝達されるように格納され、また相当
するメモリＩＣ−ＭＥＭが設けられ、その中に同じ時間
期間に亘ってＩＣｌｏＣ選択データの連続した値が格納
される。

２つのメモリＳＥＬ−ＭＥＭとＩＣ−ＭＥＭとは、同時
にアドレスされ、読取られ、書込まれるが、１０２４の
場所を持っているメモリＯＶＣＩ／ＲＰ−ＭＥＭもアド
レスされる。後者は、並列バスＯＶＣｒ／ＲＬ−ＢＵＳ
を越えて連続する情報を作り、次のことを示している。

−選択データＩＣ１０Ｃが１であれば、読取られたポイ
ンタの（第１！ＲＰは、伝達されるべきセルからのデー
タの第１の項目のアドレスを有する。デコーダＩＣ−Ｆ
ＢＬにより示された入力回路のメモリに供給しようとさ
れている。

一選択データＩＣ／ＱＣが０であれば、出力実効回路確
認器ＯＶＣＩは、デコーダＯＣ−Ｓ　Ｅ　Ｌにより示さ
れる出力回路に伝達されるセルに対するヘッダとして適
合する。

メモリのグループＳＥＬ−ＭＥＭ、ＩＣ−ＭＥＭおよび
ＯＶＣＩ／ＲＰ−ＭＥＭは、ＲＡＭ回路ニより形成され
ている。メモリからの読取りは、時間ベースＴＢからの
時間期間ｔ／３２の信号を受（３するカウンタＳ　Ｅ　
Ｌ−ＣＲの増加に従って順次に行われ、アダー・ＡＤＤ
を経てこれらのメモリのアドレス入力端に接続される。

アダーは、カウンタ５ＥＬ−ＣＲの出力端に接続された
第１の入力端と、時間ベースＴＢにより供給される期間
ｔ／６４を持つ方形波信号Ｒ／　Ｗを受信するゲートＧ
−Ｒ／Ｗを経てＳＨＩ　ＦＴ−Ｆ　Ｉ　ＦＯ回路の出力
端に接続された第２の入力端とを持っている。

メモリＳＥ１．．−ＭＥＭ、ＩＣ−ＭＥＭおよびＯＶＣ
Ｉ／ＲＰ−ＭＥＭからの読取りは、ゲートＧ−Ｒ／Ｗが
可能されている期間の間に行われて、カウンタＳ　Ｉ’
、　Ｌ−・ＣＲの値は、変形されることなくメモリの全
グループに与えられる。

メモリＳＥＬ−ＭＥＭ、ｉＣ−ＭＥＭおよびＯＶＣ１／
ＲＰ−ＭＥＭは、テーブルＳ　Ｅ　Ｌ　−Ｔ　Ａ　Ｂ、
Ｉ　Ｃ−ＴＡＢおよびＯＶＣＩ　−ＴＡＢから来るデー
タを受けるが、それらの負荷は信号データに基いて指令
プロセッサＰＲＯＣにより、先行の動作により行われる
。これらのテーブルは、時間ベース回路ＴＢからの時間
期間ｔ／３２の信号を受けるカウンタＴＡＢ−ＣＲの内
容によって同時にアドレスされる。

初めに、期間ｔの始動時には、カウンタＴＡＢＣＲは、
ＦＩＦＯ回路１ｃＮ’−１”ＴＰＯと＋ＶＣ［−ＦＩＦ
Ｏとからの１対の値ｒｃＮ’とＩＶＣｒとを負荷されて
いる。これらの値の組合せは、テーブルＯＶＣＩ−ＴＡ
Ｂ、Ｉ　Ｃ−ＴＡＢおよびＳＥＩ、−ＴＡＢに対するポ
インタを与える。

テーブルＳ　Ｅ　Ｌ　−Ｔ　Ａ　Ｂおよび０ＯＣＩ−Ｔ
ＡＢからの読取られた値は、問題となっている入力回路
により受信されたセルが伝達されるべき出力回路を確認
するＱＣ−３ＥＬデコーダに対するｉ！択データを含み
、さらに相当する出力実効回路に対する確認器ＯＶＣＩ
を有している。これら２つの値は、メモリＳ　Ｅ　Ｌ−
ＭＥＭおよびＯＶＣＩ／ＲＰ−ＭＥＭの入力端において
、テーブルｌ　Ｃ。

’Ｔ　Ａ　Ｂから来る２進データにより制御されるマル
チプレクサＳＢＭ−ＭＵＬおよびＯＶＣ■／ＲＰ−ＭＵ
Ｌを経て供給される。メモリＳ　Ｅ　Ｌ　−ＭＥＭとＯ
ＶＣＴ／ＲＰ−ＭＥＭとは、カウンタＳ　Ｅ　ＬＣＲの
値に相当するアドレスに対して読取り可能にされ、アダ
ーＡＤＤを通って５ＨＩＦＴＦ　Ｉ　Ｆ　Ｏから読取ら
れる値により増加されられ、ゲートＧ−Ｒ／ＷはＲ／Ｗ
信号により可能にされる。

メモリＯＶＣＩ／ＲＰ−ＭＥＭとＳ　Ｅ　Ｌ　−ＭＩｉ
Ｍとの負荷は、このようにして、カウンタ５ＥＬＣＲに
よりセットされた位置と相対的に、アドレス内のある変
位を以て行われる。これらのメモリに丁度記録されてい
るデータは、従って、時間期間ｔの数に等価な時間間隔
が、Ｓ　ＨＩ　Ｆ　Ｔ　−Ｆ　Ｉ　Ｆ　０回路に含まれ
ていた値に等しくなる前には、読取られない。各時間間
隔Ｌ／’３２の間は１、メモリＯＶＣＩ／ＲＰ−ＭＥＭ
とＳＥＬ−ＭＢＭとは、各対応する間隔ｔ／６４の間の
値１および０を順次に取る信号Ｒ／Ｗへ順次に書込まれ
、またその信号から順次に読取られる。

メモリＳＥＭ−ＭＥＭおよび０ＣＶＩ／ＲＰＭＩＥＭに
格納された後に、新しい値は、テーブル５ＥＬ−ＴＡＢ
、ＩＣ−ＴＡＢおよびＯＣＶ　Ｔ　−ＴＡＢから読取ら
れる。カウンタＴＡＢ−ＣＲは、ｌ単位だけ増加させら
れて、次の位置を選択するようになる。

テーブルＣＥ−ＴＡＢから読取られた２進値が、順番の
終りを示さない限り、すなわち問題となっている−入力
セルか少なくとも１つの他の出力回路に分配されている
限り、デコーダＩ　Ｃ／Ｓ　Ｅ　ＬとＯＶＣ［確認器と
に対する新しい選択データ値の対１（、読取られて、メ
モリＳＥＬ−ＭＥＭとＯＶＣＩ／Ｒ１”ＭＥＭの中に負
荷される。出力回路の数が上記の例において１５に等し
くなると、この１噴序は最大１４回再生される。

同じ入力セルに相当する最後の値の対ＱＣ／ＳＥＬおよ
びＯＶＣＩが引出されると１．テーブル５ＥＬ−ＴＡＢ
およびＣＶＣＩ　−ＴＡＢにおける次に続く位置が空に
なる。これに反して、次の位置において、テーブルＣＥ
−ＴＡＢは、順序の終端を示す２進素子を含んでいる。

この２進素子値の負荷は、マルチプレクサＳＥＬ−ＭＵ
Ｘの出力端の回路１ｃＮ’　−Ｆ　ＩＦＯ（テーブル５
ＥＬ］’　Ａ　Ｂから出力端の代わりに）に切換え、マ
ルチプレクサＯＶＣＩ／ＲＰ−ＭＬＩＸ（１り出力端を
回路ＷＰ−ＦＩＦＯ（テーブルＯＶＣｆ　−ＴＡＢの出
力端の代わりに）に切換える。

テーブルＩＣ−ＴＡＢにおけるｌ１ｆｉ序の終端を示ず
２進データ素子の存在は、回路Ｉ　ＣＮ’　−ＦＩＦＯ
１ＩＶＣ！−ＦＩＦＯおよび５ＨＩＦ’１ＦＩＦＯから
の読取りと、カウンタＴＡＢ−ＣＲの新しい負荷とを生
し、させる、このようにして、ＳＥＬ−ＭＥＭによりア
ドレスされた位置は、回路ＩＣＮ’ＦｉＦＯから発生す
る入力回路番号を受け、Ｉ　Ｖ　ＣＩ　／　ＲＰ　−Ｍ
　Ｅ　Ｍによりアドレスされた位置は、入力回路内の入
力セルのデータ　フィールドの始動を記録する役をした
Ｗｌ”−ＦＩＦＯからポインタ値を受けて、この値はポ
インタＲＰを読取るために再使用される。相互関係にお
いて、Ｉｃ−ＴＡＢからの２進データ素子は、メモリ１
（、−ＭＥＭに記録される。このメモリは、メモリＯＣ
Ｖ　１／ＲＰ−ＭＥＭとＳＥＬ−ＭＥＭと同様のやり方
で読取り、および書込みのためにアドレスされる。従っ
て、デコーダ！　Ｃ−５ＥＬは、各順序の終端において
、すなわち問題となっている−入力セルが、所望される
出力回路の連続する各回路に伝達された後に、選択され
るだけである。

このようにして、スイッチング　システムは、−入力セ
ルの分配に特に適合させられる。

回路ＳＨＩ　ＦＴ−Ｆ　Ｔ　ＦＯから読取られたデータ
が、優先権信号（シフトＯ〉である場合には、カウンタ
５ＥＬ−ＣＲおよび、メモリＯＶＣＩＭＥＭ、ｉｃ−Ｍ
ＥＭおよびＳＥＬ−ＭＥＭの動作は、時間期間ｔを通じ
て阻止される。テーブルＯＶＣＩ−ＴＡＢ、ｌ　Ｃ−Ｔ
ＡＢおよび５ＥＬＴＡＢは、そのとき、直接に０ＶＣＩ
／ＲＰＢＵＳバス、ＱＣ／ＩＣワイヤ、および５ＥＬＢ
［ＪＳバスへ、ＰＲＩＯ信号により可能とされた対応す
４Ｌ／ジスタ０ｃＶＩ／ＲＩ”ＲＥＧ、ＩＣ／ＱＣ−Ｒ
ＥＧおよび５ＥＬ−ＲＥＧを通って出力される。

若し２つ以上の優先権レベルを持つことを要求されるな
ら、各付加的優先権レベルに対して、次の素子を含む確
認チェーンを作ることが必要である。すなわちｏｃｃお
よびＰＲＩＯＴＡＢテーブル、５ＨＩＦ’１−ＦＩＦＯ
Ｉ路５ＣＬ−ＣＲカウンタ、ΔＤＤカウンタ、およびメ
モリＯＣＶ　Ｉ／ＲＩ”−ＭＥＭ、Ｉ（、−ＭＥＬおよ
びＳＩＥＬ−ＭＥｌｉ。

最高優先権を持つチェーンは、その内容が消費されるま
で、他のチェーンの動作を阻止し、それから次の最低優
先権レベルが可能にされる、等である。

第２図のス□ｆ−／チング　システムに使用される幾つ
かの回路の詳細な説明を以下に行う。

入力回路（第３図）唯１つの入力回路ＩＣを説明するが、他のものは同じ構
造を持っている。入力通路１ｉは、公知のやり方で次の
機能を行うプロセス回路ＰＣｉに通している。

クロック信号を引出すことにより受信された信号の復調
は、プロセス回路ＰＣｉのす−ζての機能を同期化する
。

空のセルを無くすことにより、入力セルを制御し、チエ
ツクする。

入力セルの内容を、並列バス［１−Ｂｕｓを越えて、連
続するバイトをスイフチングしてバイト内にセットする
。

さらにプロセス回路ＰＣｉは、バス１−ＢＯ２に接続される並列レジスタ１ｉＣ［ｉの
中への、−入力セルに対するヘッダとして置かれた入力
実効回路確認器Ｉ　Ｍ　ＣＩの負荷を制御するための制
御信号ＩＶＣＩｆ−ＬＤ、および１ｔ−ＢＵＳに接続されて、データ書込み力リンクＷ　
ｉ　−ＣＲによりアドレスされた人カメモリＷ”ｔ−Ｍ
ＥＭ（７）中ヘノ、ＩＶＣＩｉパイトノ後の第１のデー
タ　フィールド　バイトの負荷を制御型するための指令
信号ＩＭｉ−ＬＤ：信号Ｉ　Ｍ　ｔＬ　Ｄの降下辺縁は
カウンタＷ　ｉ　−ＣＲを増加するために使用され、入
力セルの全データ　フィールドは、カウンタＷ＋　−Ｃ
Ｒの相当する増加を有するメモリＩｉ−ＭＥＭＯ中に一
度に１つのバイトが負荷される１、を作る。

メモリｌ１−ＭＦＦ、Ｍは、システムの全待ち容量に相
当して、３２の連続する時間期間に亘って１ｉリンクに
すべての有効入力セルを格納する能力のある２重アクセ
ス型メモリである。

信号！ＶＣ！１−ＬＤも、リンクＳ　ＣＡ　Ｎ　ｉ　’
ｗＺより走査回路！　（、−３ＣＡＮに接続されたレジ
スタＸ１−ＲＥＧをｌにセットし、書込みカウンタＷｉ
−ＣＲの内容を並列レジスタＷＰｉ−ＲＢＧに（云達す
る役をする。

連、続する各曲間ｔにおいて、走査回路１（、−３（、
”、、　Ａ　Ｎは、連続してＸｏ−ＲＥＧ、・・・、Ｘ
１ＲＥＧ、　　・・＋、Ｘ’５−ＲＰ、Ｇの出力を読取
る。

有功なセルの到着が、入力回路ＩＣｉ中のレジスタＸ　
１−ＲＥＧを１に行くようにさせると、ＸｉＲＦ、　Ｇ
の出力端５ＣＡＮｉは、走査回路からの第１の質問によ
りｔｔｍされる。そのとき走査回路は、レジスタＸ　１
−ＲＥＧを、選択信号ＲＥＸ　ｆＲＴＺにより０にセッ
トし、レジスタＩＶＣＩｉＲＵＧおよびＷＰｉ−ＲＥＧ
の内容を、それぞれバスＩＶＣＩ−ＢＵＳおよびＰＩ−
Ｂｕｓを越えて相当する回路ＩＶＣＩ−ＦＩＦＯおよび
ＰＩＦＩＦＯに伝達する。

そのとき、制御ユニットＣＵは、所望のデータを持ち、
相当するセルの発令を定める。

そのセルの伝達の時間間部の前の時間間隔ｔの間に、デ
コーダ回路１ｉ−３ＥＬは、ＩＣ１ＳＥＬワイヤを越え
て、レジスタ１ｉ−ＲＥＧに記憶されているビットを供
給する。このビ・ノ！・は、次の期間ｔの初めにレジス
タＨｉ−ＲＦ、Ｃｗ伝達される。すべてのこの期間を通
して、レジスタ１（＋　＝−ＲＥＧの出力端は可能にさ
れて、水平リンクＨｉに対する選択信号Ｈｉ　−ｓ　ｒ
＜　Ｌを作る７選択ビットＩＣ１−３ＥＬも、０ＶＣＩ
／ＲＰＢＵＳにより運ばれた読取りポインタＲＰｔの値
を、レジスタＲＰｉ−ＲＥＧに伝達する役をする。（直
ＲＰｉは上述の次の期間ｔの初めに読取りカウンタＲ１
−ＣＲに負荷される。そのときに、信号Ｈｉ−３ＥＬは
カウンタＲｔ−ＣＲを可能にするが、このカウンタは、
セルのデータ　フィ−ルドを含んでいるメモリＩｉ−Ｍ
ＥＭの始動アドレスにおいて伝達することを指示する。

そのときセルは、−度に１つのバイトを引出され、その
期間の間にメモリＩｉ−ＭＥＭに接続された水平リンク
Ｈｉに送られる。

同時に、伝達されているセルを受けるべき出力回路は、
ＶＣＩ−３ＥＬ、−＝　・、Ｖｉ−３ＥＬ・・・・、Ｖ
＋ｓ　　ＳＥＬの中の相当するワイヤを越えて、直立リ
ンク選択ビットを送る。二重入力端Ａ　Ｎ　Ｄゲート０
１１０．・　Ｈ−、Ｑｉ／　Ｊ＋　　”　　’Ｏｉ／＋
ｓは、第１の入力端において信号Ｈｉ　−５ＥＬを、ま
たそれらの入力端において、それぞれ信号Ｖ　Ｏ−Ｓ　
Ｅ　Ｌ〜Ｖ＋ｓ　　５ＥＩ−を受ける。

可能にされると、各ゲートＣ）ｉ／ｊは、相当するゲー
トＧ　ｉ　／　ｊが水平リンクＨｉを、相当する期間全
体を１ｆｆｉじで、直立リンク■ｊに切換える。

Ｉ　ｉ　−ＭＥＭに格納されている−入力セルのデータ
フィールドは、このようにして、−度に１バイトが可能
にされた出力回路に伝達される。

出力回路（第４図）出力回路ＯＣＩ、−−−、○Ｃｊ−・−、ＱＣ，ｓは同
じであるから、それらの１つＯＣｊだけを説明する。

デコーダＱＣ−ＳＥＬから来る選択ビット０Ｃｊ−３Ｅ
Ｌは、０ＶＣＩ／Ｒ１−ＢＵＳにより運ばれる出力実効
回路指示器ｏｖｃ　ｉの並列レジスタＯＶＣＩ　ｊ−Ｒ
Ｅｃへの伝達を可能にする。同特に、ｏｃｊ−ｓＥｙ、
ビットは、単位レジスタ１’　ｊ−ＲＥＧを１にセント
する。

続く時間期間ｔの直ぐ始めには、レジスタ１　’　ｊ−
ＲＥＧの出力は、単位レジスタｃｖｒＲＥＧに伝達され
るが、この単位レジスタの出力は、０ＶＣＩｊ−ＲＥＧ
の内容を、出力回路ＯＣｊの回路１ｊ−ＦＩＦＯに並列
に伝達することを可能にする。この伝達が完了すると、
レジスタＶＣｊ−ＲＥＧの内容は、相当する直立リンク
ｖｊの選択信号Ｖｊ−３ＥＬを供給する単一レジスタＶ
ｊ−ＲＥＧに伝達される。回路Ｏｉ　／　ｊがセル　デ
ータ　フィールドの０ｊ−ＦＩＦＯ回路への伝達を可能
にするのは、その瞬間においてである。このデータ　フ
ィールドは、そのとき、これに帰属する○ＶＣＩの後に
直ぐに格納される。

０ｊ−ＦＩＦＯ回路は、直立リンクｖｊと、回路ＯＣｊ
に接続された出力リンクＯｊとの間の伝達速度を適合さ
せることに純粋に役をする。若し期間ｔが、通路Ｏｊを
越えるセルに対する伝達期間Ｔに等しいのであれば、ｏ
ｊ−ｒ’ｘｐｏ回路は無くてもよい。

プロセス回路ＰＣ’ｊは、０ｊ−ＦＩＦＯ回路と、通路
Ｏｊの間に接続されている。この回路ＰＣ’ｊは、公知
のやり方で、出力通路Ｏｊを越えての伝達を制御する機
能を持っている。特に、ｐｃ’ｊは０ＶＣＩ’の前方の
出力セル　ヘッダを発生し、伝達されるべきセルがない
とき空のセルを発生し、またデータ　フラフクスを連続
的な信号にセントした後に出力信号を変調する役をする
。

占有および優先権テーブル（第５図）このテーブルは、バス［ＣＮ’−Ｂｕｓにより供給され
た入力回路の数、およびテーブルＣＸＴＡＢにより接続
されるべき出力回路の数に基いて５ｌ（ＩＦＴ信号を供
給する役をするが、ＳＩｌ［ＦＴＴ号値を零にしようと
する、ＰＲＩＯ−ＴＡＢＡ−ブルにより供給される優先
権信号を考慮している。

５ｉ（ＩＦＴ信号値は、各入力セルに対して判定されね
ばならない。プロセスは非常に急速でなＵればならず、
並列プロセスにより有利に達成される。

−入力セルの伝達に対する最高許容遅延は、時間期間【
の３２倍であるので、ＯＣＣおよびＰＲＩＯ−ＴＡＢは
、時間期間ｔの３２倍に亘って接続マトリクスＳ／Ｐの
占有状態を記憶せねばならない、各期間ｔに対して、１
６の水平リンクＨＯ−Ｈ１５および１６の直立リンクＶ
Ｏ〜Ｖ１５の状態を記憶する必要がある。この機能は、
各水平リンクおよび各直立リンクに割当てられた３２ビ
ツト　シフト　レジスタにまり達成される。

各期間ｔの終端においては、各レジスタは、終了した時
間期間を消Ｌ２、新期間ｔへ″のアクセスを認定するよ
うに、１つの段階だけ変位させられる。

このようにして、与えられた水平リンクＨｔ、または直
立リンクＶｊに対して、相当するシフトレジスタ位置の
各々は、来るべき３２の時間期間ｔの各々の１つに対す
る線の占有状態に相当する。

水平リンクＨｉに関連させられたシフト　レジスタは、
３２のセル１０）、Ｌｌ〜Ｈ，Ｌ３２で形成されている
が、直立リンク■ｊに関連させられた直立リンクは３２
のセルＶｊｔｌ〜Ｖｊ３２で形成されている。来るべき
時間期間ｔのに倍における水平セルＨｉの占有状態の指
示は、セルＨｉ　ｔ　ｋを２進レベルｌにセソトするこ
とにより与えられる。

同様に、来るべきｍ番目時間期間ｔにおける直立リンク
Ｖｊの占有状態は、セルＶｊｔｍを２進レベルにセント
することにより与えられる。反対に、セル１（ｉＬ、ま
たはＶ　ｊａｍにおける零２進コードは、来るべきに番
目の時間期間ｔの間にリンクＨｉが利用可能であること
、またはｍ番目時間期間ｔの間ムこリンクｖｊが利用可
能であることを示す。

上記の結果は、対応する水平選択線ＨＯ−ＤＥＣ〜Ｈ，
，−ＰＥＣに接続された１６の出力端を持つ回路Ｈ−Ｄ
　Ｅ　Ｃを使用するＩＣＮ’　−Ｂｕｓから来る請求の
連続する状態をデコードすることにより達成される。同
様に、ＩＣＮ’　−Ｂｕｓバスから来る各請求に対して
、問題となっている番号を持つ入力回路へ接続する出力
通路を示すテーブルＣＸ−ＴＡＢからの出力は１６ビツ
ト　レジスタ１−ＲＢＧにより認識されるが、各ビット
は出力通路に相当している。レジスタＶ−ＲＥＧの各状
態は、対応する直立選択綿ＶＯ−ＤＥＣ−Ｖ　ｌ　５Ｄ
ＥＣに接続される。

各選択線Ｈ４−ＤＥＣは１．相当する水平リンク１（ｉ
に関連させられたシフト　レジスタのどのセルにおける
データの項目も挿入できる。このようにして、来るべき
３２回の時間期間ｔの各々に対して、１６の水平リンク
の占有状態は、３２Ｘ１６＝５１２セル、ＨＯＬＩ”Ｈ
＋ｓｗｚに記憶される。同様に、各選択線Ｖｊ−ＤＥＣ
は、相当する直立リンクＶｊに関連させられたどのシフ
ト　レジスタのデータの項も挿入することができ、従っ
て１６の直立リンクの占有状態は、来るべき３２回の時
間期間ｔに対して５１２のセルＶＯｔｉ〜Ｖ　１ｓＬｆ
ｆ！に記憶される。

出力セルが走査回路ＩＣ−３ＣＡＮにより検出されると
、ＯＣＣＰＲＩＯ−ＴＡＢ回路は、できるだけ早く、接
続マトリクスＳ／Ｔ内のセルに対する通路を見付Ｕるよ
うに指定される。これを行うために、セルをスイッチン
グするために要求される選択（ＩＣＮ’−Ｂ［ＪＳバス
により伝達されたデータに基く水平リンク、およびＣＸ
−ＴＡＢから受けたデータからの１つまたは幾つかの直
立リンクの選択）は、来るべき第１の時間期間ｔの間に
利用できる通路は比較される。

この選択は、対応するＡＮＤゲートＡＮＤ　　ＨＯＬｌ”ＡＮＤ　　Ｈ＋ｓＬＩにより、そ
れぞれセルＨＯ＆＋−１（＋ｓ□の出力端と、線ＨＯ−
ＤＥＣ−Ｈ，５−ＤＥＣｃとの間、および対応するＡＮ
ＤゲートＡ　Ｎ　Ｄ　　Ｖ　Ｏｔ　ｌ−Ａ　Ｎ　Ｄ　　
Ｖ　＋　ｓ□により、それぞれセル■０□〜ＶＩＳｔｌ
の出力端と線ＶＯ−ＤＥＣ〜Ｖ、、−ＤＥＣとの間で行
われる。

若し、３２の回路Ａ　Ｎ　Ｄ−ＨＯ□〜Ａ　Ｎ　Ｄ　　Ｈ＋ｓｗとＡＮＤ
−Ｖ○、〜ＡＮＤＶ＋ｓｗとからの出力が低いと、スイ
ッチングは、来るべき次の時間期間の間に可能である。

この事実は、上記のＡＮＤゲートの３２の出力端にそれ
ぞれ接続された３２の入力端を持つＮＯＲゲートＮ０Ｒ
ｔ＋からの高出力レベルにより示される。この場合には
、問題となっている入力回路に相当する１１Ｘｃ続線Ｈ
ｉ　−ＤＥＣは、セルＨｉｔ＋が負荷されるようにし、
相当する直立選択線Ｖｊ−Ｄ巳ＣはｉセルＶｊｔＩが負
荷されるようにする。入力セルを伝達するために必要と
されるスイッチング動作は、そのとき記憶される。

若し回路Ａ　Ｎ　Ｄ　−ＨＯＬｌ”’　Ａ　Ｎ　Ｄ　　
ＨＩｓ、とＡＮＤ−ＶＯ□〜Ａ　Ｎ　Ｄ　−Ｖ　、、、
とからの３２の出力端のどれか１つが高レベルにあれば
、ＮＯＲゲートＮ０Ｒｔ＋からの出力は低く、選択は既
に占有されているリンクに関するものであることを示す
。そのとき比較は、来るべき第２の期間ｔの間に利用で
きる入力セルと通路とのスイッチングに必要とされる選
択の間で行われる。この比較は、それぞれＡ　Ｎ　Ｄ−
ゲートＡＮＤ　＋＋ｏｔｚ〜ＡＮＤ　Ｌｓｔｔを使用し
て、それぞれセルＨＯ１〜■１０．の出力端と、線Ｉ　
Ｏ−Ｄ　Ｅ　Ｃ〜Ｈａｓ　　ＤＥＣとの間で、また対応
するＡＮＤゲートＡ　Ｎ　Ｄ　　Ｖ　ＯＬ　Ｚ　〜Ａ　
Ｎ　ＤＶＩＳＬＺ　　により、それぞれセルｖＯＬｚ〜
ＶＩＳｔ、２の出力端と、％ｉ　Ｖ　ＯＤ　Ｅ　Ｃ−Ｖ
　＋　ｓ　　Ｄ　Ｅ　Ｃとの間で行われる。これら３２
のＡ　Ｎ　！、）ゲートの出力端は、ＮＯＲゲートＮ０
ＲＬ２の３２の入力端に接７続されている。若しＮ０Ｒ
ｔｚの出力端が高レベルにあれば、−入力セルの伝達に
対する所望のスイッチング動作は、関連するセルＨｉｔ
ｋとＶｊｔｚとを１１荷することじより格納される。そ
うでないと、プロセスは、来るべき第３の時間期間の間
＠！、続され、３２番目の時間期間ｔまでになり、これ
は到着の確率が低くなる。来るべき３２番目の時間期間
ｔを越えるような場合には、誤信号が指令ブロセノサＰ
ＲＯＣに送られる。ＮＯＲゲートＮ（）Ｒ＋＋、ＮＯＲ
ｗ　・・・、ＮＯＲ＊ｐ”　’Ｎ０ＲＬ３２は、問題と
なっている伝達を生じるシフトの値に相当する２進体号
を供給するトランスコーダＣ（’）　Ｄに接続されてい
る、このＳ　ＨＩ　Ｆ　Ｔ値は５ＨＩＦＴ−ＦＩＦ○Ｉ
路に送られる。

できるだけ短時間に上述の探査プロセスを行うために、
異なった時間期間ｔに対する比較動作は、順次には行わ
れず、すべて平行して行われる。問題となっている伝達
に対する占有状態を、できるだけ早い時間期間ｔの間保
留することは必要である。この目的で、インバータ１Ｎ
Ｖｔｌの入力端は、ＮＯＲゲー！−ＮＯＲ１の出力端に
接続されていて、その出力端は２つの入力端を持つＡＮ
Ｄゲー　トＡＮＤ　ｔ　２の入力端に接続されており、
ＡＮＤ　ｔ　２の一方の入力端は回路ＮＯＲｔ　２の出
力端に接続され、出力端はトランスユーグ回路ＣＯＤに
接続されている。このようにして、伝達が第１の時間期
間ｔの間に行うことができることを示す、Ｎ０Ｒｔｌか
らの高レベル出力信号は、トランスニーダＣＯＤによる
第２のＮＯＲゲートＮ０Ｒｔ２からの出力の確認を禁止
する。ＮＯＲゲートＮ０Ｒｔ２からの出力端ｔｌおよび
ＡＮＤゲートＡＮＤｔ２からの出力端ｔ２−これはイン
バータ１ＮＶｔ２により反転されているーは、それぞれ
３入力端　ＡＮＤゲー＋−ＡＮＤＩ３の２つの入力端に
接続されこおり、この第３の入力端は、トランス−Ｊ−
ダＣＯＤに接続された出力端【３を持つＮＯＲゲー１−
ＮＯＲｔ　３からの出力信号を受ける。出力”Ｉｆ　Ｔ
　Ｌ　Ｉ　％　！　＋・・・、９は、それらのＩ゛つが
不能となれば、出力ｔ　　（ｑ＋１）を禁止する。

水＝＋２リンご“Ｈｉに関連させられたシフト　レジス
タの七ノロ４ｆｔｋを示す詳細な図面は、第６図に示さ
れている。直立リンクＶｊに関連させられた二゛ノフト
　レジスタのセルＶｊｔｒｎは同様の構造ヲ持っている
。

セルＨｉｔｋのメモリ素Ｙは、負荷または無負荷のとき
のクロフク　パルスｈを受けるフリンブフロノブＤＨｉ
ｔｋである。セルの入力端Ｉは３入力端ＯＲゲー　ト０
Ｒ−１−ロｔｋの出力端に接続されている。ＯＲゲート
０Ｒ−Ｈｉｔｋの入力端は、３−）のＡＮＤゲートＡＮ
ＤＩ〜ＨｉＬｋ　、ＡＮＤ２−ＨｉｔｋおよびＡＮＤ３
−１１ｉｔｋの出力端に接続されている。

セル１（ｉｔｋは、信号ｔ、　　ｋが可能にされている
とき、常規動作論理信号Ｌ　Ｄ　−Ｅ　Ｎ　Ａ　Ｈによ
りゲ）ＡＮＤＩ　Ｈｉｔｋから負荷される。ＡＮＤゲ−
）ＡＮＤ　−Ｈｌｔｋ　　も、ｔｋとＬ　Ｄ−Ｅ　Ｎ　
Ａ　Ｂ信号とに加えて、１（ｉ−ＤＥＣ線から信号を受
ける。

従ってゲートＡＮＤＩ−１（ｉｔｋの出力は、信号ｔｋ
が可能であり、Ｌ　Ｄ　−Ｅ　Ｎ　Ａ　Ｂ信号が高く、
Ｈ１ＤＥＣ上の信号が高いときに、高い状態となる。

選択線りの信号がレベルＯにあり、フリノブ・フロップ
ＤＨｉｔｋが負荷されているならば、フリップ・フロッ
プにおける値１は保持されねば２ｘらない。このことは
、ＬＤ−ＥＮＡＢ信号およびフリップ・フロップの出力
Ｏにおける信号を受けるＡＮＤゲートＡＮＤ２−Ｈｉｔ
ｋにより達成される。

このようにしてゲートＡＮＤ２−ＨｉＬｋは、Ｌ　ＤＥ
ＮＡＢ信号があるときに、フリップ・フロップの出力を
その入力端に再注入する。

時間期間ｔの終端においては、セル１ｌｉｔｋはこのよ
・）にして、セルＨｉｔｋ　　（ｋ−１）に伝達された
その内容を見ることができ、セルＨｉｔ、ｋ（ｋ　＋　
１　）の内容を受けねばならない。このことは、セルＨ
ｉｔｋ　　（ｋ＋１）からの出力信号と、シスト可能信
号５ＨＦＴ−ＥＮＡＢとを受けるゲートＡＮＤ３−Ｈｉ
ｔｋにより遠戚される。

若しＰＲＩＯ−ＴＡＢが優先権信号ＰＲＩＯを作れば、
この信号は・イ〉・バータＰＲＩＯ−ＩＮＶ（第５図）
により反転されるが、インバータの出力は、そのとき、
２入力端ＡＮＤゲー１−ＬＤ−ＡＮＤと５）１０）Ｆ−
ＡＮＤとを禁止する。これらの２つのう−トは、それぞ
れ、ＰＲＩＯ（３号のないとき、Ｌ　Ｄ　−Ｅ　Ｎ　Ａ
　ＢおよびＳ　ＨＦ　Ｔ　−Ｅ　ＮへＢ信号をイ乍る。

ＰＲＩＯ信号は、トランスコーダＣＯＤが、その出力罐
ｉに零シフト（直を力■えるようにさゼる。

ＯＣＣおよびＰＲＩＯ−ＴＡＢの内容は、このよ・）に
して、優先権を持つ入力セルをスイッチングする時間期
間ｔの間、凍結されたま−である。

負荷信号ＬＤと、シフト信号５ＨＦＴは、時間ベースＴ
　ｔ３から作られそれぞれｔ／１もの期間（負荷は入力
回路の走査毎に可能である）、およびｔ　〈新しい伝達
期間毎に１つの走査）を持っている。

上記のスイッチング　システムは、低勢力消費で高性能
を得るように、ＣＭＯ３技術により右利ニ作られる。Ｆ
ＩＦＯ型回路と、二重アクセス型ＲＡ　Ｍ回路メモリと
は、Ｉｎｔｅｇｒａｔｅｄ　Ｔｅｃｈｎｏｌｏｇｙ。

ＵＡＳにより供給されるような、商業的に利用可能な製
品である。ＯＣＣおよびＰＲＩＯ−ＴＡｆ３テーブルは
、速度を改善し、価格、寸法および消費を減らすように
、特別なａｐｐｌｉｃａｔｉｏｎ　ｓｐｅｃ第１ｉｃｉ
ｎｔｅｇｒａｔｅｄ　ｃｉｒｃｕｉｔ　（Ａ　Ｓ　Ｉ　
Ｃ）から有利に作られる。

第２の実施例この場合には、第１および第２の実施形ｆＧに共通なす
べての素子は同じ参照符号を持ち、再び詳細には説明し
ない。

第２の実施形態は、接続マトリクスＳ／Ｔの−入力およ
び出力回路に持って来られた変形を犠牲にして制御ユニ
ツトを簡単にしたことで、第１のものと異なっている。

全般の動作ダイヤグラム（第７図）第２図におけるように、入力端が指令ブロセソザＰＲＯ
ＣのバスＰＲＯＢＵＳに接続されている入力回路ＩＣ０
１入力端が入力通路ｌｔ−１１５に接続されているＩＣ
ｌ−ＩＣ１５、出力端がＰＲＯＣ−Ｂ＋ｌＪＳに接続さ
れている出力回路０ＣＯ１および出力端が出力通路０１
〜０１５に接続されている０ＣＩ−ＯＣ１５が見られる
。

入力回路走査回路ＩＣ−３ＣＡＮは、カウンタＩ　Ｃ−
ＣＲの制御の下に進行する。カウンタの出力端における
ＩＣＮ０−Ｂｕｓおよび入力回路に接続されたＩＶＣＩ
−ＢＵＳは、接続テーブルＣＸ−ＴＡＢと優先権テーブ
ルＰＲ）Ｏ−ＴＡＢとに対するポインタを与える。

テーブルＣＸ−ＴＡＢとＰＲＩＯ−ＴＡＢ、およびＩｃ
Ｎ″ＢＵｓバスからの出力端は、第１の実施形態と同し
機能を持つ、占有および優占権テーブルＯＣＣ，および
ＰＲＩＯ−ＴＡＢに接続されている。しかしながら、後
者の出力端にお社る５ＨＩＦＴ信号は、直接に、入力回
路ＩＣＯ〜ＩＣｌ３へ、また出力回路○Ｃ１〜０Ｃ１５
へ、バス５ＨＦＴ−ＢＵＳを経て接続されている。

出力回路○Ｃ０−０Ｃ１５も、バスＰ　ＲＯＣＢＬＩＳ
とＩｃＮ０−ＢＵＳに接続されている。また、各回路ｒ
ｃｏ、・・・、　Ｉ　Ｃｊ、・・・ＩＣｌ３も、接続テ
ーブルＣＸ−ＴＡＢから来る対応するリンクＶ　ＯＳ　
ＨＦ　Ｔ　、　　・・・、Ｖｊ−３ＨＦＴ・・・Ｖ　１
５−　Ｓ　）、！　Ｆ　Ｔにより選択される。

接続マトリクスは、対応する単一ワイヤ　リンクＨＯ−
０１５によりＩＣＯ〜ＩＣｌ３に、また対めする単一ワ
イヤ　リンクＶＯ−Ｖ１５により出力回路Ｏ８Ｏ〜０Ｓ
ｉ５に接続されている。前の実施形態に使用されている
ような多重ワイヤリンクの代わりに単一ワイヤ　リンク
を使用することは、Ｓ／Ｔマトリクスへのアクセスの数
を減らすことができるようにし、これらの部分を越える
伝達時間を増加することを犠牲にしているが、設計を簡
単にしている。

Ｓ／Ｔマトリクスへの接続は、ＩＣＮ’−Ｂｕｓバスを
経てカウンタＩＣ−ＣＲにより供給されるデータ、５Ｈ
ＦＴバスにより送られる５ＨＦＴ信号、およびリンクＶ
ｍＳＨＦＴ−Ｖ１５〜ＤＥＣにより伝達される選択デー
タに基いて選択される。

特間ベースＴＢは、前の実施形態と同じ機能を保持して
いる。

第７図のスイッチング　システムの回路をさらに詳細に
説明する。

入力回路（第８図）前の実施形態においてと同様に、回路ＩＣ＋に接続され
ている入力通路Ｉｉは、ＩＶＣＩｉＬ　Ｄ信号によって
入力セルのＩＶＣ［ｉを並列レジスタＩ　ＶＣＩ　１−
ＲＥＧに負荷すること、および（ａ　号［ｉ　　−Ｍ　
Ｌ　Ｄにより−入力セルを二重アクセス、入力セル　メ
モリＩｉ−ＭＥＭに負荷することを制御するプロセス回
路ＰＣｉに着（、バスｌ１Ｂｕｓは、ｐｃｉ回路をレジ
スタｆＶＣＩｉ−ＲＥＧと、メモリｌ　ｉ　−ＭＥＭと
に接続する。

ＩＶＣＩ　１−ＲＥＧレジスタは、ＩＶＣＩ−ＢｔｌＳ
ｔスに接続されている。入力セルは、この場合に、ＩＭ
ＣＩを含むそのヘッダと共にメモリＩｉ−ＭＥＭに負荷
されることが注目されるであろう。

ＩＶＣＩｉ−ＬＤ信号は、リンク５ＣＡＮ　ｉを経て走
査回路ＩＣ−５ＣＡＮに接続され、走査回路からの零信
号ＲＥＧＸｉ−ＲＴＺへのリセツトを受けるレジスタＸ
１−ＲＥＧの位置を定める。

Ｉ　１−ＲＥＧへの、および、からの書込みアクセスお
よび読取りアクセスは、カウンター１−ＣＲおよびＲ１
−ＣＲにより供給されるアドレスにより行われる。書込
みカウンタＷ　ｉ　−ＣＲの内容ＷＰｉは、信号ＩＭｉ
−ＬＤの制御の下に、Ｌ・ジスタＶ、／Ｐｉ　−ＲＥＧ
に負荷される。

前の実施形態とは反対に、パファ　メモリＩｉＭＥＭの
出力端は、直並列レジスタｌ１ＲＥＧに接続されている
が、この直列出力端はＳ／Ｔマトリクスの単一ワイヤ水
平リンクＨｉに接続されζいる。

さらに、メモリＩ　ｉ　−ＭＥＭのセル内のヘッダの位
置を記憶するレジスタＸ１　ｔ　−ＲＥＧの出力端は、
局所レベルにおいて、−入力セル　−・ノダの位置を連
続して記憶する役をするようにゆだねられた回路Ｗ　Ｐ
　ｉ　−３ＨＦ　’１”に接続されている。

この回路は、伝達を待っているポテンシャル　セルと同
しだけの格納位置、本例では３２を含んでいる。

回ｍｗ　Ｐ　ｉ　−３ＨＦ　Ｔ内のセル　ヘッダのノモ
リｌｉ−ＭＥＭにおける位置ＷＰｉの格納は、回路の出
力・瑞に関するシフト値がＳ　ＨＦ　Ｔ　−Ｂ　Ｕ　Ｓ
バスから受けたシフト　データにより定められている位
置において行われる。負荷はＸ１ＲＥＧ−ＲＴＺにより
指令され、走査回路ＩＣ−３ＣＡＮによる有効−入力セ
ルの確認の後に作られる。

メモリ回路ＷＰｉ−３ＨＦＴは、時間期間ｔを持つクロ
ック信号を受けるシフト入力端を有している。各期間ｔ
において、回路ＷＰ　１−３ＨＦＴに含まれているデー
タは、同時に１つの格納位置だけ回路出力端の方へ変位
させられる。この出力端は、読取りカウンタＲｉ　−Ｃ
Ｒに接続されている。

このようにして、読取りカウンタＲ４−ＣＲは、記録に
続き、ＯＣＣおよびＰＲＩＯ−ＴＡＢテーブルにより定
められるシフトに相当する、ある数の時間期間ｔの後に
、メモリＷｉ　−ＭＥＭに伝達され、記録されるべきセ
ルに属するヘッダのアドレスを、ＰＷｉ−３ＨＦＴから
受ける。

出力回路（第９図）この出力回路ＣＯｊと、第１の実施形態のものとの共通
点は、ｓ　ｒ　−Ｆ　Ｉ　ＦＯ回路と、出力通路ｓｊへ
の伝達を制御するプロセッサ回路ＰＣ′ｊとである。

接続マトリクスＳ／Ｔから来る単一　ワイヤ直立リンク
ｖｊは、直並列レジスタＶＪ−ＲＥＧに通じている。こ
のレジスタが満ちているときはいつも、その内容は、出
力端が他の並列レジスタＱｊ−ＲＥＧに接続されている
中間並列レジスタｐｊＲＥＧに並列に伝達される。後者
の出力端は、バス５ｊ−Ｂｕｓに接続する。

各出力回路は、分離したメモリ０ＶＣＩＪＴＡＢを有す
るが、このメモリは、その内容によリアドレスされるＲ
ＡＭ、または、どんな型のメモリであってもよい、ＰＲ
ＯＣ−Ｂｕｓバスにより負荷されるメモリ０ＶＩｊ−Ｔ
ＡＢは、出力セルに対する実効回路確認器を含んでいる
。

セルが接続マトリクスＳ／Ｔを通過すると、ＩＶＣＩを
含んでいるそのヘッダは、先ずレジスタｐ３−Ｒｇｃに
格納される。後者は、読取りのための０ＶＣＩ　ｊ−Ｔ
ＡＢメモリによるへのＩＣＮ０−ＢｔＪＳから来る多数
の入力回路と共に使用され、ＯＶＣ１の選択を出力セル
に対するヘッダとして置くことを可能にする。この０Ｖ
ＣＩは、５ｊ−Ｂｕｓにより５ｊＦＩＦ○回路へ運ばれ
る。

ヒルのデータ　フィールドは、そのときレジスタＰ　ｊ
−ＲＥＧ、Ｑｊ−ＲＥＧおよびバス５ｊ−ＢＵＳを経て
同じ５ｊ−ＦｘＦｏ回路へ伝達される。

ＯＶＣＩｊ−ＴＡＢ／モリは、ＰＲＯＣ−ＢｔＪＳｔス
を経て指令プロセッサにより負荷される。

前と同じように、指令プロセッサは、信号データから、
ＯＶＣＩ値と、受けたセルのＩＶＣＩに依存して帰属す
る出力回路の番号と、これらのセルが受けられる入力回
路の番号とを確定する。

ＯＶＣＩ値は、異なった出力回路に対するＯＶＣＩ　ｊ
−ＴＡＢに負荷される。

ＯＶＣＩ　ｊ−ＴＡＢからのＯＶＣＩの読取りは、入力
回路により受けられ、ＯＣｊ回路へ運ばれるべきセルが
有効に伝達される時間変位に相当して、多数の時間期間
ｔの終りに、問題となっている入力回路の番号を利用し
ながら行われねばならない。

この目的で、入力回路の番号は、入力端がＩＣＮ’　−
ＢｔＪＳｔスに接続されているメモリ回路ｏｖｃ　ｊ−
ｓＨＦｒを経て、メモリｏｖｃｉｊ−Ｔ　Ａ　Ｂに入れ
られる。０ＶＣＩｊ−ＳＨＦＴ回路は、ＯＣＣおよびＰ
Ｒ【０−ＴＡＦ３テーブル内の格納空間と同じ数の入力
回路、本例では３２を格納する段階を有している。ＩＣ
Ｎ’　〜Ｂ　Ｕ　Ｓハスにより伝達される各入力回路番
号は、５ＨＦＴ−ＢＵＳバスから受けた５ＨＩＦＴデー
タにより定められた位置においてＯＶＣＩ　ｊ−ＳＨＦ
Ｔに格納される。ＯＶＣｒ　ｊ−５ＨＦＴ回路が出力回
路ＯＣｊに関係する入力回路の番号を格納するだけであ
ることを保証するために、付加的選択を与えることが必
要である。これを達成するために、ＣＸ−ＴＡＢテーブ
ルから線Ｖｊ−３ＨＦＴにより運ばれ、ＯＣＣおよびＰ
ＲＩＯ−ＴＡＢテーブルに送られる信号は、回路に０Ｖ
ＣＩｊ−５ＨＦＴにも印加されて、同特にその回路に、
ＯＣＣおよびｌ）　ＲＩ　Ｏ〜ＴＡＢにより処理されて
いる入力回路番号を記録できるようにする。

各時間期間を毎に、０ＶＣＩｊ−３ＨＦＴに含まれてい
るすべてのデータは、その回路の出力端の方へ１つの位
置だけ変位させられ、これがＯＶＣＩ　ｊ−ＴＡＢテー
ブルの選択入力端に印加される。

このようにして、入力セルに対して、Ｓ　ＨＦ　Ｔデー
タは、相当して選択された０ＶＣＩ　　（または分配の
場合には相当するＯＶＣＩ）に印加され、選択された０
ＶＣＩ　ｊ−３ＨＦＴに格納されている入力回路番号は
、その変位に相当する多数の時間期間（の後、すなわち
相当する入力回路が接続マトリクスＳ／Ｔを越えてセル
を送り始めるときに、相当するＯＶＣｌ　ｊ−５ＨＦＴ
テーブル内でポインタとして役をする。

接続マトリクス（第１０図）水平リンクＨＯ−Ｈ１５、および直立リンクＶＯ−Ｖ１
５は、単一ワイヤ型である。各水平リンクＨｉは、二重
入力端ＡＮＤゲーヘトＡＮＤｉ／ｊの第１の入力端に並
列して接続されている。各ゲー）ＡＮＤｉ／Ｊは、特定
のメモリ回路５ｌｌＦＴｉｊからの出力信号により可能
にされる第２の入力端を持ち、その出力端は直立線ｖｊ
に接続されている。このようにして、問題となっている
例においては、接続マトリクスＳ／Ｔは、１６Ｘ１６＝２５６のＳ　ＨＦ　Ｔ　ｉ　／　ｊ回路と
、２５６のＡＮＤｉ／ｊゲート（ｉ、　　ｊはＯから１
５まで変わる）を有している。

回路５）（ＦＴｉ／ｊは、５ＨＦＴ−ＢＵＳバスを経て
ＯＣＣおよびＰＲＩＯ−ＴＡＢから供給される５）（Ｉ
ＦＴデータを考慮して、丁度よい瞬間に、水平線Ｈｉと
直立線Ｖｊとの間の接続を可能にする役をする。このこ
とは、それぞれテーブルＯＣＣおよびＰＲＩＯ−ＴＡＢ
内にあるシフトレジスタと同し数の格納位置、本例にお
いては３２、を有する回路Ｓ　ＨＦ　′Ｔ’　ｉ　／　
ｊを持つことにより達成される。

デコード回路ＤＥＣＯＤは、ＩＣＮ’　−Ｂｕｓハスに
より送られた入力回路の番号を受け、それぞれ入力回路
の番号に相当するＤＥＣＯＤ回路の出力端に接続された
相当する単一ワイヤ　リンクＳ　ｉｔ　Ｆ　Ｔ　−１１
０、・・・、５ＨＦＴ−Ｈｉ、・・・５ＨＦＴ”−＋（
、を可能にする。

Ｓ　ＨＦ　Ｔ　ｉ　／　３回路は、）（ｉ−３ＨＦＴお
よびＶｊ−ＳＨＦＴＨ上の選択データを受ける。

Ｓ　ＨＦ　’Ｆｉ　／　３回路が選択されると、■値が
Ｓ　ＨＦ　Ｔ−Ｂ　Ｕ　Ｓバスにより定められる２進位
置に挿入される。

各時間期間【毎に、各Ｓ　ＨＦ　Ｔ　ｉ　／　ｊに含ま
れている２進データはすべて、その回路の出力端の方向
に１つの位置だけ変位させられる。若し７この出力端が
、時間ｌ１１０）間【の間にレベルｌにすれば、関連さ
せられたゲートＡＮＤ　ｉ／ｊは可能にされ、＋ｌ１−
ＲＥＧレジスタから水平リンクＨｉを越えて送られたデ
ータは、そのゲートＡＮＤｊ／ｊを経て、出力回路ＯＣ
ｊに通しる直立リンク■ｊへ伝達される。ゲートＡＮＤ
Ｏ／ｊ−ＡＮＤ　１５／ｊの出力端は、ケーブルにされ
たＯＲ論理ゲートを構成する直立リンクＶｊへ共通して
接続される。

優先権信号ＰＲＩＯが仕しると、５ＨＦＴ−Ｂｕｓバス
は零値を含む。このことは、Ｐｉ−５ＨＩＦＴ、０ＶＣ
Ｔｊ−８ＨＦＴおよびｉ　／　ｊ　−Ｓ　ＨＦ　Ｔ回路
の前部（位置零）を負荷を起こさせる。この場合に、問
題となっている時間！！１ｔｉｌｔは上記回路における
変位を生しさせない。このことは、回路Ｐｌｉ−３ＨＦ
Ｔ、ＯＶ　Ｃｉ　ｊ　　−３ＨＦ　Ｔおよびｉ　／　ｊ
　Ｓ　ＨＦ　Ｔに意図された時間期間りを持つクロソク
信号が通過させられるゲート（図示されない）を使用す
るＰＲＩＯ信号により変位を禁止することにより保証さ
れる。

１つ、または幾・つかの数の余分な優先権レベルは、相
当する数の付加的なグループ、それぞれＰ　Ｉ　１−３
ＨＦＴ、ＯＶＣｌ　３−３ＨＦＴＸ　ｊ／ｊ　Ｓ　ＨＦ
　ＴおよびＯＣＣ＋ＰＲＴＯ−ＴＡＢのような回路を有
するものを設けることにより調節される。

同期、弁間３ｔ、１混合伝達モード」二記の２つの実施形態は、非同期データを運ぶセルを
スイッチングすることに関するもので、従ってそれらの
セルは、高いデータ率の通路内に、どんな時間期間【に
おいても配置され得る。

Ｄ　Ｑ　Ｄ　Ｂ　（Ｄｉｓｔｒｉｂｕｔｅｄ　（１ｍｕ
ｅ　Ｄｕａｔ　Ｂｕｓ）　　のような、Ｉ　Ｅ　Ｅ　８
０２−６により提案されている工業標準は、セルの形を
した非同期チャンネルばかりでなく、非同期チャンネル
を持つ混合フレームを推奨している。

そのようなフレームは、定まった継続時間（−般には１
２５μｓ〉を持ち、ヘッダ　フレームの後に定まった数
のセルを運んでいる（第１１図）。

同期チャンネルを運ぶＳＹＣセル（ＳＹＣＩ。

５ＹＣ２・・・）は、各フレームに周期的様式で現われ
ている。非同期チャンネルを運ぶＡＳＣセルは、ＳＹＣ
セルにより残された期間の内の何処に配置されてもよい
。

ＳＹＣセル（第１２図）は、ヘッダの後に、バイト、す
なわち６４バイトで作られたデータ　フィールドを含み
、これらのハイドの各々は、同期チャンネルからの連続
したフラツクス　フレーｌ、（この場合には６４　ｋｂ
ｉ　ｔ／ｓ）を含んでいる（第１２図）、、このように
してＳＹＣセル内の連続するハイドは、一般に、異なっ
たチャンネルから始まっている。

本発明によるスイッチング　システムは、ＳＹＣセルを
スイフチさせるように作られているので一３ＹＣセルは
出力通路を越えて繰返して通じさせられることができ、出力通路に沿って置かれたＳ　’ｒ’　Ｃセルは、ハイ
ドを含み、それらの各１つは、どの入力通路から初まっ
たどのセルからのバイトでもよく、このようにして、６
４のｋｂｉｔ／ｓ同期チャンネルを、どの入力端から、
どの出力端−２も、完全な明白さで切換えることができ
る。

スイフチング　システムは、第１４図に示された動作ダ
イヤグラムを持ち、その動作原理は、第２の実施形態に
使用されたものと同じである。

ＳＹＣセルは、各フレームの通過の間に通じさせられね
ばならないので、システムはこれらのセルの通過に優先
権を与え、ＡＳＣセルは第２の優先権し・＼ルに運ばれ
るだけとしなければならない。

このようにして、第７図の動作ダイヤグラムに比較する
と、１つでなくて、２つの占有および優先１！　５−−
プルがあり、すなわちＳＹＣセルに対する待らリス１を
管理するためのＳＹ（、−０ＣＣ＆Ｐ　ＲＩ　Ｏ−Ｔ　
Ａ　Ｂテーブルと、ＡＳＣセルに対する持ちリストを管
理するためのＡＳＣ−ＱＣ（ＩＰＲＩＯ−ＴＡＢテーブ
ルとである。第１のセルは、Ｓ　Ｙ　Ｃ−３ＨＦ　Ｔ−
Ｉ３　Ｕ　Ｓバスを越えて５ＹＣ−３ＨＦＴ（；！号を
供給し、第２のものはＡ　Ｓ　Ｃ−Ｓ　ｌ（Ｆ　Ｔ　　
Ｂ　！Ｊ　Ｓバスを越えてＡＳＣ３ＨＦ　Ｔ信号を供給
するが、２つのバスは−入力および出力回路に接続され
ている。ｃｓｙ−ｏｃｃ＆ＰＲＩ　０−ＴＡＢテーブル
とＣＡＳ−ＯＣＣ＆ＰＲＩＯ−ＴＡＢテーブルとは、ｔ
／１６の時間期間を持つ負荷信号と、ｔの時間期間を持
つ制御信号とを受ける。残るものとしては、動作項目は
第７図に示されているものと同様である。

入力回路（第１５図）は、５ＹＣ−３ＨＦＴ−ＢｔＪＳ
ｔスによりアクセスされるメモリ回路５ＹＣ−ＷＰ　ｉ
　−３ＨＦ　Ｔと、ＡＳＣ−３ＨＦＴ−Ｂｕｓバスによ
りアクセスされるメモリ回路ＡＳＣ−ＷＰ　１−５ＨＦ
Ｔを有している。５ｙｃ−ＷＰｉ−３ＨＦＴおよびＡＳ
Ｃ−ＷＰｉＳ　ＨＦ　Ｔ回路は、時間期間ｔのシフト指
令（３号を受け、読取りカウンタＲｉ−ＣＲに接続され
た出力端を持っている。選択信号ＷＰ　ｉ　−５ＹＣ／
ＡＳＣは、回路ＡＳＣ−ＷＰ　１−３ｔ（ＦＴの出力を
禁止し、５ＹＣ−ＷＰ　１−３）ｉＦＴ回路が空でない
ときは何時も、ＡＳＣ−ＷＰ　１−３ＨＦＴの変位を不
能にする。

従って、５ＹＣ−ＷＰ　１−３ＨＦＴ回路は、時間期間
ｔのシフト信号の速度でＲ４−ＣＲカウンタ中へ優先権
で空にされる。ＡＳＣ−ＷＰｉＳ　ＨＴ？　Ｔ回路は、
変位され、５ＹＣＷＰｉＳ　ｉ（Ｆ　Ｔ回路が空である
ときだけ、その内容はＲｉ　−ＣＲカウンタ内へ伝達さ
れる。

同様に、接続マトリクスＳ／Ｔは、５ＹｃＳ　ＨＦ　Ｔ
−Ｂ　Ｕ　Ｓが接続されているメモリ回路５ＹＣｉ／ｊ
と、ＡＳＣ−３ＨＦＴ　　ＢＵＳが接、鋳すレ７　イル
メモ’）回路Ｓ　Ｙ　Ｃ−５ＨＦ　Ｔ　ｉ　／　ｊとを
、各節において有している。５ｙｃＳ　１０）　Ｆ　′
Ｔ’　ｉ　／　ｊとＡ　Ｓ　Ｃ−Ｓ　ＨＦ　Ｔ　ｉ　／
　ｊ回路とは、ゲーｈ　Ａ　Ｎ　Ｄ　ｉ　／　Ｊ　Ｃ接
＆ｉ”ｆすｈ−（Ｌ’　７、時１：ａ期間ｔの変位制御
信号を受ける。選択信号ｓｙｃ、／ＡＳＣ／ｊは、５Ｙ
Ｃ−ＳＨＦＴｉ／ｊが空でないときは何時でも、へＳ　
Ｃ−Ｓ　ＨＦ　Ｔ　ｉ　／　ｊを禁止し、また変位動作
を禁止して、従って５ｙｃＳ　ＨＦ　Ｔ　ｉ　／　ｊは
優先権に基いて空にされ、。

５ＹＣ−３ＨＦＴｉ／ｊ回路が空であるとき、Ａ　Ｓ　
Ｃ−５ｆ（Ｆ　Ｔ　ｉ　／　ｊ回路は変位させられる。

入力回路とマトリクスとの残りは、第８および１０図に
示されたものと同様である。

第１６図は、セルＳＹＣおよびＡＳＣの両方の型を制↑
１１４”る出力回路ＯＣＪを示しているＳ　Ｙ　Ｃ−Ｓ
　１０）　Ｆ　Ｔ　−Ｂ　Ｕ　Ｓバスと、ＡＳＣ５ＨＦ
Ｔ−Ｂｕｓバスとは、対応するメモリ回路ＳＹ（、−０
ＶＣＩ　ｊ−５ＨＦＴとＡ　Ｓ　Ｃ−０νＣ１ｊ−Ｓ　
１０）　Ｆ　Ｔとに接続されているやこれらの回路の出
力端は、０ＶＣＴｊ−ＴＡＢメモリに接続されていて、
選１尺４言号０ＶＣＩｊＣ５Ｙ／ＣＡＳはＡ　Ｓ　Ｃ−
５ｌ（Ｆ　Ｔ回路を阻止して、Ｓ￥Ｃ−０ＶＣＩ　ｊ−
３ｆ（ＦＴＴ回路空でないときは何時でも、その変位動
作を禁止している。

若し、能動回路がＡＳＣ−ＯＶＣＩ　ｊ−５ＨＦＴであ
って、５ＹＣ−ＯＶＣＩ　ｊ−３ＨＦ　Ｔ回路が空であ
れば、前者は、前と同様に、出力セルのＯＶＣ！ヘッダ
に担当する位置において、Ｐ　ｉ　−ＲＥＧレジスタか
らの出力端に接続している０ＶＣＩｊ−ＴＡＢメモリを
アドレスするゆ３ｉ−Ｂｕｓバスを使用することにより
、このヘッダは５ｉ−ＦＩＦＯ回路へ送られ、Ｓｉ　−
Ｂｕｓバスを経てＱＪ−ＲＥＧレジスタから来るセルの
データ部分を伴って行く。

能動回路が５ＹＣ−ＯＶＣｌ−５ＨＦＴであると、ＯＶ
ＣＩ　ｊ−ＴＡＢメモリは、最早や０ＶＣＩを含んでい
ないで、接続メモリＣＸ　ｉ　−ＭＥＭ内の−入力ＳＹ
Ｃセルを格納するためのアドレスを含んでいる。このア
ドレスは、ＣＸｊＭＥＭメモリ内のレジスタＱｊ−ＲＥ
Ｇから来るＣ８Ｙチヤンネル内のデータ　フィールドの
連続するバイトを格納するために、時間ベースＴＢから
来る信号の制御の下に増加されるカウンタＭＣＸ　ｊ−
ｃＲを負荷するために使用される。

各出力フレームに対しては、ＣＸ　ｊ　−ＭＥＭメモリ
は、相当する出力通路に伝達されるべき少なくとも１つ
のバイトを含むＳＹＣセルのデータフィールドを含んで
いる。これらのバイトは、それぞれ、定められた場所に
おける出力通路に属する定められたＳＹＣセルに挿入さ
れる。その目的で、出力ＳＹＣセル　ヘッダは、ＰＲＯ
Ｃ−ＢＵＳバスから負荷された二重アクセス　メモリ１
−ＩＥＡＤＥＲｊ−ＭＥＭに格納される。ＰＲＯＣＢｕ
ｓは、メモリＨＥＡＤＥＲｊ−ＭＥＭに含まれている出
力セル　ヘッダのアドレスを含む一重アドレス　メモリ
５ＥＬＥＣＴｊ　−ＭＥＭをも負荷する。ＳＥＬＥＣＴ
ｊ−ＭＥＭは、セル内に挿入されるべきデータ　バイト
のアドレスを、それらが格納されている順序で、含んで
もいる。

５ＥＬＥＣＴ　ｊ−ＭＥＭは、カウンタ８刈ｊＣＲの制
御の下に、各出力フレームに対して周期的に読取られる
。各出力ＳＹＣセルに対して、ＳＥＬＢＣＴｊ−ＭＥＭ
メモリは、ＨＥＡＤＥＲｊＭＥＭメモリにおいてアドレ
スを与えるが、後者のメモリは読取られていて、へ・７
ダを５ＹＣｊＦＩＦＯ回路に供給する。ＳＥＬＥＣＴｊ
ＭＥＭメモリも、出力セルに格納されるべき連続したバ
イトのアドレスを、ＣＸｊ−ＭＥＭメモリに供給する。

これらのバイトは、ヘッダの後に、５ＹＣｊ−ＦＩＦ○
回路内へ連続して格納される。

空のバイトの場合には、ＳＥＬＥＣＴ−ＭＥＭメモリは
、ｃＸ　ｊ　−ＭＥＭメモリ内の空の帯域へ向く。０ｊ
−ＦＩＦＯおよび５ＹＣｊ−ＦＩＦＯ回路からの出力は
、プロセッサ回路ＰＣ’ｊに供給され、このプロセッサ
回路は、ＳＹＣおよびＡＳＣセルを、出力フレーム内の
これらのセルの順序に従って引出す。

ＯＶＣＩ　ｊ−ＴＡＢＸＣＸ　ｊ−ＭＥＭ、ｌｌＥＤＥ
ＲｊＭＥＭ、およびＳＥＬＥＣＴｊ−ＭＥＭメモリは、
特に、システムにより受けられた信号データの関数とし
て、ＰＲＯ（、−Ｂｕｓバスを経て指令プロセンサＰＲ
ＯＣにより負荷される。

多くの異なった−入力セルから来るデータ　バイトを出
力セルが持つようにする同期チャンネルを、セル運輸が
運ぶ形状も起り得て、極端な場合には、各データ　バイ
トが異なった入力セルから来ることさえもあり得る。そ
のときには、その出力セルにあるバイトだけの出力回路
への完全なセルを伝達する必要がある。

この場合には、運搬を改善するために、出力セル　バイ
トのそのような集中を行うために特別に保留された特定
の出力通路を使用することが可能であろう、そのとき、
出力セルバイトは、そのｉ的で保留された入力通路へ再
注入され、システムを経て受信出力通路へ送られるであ
ろう。

【図面の簡単な説明】

第１図は、本発明によるセル　スイッチングシステムの
原理を説明する一般ダイヤグラム図、第２図は、第１図
の動作原理□によるスイッチング　システムの第１の実
施形態を説明するブロック図、第３図は、第２図のスイッチ装置の−入力回路の詳細な
回路図、第４図は、第２図のスイッチ装置の出力回路の詳細な回
路図、第５図は、第２図のスイッチ装置の占有および優先権テ
ーブルを形成する部分の詳細な接続図、第６図は、第５
図のテーブルに対するメモリセルの詳細な接続図、第７図は、第１図の動作原理によるスイッチング　シス
テムの第２の実施形態のブロック図、第８図は、第７図
のスイッチ装置に対する入力回路の詳細な回路図、第９図は、第７図のスイッチ装置に対する出力回路の詳
細な回路図、第１０図は、第７図のスイッチ装置に対する空間・時間
マトリクスの詳細な回路図、第１１および１２図は、スイッチング　システムに接続
された通路により運ばれるフレームおよびデータ　セル
構造の構成国、第１３図は、同期チャンネル　スイッチングの原理を示
す経過図、第１４図は、同期および非同期セルに対する本発明によ
るスイッチング　システムのブロック図、第１５図は、
第１４図のスイッチング装置に対する入力回路および空
間時間マトリクスの詳細な部分回路図、および第１６図は、第１４図のスイッチ装置に対する出力回路
の詳細な回路図である。＋ＶＣＩ・・・・・・入力実効回路＆ｉ！認器（ヘッダ
）、ｏｖｃ　ｒ・・・・・・出力実効回路確認器（ヘッ
ダ）、１１．１２・・・２・・・Ｉｎ・・・・・・入力
リンク、０１．１２・・・Ｏｊ・・・Ｏｐ・・・・・・
出力リンク、ＩＣＩ、ＩＣ２，ＩＣｉ、　　−ＩＣｎ−
＝−入力回路、ＣＵ・・・・・・制御ユニット、Ｈｌ、Ｈ２・・・Ｈｉ　・・・Ｈｒ＋・・・・・・水平
リンク、Ｖｌ、Ｖ２・・・Ｖｊ・・Ｖｐ・・・・・・直
立リンク、ＯＣＩ、ＯＣ２・　・　・、ｏｃ３　　・　
・　・、ｏｃｐ・・・・・・出力回路、Ｇ　ｉ　／　ｊ・・・・・・ゲート、ＩＣ３ＥＬ、０Ｃ３ＥＬ・・・・・・デコーダ回路、Ｐ
ＲＯＣ・・・・・・指令プロセッサ、ＰＲＯ−Ｂｕｓ・
・・・・・プロセッサ　バス、ＣＸ−ＴＡＢ・・・・・
・接続テーブル、ＯＶＣＩ　−ＴＡＢ・・・・・・出力
実効回路確認テーブル、５ＥＬ−ＴＡＢ・・・・・・ｉ
！沢子テーブルＩＣ−ＴＡＢ・・・・・・ボンタテ−プ
ル、ＩＣ−ＣＲ・・・・・・カウンタ、１ｃ−３ＣＡＮ・・・・・・走査回路、Ｂｕｓ−Ｎ’　
　ＩＣ・・・・・・並列バス、ＷＰ−ＢＵＳ・・・・・
・並列バス、ＩＣ／ＱＣ・・・・・・選択ワイヤ、ＡＤＤ・・・・・・アダーＳＥＬ−ＭＵＬ、　　ＯＶＣＩ−ＭＵＬ・・・・・・マ
ルチプレクサ、ＳＥＬ−ＭＥＭ、ＩＣ−ＭＥＭ。ＯＶＣＩ／ＲＰ−ＭＥＭ・・・・・・メモリ、Ｇ−Ｒ／
Ｗ・・・・・・ゲート、ＰＣｉ・・・・・・プロセス回路。平成年月日

Claims

【特許請求の範囲】

（１）入力通路と出力通路とに相当する、水平接続と直
立接続とを持つ接続マトリクスにより、入力通路と出力
通路との間のセルをスイッチングする方法において、 −入力通路に到着する各入力セルが検出され、前記の検
出されているセルに応動して、前記セルは、前記入力通
路が接続されている入力回路のメモリに記録され、また
前記入力セルが伝達されるべき各出力通路は、予め記録
されたデータにより定められ、 −各セルが少なくとも１つの出力通路に伝達されている
、入力セルの伝達のために、選択されるべき前記接続マ
トリクスの水平リンクおよび直立リンクの占有に対する
保留は、前記水平および直立リンクの各々が各伝達期間
の経過において１回だけ選択可能となっている与えられ
た数の伝達期間の各１つに対して記録され、 −各新しい入力セルに対しては、前記水平リンクと、前記の新しい入力セルの伝達を保証
するように選択されるべき各直立リンクとが、前記占有
テーブル内で自由である伝達期間が選ばれ、前記リンクの前記の占有は、選択された伝達期間の間、
前記占有テーブルに保留され、新しい入力セルの伝達に作用する時間変位が定められ、 −各新しい伝達期間において、前記占有テーブルが変位され、占有が前記の新しい期間の間は保留される水平および直
立リンクが選択され、その期間の間に伝達が行われるべきそれらのセルは、前
記入力回路メモリから読取られ、セルの読み取りは、前
記セルに対して定められた前記時間変位に相当する量に
より、前記セルの記録に関して遅延させられる、ことを特徴とする、入力通路と出力通路との間のセルを
スイッチする方法。
（２）　入力実効回路指示器の形のヘッダを持つ各入力
セルに対して、前記入力実効回路指示器と、前記入力セ
ルが始まる入力通路とにより定められるアドレスにおい
てメモリから読取られる相当する出力実効回路指示器が
あり、前記読取りは、前記入力セルが格納される瞬間に相対的
に、定められた時間変位に相当した量だけ遅延させられ
、読取られた前記出力実効回路指示器は、出力端におい
て前記セルのヘッドに置かれることを特徴とする、特許
請求の範囲第１項記載の方法。
（３）　優先権を持つセルの検出に応動して、１つまた
は複数の出力通路へ前記セルを伝達するのに必要な水平
リンクおよび直立リンクが、来るべき第１の伝達期間の
間に選択され、前記占有テーブル内の変位はその期間の
間禁止されていることを特徴とする、特許請求の範囲第
１項記載の方法。
（４）　各入力セルに対して、選択された伝達期間は、
前記の新しい入力セルの伝達を保証するために選択され
ることを必要とする前記水平リンクおよび直立リンクが
前記占有テーブルにおいて自由である最も先のものであ
ることを特徴とする、特許請求の範囲第１項記載の方法
。
（５）　第１の優先権レベルを持つ第１のセルと、前記
第１の優先権レベルより低い、第２の優先権レベルを持
つ第２のセルとをスイッチングするために、 −第１の入力セルの伝達のために選択されるべき前記接
続マトリクスリンクは第１の占有テーブルに記録され、
第２の入力セルの伝達のために選択されるべき前記接続
マトリクス　リンクは第２の占有テーブルに記録され、 −新しい第１の入力セルの各々に対して、前記の新しい
第１のセルの伝達を保証するために必要とされるマトリ
クスリンクが自由である伝達期間が前記占有テーブル内
で選択され、第１の時間変位値が定められ、 −新しい第２の入力セルの各々に対して、前記の新しい
第２のセルの伝達を保証するために必要とされるマトリ
クスリンクが自由である伝達期間が前記占有テーブル内
で選択され、第２の時間変位値が定められ、 −新しい伝達期間に対して、次の決定処理が行われる：若し前記第１の占有テーブルが空でなければ、前記テー
ブルは、１つの期間だけ変位させられ、前記第２の占有
テーブルの変位は禁止され、新しい期間の間、前記第１
の占有テーブル内で選択が保留されているマトリクスリ
ンクが選択され、前記期間の間に伝達されるべき第１の
セルが前記入力回路のメモリから読取られ、第１のセル
の読取りは、その新しいセルに対して定められた第１の
時間変位値に依存した量だけ前記第１のセルが格納され
る瞬時に関して遅延され、また、若し第１の占有テーブルが空であれば、前記第２の占有
テーブルは１つの期間だけ変位させられ、その新しい期
間の間、前記第２の占有テーブル内に選択がマークされ
ているマトリクスの線が選択され、前記期間の間に伝達
されるべき第２のセルが入力回路のメモリから読取られ
、第２のセルの読取りは、そのセルに対して定められた
第２の時間変位値に依存した量だけ前記第２のセルが格
納される瞬間に関して、遅延させられることを特徴とする、特許請求の範囲第１項記載の方法。
（６）　同期チャンネルを運ぶ第１のセルと、非同期チ
ャンネルを運ぶ第２のセルとの両方のチャンネルが共通
のフレームに含まれていて、これらのセルをスイッチン
グするために、第１のセルのそれぞれのデータバイトは、前記接続マトリクスを通過した後に、前記バイトが越え
て運ばれるべき出力通路に接続された出力回路の接続メ
モリに格納され、前記接続メモリに格納されたバイトが
、出力セルに挿入されるために、予め定められた順序で
読取られることを特徴とする、特許請求の範囲第５項記
載の方法。
（７）入力通路と出力通路とに相当する水平リンクと直
立リンクとを待つ接続マトリクスを有する、入力通路と
出力通路４の間のセルをスイッチングするための装置に
おいて、 −対応する入力通路にそれぞれ接続され、入力セルを検
出する手段と、入力セルを格納するメモリとを有する入
力手段、 −前記入力回路メモリ内の入力セルの格納アドレスを記
憶するアドレス記憶手段、 −入力セルが伝達されるべき方への出力通路を確認する
ためのデータが格納される接続テーブル、 −複数の伝達期間のそれぞれの間に、選択されるべき前
記水平リンクと、前記直立リンクとの占有を記録して、
前記入力セルのそれぞれが、少なくとも１つの出力通路
へ伝達されるようにす役をし、前記水平および直立リン
クはそれぞれ、各伝達期間の過程において１つだけが選
択される占有テーブルで、前記接続テーブル関連させられ、前記接線テーブルによ
り定められる出力通路への入力セルの伝達を保証するた
めに必要な選択を持つ、前記接続マトリクスの前記水平
リンクおよび直立リンクが自由である過程において伝達
期間を選するように入力回路内の入力セルの検出に応動
する手段、・選択された期間の間に選択が前記占有テーブルにおい
て必要とされる前記リンクの占有された状態を信号する
手段、および・入力セルの検出と、前記入力セルの伝達を起させるこ
とのできる期間との間の位相変位を表わす変位信号を作
る手段を有する占有テーブル、 −新しい伝達期間毎に前記占有テーブルの変位を制御す
る手段、 −水平および直立マトリクス　リンクの選択のためにデ
ータ記憶する選択メモリ手段、および−前記アドレス　
メモリ手段と、前記選択メモリ手段とをアドレスするた
めに、前記変位信号を受け、入力回路に格納された各セ
ルが読取られ、前記接続マトリクスの前記水平リンクと
、相当する直立リンクとが、前記時間変位に相当するセ
ルの格納に関係した遅延で選択されるようにするアドレ
ス手段を有することを特徴とする、入力通路と出力通路との間
のセルをスイッチングする装置。
（８）　さらに、 −前記装置から出力セルのヘッドに置かれるべき出力実
効回路確認器を記憶するメモリ手段、および −前記変位信号を受けて、出力実効確認器がそれぞれ、
前記時間変位に相当する入力回路メモリ内への相当する
セルの格納に関係する遅延で読取られるようにして、前
記出力実効回路確認器をアドレスする手段を有することを特徴とする、特許請求の範囲第７項記載
のスイッチング装置。
（９）前記アドレス記憶手段、前記選択記憶手段および
前記出力回路確認器記憶手段は、伝達期間の前記の予め
定められた数のそれぞれの間に、その期間の間に伝達さ
れるべきセルの格納アドレス、前記期間の間に接続され
るべき接続マトリクスの選択のための制御データ、およ
び前記期間の間に伝達される出力セルのヘッドに置かれ
るべき出力実効回路確認器が格納されるメモリを有し、
前記アドレス手段が、前記時間変位に相当する量だけ相
互に変位させられるアドレスを持つメモリ位置において
読取り、および書込み動作を交代して制御するように作
られていることを特徴とする、特許請求の範囲第７項記
載のスイッチング装置。
（１０）前記アドレス記憶手段は、それぞれ入力回路の
格納メモリに関連させられた、複数のアドレス記憶回路
を有し、各アドレス記憶回路は、前記入力回路により検
出された各入力セルの格納アドレスを含むアドレスレジ
スタに接続された入力端と、関連させられた格納メモリ
の中へ読取りアドレスを供給する出力端とを持ち、また
、前記アドレス記憶回路を新しい伝達期間毎にその出力
端の方へ１つの位置だけ変位させ、前記アドレス変位レ
ジスタの内容を、入力セルの検出と同時に、前記時間変
位に相当する量だけ、出力端において変位された前記記
憶手段の位置に負荷することを制御する手段が設けられ
ていることを特徴とする、特許請求の範囲第７項記載の
スイッチング装置。
（１１）前記選択メモリ手段は、接続データを格納する
複数のメモリ回路を有し、前記の各回路は、前記接続マ
トリクスの水平リンクと、直立リンクとの間の節に関連
させられていて、前記各接続データメモリ回路は、水平
選択線に接続された第１の入力端と、直立選択線に接続
された第２の入力端と、前記水平リンクと前記の関連さ
せられた直立リンクとの間の接続する出力端とを持ち、
また、前記接続データメモリ回路の内容を、新しい伝達
期間毎に１つの位置だけ変位させることを制御し、前記
水平選択線と、前記の相当する直立選択線との同時の付
勢に応動して、前記時間変位に相当する量だけ出力端に
関して変位させられた位置における前記接続データメモ
リ回路内の接続制御データを記録する手段が設けられて
、これにより入力セルが、関係させられた水平リンクに
おける相当する入力回路に受けられたこと、および関係
させられた直立リンクにおける相当する出力通路に伝達
されるべきであることを信号することを特徴とする、特
許請求の範囲第７項記載のスイッチング装置。
（１２）　前記出力実効回路確認器は、各メモリ回路が
入力セルのヘッドにおいて出力実効回路確認器を含んで
、前記接続マトリクスの直立リンクにそれぞれ関連させ
られた複数の回路と、各入力回路アドレスメモリ回路が
、入力セルの到着の検出された瞬間毎に入力回路を示す
データを受け、相当する出力実効回路確認器のアドレス
入力端に接続された出力端を持つて、出力実効回路確認
器にそれぞれ関連させられた複数の入力回路アドレスメ
モリ回路と、前記入力回路アドレスメモリ回路を、伝達
期間毎に１つの位置だけ変位させ、前記メモリ回路内に
、前記接続マトリクスの相当する直立リンクが選択され
たとき、前記時間変位に相当する量だけ、その出力端に
関して変位されている位置において受ける入力回路アド
レスを負荷する手段とを有することを特徴とする、特許
請求の範囲第８項記載のスイッチング装置。
（１３）さらに、優先権を持つ入力セルの検出に応動し
て、前記占有テーブル内の変位を禁止する手段と、前記
セルが受けられた前記入力回路に格納されている優先権
セルを読取る手段と、零時間変位を有する前記接続マト
リクスの相当するリンクを選択する手段とを設けられて
いることを特徴とする、特許請求の範囲第７項記載のス
イッチング装置。
（１４）第１の優先権レベルを待つ第１のセルと、前記
第１のセルの優先権レベルより低い第２の優先権レベル
を持つ第２のセルとをスイッチするために、さらに、 −複数の伝達期間の各々の間に、第１の入力セルの伝達
のために選択されるべき、水平リンクと直立リンクとの
占有状態を格納するための、第１の入力セルの検出に応
動して、第１の時間変位を起させる手段を持つ第１の占
有テーブル、−複数の伝達期間の各々の間に、第２の入
力セルの伝達のために選択されるべき、水平リンクと直
立リンクとの占有状態を格納するための、第２の入力セ
ルの検出に応動して、第２の時間変位を起させる手段を
持つ第２の占有テーブル、−前記入力回路メモリ内に第
１の入力セルの格納アドレスを記憶するための第１のア
ドレス格納回路、および前記入力回路メモリ内に第２の
入力セルの格納アドレスを記憶するための第２のアドレ
ス格納回路、 −前記第１のセルを伝達するため、前記接続マトリクス
からのリンク選択指令データを記憶するための第１の選
択格納回路、および前記第２のセルを伝達するため、前
記接続マトリクスからのリンク選択指令データを記憶す
るための第２の選択格納回路、 −前記第２の占有テーブルに接続された第２の格納回路
をアドレスし、入力回路内に格納された各第２セルが読
取られ、前記マトリクスの相当するリンクが、前記第２
の時間変位に依存して、前記第２のセルの格納に関して
遅延を以て関係させられるようにする手段、および −前記の相当する第１の格納回路が空でないときには何
時も、第２の格納回路の読取りを禁止する手段を有する
ことを特徴とする、特許請求の範囲第７項記載のスイッ
チング装置。
（１５）同期チャンネルを運ぶ第１のセルと、非同期チ
ャンネルを運ぶ第２のセルとをスイッチングするため、
前記接続マトリクスの直立リンクにそれぞれ接続された
出力回路を有し、さらに、−第１の出力セルからのデー
タを格納するための出力メモリ、 −前記出力メモリ内の前記第１のセルからのデータの格
納アドレスを記憶するためのメモリ回路、 −第２の出力セルのヘッドに置かれるべき実効回路確認
器を記憶するためのメモリ回路、 −第１のセルの検出に応動して、その第１のセルを受け
、第１のセルからのデータ素子の格納アドレス含むメモ
リから読取られるべきアドレスを構成する入力回路を確
認するデータを格納するための第１のアドレス格納回路
、 −前記第１の占有テーブルに接続されて、前記アドレス
格納回路に格納されている各データ素子が、第１の相当
する入力回路の検出に関して第１の時間変位に依存する
遅延を以て読取られるようにする、前記第１のアドレス
格納回路をアドレスする手段、 −第２のセルの検出に応動して、その第２のセルを受け
、前記第２のセルからのデータ素子の格納アドレスを含
むメモリから読取られるべきアドレス・データを構成す
る入力回路を確認するデータを格納するための第２のア
ドレス格納回路、 −前記第２の占有テーブルに接続されて、前記アドレス
格納回路に格納されている各データ素子が、第２の相当
する入力セルの検出に関して第２の時間変位に依存する
遅延を以て読取られるようにする、前記第２のアドレス
格納回路をアドレスする手段、 −前記第１のアドレス格納回路が空でないときは何時も
、前記第２のアドレス格納の読取りを禁止する手段、 −予め定められた順序で、前記出力メモリに格納された
データ素子を読取るためのアドレス手段、および −第１の出力セルを構成するように、前記出力メモリか
ら読取られるデータを受ける格納回路を有することを特
徴とする、特許請求の範囲第１４項記載のスイッチング
装置。