JPH0373632A - 通信装置 - Google Patents
通信装置Info
- Publication number
- JPH0373632A JPH0373632A JP1207817A JP20781789A JPH0373632A JP H0373632 A JPH0373632 A JP H0373632A JP 1207817 A JP1207817 A JP 1207817A JP 20781789 A JP20781789 A JP 20781789A JP H0373632 A JPH0373632 A JP H0373632A
- Authority
- JP
- Japan
- Prior art keywords
- data
- flop
- flip
- output
- clock
- Prior art date
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- Pending
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- Synchronisation In Digital Transmission Systems (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、非同期なデータに対し、即座に同期を取り受
信、コード変換、送信を行なう通信装置に関するもので
ある。
信、コード変換、送信を行なう通信装置に関するもので
ある。
従来例は、特開昭６１−１２９９３６号のように、サン
プリングクロックにより、久方信号をサンプリングし、
位相シフト回路で位相調整するような、ＰＬＬ回路をベ
ースにしたものである。また、通信用トランシーバとし
て市販されているものも、殆どが上期手法を用いたもの
である。
プリングクロックにより、久方信号をサンプリングし、
位相シフト回路で位相調整するような、ＰＬＬ回路をベ
ースにしたものである。また、通信用トランシーバとし
て市販されているものも、殆どが上期手法を用いたもの
である。
従来の通信システムにおけるトランシーバ装置は、デー
タ生成用コントローラ側に対しては、データ送信確認信
号を受け、データ転送用クロックをコントローラ側に供
給し、そのクロックに同期したデータを受信し回線側に
送信する。
タ生成用コントローラ側に対しては、データ送信確認信
号を受け、データ転送用クロックをコントローラ側に供
給し、そのクロックに同期したデータを受信し回線側に
送信する。
また１回線側に対しては、受信データの先頭数十ビット
に設定されているプリアンプル信号（ＰＬＬ同期用）を
受け、ＰＬＬ回路が同期完了した後で、データをコード
変換しコントローラ側へ送出している。
に設定されているプリアンプル信号（ＰＬＬ同期用）を
受け、ＰＬＬ回路が同期完了した後で、データをコード
変換しコントローラ側へ送出している。
本発明の目的は、上記通信動作を簡略化すべく、非同期
データを即座に感知し、受信可能とすることでコントロ
ーラ側には、データ転送用クロックの供給不要となり、
回線側に対しては、プリアンプル信号を不要にすること
で、ＰＬＬ回路の削除、及び、データ転送の効率化を計
ろうとした。
データを即座に感知し、受信可能とすることでコントロ
ーラ側には、データ転送用クロックの供給不要となり、
回線側に対しては、プリアンプル信号を不要にすること
で、ＰＬＬ回路の削除、及び、データ転送の効率化を計
ろうとした。
前記目的を達成するために、送受信データの先頭に必ず
論理１０′の如き、特定の論理レベルを配置しておいて
、これを検出する特定論理レベル検出手段と、転送レー
トに対しその少なくとも２倍からなる複数倍の繰り返し
周波数をもつ基準クロックの発生手段を用い、前記特定
レベル検出手段による特定論理レベルの検出タイミング
より半クロツク周期経過後の最初の立ち上がりエツジか
ら、基準クロックの少なくも２分周からなる複数分周を
実行する手段とを具備し、この分周出力を前記補正クロ
ックとして得ることで、次段において受信データのラッ
チを可能としている。
論理１０′の如き、特定の論理レベルを配置しておいて
、これを検出する特定論理レベル検出手段と、転送レー
トに対しその少なくとも２倍からなる複数倍の繰り返し
周波数をもつ基準クロックの発生手段を用い、前記特定
レベル検出手段による特定論理レベルの検出タイミング
より半クロツク周期経過後の最初の立ち上がりエツジか
ら、基準クロックの少なくも２分周からなる複数分周を
実行する手段とを具備し、この分周出力を前記補正クロ
ックとして得ることで、次段において受信データのラッ
チを可能としている。
特定論理レベル検出手段により受信データを検出すると
同時に受信データに同期した補正クロックを基準クロッ
クから生成させ、その補正クロックを用いて受信データ
を取り込み処理することができる。
同時に受信データに同期した補正クロックを基準クロッ
クから生成させ、その補正クロックを用いて受信データ
を取り込み処理することができる。
以下−１本発明の一実施例について、第１図、第２図、
第３図、第４図を用いて説明する。
第３図、第４図を用いて説明する。
第１図は１本発明の一実施例を示す通信用トランシーバ
装置のブロック図である。１はトランシーバ装置、２は
データ生成用コントローラ、３は回線、４は補正クロッ
ク発生回路、５はデータラッチ回路、６は回線送受信回
路、７はコード変換部、８は受信データレベル変換部、
９はコード変換部てあり、６〜９においては従来回路を
用い。
装置のブロック図である。１はトランシーバ装置、２は
データ生成用コントローラ、３は回線、４は補正クロッ
ク発生回路、５はデータラッチ回路、６は回線送受信回
路、７はコード変換部、８は受信データレベル変換部、
９はコード変換部てあり、６〜９においては従来回路を
用い。
本発明の基本動作は４，５の回路部である。第２〜第４
図により詳細を説明する。
図により詳細を説明する。
第２図において、１，２．３はそれぞれＤタイプポジテ
ィブエツジトリガーフリッププロップ（プリセットＰＲ
，クリアＣＲ付）、４．５はそれぞれ２人力ＮＡＮＤゲ
ートは、受信データの２倍の周波数をもつクロック発生
源である。
ィブエツジトリガーフリッププロップ（プリセットＰＲ
，クリアＣＲ付）、４．５はそれぞれ２人力ＮＡＮＤゲ
ートは、受信データの２倍の周波数をもつクロック発生
源である。
第３図は、特定論理レベル′″Ｏ′を持った送受信デー
タを示している。
タを示している。
第４図は、第３図のデータを受信したときの第２図にお
ける各部の信号のタイミングチャートである。まず、Ｃ
）、Ｒ信号でフリップフロップエ。
ける各部の信号のタイミングチャートである。まず、Ｃ
）、Ｒ信号でフリップフロップエ。
２．３にそれぞれ初期設定を行なう。次に受信データが
フリップフロップエに入力されると、そのＱ出力（１の
Ｑ）は１Ｈ“に保持される。但し、受信データフの先頭
Ｓには、必ず％ Ｏｔが入力されることが前提となって
おり、フリップフロップ１は、これを検知してその出力
Ｑを１Ｈ′にする。
フリップフロップエに入力されると、そのＱ出力（１の
Ｑ）は１Ｈ“に保持される。但し、受信データフの先頭
Ｓには、必ず％ Ｏｔが入力されることが前提となって
おり、フリップフロップ１は、これを検知してその出力
Ｑを１Ｈ′にする。
次にフリ”ツブフロップ１のＱ出力と基準クロック２０
とのＮＡＮＤをＮＡＮＤゲート４において取り、その結
果としての出力８をフリップフロップ２に入力すると、
出力８の第１番目の立上がりＲ工に同期してフリップフ
ロップ２の出力Ｑは。
とのＮＡＮＤをＮＡＮＤゲート４において取り、その結
果としての出力８をフリップフロップ２に入力すると、
出力８の第１番目の立上がりＲ工に同期してフリップフ
ロップ２の出力Ｑは。
％ Ｈｊに保持される。フリップフロップ２のＱ出力と
ＮＡＮＤゲート４の出力８とのＮＡＮＤをＮＡＮＤゲー
ト５において取り、その出力９をフリップフロップ３に
入力すると、フリップフロップ３のＱ出力１ｏとして、
出力９ひいては基準クロック６の立上がりに同期して、
かつ基準クロックを２分周された出力が受信データに同
期した補正クロックとして得られる。その補正クロック
を用いデータラッチ部で受信データをラッチし、次段の
コード変換部へデータを送る。
ＮＡＮＤゲート４の出力８とのＮＡＮＤをＮＡＮＤゲー
ト５において取り、その出力９をフリップフロップ３に
入力すると、フリップフロップ３のＱ出力１ｏとして、
出力９ひいては基準クロック６の立上がりに同期して、
かつ基準クロックを２分周された出力が受信データに同
期した補正クロックとして得られる。その補正クロック
を用いデータラッチ部で受信データをラッチし、次段の
コード変換部へデータを送る。
〔発明の効果〕
本発明によれば、データ送受信を効率良く行うことがで
き（ＰＬＬ同期用データ削除）、かっＰＬＬ回路の変わ
りに簡単なＴＴＬロジックで同期化が可能となることで
、トランシーバ装置の回路を簡略にすることができる。
き（ＰＬＬ同期用データ削除）、かっＰＬＬ回路の変わ
りに簡単なＴＴＬロジックで同期化が可能となることで
、トランシーバ装置の回路を簡略にすることができる。
第工図は、本発明の一実施例の通信用トランシーバのブ
ロック図、第２図は、本発明の基本動作を示す、補正ク
ロック発生回路図、第３図は受信データ仕様の説明図、
第４図はタイミングチャートである。 １・・・トランシーバ装置、 ２・・・データ生成用コントローラ、 ３・・・回線、 ４・・・補正クロック発生回路。 ７．９・・・コード変換部。 纂 図 ３ 図 ［験ぶ吐レート ｉ＋
ロック図、第２図は、本発明の基本動作を示す、補正ク
ロック発生回路図、第３図は受信データ仕様の説明図、
第４図はタイミングチャートである。 １・・・トランシーバ装置、 ２・・・データ生成用コントローラ、 ３・・・回線、 ４・・・補正クロック発生回路。 ７．９・・・コード変換部。 纂 図 ３ 図 ［験ぶ吐レート ｉ＋
Claims (1)
- １、回線及び専用線を用いデータの送受信を行う通信シ
ステムにおいて、データ生成用コントローラと回線との
間で、データの受信、コード変換、データの送信を行う
トランシーバ装置に対して、送受信データの先頭に必ず
位置する特定の論理レベルを検出する特定論理レベル検
出手段と、基準クロックを供給され、そのクロックに必
ずしも同期のとれていない受信データを前記検出手段に
より受信データを検出したと同時に受信データに同期し
た補正クロックを基準クロックから生成し、その補正ク
ロックを用い受信データを取り込み処理することを可能
としたことを特徴とする通信装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1207817A JPH0373632A (ja) | 1989-08-14 | 1989-08-14 | 通信装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1207817A JPH0373632A (ja) | 1989-08-14 | 1989-08-14 | 通信装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0373632A true JPH0373632A (ja) | 1991-03-28 |
Family
ID=16546000
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1207817A Pending JPH0373632A (ja) | 1989-08-14 | 1989-08-14 | 通信装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0373632A (ja) |
-
1989
- 1989-08-14 JP JP1207817A patent/JPH0373632A/ja active Pending
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